【課題】低いオン抵抗を有するドリフト経路／ドリフト領域を有する、半導体素子、特にパワー半導体素子を提供する。
【解決手段】半導体基材１００と、上記半導体基材１００内の、半導体材料からなるドリフト領域２と、ドリフト領域２に対し、少なくとも部分的に隣り合って配置され、接続電極１９を含む、半導体材料からなるドリフト制御領域３と、ドリフト領域２とドリフト制御領域３との間に配置された蓄積誘電体４と、第１素子領域８と、第１素子領域８との間にドリフト領域２が配置され、第１素子領域８から離れて配置された第２素子領域５と、ドリフト制御領域３の接続電極１９および第１素子領域８の間に接続された容量性素子５０とを含む。 （もっと読む）

【課題】ｐ型ＳｉＣ領域と金属との低抵抗コンタクトの実現を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、導電性材料を用いた電極２４０と、導電型がｐ型の炭化珪素（ＳｉＣ）半導体部２２０と、を備えており、かかるｐ型のＳｉＣ半導体部２２０は、前記第１の電極２４０に接続され、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、及びバリウム（Ｂａ）のうちの少なくとも１種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とする。 （もっと読む）

【課題】選択ゲート電極および当該選択ゲート電極に隣接する他のゲート電極間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】複数本のラインパターンのうち選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件にて複数本のラインパターンの側壁面をスリミングし、選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込むと共にスリミングされたラインパターンの側壁面に沿ってパターン間膜を形成し、選択ゲート電極の形成領域のラインパターンをマスクした条件にて当該ラインパターン以外のラインパターンを除去しマスクされたラインパターンを残留させ、パターン間膜および残留したラインパターンをマスクとして第１膜を異方性エッチングし、第１膜をマスクとして導電膜をエッチングする不揮発性半導体記憶装置の製造方法を提供する。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置を提供することを目的とする。
【解決手段】ゲート電極ＧＴと、ゲート電極ＧＴの上側に形成される結晶化された第１の半導体層ＭＳと、第１の半導体層ＭＳの上側に形成される、ソース電極ＳＴおよびドレイン電極ＤＴと、第１の半導体層ＭＳの側方から延伸して、ソース電極ＳＴ及びドレイン電極ＤＴのうちの一方と第１の半導体層ＭＳとの間に介在する第２の半導体層ＳＬと、を有する表示装置であって、第２の半導体層ＳＬは、第１の半導体層ＭＳと接触して結晶化されて形成される第１部分ＳＬａと、第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂを有する、ことを特徴とする表示装置。 （もっと読む）

【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。 （もっと読む）

【課題】トレンチゲートを有する半導体装置に関して、ゲートの配線抵抗の低減を図り、動作速度の高速化をはかる。
【解決手段】ストライプ状のトレンチＴに対して直交するように橋渡し電極３３Ｂが設けられたトレンチＭＯＳＦＥＴを構成するものであり、第１の外部取り出し電極を構成するソースパッド３５ｓは一体的に形成されており、このソースパッド３５ｓは、括れ部ｋを有し括れ部ｋに第２の外部取り出し電極としてのゲートパッド３５ｇが伸張して形成され、この橋渡し電極の表面の少なくとも一部がソースパッド３５ｓと同一の金属層であるアルミニウム層で構成される。 （もっと読む）

【課題】縦型のフィールドプレート構造を有する絶縁ゲート電界効果トランジスタにおいて、寄生バイポーラトランジスタによるアバランシェ電流の集中を緩和する。
【解決手段】本実施形態の半導体装置は、素子部とダイオード部を有する。素子部は、ドレイン層と、ドレイン層の上に設けられたドリフト層と、ドリフト層の上に設けられたベース領域と、ベース領域の表面に選択的に設けられた第１導電形のソース領域と、ソース領域の表面からベース領域を貫通して、ドリフト層に接する複数の第１トレンチ内に設けられた第１ゲート電極と、この下に設けられたフィールドプレート電極と、を有する。ダイオード部は、ドレイン層とドリフト層とにおいて素子部と共有し、ベース領域の表面を貫通して、ドリフト層に接する複数の第２トレンチを有する。このダイオード部の第２トレンチ間の距離が素子部の第１トレンチ間の距離と比較して大きくなるように形成されている。 （もっと読む）

【課題】 表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンの成膜方法を提供すること。
【解決手段】 下地２を加熱し、加熱した下地２にアミノシラン系ガスを流し、下地２の表面にシード層３を形成する工程と、下地２を加熱し、加熱した下地２の表面のシード層３にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層３上にアモルファスシリコン膜を形成する工程と、を備え、シード層３を形成する工程における下地の加熱温度を、アモルファスシリコン膜を形成する工程における前記下地の加熱温度よりも低くする。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】より良質なゲート電極を有する半導体装置およびその製造方法を提供することである。
【解決手段】実施形態の半導体装置は、ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、前記ベース領域の表面に選択的に設けられたソース領域と、前記ソース領域から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層に接続された第１主電極と、前記ソース領域および前記ベース領域に接続された第２主電極と、を備える。前記ゲート電極は、第１導電層と、前記第１導電層と前記ゲート絶縁膜との間に介在する第２導電層と、を含み、前記第２導電層の不純物濃度は、前記第１導電層の不純物濃度よりも低い。 （もっと読む）

【課題】 ＭＯＳＦＥＴのゲート電極を基板の周囲において引き出すゲート引き出し配線の引き出し部は、素子領域内と同等の効率で機能するＭＯＳＦＥＴのトランジスタセルＣを配置することができない非動作領域となる。つまり、ゲート引き出し配線を、例えばチップの４辺に沿って配置すると、非動作領域が増加し、素子領域の面積拡大や、チップ面積の縮小に限界があった。
【解決手段】 ゲート引き出し配線と、ゲート引き出し配線と保護ダイオードとを接続する導電体とを、チップの同一辺に沿って曲折しない一直線状に配置する。又これらの上に重畳して延在し、これらと保護ダイオードを接続する第１ゲート電極層の曲折部を１以下とする。更に保護ダイオードを導電体またはゲート引き出し配線と隣接して配置し、保護ダイオードの一部をゲートパッド部に近接して配置する。 （もっと読む）

【課題】動作特性に対する信頼性を向上させることができる半導体装置を提供する。
【解決手段】シリコンを含む基板７と、前記基板７上に設けられた積層体６と、を有する半導体装置１であって、前記積層体６は、少なくとも前記積層体６の側壁の前記基板側にフッ素を含む抑制領域１３を有している。前記抑制領域１３は、基板７上に設けられた絶縁膜２の前記側壁側に設けられ、フッ素濃度は、チャネル領域１１のフッ素濃度よりも高い。 （もっと読む）

【課題】ＳｉＣやＧａＮなどの半導体材料を主要な半導体基板として用いた場合に、大電流を低オン電圧で流すことができ、高信頼性の逆耐圧特性を備えるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置を提供すること。
【解決手段】ＳｉＣのｎ^-型のドリフト層１の一方の主面側に、ｐ⁺型基板１００と、該ｐ⁺型基板１００を貫通して前記ｎ型のＳｉＣのｎ^-型のドリフト層１に達する複数の裏面トレンチ１０１と、該複数の裏面トレンチ１０１底部に前記ｎ型のＳｉＣのｎ^-型のドリフト層１とショットキー接合を形成するチタン電極１０２とを備え、該ショットキー接合領域に対向する他方の主面側領域に、ＭＯＳゲート構造を含む活性領域２００と、該活性領域２００の外周を取り巻く耐圧構造領域２０３と、該耐圧構造領域２０３を取り巻き前記他方の主面から前記ｐ⁺型基板１００に達するとともに内部に絶縁膜２１が充填されるトレンチ分離層２０とを備える構造とする。 （もっと読む）

【課題】本発明は、アバランシェ耐量と主耐圧を向上させることができるトレンチゲート型半導体装置を提供することを目的とする。
【解決手段】本願の発明に係るトレンチゲート型半導体装置は、基板と、該基板上の第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上の第２導電型の拡散層と、該拡散層を貫通し、先端が該エピタキシャル成長層に達するトレンチゲートと、該トレンチゲートの先端に接するように該エピタキシャル成長層に形成された、該エピタキシャル成長層よりもキャリア濃度の低い、第１導電型の低キャリア濃度部と、を備えたことを特徴とする。 （もっと読む）

【課題】低温で高品質な生成膜の生成を可能とし、デバイスの性能の向上を図ると共に歩留りの向上を図る半導体装置の製造方法を提供する。
【解決手段】処理室に基板を搬入する工程と、処理室及び基板を所定の温度に加熱する工程と、処理室に所定のガスを給排するガス給排工程とを含み、ガス給排工程は、シラン系のガスと水素ガスとを処理室に供給する第１の供給工程と、少なくともシラン系のガスを処理室から除去する第１の除去工程と、塩素ガスと水素ガスとを処理室に供給する第２の供給工程と、少なくとも塩素ガスを処理室から除去する第２の除去工程とを、所定回数繰返して実行させる。 （もっと読む）

【課題】半導体層に対するｎ側電極の密着性を向上させることが可能な窒化物系半導体発光素子を提供する。
【解決手段】この青紫色半導体レーザ素子１００（窒化物系半導体発光素子）は、ｎ型ＧａＮ基板１と、オーミック電極層３０を含むｎ側電極２２とを備える。そして、ｎ側電極２２のオーミック電極層３０は、ｎ型ＧａＮ基板１の下面１ａを部分的に覆うように形成された非晶質ＳｉからなるＳｉ層３１と、Ｓｉ層３１のｎ型ＧａＮ基板１とは反対側の表面と、Ｓｉ層３１により覆われていないｎ型ＧａＮ基板１の下面１ａとに接触するように形成されたＴｉ層３２とを有する。 （もっと読む）

【課題】シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止する。
【解決手段】多結晶シリコン膜３の上部と下部はノンドープ層３ａ、３ｃにてそれぞれ構成され、多結晶シリコン膜３の中央部は不純物ドープ層３ｂにて構成され、多結晶シリコン膜３に凹部Ｍ１を形成した後、多結晶シリコン膜３の酸化処理にて凹部Ｍ１の表面にシリコン酸化膜６を形成し、凹部Ｍ１下の多結晶シリコン膜３を除去する。 （もっと読む）

【課題】半導体装置の寄生容量成分を好適に調整する。
【解決手段】半導体装置１０は、複数個のエミッタ領域２０を備える。半導体層の表面から所定の深さまでの領域に形成されているボディ領域１２を備える。ボディ領域１２の下部に形成されているドリフト領域４を備える。ドリフト領域４の下部に形成されているコレクタ領域３を備える。各エミッタ領域２０の表面からボディ領域１２を貫通して伸びている第１トレンチ３１を備える。第１トレンチ３１の内面を覆っているゲート絶縁膜１８を備える。第１トレンチ３１内に収容されているゲート電極８を備える。隣接している第１トレンチ３１間に形成され、ボディ領域１２を貫通して伸びている第２トレンチ３２を備える。第２トレンチ３２の内面を覆っているトレンチ絶縁膜３３を備える。第２トレンチ３２内に収容されている導電層３５を備える。導電層３５がゲート電極８に電気的に接続されている。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。 （もっと読む）