表示装置及び表示装置の製造方法
【課題】オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置を提供することを目的とする。
【解決手段】ゲート電極ＧＴと、ゲート電極ＧＴの上側に形成される結晶化された第１の半導体層ＭＳと、第１の半導体層ＭＳの上側に形成される、ソース電極ＳＴおよびドレイン電極ＤＴと、第１の半導体層ＭＳの側方から延伸して、ソース電極ＳＴ及びドレイン電極ＤＴのうちの一方と第１の半導体層ＭＳとの間に介在する第２の半導体層ＳＬと、を有する表示装置であって、第２の半導体層ＳＬは、第１の半導体層ＭＳと接触して結晶化されて形成される第１部分ＳＬａと、第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂを有する、ことを特徴とする表示装置。
【解決手段】ゲート電極ＧＴと、ゲート電極ＧＴの上側に形成される結晶化された第１の半導体層ＭＳと、第１の半導体層ＭＳの上側に形成される、ソース電極ＳＴおよびドレイン電極ＤＴと、第１の半導体層ＭＳの側方から延伸して、ソース電極ＳＴ及びドレイン電極ＤＴのうちの一方と第１の半導体層ＭＳとの間に介在する第２の半導体層ＳＬと、を有する表示装置であって、第２の半導体層ＳＬは、第１の半導体層ＭＳと接触して結晶化されて形成される第１部分ＳＬａと、第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂを有する、ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）のチャネル層に、結晶性の半導体層が用いられることがある。
【０００３】
なお、特許文献１は、オン電流を確保しつつ、オフ電流を低減した半導体素子を提供することを目的としており、活性層が、ラマンスペクトルにおいて、ＳｉＨに帰属されるピーク面積強度／ＳｉＨ2に帰属されるピーク面積強度が２以上である第１微結晶シリコン層を有している旨が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１３５５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、薄膜トランジスタのチャネル層に、非晶質の半導体層の代わりに結晶性の半導体層を用いる場合には、薄膜トランジスタの性能として、電気移動度やオン電流が増大する。しかしながら、結晶性の半導体層を用いる場合には、非晶質の半導体層を用いる場合と比べてドレイン領域に高電界が印加される際のオフ電流が上昇しやすくなる。
【０００６】
本発明は、上記に鑑みて、オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明にかかる表示装置は、ゲート電極と、前記ゲート電極の上側に形成される結晶化された第１の半導体層と、前記第１の半導体層の上側に形成される、ソース電極およびドレイン電極と、前記第１の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第１の半導体層との間に介在する第２の半導体層と、を有する表示装置であって、前記第２の半導体層は、前記第１の半導体層と接触して結晶化されて形成される第１部分と、前記第１部分よりも結晶性が低い第２部分を有する、ことを特徴とする。
【０００８】
また、本発明にかかる表示装置の一態様では、前記ゲート電極と前記第１の半導体層の間に形成される絶縁層を有し、前記第２の半導体層の前記第１部分は、前記第１の半導体層上に形成され、前記第２の半導体層の前記第２部分は、前記絶縁層上に形成される、ことを特徴としてもよい。
【０００９】
また、本発明にかかる表示装置の一態様では、前記第１の半導体層の側壁に形成される側壁酸化膜をさらに有する、ことを特徴としてもよい。
【００１０】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層の前記第１部分は、前記第２の半導体層の前記第２部分よりも厚く形成される、ことを特徴としてもよい。
【００１１】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層上に、不純物が添加されて形成される第３の半導体層をさらに有する、ことを特徴としてもよい。
【００１２】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層は、不純物が添加されて形成される、ことを特徴としてもよい。
【００１３】
また、本発明にかかる表示装置の一態様では、前記第１の半導体層の上面には、不純物が添加され、前記第２の半導体層は、前記第１の半導体層の上面よりも高い不純物濃度を有する、ことを特徴としてもよい。
【００１４】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層は、ゲルマニウムを含有する、ことを特徴としてもよい。
【００１５】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層は、カーボンを含有する、ことを特徴としてもよい。
【００１６】
また、上記課題を解決するため、本発明にかかる表示装置の製造方法は、ゲート電極と、前記ゲート電極の上側に形成される結晶化された第１の半導体層と、前記第１の半導体層の上側に形成される、ソース電極およびドレイン電極と、前記第１の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第１の半導体層との間に介在する第２の半導体層と、を有する表示装置の製造方法であって、前記第２の半導体層は、キャリアガスの流量に対する原料ガスの流量が１０分の１以下（好ましくは１００分の１以下）の比率で成膜されて形成されることにより、前記第２の半導体層には、前記第１の半導体層と接触して結晶化される第１部分と、前記第１部分よりも結晶性が低い第２部分とが形成される、ことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態にかかる液晶表示装置の薄膜トランジスタ基板上の等価回路を示す図である。
【図２】第１の実施形態における薄膜トランジスタ基板の画素領域を示す拡大平面図である。
【図３】図２のIII−III断面を示す図である。
【図４】第１の実施形態における薄膜トランジスタのゲート電圧とドレイン電流の特性を示すグラフである。
【図５】第１の実施形態の薄膜トランジスタにおいて、ドレイン電極とゲート電極に強電界が印加される際の、第１の半導体層の側方のエネルギーバンド構造を示す図である。
【図６Ａ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｂ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｃ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｄ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｅ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｆ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図７】第２の実施形態における薄膜トランジスタの断面図である。
【図８】第２の実施形態における成膜条件での成膜時間と膜厚の関係を示すグラフである。
【図９】第３実施形態における薄膜トランジスタ基板の画素領域を示す拡大平面図である。
【図１０】図９のＸ−Ｘ断面を示す図である。
【図１１Ａ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１１Ｂ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１１Ｃ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１１Ｄ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１１Ｅ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１２】第４の実施形態に係る表示装置の薄膜トランジスタの断面を示す図である。
【図１３】第５の実施形態に係る表示装置の薄膜トランジスタの断面を示す図である。
【図１４】第６の実施形態に係る表示装置の薄膜トランジスタの断面を示す図である。
【図１５】第６の実施形態における成膜条件での成膜時間と膜厚の関係を示すグラフである。
【図１６】第７の実施形態の薄膜トランジスタにおいて、ドレイン電極とゲート電極に強電界が印加される際の、第１の半導体層の側方でのエネルギーバンド構造を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２０】
本発明の第１の実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及び対向電極が配置された薄膜トランジスタ基板と、当該薄膜トランジスタ基板と対向し、カラーフィルタが設けられた対向基板と、両基板に挟まれた領域に封入された液晶材と、を含んで構成される。
【００２１】
図１は、上記の液晶表示装置の薄膜トランジスタ基板Ｂ１の等価回路図を示す図である。同図で示されるように、薄膜トランジスタ基板Ｂ１では、多数の走査信号線ＧＬが互いに等間隔を置いて図中横方向に延びており、また、多数の映像信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、走査信号線ＧＬ及び映像信号線ＤＬにより碁盤状に並ぶ画素領域のそれぞれが区画されている。また、各走査信号線ＧＬと平行に、共通信号線ＣＬが図中横方向に延びている。
【００２２】
また、図２は、薄膜トランジスタ基板Ｂ１における１つの画素領域の拡大平面図を示す図である。同図で示されるように、走査信号線ＧＬ及び映像信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタが形成されて、そのゲート電極ＧＴが走査信号線ＧＬに接続され、そのドレイン電極ＤＴが映像信号線ＤＬに接続される。そして、各画素領域には一対の画素電極ＰＸ及び対向電極ＣＴが形成されて、画素電極ＰＸは薄膜トランジスタのソース電極ＳＴに接続され、対向電極ＣＴはコモン信号線ＣＬに接続される。
【００２３】
以上のような構成において、各画素の対向電極ＣＴには共通信号線ＣＬを介して基準電圧が印加され、走査信号線ＧＬにゲート電圧が印加されることにより画素行が選択される。また、その選択のタイミングにおいて、各映像信号線ＤＬに映像信号が供給されることにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間の電位差に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【００２４】
次に、本実施形態における薄膜トランジスタについて詳しく説明をする。図３は、図２におけるIII−III断面を示す図である。図３で示されるように、本実施形態における薄膜トランジスタでは、ゲート電極ＧＴの上側に、ゲート絶縁層ＧＩを介して第１の半導体層ＭＳが形成される。この第１の半導体層ＭＳは、ゲート電極ＧＴに印加される電圧に従って、ドレイン電極ＤＴとソース電極ＳＴ間の電流を制御するチャネル層になっており、本実施形態における第１の半導体層ＭＳは、微結晶シリコン（μc−Si）で構成される。またさらに、第１の半導体層ＭＳ上には、エッチングストッパーとしての機能を有する絶縁膜ＥＳが形成されて、さらに、第１の半導体層ＭＳの上側には、絶縁膜ＥＳの一部と重なりつつ、ソース電極ＳＴおよびドレイン電極ＤＴが形成される。
【００２５】
ここで、第１の半導体層ＭＳにおけるソース電極側端部とドレイン電極側端部は、絶縁膜ＥＳから露出されている。そして、ソース電極側端部とソース電極ＳＴの間、および、ドレイン電極側端部とドレイン電極ＤＴとの間には、第２の半導体層ＳＬと第３の半導体層ＯＣとが介在している。
【００２６】
ここで特に、第２の半導体層ＳＬは、後述するような成膜条件を設定することにより、第１の半導体層ＭＳと接触することにより結晶化されて形成される第１部分ＳＬａと、第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂと、を有して形成される。第１部分ＳＬａは、第２の半導体層ＳＬの成膜時に、第１の半導体層ＭＳから結晶が成長することにより形成され、図３の図中上側に進むに従って、絶縁膜ＥＳから離れつつ外側へと広がるように結晶が成長して形成される。本実施形態では、第１部分ＳＬａは、第１の半導体層ＭＳの上面に接して形成され、第２部分ＳＬｂは、ゲート絶縁層ＧＩの上面に接して形成され、第１部分ＳＬａは微結晶シリコンであって、第２部分ＳＬｂは非晶質シリコンとなっている。
【００２７】
また、第３の半導体層ＯＣは、ソース電極ＳＴ及びドレイン電極ＤＴと第２の半導体層ＳＬとの間でオーミックコンタクトをとるための層となっており、リン等の不純物が高濃度に添加された非晶質シリコンまたは微結晶シリコンで形成される。第２の半導体層ＳＬおよび第３の半導体層ＯＣは、ソース電極ＳＴ及びドレイン電極ＤＴをマスクとしてエッチングされるため、これらは平面的にみて、ソース電極ＳＴとドレイン電極ＤＴと同一のパターン形状となっている。第２の半導体層ＳＬ等は、第１の半導体層ＭＳの側方から延伸して第１の半導体層ＭＳに乗り上げるように形成され、絶縁膜ＥＳから露出している第１の半導体層ＭＳを覆っている。
【００２８】
また、本実施形態においては、第１の半導体層ＭＳの側壁に側壁酸化膜ＯＷが形成される。側壁酸化膜ＯＷは、島状に形成される第１の半導体層ＭＳの側壁が酸化されることにより形成される。
【００２９】
以上のように、本実施形態の薄膜トランジスタでは、第２の半導体層ＳＬが配置されることにより、ドレイン電極ＤＴ及びソース電極ＳＴと、ゲート電極ＧＴ間の距離が拡大する。そしてこれにより、負ゲート電圧増大時にドレイン電極ＤＴおよびゲート電極ＧＴ間にかかる電界の強度が緩和されて、オフ電流の発生が抑制される。また、ソース・ドレイン電極と第１の半導体層ＭＳの主要な電流経路となる第１部分ＳＬａは、第２部分ＳＬｂよりも電気伝導度が高いことから、オン電流の低下が抑制される。
【００３０】
図４は、上述の薄膜トランジスタのゲート電圧とドレイン電流の特性を示すグラフである。同図で示されるように、本実施形態の薄膜トランジスタでは、オン電流が確保されて、かつ、オフ電流が低減されている。
【００３１】
また、図５は、ドレイン電極ＤＴおよびゲート電極ＧＴ間に強電界が印加される際の、第１の半導体層ＭＳの側方におけるエネルギーバンド構造を示す図である。同図で示されるように、絶縁性が高く広いバンドギャップを有する側壁酸化膜ＯＷが存在することにより、負ゲート電圧増大時において、第１の半導体層ＭＳの側方に強電界が印加されても、バンド間トンネリングによるキャリア生成が抑制される。
【００３２】
また、側壁酸化膜ＯＷの絶縁性や厚みが不十分であっても、側壁酸化膜ＯＷにより、第１の半導体層ＭＳの側方への結晶の成長が抑制される。このため側壁酸化膜ＯＷの側方には、第１の半導体層ＭＳ上に形成される第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂが形成される。第２部分ＳＬｂは、第１の半導体層ＭＳや第１部分ＳＬａよりも広いバンドギャップを有しているので、負ゲート電圧増大時におけるキャリア生成がさらに抑制されることになる。以上から、本実施形態のように、第１の半導体層ＭＳの側壁に側壁酸化膜ＯＷを形成して、側方への結晶の成長を抑制するのが好適であり、これにより、第１の半導体層ＭＳの側方で発生しうる強電界によるオフ電流が抑制される。
【００３３】
以上では、本実施形態における薄膜トランジスタ基板Ｂ１に形成される薄膜トランジスタの構造について説明した。以下では、薄膜トランジスタを製造する方法について、図６Ａ〜図６Ｆを用いて説明する。
【００３４】
まず図６Ａで示すように、ガラス基板等の透明基板ＧＡに、ゲート電極ＧＴが形成されて、さらに、このゲート電極ＧＴを被覆するようにゲート絶縁層ＧＩおよび第１の半導体層ＭＳが成膜される。
【００３５】
ゲート電極ＧＴは、例えばモリブデン等の導電性の金属が成膜されて、リソグラフィ工程とエッチング工程を経てその形状が図６Ａに示すように加工される。また、ゲート絶縁層ＧＩは、例えば二酸化シリコンがＣＶＤ法によって積層される。そして、本実施形態における第１の半導体層ＭＳは、まず、プラズマＣＶＤ法により、微結晶シリコンがゲート絶縁層ＧＩ上に直接成膜される。
【００３６】
次に、図６Ｂで示されるように、リソグラフィ工程を経て、レジストＲＥＳが形成される。第１の半導体層ＭＳは、レジストＲＥＳをマスクとしてエッチングすることにより島状に加工される。また図６Ｃは、島状に加工された第１の半導体層ＭＳの側壁に、側壁酸化膜ＯＷが形成された様子を示す図である。この側壁酸化膜ＯＷは、レジストＲＥＳを除去する際のオゾンアッシングにより第１の半導体層ＭＳの側壁を酸化して形成してもよいし、また、例えば、レジストＲＥＳを除去する前に、オゾン水処理を施すことにより形成してもよい。
【００３７】
そして、図６Ｄで示されるように、エッチングストッパーとして機能する絶縁膜ＥＳを形成する。この絶縁膜ＥＳは、側壁酸化膜ＯＷを形成した後に、ＣＶＤ法により二酸化シリコン等を成膜し、リソグラフィ工程およびエッチング工程を経て図６Ｄで示すような形状に加工される。絶縁膜ＥＳは、図６Ｄ等で示されるように、第１の半導体層ＭＳ上に配置されて、第１の半導体層ＭＳのソース電極側の端部およびドレイン電極側の端部が、絶縁膜ＥＳから露出される。
【００３８】
絶縁膜ＥＳの形成後は、図６Ｅで示されるように、第２の半導体層ＳＬと、第３の半導体層ＯＣと、ソース・ドレイン電極ＳＴ，ＤＴの材料が順番に成膜される。
【００３９】
まず、第２の半導体層ＳＬは、プラズマＣＶＤ法によって成膜され、原料ガスとしては、例えばＳｉＨ４（モノシラン）やＳｉ２Ｈ６（ジシラン）などのシリコンの水素化ガスや、ＳｉＦ４（フッ化シラン）などのハロゲン化ガスが用いられ、Ｈ２、Ｈｅ、Ａｒなどのキャリアガスを原料ガスと同時に供給される。本実施形態では、上述したように、下地が微結晶層となる部分に微結晶層が成長し、下地が絶縁層となる部分に、結晶性が不良な微結晶層や非晶質層が形成される。このようにして第２の半導体層ＳＬを形成するためには、原料ガスであるモノシランの流量を、キャリアガスである水素の流量に対して少なくすればよく、モノシランと水素の流量比を、例えば１／１００以下とするのが好適である。また、成膜温度は室温以上とすれば適用可能であるが、２００℃以上４００度以下とするのが好適であり、成膜圧力については、例えば、２torr以下に設定すればよい。プラズマＣＶＤ装置としては、平行平板型の電極構造を有するものを用いればよい。
【００４０】
その後、第２の半導体層ＳＬの上面に接して、非晶質シリコンにより第３の半導体層ＯＣが成膜され、第３の半導体層ＯＣの上面に接してソース・ドレイン電極ＳＴ，ＤＴが成膜される。第３の半導体層ＯＣは、ＣＶＤ法による非晶質シリコンの成膜時に不純物が添加されて形成され、ソース・ドレイン電極ＳＴ，ＤＴは、スパッタリング法により、アルミニウム又はアルミニウムを含む合金で形成される。なお、第３の半導体層ＯＣは、非晶質シリコンによる成膜後に、不純物が打込まれて形成されてもよい。さらに、第３の半導体層ＯＣは、微結晶シリコンでもよい。
【００４１】
ソース・ドレイン電極ＳＴ，ＤＴの材料が成膜された後には、図６Ｆで示されるように、第２の半導体層ＳＬと、第３の半導体層ＯＣと、ソース電極ＳＴおよびドレイン電極ＤＴの形状が加工される。これらは、フォトリソグラフィ工程およびエッチング工程を経て加工されて、第３の半導体層ＯＣ及び第２の半導体層ＳＬは、ドレイン電極ＤＴ等と同じパターン形状で積層されることとなる。なお、最後に、パッシベーション膜ＰＡがプラズマＣＶＤ法により窒化シリコンで形成されて、図３で示すような薄膜トランジスタが形成される。
【００４２】
なお、本実施形態では、第１の半導体層ＭＳを、ＣＶＤ法により直接成膜される微結晶シリコン層としているが、ＣＶＤ法によって成膜される非晶質シリコンに熱処理を施すことすることにより結晶化された微結晶シリコンであってもよい。また、ＣＶＤ法によって成膜される非晶質シリコンが、エキシマレーザ、もしくはＲＴＡ（Rapid Thermal Anneal）法により結晶化された多結晶シリコンであってもよく、第１の半導体層ＭＳが結晶性を有する半導体層で形成されればよい。なお、本実施形態における微結晶シリコンは、結晶粒径が１０ｎｍ以上１００ｎｍ程度以下の範囲にあり、その結晶粒径は、反射電子線回折やラマン分光法等によって確認することができる。
【００４３】
なお、本実施形態の表示装置は、ＩＰＳ方式の液晶表示装置となっているが、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置等の他の表示装置であってもよい。
【００４４】
［第２の実施形態］
次に、本発明の第２の実施形態に係る表示装置について説明する。図７は、第２の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、図２の拡大平面図におけるIII−III断面に相当する断面図である。
【００４５】
第２の実施形態における薄膜トランジスタでは、第１の半導体層ＭＳ上に形成される第１部分ＳＬａと、ゲート絶縁層ＧＩ上に形成される第２部分ＳＬｂとが、異なる厚みで形成されており、第２部分ＳＬｂの厚みが第１部分ＳＬａよりも薄くなっている。このため、第１部分ＳＬａによってゲート電極ＧＴとドレイン電極ＤＴの間隔を維持しつつ、さらに、第１の実施形態の場合よりも、ガラス基板ＧＡ側からの光照射によるキャリア発生を抑制することができる。このような点を除き、第２の実施形態における薄膜トランジスタは、第１の実施形態と同様であるため、説明を省略する。
【００４６】
次に、第２の実施形態における第２の半導体層ＳＬの成膜について説明をする。第２の実施形態では、プラズマＣＶＤや熱ＣＶＤを利用するが、第１の実施形態において適用する成膜条件よりも、キャリアガスに対して原料ガスをさらに希釈したり、成膜圧力を低下させたりすればよい。このようにすることで、非晶質成分がキャリアガスによってエッチングされやすくなり、第１の半導体層ＭＳ上では非晶質成分が少ない結晶性の膜が成長しやすくなる。
【００４７】
図８は、第２の実施形態において適用する成膜条件での成膜時間と膜厚の関係を示すグラフである。同図で示されるように、成膜時間ｔｄでは、第１部分ＳＬａの膜厚は、ｄａとなり、第２部分ＳＬｂの膜厚は、ｄｂとなり、第２の半導体層ＳＬの第１部分ＳＬａと第２部分ＳＬｂの膜厚を変化させることが可能となる。
【００４８】
［第３の実施形態］
次に、本発明の第３の実施形態に係る表示装置について説明する。図９は、第３の実施形態における薄膜トランジスタ基板Ｂ１の１つの画素領域の拡大平面図を示す図であり、図１０は、図９のＸ−Ｘ断面を示す図である。
【００４９】
図１０で示されるように、第３の実施形態における薄膜トランジスタは、チャネルエッチ型の薄膜トランジスタとなっている。また、第３の実施形態においては、第３の半導体層ＯＣが形成されず、第１部分ＳＬａと第２部分ＳＬｂを有する第２の半導体層ＳＬに不純物が添加される。これらの点を除き、第３の実施形態に係る表示装置は、第１の実施形態と同様になっているため、説明を省略するものとする。
【００５０】
図１１Ａ〜図１１Ｅは、第３の実施形態の薄膜トランジスタを製造する様子を示す図である。まず、図１１Ａで示されるように、ガラス基板等の透明基板ＧＡに、ゲート電極ＧＴが形成されて、このゲート電極ＧＴを被覆するようにゲート絶縁層ＧＩおよび第１の半導体層ＭＳが成膜される。本実施形態は、チャネルエッチング型の薄膜トランジスタであるため、第１の実施形態の場合よりも第１の半導体層ＭＳを厚く形成している。
【００５１】
次に、図１１Ｂで示されるように、リソグラフィ工程を経て、レジストＲＥＳが形成される。そして、第１の半導体層ＭＳは、このレジストＲＥＳによって島状に加工され、さらに図１１Ｃで示されるように、島状に加工された第１の半導体層ＭＳの側壁に、側壁酸化膜ＯＷが形成される。
【００５２】
そして、図１１Ｄで示されるように、第２の半導体層ＳＬと、ソース・ドレイン電極ＳＴ，ＤＴの材料を順番に成膜する。第２の半導体層ＳＬの成膜時には、第１の実施形態の場合と同様に原料ガス及びキャリアガスが供給されるとともに、さらにドーピングガスとして、ホスフィン（ＰＨ３）やその水素希釈ガスが同時に成膜装置内に供給される。
【００５３】
以上のようにして、第２の半導体層ＳＬが形成されるため、第２の半導体層ＳＬは、不純物が添加された半導体層となり、ソース・ドレイン電極ＳＴ，ＤＴとオーミックコンタクトをとる。また、第２の半導体層ＳＬは、第１の半導体層ＭＳの上面と接触する部分において、結晶が成長することにより形成される第１部分ＳＬａを有し、絶縁層ＧＩや側壁酸化膜ＯＷと接する部分に第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂを有している。
【００５４】
ソース・ドレイン電極ＳＴ，ＤＴの材料の成膜後は、図１１Ｅで示されるように、ソース電極ＳＴおよびドレイン電極ＤＴの形状と、第２の半導体層ＳＬの形状が加工され、さらに第１の半導体層ＭＳの一部がエッチングにより浸食される。その後、パッシベーション膜ＰＡがプラズマＣＶＤ法により窒化シリコンで形成されて、図１０で示すような薄膜トランジスタが形成される。
【００５５】
［第４の実施形態］
次に、本発明の第４の実施形態に係る表示装置について説明する。図１２は、第４の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、第３の実施形態の図９の拡大平面図におけるＸ−Ｘ断面に相当する断面図である。
【００５６】
第４の実施形態における薄膜トランジスタは、図１２で示されるように、第３の実施形態と同様にチャネルエッチング型の薄膜トランジスタとなっているが、第２の半導体層ＳＬとソース・ドレイン電極ＳＴ，ＤＴの間に、不純物が高濃度に添加された第３の半導体層ＯＣが形成される点と、第２の半導体層ＳＬに不純物が添加されない点で、第３の実施形態とは異なっている。第４の実施形態の表示装置は、これらの点を除き、第３の実施形態と同様になっているため説明を省略する。
【００５７】
第４の実施形態における薄膜トランジスタは、第３の実施形態の場合とは異なり、第２の半導体層ＳＬとは別に第３の半導体層ＯＣが形成されて、ゲート電極ＧＴおよびドレイン電極ＤＴ間の距離を増大できるため、第３の実施形態の場合と比べてオフ電流の発生が抑制される。また、第４の実施形態における薄膜トランジスタでは、側壁酸化膜ＯＷに、不純物が添加された半導体層が接触しないことから、第３の実施形態の場合と比べて、オフ電流の発生が抑制される。
【００５８】
［第５の実施形態］
次に、本発明の第５の実施形態に係る表示装置について説明する。図１３は、第５の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、第３の実施形態の図９の拡大平面図におけるＸ−Ｘ断面に相当する断面図である。
【００５９】
第５の実施形態における薄膜トランジスタは、図１３で示されるように、第３の実施形態と同様にチャネルエッチング型の薄膜トランジスタとなっているが、第１の半導体層ＭＳが、低濃度不純物領域ＬＤを含んで形成される点で異なっている。この点を除き、第５の実施形態における薄膜トランジスタは、第３の実施形態と同様であり、同様である点についての説明を省略するものとする。
【００６０】
低濃度不純物領域ＬＤは、プラズマＣＶＤ法により第１の半導体層ＭＳの上面部分を成膜する際に、不純物が添加されることにより形成される。また、低濃度不純物領域ＬＤは、不純物が添加されて形成される第２の半導体層ＳＬよりも低い不純物濃度で形成される。
【００６１】
［第６の実施形態］
次に、本発明の第６の実施形態に係る表示装置について説明する。図１４は、第６の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、図２の拡大平面図におけるIII−III断面に相当する断面図である。
【００６２】
第６の実施形態における薄膜トランジスタは、図１４で示されるように、第２の実施形態と同様のチャネルストッパ型の薄膜トランジスタとなっているが、第２の半導体層ＳＬに、ゲルマニウム（Ｇｅ）が含まれて構成される点で、第２の実施形態の薄膜トランジスタとは異なっている。第２の半導体層ＳＬにゲルマニウムが含まれることにより、成膜時に形成される第１部分ＳＬａと第２部分ＳＬｂの厚みの差を、第２の実施形態の場合と比べて増大することが可能となる。このような点を除き、第６の実施形態における薄膜トランジスタは、第２の実施形態と同様であり、同様である点についての説明を省略するものとする。
【００６３】
図１５は、第６の実施形態において適用する成膜条件での成膜時間と膜厚の関係を示すグラフである。同図においては、第５の実施形態における第１部分ＳＬａと第２部分ＳＬｂの成膜時間と膜厚の関係が実線で示されており、さらに第２の実施形態における第１部分ＳＬａと第２部分ＳＬｂの成膜時間と膜厚の関係が破線で示されている。
【００６４】
第６の実施形態において、第２の半導体層ＳＬをプラズマＣＶＤで成膜する際には、第１の実施形態で説明したような原料ガスやキャリアガスと共に、さらに、ゲルマニウムを含む原料ガスが供給される。これにより、膜表面の成長サイトを終端しているＨ原子の脱離が促進されることから、第１の半導体層ＭＳに接触する部分の成膜速度を増大させることが可能となる。また、シリコン酸化膜などの絶縁層上に形成される部分では、シリコン酸化膜に含まれる酸素原子と結合し、ＧｅＯとして気相空間に脱離するため、第１の半導体層ＭＳ上と比べて成膜時間が遅くなる。
【００６５】
図１５で示されるように、第２の半導体層ＳＬがゲルマニウムを含有する場合には、第２の実施形態の場合よりも、同じ成膜時間（ｔｄ）に膜厚比（ｄａｇ／ｄｂｇ）を増大させることができる。このため、さらに、ガラス基板ＧＡ側からの光照射によるキャリア発生を抑制することができる。
【００６６】
［第７の実施形態］
次に、本発明の第７の実施形態に係る表示装置について説明する。第７の実施形態に係る表示装置の薄膜トランジスタは、第２の半導体層ＳＬにカーボン（Ｃ）を含有している点を除き、第１の実施形態と同様である。
【００６７】
図１６は、第７の実施形態の薄膜トランジスタにおいて、ドレイン電極ＤＴとゲート電極ＳＴに強電界が印加される際の、第１の半導体層ＭＳの側方のエネルギーバンド構造を示す図である。同図で示されるように、第２部分ＳＬｂにカーボンが含有されることにより、エネルギーバンドギャップが拡大する。これにより、負ゲート電圧増大時において、第１の半導体層ＭＳの側方に強電界が印加されても、バンド間トンネリングによるキャリア生成が抑制される。
【００６８】
第２の半導体層ＳＬの成膜には、例えばプラズマＣＶＤ法や熱ＣＶＤ法を利用して、第１の実施形態に適用した各条件に加え、例えばＣの原料ガスとしてＣＨ３ＳｉＨ３（モノメチルシラン）やメタン（ＣＨ４）等の炭化水素ガス、またはその希釈ガスを同時に流せばよい。
【００６９】
以上のように、本発明の各実施形態について説明をしたが、本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成、又は同一の目的を達成することができる構成でおきかえることが出来る。
【符号の説明】
【００７０】
Ｂ１ 薄膜トランジスタ基板、ＧＬ 走査信号線、ＣＬ 共通信号線、ＰＸ 画素電極、ＣＴ 対向電極、ＴＦＴ 薄膜トランジスタ、ＤＴ ドレイン電極、ＳＴ ソース電極、ＧＴ ゲート電極、ＧＩ ゲート絶縁層、ＯＷ 側壁酸化膜、ＭＳ 第１の半導体層、ＳＬ 第２の半導体層、ＳＬａ 第１部分、ＳＬｂ 第２部分、ＥＳ 絶縁膜、ＯＣ 第３の半導体膜、ＧＡ 透明基板、ＲＥＳ レジストパターン、ＰＡ パシベーション膜。
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）のチャネル層に、結晶性の半導体層が用いられることがある。
【０００３】
なお、特許文献１は、オン電流を確保しつつ、オフ電流を低減した半導体素子を提供することを目的としており、活性層が、ラマンスペクトルにおいて、ＳｉＨに帰属されるピーク面積強度／ＳｉＨ2に帰属されるピーク面積強度が２以上である第１微結晶シリコン層を有している旨が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１３５５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、薄膜トランジスタのチャネル層に、非晶質の半導体層の代わりに結晶性の半導体層を用いる場合には、薄膜トランジスタの性能として、電気移動度やオン電流が増大する。しかしながら、結晶性の半導体層を用いる場合には、非晶質の半導体層を用いる場合と比べてドレイン領域に高電界が印加される際のオフ電流が上昇しやすくなる。
【０００６】
本発明は、上記に鑑みて、オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明にかかる表示装置は、ゲート電極と、前記ゲート電極の上側に形成される結晶化された第１の半導体層と、前記第１の半導体層の上側に形成される、ソース電極およびドレイン電極と、前記第１の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第１の半導体層との間に介在する第２の半導体層と、を有する表示装置であって、前記第２の半導体層は、前記第１の半導体層と接触して結晶化されて形成される第１部分と、前記第１部分よりも結晶性が低い第２部分を有する、ことを特徴とする。
【０００８】
また、本発明にかかる表示装置の一態様では、前記ゲート電極と前記第１の半導体層の間に形成される絶縁層を有し、前記第２の半導体層の前記第１部分は、前記第１の半導体層上に形成され、前記第２の半導体層の前記第２部分は、前記絶縁層上に形成される、ことを特徴としてもよい。
【０００９】
また、本発明にかかる表示装置の一態様では、前記第１の半導体層の側壁に形成される側壁酸化膜をさらに有する、ことを特徴としてもよい。
【００１０】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層の前記第１部分は、前記第２の半導体層の前記第２部分よりも厚く形成される、ことを特徴としてもよい。
【００１１】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層上に、不純物が添加されて形成される第３の半導体層をさらに有する、ことを特徴としてもよい。
【００１２】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層は、不純物が添加されて形成される、ことを特徴としてもよい。
【００１３】
また、本発明にかかる表示装置の一態様では、前記第１の半導体層の上面には、不純物が添加され、前記第２の半導体層は、前記第１の半導体層の上面よりも高い不純物濃度を有する、ことを特徴としてもよい。
【００１４】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層は、ゲルマニウムを含有する、ことを特徴としてもよい。
【００１５】
また、本発明にかかる表示装置の一態様では、前記第２の半導体層は、カーボンを含有する、ことを特徴としてもよい。
【００１６】
また、上記課題を解決するため、本発明にかかる表示装置の製造方法は、ゲート電極と、前記ゲート電極の上側に形成される結晶化された第１の半導体層と、前記第１の半導体層の上側に形成される、ソース電極およびドレイン電極と、前記第１の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第１の半導体層との間に介在する第２の半導体層と、を有する表示装置の製造方法であって、前記第２の半導体層は、キャリアガスの流量に対する原料ガスの流量が１０分の１以下（好ましくは１００分の１以下）の比率で成膜されて形成されることにより、前記第２の半導体層には、前記第１の半導体層と接触して結晶化される第１部分と、前記第１部分よりも結晶性が低い第２部分とが形成される、ことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態にかかる液晶表示装置の薄膜トランジスタ基板上の等価回路を示す図である。
【図２】第１の実施形態における薄膜トランジスタ基板の画素領域を示す拡大平面図である。
【図３】図２のIII−III断面を示す図である。
【図４】第１の実施形態における薄膜トランジスタのゲート電圧とドレイン電流の特性を示すグラフである。
【図５】第１の実施形態の薄膜トランジスタにおいて、ドレイン電極とゲート電極に強電界が印加される際の、第１の半導体層の側方のエネルギーバンド構造を示す図である。
【図６Ａ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｂ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｃ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｄ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｅ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図６Ｆ】第１の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図７】第２の実施形態における薄膜トランジスタの断面図である。
【図８】第２の実施形態における成膜条件での成膜時間と膜厚の関係を示すグラフである。
【図９】第３実施形態における薄膜トランジスタ基板の画素領域を示す拡大平面図である。
【図１０】図９のＸ−Ｘ断面を示す図である。
【図１１Ａ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１１Ｂ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１１Ｃ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１１Ｄ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１１Ｅ】第３の実施形態の薄膜トランジスタを製造する様子を示す図である。
【図１２】第４の実施形態に係る表示装置の薄膜トランジスタの断面を示す図である。
【図１３】第５の実施形態に係る表示装置の薄膜トランジスタの断面を示す図である。
【図１４】第６の実施形態に係る表示装置の薄膜トランジスタの断面を示す図である。
【図１５】第６の実施形態における成膜条件での成膜時間と膜厚の関係を示すグラフである。
【図１６】第７の実施形態の薄膜トランジスタにおいて、ドレイン電極とゲート電極に強電界が印加される際の、第１の半導体層の側方でのエネルギーバンド構造を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２０】
本発明の第１の実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及び対向電極が配置された薄膜トランジスタ基板と、当該薄膜トランジスタ基板と対向し、カラーフィルタが設けられた対向基板と、両基板に挟まれた領域に封入された液晶材と、を含んで構成される。
【００２１】
図１は、上記の液晶表示装置の薄膜トランジスタ基板Ｂ１の等価回路図を示す図である。同図で示されるように、薄膜トランジスタ基板Ｂ１では、多数の走査信号線ＧＬが互いに等間隔を置いて図中横方向に延びており、また、多数の映像信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、走査信号線ＧＬ及び映像信号線ＤＬにより碁盤状に並ぶ画素領域のそれぞれが区画されている。また、各走査信号線ＧＬと平行に、共通信号線ＣＬが図中横方向に延びている。
【００２２】
また、図２は、薄膜トランジスタ基板Ｂ１における１つの画素領域の拡大平面図を示す図である。同図で示されるように、走査信号線ＧＬ及び映像信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタが形成されて、そのゲート電極ＧＴが走査信号線ＧＬに接続され、そのドレイン電極ＤＴが映像信号線ＤＬに接続される。そして、各画素領域には一対の画素電極ＰＸ及び対向電極ＣＴが形成されて、画素電極ＰＸは薄膜トランジスタのソース電極ＳＴに接続され、対向電極ＣＴはコモン信号線ＣＬに接続される。
【００２３】
以上のような構成において、各画素の対向電極ＣＴには共通信号線ＣＬを介して基準電圧が印加され、走査信号線ＧＬにゲート電圧が印加されることにより画素行が選択される。また、その選択のタイミングにおいて、各映像信号線ＤＬに映像信号が供給されることにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間の電位差に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【００２４】
次に、本実施形態における薄膜トランジスタについて詳しく説明をする。図３は、図２におけるIII−III断面を示す図である。図３で示されるように、本実施形態における薄膜トランジスタでは、ゲート電極ＧＴの上側に、ゲート絶縁層ＧＩを介して第１の半導体層ＭＳが形成される。この第１の半導体層ＭＳは、ゲート電極ＧＴに印加される電圧に従って、ドレイン電極ＤＴとソース電極ＳＴ間の電流を制御するチャネル層になっており、本実施形態における第１の半導体層ＭＳは、微結晶シリコン（μc−Si）で構成される。またさらに、第１の半導体層ＭＳ上には、エッチングストッパーとしての機能を有する絶縁膜ＥＳが形成されて、さらに、第１の半導体層ＭＳの上側には、絶縁膜ＥＳの一部と重なりつつ、ソース電極ＳＴおよびドレイン電極ＤＴが形成される。
【００２５】
ここで、第１の半導体層ＭＳにおけるソース電極側端部とドレイン電極側端部は、絶縁膜ＥＳから露出されている。そして、ソース電極側端部とソース電極ＳＴの間、および、ドレイン電極側端部とドレイン電極ＤＴとの間には、第２の半導体層ＳＬと第３の半導体層ＯＣとが介在している。
【００２６】
ここで特に、第２の半導体層ＳＬは、後述するような成膜条件を設定することにより、第１の半導体層ＭＳと接触することにより結晶化されて形成される第１部分ＳＬａと、第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂと、を有して形成される。第１部分ＳＬａは、第２の半導体層ＳＬの成膜時に、第１の半導体層ＭＳから結晶が成長することにより形成され、図３の図中上側に進むに従って、絶縁膜ＥＳから離れつつ外側へと広がるように結晶が成長して形成される。本実施形態では、第１部分ＳＬａは、第１の半導体層ＭＳの上面に接して形成され、第２部分ＳＬｂは、ゲート絶縁層ＧＩの上面に接して形成され、第１部分ＳＬａは微結晶シリコンであって、第２部分ＳＬｂは非晶質シリコンとなっている。
【００２７】
また、第３の半導体層ＯＣは、ソース電極ＳＴ及びドレイン電極ＤＴと第２の半導体層ＳＬとの間でオーミックコンタクトをとるための層となっており、リン等の不純物が高濃度に添加された非晶質シリコンまたは微結晶シリコンで形成される。第２の半導体層ＳＬおよび第３の半導体層ＯＣは、ソース電極ＳＴ及びドレイン電極ＤＴをマスクとしてエッチングされるため、これらは平面的にみて、ソース電極ＳＴとドレイン電極ＤＴと同一のパターン形状となっている。第２の半導体層ＳＬ等は、第１の半導体層ＭＳの側方から延伸して第１の半導体層ＭＳに乗り上げるように形成され、絶縁膜ＥＳから露出している第１の半導体層ＭＳを覆っている。
【００２８】
また、本実施形態においては、第１の半導体層ＭＳの側壁に側壁酸化膜ＯＷが形成される。側壁酸化膜ＯＷは、島状に形成される第１の半導体層ＭＳの側壁が酸化されることにより形成される。
【００２９】
以上のように、本実施形態の薄膜トランジスタでは、第２の半導体層ＳＬが配置されることにより、ドレイン電極ＤＴ及びソース電極ＳＴと、ゲート電極ＧＴ間の距離が拡大する。そしてこれにより、負ゲート電圧増大時にドレイン電極ＤＴおよびゲート電極ＧＴ間にかかる電界の強度が緩和されて、オフ電流の発生が抑制される。また、ソース・ドレイン電極と第１の半導体層ＭＳの主要な電流経路となる第１部分ＳＬａは、第２部分ＳＬｂよりも電気伝導度が高いことから、オン電流の低下が抑制される。
【００３０】
図４は、上述の薄膜トランジスタのゲート電圧とドレイン電流の特性を示すグラフである。同図で示されるように、本実施形態の薄膜トランジスタでは、オン電流が確保されて、かつ、オフ電流が低減されている。
【００３１】
また、図５は、ドレイン電極ＤＴおよびゲート電極ＧＴ間に強電界が印加される際の、第１の半導体層ＭＳの側方におけるエネルギーバンド構造を示す図である。同図で示されるように、絶縁性が高く広いバンドギャップを有する側壁酸化膜ＯＷが存在することにより、負ゲート電圧増大時において、第１の半導体層ＭＳの側方に強電界が印加されても、バンド間トンネリングによるキャリア生成が抑制される。
【００３２】
また、側壁酸化膜ＯＷの絶縁性や厚みが不十分であっても、側壁酸化膜ＯＷにより、第１の半導体層ＭＳの側方への結晶の成長が抑制される。このため側壁酸化膜ＯＷの側方には、第１の半導体層ＭＳ上に形成される第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂが形成される。第２部分ＳＬｂは、第１の半導体層ＭＳや第１部分ＳＬａよりも広いバンドギャップを有しているので、負ゲート電圧増大時におけるキャリア生成がさらに抑制されることになる。以上から、本実施形態のように、第１の半導体層ＭＳの側壁に側壁酸化膜ＯＷを形成して、側方への結晶の成長を抑制するのが好適であり、これにより、第１の半導体層ＭＳの側方で発生しうる強電界によるオフ電流が抑制される。
【００３３】
以上では、本実施形態における薄膜トランジスタ基板Ｂ１に形成される薄膜トランジスタの構造について説明した。以下では、薄膜トランジスタを製造する方法について、図６Ａ〜図６Ｆを用いて説明する。
【００３４】
まず図６Ａで示すように、ガラス基板等の透明基板ＧＡに、ゲート電極ＧＴが形成されて、さらに、このゲート電極ＧＴを被覆するようにゲート絶縁層ＧＩおよび第１の半導体層ＭＳが成膜される。
【００３５】
ゲート電極ＧＴは、例えばモリブデン等の導電性の金属が成膜されて、リソグラフィ工程とエッチング工程を経てその形状が図６Ａに示すように加工される。また、ゲート絶縁層ＧＩは、例えば二酸化シリコンがＣＶＤ法によって積層される。そして、本実施形態における第１の半導体層ＭＳは、まず、プラズマＣＶＤ法により、微結晶シリコンがゲート絶縁層ＧＩ上に直接成膜される。
【００３６】
次に、図６Ｂで示されるように、リソグラフィ工程を経て、レジストＲＥＳが形成される。第１の半導体層ＭＳは、レジストＲＥＳをマスクとしてエッチングすることにより島状に加工される。また図６Ｃは、島状に加工された第１の半導体層ＭＳの側壁に、側壁酸化膜ＯＷが形成された様子を示す図である。この側壁酸化膜ＯＷは、レジストＲＥＳを除去する際のオゾンアッシングにより第１の半導体層ＭＳの側壁を酸化して形成してもよいし、また、例えば、レジストＲＥＳを除去する前に、オゾン水処理を施すことにより形成してもよい。
【００３７】
そして、図６Ｄで示されるように、エッチングストッパーとして機能する絶縁膜ＥＳを形成する。この絶縁膜ＥＳは、側壁酸化膜ＯＷを形成した後に、ＣＶＤ法により二酸化シリコン等を成膜し、リソグラフィ工程およびエッチング工程を経て図６Ｄで示すような形状に加工される。絶縁膜ＥＳは、図６Ｄ等で示されるように、第１の半導体層ＭＳ上に配置されて、第１の半導体層ＭＳのソース電極側の端部およびドレイン電極側の端部が、絶縁膜ＥＳから露出される。
【００３８】
絶縁膜ＥＳの形成後は、図６Ｅで示されるように、第２の半導体層ＳＬと、第３の半導体層ＯＣと、ソース・ドレイン電極ＳＴ，ＤＴの材料が順番に成膜される。
【００３９】
まず、第２の半導体層ＳＬは、プラズマＣＶＤ法によって成膜され、原料ガスとしては、例えばＳｉＨ４（モノシラン）やＳｉ２Ｈ６（ジシラン）などのシリコンの水素化ガスや、ＳｉＦ４（フッ化シラン）などのハロゲン化ガスが用いられ、Ｈ２、Ｈｅ、Ａｒなどのキャリアガスを原料ガスと同時に供給される。本実施形態では、上述したように、下地が微結晶層となる部分に微結晶層が成長し、下地が絶縁層となる部分に、結晶性が不良な微結晶層や非晶質層が形成される。このようにして第２の半導体層ＳＬを形成するためには、原料ガスであるモノシランの流量を、キャリアガスである水素の流量に対して少なくすればよく、モノシランと水素の流量比を、例えば１／１００以下とするのが好適である。また、成膜温度は室温以上とすれば適用可能であるが、２００℃以上４００度以下とするのが好適であり、成膜圧力については、例えば、２torr以下に設定すればよい。プラズマＣＶＤ装置としては、平行平板型の電極構造を有するものを用いればよい。
【００４０】
その後、第２の半導体層ＳＬの上面に接して、非晶質シリコンにより第３の半導体層ＯＣが成膜され、第３の半導体層ＯＣの上面に接してソース・ドレイン電極ＳＴ，ＤＴが成膜される。第３の半導体層ＯＣは、ＣＶＤ法による非晶質シリコンの成膜時に不純物が添加されて形成され、ソース・ドレイン電極ＳＴ，ＤＴは、スパッタリング法により、アルミニウム又はアルミニウムを含む合金で形成される。なお、第３の半導体層ＯＣは、非晶質シリコンによる成膜後に、不純物が打込まれて形成されてもよい。さらに、第３の半導体層ＯＣは、微結晶シリコンでもよい。
【００４１】
ソース・ドレイン電極ＳＴ，ＤＴの材料が成膜された後には、図６Ｆで示されるように、第２の半導体層ＳＬと、第３の半導体層ＯＣと、ソース電極ＳＴおよびドレイン電極ＤＴの形状が加工される。これらは、フォトリソグラフィ工程およびエッチング工程を経て加工されて、第３の半導体層ＯＣ及び第２の半導体層ＳＬは、ドレイン電極ＤＴ等と同じパターン形状で積層されることとなる。なお、最後に、パッシベーション膜ＰＡがプラズマＣＶＤ法により窒化シリコンで形成されて、図３で示すような薄膜トランジスタが形成される。
【００４２】
なお、本実施形態では、第１の半導体層ＭＳを、ＣＶＤ法により直接成膜される微結晶シリコン層としているが、ＣＶＤ法によって成膜される非晶質シリコンに熱処理を施すことすることにより結晶化された微結晶シリコンであってもよい。また、ＣＶＤ法によって成膜される非晶質シリコンが、エキシマレーザ、もしくはＲＴＡ（Rapid Thermal Anneal）法により結晶化された多結晶シリコンであってもよく、第１の半導体層ＭＳが結晶性を有する半導体層で形成されればよい。なお、本実施形態における微結晶シリコンは、結晶粒径が１０ｎｍ以上１００ｎｍ程度以下の範囲にあり、その結晶粒径は、反射電子線回折やラマン分光法等によって確認することができる。
【００４３】
なお、本実施形態の表示装置は、ＩＰＳ方式の液晶表示装置となっているが、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置等の他の表示装置であってもよい。
【００４４】
［第２の実施形態］
次に、本発明の第２の実施形態に係る表示装置について説明する。図７は、第２の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、図２の拡大平面図におけるIII−III断面に相当する断面図である。
【００４５】
第２の実施形態における薄膜トランジスタでは、第１の半導体層ＭＳ上に形成される第１部分ＳＬａと、ゲート絶縁層ＧＩ上に形成される第２部分ＳＬｂとが、異なる厚みで形成されており、第２部分ＳＬｂの厚みが第１部分ＳＬａよりも薄くなっている。このため、第１部分ＳＬａによってゲート電極ＧＴとドレイン電極ＤＴの間隔を維持しつつ、さらに、第１の実施形態の場合よりも、ガラス基板ＧＡ側からの光照射によるキャリア発生を抑制することができる。このような点を除き、第２の実施形態における薄膜トランジスタは、第１の実施形態と同様であるため、説明を省略する。
【００４６】
次に、第２の実施形態における第２の半導体層ＳＬの成膜について説明をする。第２の実施形態では、プラズマＣＶＤや熱ＣＶＤを利用するが、第１の実施形態において適用する成膜条件よりも、キャリアガスに対して原料ガスをさらに希釈したり、成膜圧力を低下させたりすればよい。このようにすることで、非晶質成分がキャリアガスによってエッチングされやすくなり、第１の半導体層ＭＳ上では非晶質成分が少ない結晶性の膜が成長しやすくなる。
【００４７】
図８は、第２の実施形態において適用する成膜条件での成膜時間と膜厚の関係を示すグラフである。同図で示されるように、成膜時間ｔｄでは、第１部分ＳＬａの膜厚は、ｄａとなり、第２部分ＳＬｂの膜厚は、ｄｂとなり、第２の半導体層ＳＬの第１部分ＳＬａと第２部分ＳＬｂの膜厚を変化させることが可能となる。
【００４８】
［第３の実施形態］
次に、本発明の第３の実施形態に係る表示装置について説明する。図９は、第３の実施形態における薄膜トランジスタ基板Ｂ１の１つの画素領域の拡大平面図を示す図であり、図１０は、図９のＸ−Ｘ断面を示す図である。
【００４９】
図１０で示されるように、第３の実施形態における薄膜トランジスタは、チャネルエッチ型の薄膜トランジスタとなっている。また、第３の実施形態においては、第３の半導体層ＯＣが形成されず、第１部分ＳＬａと第２部分ＳＬｂを有する第２の半導体層ＳＬに不純物が添加される。これらの点を除き、第３の実施形態に係る表示装置は、第１の実施形態と同様になっているため、説明を省略するものとする。
【００５０】
図１１Ａ〜図１１Ｅは、第３の実施形態の薄膜トランジスタを製造する様子を示す図である。まず、図１１Ａで示されるように、ガラス基板等の透明基板ＧＡに、ゲート電極ＧＴが形成されて、このゲート電極ＧＴを被覆するようにゲート絶縁層ＧＩおよび第１の半導体層ＭＳが成膜される。本実施形態は、チャネルエッチング型の薄膜トランジスタであるため、第１の実施形態の場合よりも第１の半導体層ＭＳを厚く形成している。
【００５１】
次に、図１１Ｂで示されるように、リソグラフィ工程を経て、レジストＲＥＳが形成される。そして、第１の半導体層ＭＳは、このレジストＲＥＳによって島状に加工され、さらに図１１Ｃで示されるように、島状に加工された第１の半導体層ＭＳの側壁に、側壁酸化膜ＯＷが形成される。
【００５２】
そして、図１１Ｄで示されるように、第２の半導体層ＳＬと、ソース・ドレイン電極ＳＴ，ＤＴの材料を順番に成膜する。第２の半導体層ＳＬの成膜時には、第１の実施形態の場合と同様に原料ガス及びキャリアガスが供給されるとともに、さらにドーピングガスとして、ホスフィン（ＰＨ３）やその水素希釈ガスが同時に成膜装置内に供給される。
【００５３】
以上のようにして、第２の半導体層ＳＬが形成されるため、第２の半導体層ＳＬは、不純物が添加された半導体層となり、ソース・ドレイン電極ＳＴ，ＤＴとオーミックコンタクトをとる。また、第２の半導体層ＳＬは、第１の半導体層ＭＳの上面と接触する部分において、結晶が成長することにより形成される第１部分ＳＬａを有し、絶縁層ＧＩや側壁酸化膜ＯＷと接する部分に第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂを有している。
【００５４】
ソース・ドレイン電極ＳＴ，ＤＴの材料の成膜後は、図１１Ｅで示されるように、ソース電極ＳＴおよびドレイン電極ＤＴの形状と、第２の半導体層ＳＬの形状が加工され、さらに第１の半導体層ＭＳの一部がエッチングにより浸食される。その後、パッシベーション膜ＰＡがプラズマＣＶＤ法により窒化シリコンで形成されて、図１０で示すような薄膜トランジスタが形成される。
【００５５】
［第４の実施形態］
次に、本発明の第４の実施形態に係る表示装置について説明する。図１２は、第４の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、第３の実施形態の図９の拡大平面図におけるＸ−Ｘ断面に相当する断面図である。
【００５６】
第４の実施形態における薄膜トランジスタは、図１２で示されるように、第３の実施形態と同様にチャネルエッチング型の薄膜トランジスタとなっているが、第２の半導体層ＳＬとソース・ドレイン電極ＳＴ，ＤＴの間に、不純物が高濃度に添加された第３の半導体層ＯＣが形成される点と、第２の半導体層ＳＬに不純物が添加されない点で、第３の実施形態とは異なっている。第４の実施形態の表示装置は、これらの点を除き、第３の実施形態と同様になっているため説明を省略する。
【００５７】
第４の実施形態における薄膜トランジスタは、第３の実施形態の場合とは異なり、第２の半導体層ＳＬとは別に第３の半導体層ＯＣが形成されて、ゲート電極ＧＴおよびドレイン電極ＤＴ間の距離を増大できるため、第３の実施形態の場合と比べてオフ電流の発生が抑制される。また、第４の実施形態における薄膜トランジスタでは、側壁酸化膜ＯＷに、不純物が添加された半導体層が接触しないことから、第３の実施形態の場合と比べて、オフ電流の発生が抑制される。
【００５８】
［第５の実施形態］
次に、本発明の第５の実施形態に係る表示装置について説明する。図１３は、第５の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、第３の実施形態の図９の拡大平面図におけるＸ−Ｘ断面に相当する断面図である。
【００５９】
第５の実施形態における薄膜トランジスタは、図１３で示されるように、第３の実施形態と同様にチャネルエッチング型の薄膜トランジスタとなっているが、第１の半導体層ＭＳが、低濃度不純物領域ＬＤを含んで形成される点で異なっている。この点を除き、第５の実施形態における薄膜トランジスタは、第３の実施形態と同様であり、同様である点についての説明を省略するものとする。
【００６０】
低濃度不純物領域ＬＤは、プラズマＣＶＤ法により第１の半導体層ＭＳの上面部分を成膜する際に、不純物が添加されることにより形成される。また、低濃度不純物領域ＬＤは、不純物が添加されて形成される第２の半導体層ＳＬよりも低い不純物濃度で形成される。
【００６１】
［第６の実施形態］
次に、本発明の第６の実施形態に係る表示装置について説明する。図１４は、第６の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、図２の拡大平面図におけるIII−III断面に相当する断面図である。
【００６２】
第６の実施形態における薄膜トランジスタは、図１４で示されるように、第２の実施形態と同様のチャネルストッパ型の薄膜トランジスタとなっているが、第２の半導体層ＳＬに、ゲルマニウム（Ｇｅ）が含まれて構成される点で、第２の実施形態の薄膜トランジスタとは異なっている。第２の半導体層ＳＬにゲルマニウムが含まれることにより、成膜時に形成される第１部分ＳＬａと第２部分ＳＬｂの厚みの差を、第２の実施形態の場合と比べて増大することが可能となる。このような点を除き、第６の実施形態における薄膜トランジスタは、第２の実施形態と同様であり、同様である点についての説明を省略するものとする。
【００６３】
図１５は、第６の実施形態において適用する成膜条件での成膜時間と膜厚の関係を示すグラフである。同図においては、第５の実施形態における第１部分ＳＬａと第２部分ＳＬｂの成膜時間と膜厚の関係が実線で示されており、さらに第２の実施形態における第１部分ＳＬａと第２部分ＳＬｂの成膜時間と膜厚の関係が破線で示されている。
【００６４】
第６の実施形態において、第２の半導体層ＳＬをプラズマＣＶＤで成膜する際には、第１の実施形態で説明したような原料ガスやキャリアガスと共に、さらに、ゲルマニウムを含む原料ガスが供給される。これにより、膜表面の成長サイトを終端しているＨ原子の脱離が促進されることから、第１の半導体層ＭＳに接触する部分の成膜速度を増大させることが可能となる。また、シリコン酸化膜などの絶縁層上に形成される部分では、シリコン酸化膜に含まれる酸素原子と結合し、ＧｅＯとして気相空間に脱離するため、第１の半導体層ＭＳ上と比べて成膜時間が遅くなる。
【００６５】
図１５で示されるように、第２の半導体層ＳＬがゲルマニウムを含有する場合には、第２の実施形態の場合よりも、同じ成膜時間（ｔｄ）に膜厚比（ｄａｇ／ｄｂｇ）を増大させることができる。このため、さらに、ガラス基板ＧＡ側からの光照射によるキャリア発生を抑制することができる。
【００６６】
［第７の実施形態］
次に、本発明の第７の実施形態に係る表示装置について説明する。第７の実施形態に係る表示装置の薄膜トランジスタは、第２の半導体層ＳＬにカーボン（Ｃ）を含有している点を除き、第１の実施形態と同様である。
【００６７】
図１６は、第７の実施形態の薄膜トランジスタにおいて、ドレイン電極ＤＴとゲート電極ＳＴに強電界が印加される際の、第１の半導体層ＭＳの側方のエネルギーバンド構造を示す図である。同図で示されるように、第２部分ＳＬｂにカーボンが含有されることにより、エネルギーバンドギャップが拡大する。これにより、負ゲート電圧増大時において、第１の半導体層ＭＳの側方に強電界が印加されても、バンド間トンネリングによるキャリア生成が抑制される。
【００６８】
第２の半導体層ＳＬの成膜には、例えばプラズマＣＶＤ法や熱ＣＶＤ法を利用して、第１の実施形態に適用した各条件に加え、例えばＣの原料ガスとしてＣＨ３ＳｉＨ３（モノメチルシラン）やメタン（ＣＨ４）等の炭化水素ガス、またはその希釈ガスを同時に流せばよい。
【００６９】
以上のように、本発明の各実施形態について説明をしたが、本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成、又は同一の目的を達成することができる構成でおきかえることが出来る。
【符号の説明】
【００７０】
Ｂ１ 薄膜トランジスタ基板、ＧＬ 走査信号線、ＣＬ 共通信号線、ＰＸ 画素電極、ＣＴ 対向電極、ＴＦＴ 薄膜トランジスタ、ＤＴ ドレイン電極、ＳＴ ソース電極、ＧＴ ゲート電極、ＧＩ ゲート絶縁層、ＯＷ 側壁酸化膜、ＭＳ 第１の半導体層、ＳＬ 第２の半導体層、ＳＬａ 第１部分、ＳＬｂ 第２部分、ＥＳ 絶縁膜、ＯＣ 第３の半導体膜、ＧＡ 透明基板、ＲＥＳ レジストパターン、ＰＡ パシベーション膜。
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極の上側に形成される結晶化された第１の半導体層と、
前記第１の半導体層の上側に形成される、ソース電極およびドレイン電極と、
前記第１の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第１の半導体層との間に介在する第２の半導体層と、
を有する表示装置であって、
前記第２の半導体層は、前記第１の半導体層と接触して結晶化されて形成される第１部分と、前記第１部分よりも結晶性が低い第２部分を有する、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置であって、
前記ゲート電極と前記第１の半導体層の間に形成される絶縁層を有し、
前記第２の半導体層の前記第１部分は、前記第１の半導体層上に形成され、
前記第２の半導体層の前記第２部分は、前記絶縁層上に形成される、
ことを特徴とする表示装置。
【請求項３】
請求項１又は２に記載された表示装置は、
前記第１の半導体層の側壁に形成される側壁酸化膜をさらに有する、
ことを特徴とする表示装置。
【請求項４】
請求項２に記載された表示装置であって、
前記第２の半導体層の前記第１部分は、前記第２の半導体層の前記第２部分よりも厚く形成される、
ことを特徴とする表示装置。
【請求項５】
請求項１に記載された表示装置は、
前記第２の半導体層上に、不純物が添加されて形成される第３の半導体層をさらに有する、
ことを特徴とする表示装置。
【請求項６】
請求項１に記載された表示装置であって、
前記第２の半導体層は、不純物が添加されて形成される、
ことを特徴とする表示装置。
【請求項７】
請求項６に記載された表示装置であって、
前記第１の半導体層の上面には、不純物が添加され、
前記第２の半導体層は、前記第１の半導体層の上面よりも高い不純物濃度を有する、
ことを特徴とする表示装置。
【請求項８】
請求項１に記載された表示装置であって、
前記第２の半導体層は、ゲルマニウムを含有する、
ことを特徴とする表示装置。
【請求項９】
請求項１に記載された表示装置であって、
前記第２の半導体層は、カーボンを含有する、
ことを特徴とする表示装置。
【請求項１０】
ゲート電極と、
前記ゲート電極の上側に形成される結晶化された第１の半導体層と、
前記第１の半導体層の上側に形成される、ソース電極およびドレイン電極と、
前記第１の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第１の半導体層との間に介在する第２の半導体層と、を有する表示装置の製造方法であって、
前記第２の半導体層は、キャリアガスの流量に対する原料ガスの流量が１０分の１以下の比率で成膜されて形成されることにより、前記第２の半導体層には、前記第１の半導体層と接触して結晶化される第１部分と、前記第１部分よりも結晶性が低い第２部分とが形成される、
ことを特徴とする表示装置の製造方法。
【請求項１】
ゲート電極と、
前記ゲート電極の上側に形成される結晶化された第１の半導体層と、
前記第１の半導体層の上側に形成される、ソース電極およびドレイン電極と、
前記第１の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第１の半導体層との間に介在する第２の半導体層と、
を有する表示装置であって、
前記第２の半導体層は、前記第１の半導体層と接触して結晶化されて形成される第１部分と、前記第１部分よりも結晶性が低い第２部分を有する、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置であって、
前記ゲート電極と前記第１の半導体層の間に形成される絶縁層を有し、
前記第２の半導体層の前記第１部分は、前記第１の半導体層上に形成され、
前記第２の半導体層の前記第２部分は、前記絶縁層上に形成される、
ことを特徴とする表示装置。
【請求項３】
請求項１又は２に記載された表示装置は、
前記第１の半導体層の側壁に形成される側壁酸化膜をさらに有する、
ことを特徴とする表示装置。
【請求項４】
請求項２に記載された表示装置であって、
前記第２の半導体層の前記第１部分は、前記第２の半導体層の前記第２部分よりも厚く形成される、
ことを特徴とする表示装置。
【請求項５】
請求項１に記載された表示装置は、
前記第２の半導体層上に、不純物が添加されて形成される第３の半導体層をさらに有する、
ことを特徴とする表示装置。
【請求項６】
請求項１に記載された表示装置であって、
前記第２の半導体層は、不純物が添加されて形成される、
ことを特徴とする表示装置。
【請求項７】
請求項６に記載された表示装置であって、
前記第１の半導体層の上面には、不純物が添加され、
前記第２の半導体層は、前記第１の半導体層の上面よりも高い不純物濃度を有する、
ことを特徴とする表示装置。
【請求項８】
請求項１に記載された表示装置であって、
前記第２の半導体層は、ゲルマニウムを含有する、
ことを特徴とする表示装置。
【請求項９】
請求項１に記載された表示装置であって、
前記第２の半導体層は、カーボンを含有する、
ことを特徴とする表示装置。
【請求項１０】
ゲート電極と、
前記ゲート電極の上側に形成される結晶化された第１の半導体層と、
前記第１の半導体層の上側に形成される、ソース電極およびドレイン電極と、
前記第１の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第１の半導体層との間に介在する第２の半導体層と、を有する表示装置の製造方法であって、
前記第２の半導体層は、キャリアガスの流量に対する原料ガスの流量が１０分の１以下の比率で成膜されて形成されることにより、前記第２の半導体層には、前記第１の半導体層と接触して結晶化される第１部分と、前記第１部分よりも結晶性が低い第２部分とが形成される、
ことを特徴とする表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−１８２２２５（Ｐ２０１２−１８２２２５Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４２８４９（Ｐ２０１１−４２８４９）
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
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