半導体装置
【課題】信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。
【解決手段】半導体装置１は、ドレイン領域２１と、ドレイン領域２１に積層されたチャネル領域２０と、チャネル領域２０に積層されたソース領域１６とを有するシリコン半導体層からなる活性領域３０を含む。半導体装置１は、さらに、ソース領域１６からチャネル領域２０を貫通してドレイン領域２１に至るトレンチ１５内に埋め込まれたゲート導体（ポリシリコンゲート）２６と、ソース領域１６に電気的に接続されたソース電極４とを含む。ソース電極４は、ソース領域１６に接するように形成され、ソース領域１６との界面がシリサイド化された密着層４１を有する。密着層４１は、膜厚が１５０Å以下の金属層からなる。
【解決手段】半導体装置１は、ドレイン領域２１と、ドレイン領域２１に積層されたチャネル領域２０と、チャネル領域２０に積層されたソース領域１６とを有するシリコン半導体層からなる活性領域３０を含む。半導体装置１は、さらに、ソース領域１６からチャネル領域２０を貫通してドレイン領域２１に至るトレンチ１５内に埋め込まれたゲート導体（ポリシリコンゲート）２６と、ソース領域１６に電気的に接続されたソース電極４とを含む。ソース電極４は、ソース領域１６に接するように形成され、ソース領域１６との界面がシリサイド化された密着層４１を有する。密着層４１は、膜厚が１５０Å以下の金属層からなる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチゲート型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート型のパワーＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)は、半導体基板と、半導体基板上に形成されたエピタキシャル層（半導体層）と、エピタキシャル層に形成された複数のトレンチとを有している。エピタキシャル層には、チャネル領域（ボディ領域）と、ソース領域とが形成されている。たとえば、エピタキシャル層がｎ型の場合、チャネル領域はｐ型とされ、ソース領域はｎ型とされる。チャネル領域は、エピタキシャル層の表面から所定の深さまでの領域に形成されている。ソース領域は、チャネル領域の表層部に形成されている。トレンチは、ソース領域およびチャネル領域を貫通してエピタキシャル層に達している。トレンチ内には、ポリシリコンからなるゲート導体が配置されている。トレンチの内壁は、ゲート絶縁膜で覆われている。したがって、ゲート導体は、ゲート絶縁膜を介して、チャネル領域に対向している。こうして、ＭＩＳ構造が形成されている。ゲート導体にしきい値以上の制御電圧を印加すると、チャネル領域においてトレンチに対向する部分に反転層（チャネル）が形成される。これにより、チャネル領域下のエピタキシャル層（ドレイン領域）からチャネル領域を通ってソース領域へと至る電流経路が形成される。
【０００３】
トレンチゲート型のパワーＭＩＳＦＥＴは、半導体基板の厚さ方向に電流を流す構造であるので、半導体基板の単位面積当たりのゲート幅を大きくとることができる。したがって、オン抵抗の低減に有利な構造である。
トレンチは、たとえば、ストライプ状に複数本形成される。この場合、たとえば、一つのトレンチと、その一方側のエピタキシャル層とを単位セルと見なすことができる。パワーＭＩＳＦＥＴでは、半導体基板上に配列された複数の単位セルのソース領域は、ソース電極に共通に接続される。トレンチ間のインターバル（間隔）はセルピッチと呼ばれる。セルピッチを小さくして単位セルの集積密度を高めることによって、単位面積当たりの電流密度を大きくできるから、理論的には、オン抵抗を一層低減できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０２９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、本願発明者の研究により、セルピッチを小さくしても、理論上予測されるほどのオン抵抗低減が実現できないことが分かった。具体的には、次のとおりである。
本願発明者は、密着層と電極本体層とを含む積層構造のソース電極を有する半導体装置について、セルピッチの異なる複数の試料を作製して検討した。すると、セルピッチを小さくした試料では、トレンチ間の活性領域（最表面にソース領域を有するエピタキシャル層）と密着層との間にボイドが発生していることが分かった。
【０００６】
より詳細に説明すると、密着層と活性領域とをオーミック接触させるために、ソース電極形成後に熱処理が行われる。これにより、密着層は、活性領域のシリコンと反応してシリサイド化する。ところが、密着層に対するシリコンの供給が不足すると、密着層と活性領域との間にボイドが生じてしまう。
密着層と活性領域との接触面積を少なくすれば、密着層の構成金属原子のうちシリサイド化される原子数が少なくなるから、ボイドの発生を抑制できる。しかし、ソース電極と活性領域との電気的接続を確実にして必要な信頼性を確保する観点からは、それらの間の接触面積を大きくすべきである。接触面積を大きくすれば、密着層の構成金属原子のうちシリサイド化される原子数が多くなる。ところが、トレンチ間の微小幅の活性領域からは十分な数のシリコン原子を供給できないから、シリコン供給不足に陥って、ボイドが生じる。したがって、ソース電極と活性領域との接触抵抗が高くなるから、結局、オン抵抗を低減できない。
【０００７】
このように、セルピッチを小さくしていくと、信頼性を確保しながらオン抵抗を低減することが困難になる。
そこで、この発明は、信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、この発明の半導体装置は、ドレイン領域と、前記ドレイン領域に積層されたチャネル領域と、前記チャネル領域に積層されたソース領域とを有するシリコン半導体層からなる活性領域と、前記ソース領域から前記チャネル領域を貫通して前記ドレイン領域に至るトレンチ内に埋め込まれたゲート導体と、膜厚が１５０Å以下の金属層からなり、前記ソース領域に接するように形成され、前記ソース領域との界面がシリサイド化された密着層を有するソース電極とを含む（請求項１）。
【０００９】
この構成によれば、トレンチ内に埋め込まれたゲート導体は、ソース領域とドレイン領域との間のチャネル領域に対向している。これにより、ゲート導体への印加電圧によってソース領域とドレイン領域との間の電流を変調できる、トレンチゲート型の半導体装置（トランジスタ構造）が形成されている。
一方、活性領域（ソース領域）に接する密着層は、膜厚が１５０Å以下（より好ましくは１２０Å以下、さらに好ましくは７０Å以下）の金属層からなり、ソース領域との界面がシリサイド化されている。膜厚が１５０Å以下の金属層であれば、活性領域との接触面積が大きくても、シリサイド化される金属原子の数が少ない。そのため、シリサイド化の際に、活性領域（シリコン半導体層）からのシリコン原子供給不足に陥ることを抑制または防止できる。これにより、活性領域と密着層との界面にボイドが発生することを抑制または防止できる。その結果、活性領域とソース電極との間の接触抵抗を小さくできるから、オン抵抗の低減に寄与できる。すなわち、活性領域とソース電極との接触面積を大きくして信頼性を確保しつつ、同時にオン抵抗の低減を達成できる。より具体的には、高電流密度化のために、活性領域の幅を小さくした場合でも、ソース電極と活性領域との間の接触面積を犠牲にすることなく、それらの間にボイドが発生することを抑制できる。これにより、信頼性に優れ、かつオン抵抗の低い半導体装置を提供できる。
【００１０】
前記密着層は、２０Å以上（より好ましくは４０Å以上）の膜厚を有していることが好ましい。これにより、ソース電極と活性領域との間で優れた密着性を得ることができ、かつ、それらの間の接触抵抗を低減するのに十分なシリサイド層をそれらの界面に形成できる。
この発明の一実施形態では、複数の前記トレンチが所定間隔で形成されており、隣接する前記トレンチ間の前記活性領域が０．１８μｍ〜０．３０μｍ（より好ましくは、０．１８μｍ〜０．２４μｍ）の幅を有している（請求項２）。この構成によれば、隣接するトレンチ間の活性領域が、０．１８μｍ以上０．３０μｍ以下の幅を有しており、したがって、密着層に対するシリコン供給ウィンドウが限られている。このような場合でも、密着層を１５０Å以下の厚さの金属層で構成しておくことによって、シリサイド化の際にシリコン供給不足が生じることを抑制または防止できる。したがって、狭幅の活性領域を高密度に集積してチャネル抵抗の低減を図ることができ、かつ、活性領域とソース電極との接触抵抗も低くできるので、半導体装置のオン抵抗を効果的に低減できる。
【００１１】
活性領域の幅が０．１８μｍ未満では、隣り合うトレンチから広がる空乏層が容易に結合するため、しきい値電圧が低下するおそれがある。すなわち、ゲート導体に電圧をかけると、チャネル領域内の多数キャリヤがゲート導体から遠ざけられて空乏層が生じ、小数キャリヤの密度が多数キャリヤ密度よりも高くなって、トレンチ側壁付近のチャネル領域内に反転層（チャネル）が形成される。ところが、活性領域の幅を小さくし過ぎると、隣り合うトレンチから広がる空乏層が容易に結合してしまうため、低電圧で反転層が形成されてしまう。これにより、しきい値の低下が起こる。
【００１２】
活性領域の幅が０．３０μｍを超える範囲では、密着層が１５０Åを超える厚さの金属層である場合でも、ボイドが生じ難い。したがって、活性領域の幅が０．３０μｍ以下の場合に、この発明の構造による有利な効果が顕著になる。
この発明の一実施形態では、前記トレンチ内のゲート導体上の領域に埋め込まれた絶縁層をさらに含み、前記活性領域が前記絶縁層の表面から２５ｎｍ〜１２５ｎｍの突出量で前記トレンチの深さ方向に沿って突出した突出部を有している（請求項３）。この構成によれば、活性領域がトレンチ内の絶縁層の表面から突出しているので、活性領域の幅が小さいときでも、活性領域と密着層との接触面積を大きくすることができる。このように大きな接触面積を確保した場合でも、密着層が１５０Å以下の厚さの金属層で構成されている結果、シリサイド化の際にシリコン供給不足が生じることを抑制または防止できる。
【００１３】
活性領域の突出量が２５ｎｍ未満のときには、活性領域と密着層との接触面積が不足するおそれがあり、その結果、活性領域とソース電極との電気的接続の信頼性が損なわれるおそれがある。また、活性領域の突出量が１２５ｎｍを超えているときには、活性領域の突出部に対する密着層のカバレッジ（被覆性）が不良になるおそれがある。
この発明の一実施形態では、前記トレンチおよび前記活性領域の繰り返し単位が、前記トレンチの深さ方向と直交する方向に沿って、０．４μｍ〜０．５２μｍ（より好ましくは、０．４μｍ〜０．４９μｍ）のピッチで繰り返し形成されている（請求項４）。この構成では、トレンチおよび活性領域の繰り返し単位（単位セル）が微小ピッチ（０．４μｍ以上０．５２μｍ以下）で高密度に形成されているので、単位面積当たりのゲート幅を大きくして、チャネル抵抗の低減を図ることができる。そして、狭ピッチ化に伴って活性領域の幅が小さくなっても、１５０Å以下の厚さの金属層からなる密着層に対するシリコン供給不足が生じることを抑制または防止できる。
【００１４】
前記ピッチが０．４μｍ未満のときには、隣り合うトレンチから活性領域内に広がる空乏層の結合によって、しきい値電圧が低下するおそれがある。また、前記ピッチが０．５２μｍを超える範囲では、活性領域の幅を広くできるから、密着層が１５０Åを超える厚さの金属層である場合でも、ボイドが生じ難い。したがって、ピッチが０．５２μｍ以下の場合に、この発明の構造による有利な効果が顕著になる。
【００１５】
この発明の一実施形態では、前記密着層を構成する金属層がＴｉ層、Ｃｏ層またはＮｉ層である（請求項５）。これらの金属層は、シリコン半導体層からなる活性領域からのシリコン原子供給を受けて、ソース領域（活性領域）との界面にシリサイドを形成できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、この発明の一実施形態に係る半導体装置の図解的な斜視図である。
【図２】図２は、前記半導体装置の図解的な平面図である。
【図３】図３は、前記半導体装置のシリコン基板（エピタキシャル層の表面）の構造を示す部分拡大平面図であり、図２の領域IIIにおける構造が示されている。
【図４】図４は、前記半導体装置の内部構造を説明するための図解的な斜視図であり、図３の切断面線IV−IVにおける切断面で破断した構造が図解的に示されている。
【図５】図５は、前記半導体装置のソース電極の構造を拡大して示す図解的な断面図である。
【図６】図６Ａは、前記ソース電極の密着層の膜厚が１５０Åを超える場合（たとえば２８０Å）に、ボイドが発生するメカニズムを説明するための図解的な断面図である。また、図６Ｂは、密着層と活性領域との接触面積を小さくした場合の構成を示す図解的な断面図である。
【図７】図７は、前記半導体装置の複数の試料に関してオン抵抗を測定した結果を示す図であり、標準正規累積分布が示されている。
【図８】図８Ａは、ソース電極の密着層を膜厚７０ÅのＴｉ層で構成した試料（実施例）の切断面を示す走査型電子顕微鏡写真であり、図８Ｂは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。
【図９】図９Ａは、ソース電極の密着層を膜厚２８０ÅのＴｉ層で構成した試料（比較例）の切断面を示す走査型電子顕微鏡写真であり、図９Ｂは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。
【図１０Ａ】図１０Ａは、前記半導体装置の製造工程を示す図解的な断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａに続く工程を示す図解的な断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂに続く工程を示す図解的な断面図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃに続く工程を示す図解的な断面図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄに続く工程を示す図解的な断面図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅに続く工程を示す図解的な断面図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆに続く工程を示す図解的な断面図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇに続く工程を示す図解的な断面図である。
【図１０Ｉ】図１０Ｉは、図１０Ｈに続く工程を示す図解的な断面図である。
【図１０Ｊ】図１０Ｊは、図１０Ｉに続く工程を示す図解的な断面図である。
【図１０Ｋ】図１０Ｋは、図１０Ｊに続く工程を示す図解的な断面図である。
【図１０Ｌ】図１０Ｌは、図１０Ｋに続く工程を示す図解的な断面図である。
【図１０Ｍ】図１０Ｍは、図１０Ｌに続く工程を示す図解的な断面図である。
【発明を実施するための形態】
【００１７】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置１の図解的な斜視図である。また、図２は半導体装置１の図解的な平面図である。この半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴ(Vertical Double diffused MOSFET)としての基本形態を有している。半導体装置１は、表面にエピタキシャル層２を有するｐ＋型シリコン基板３を備えている。エピタキシャル層２の上には、ソース電極４およびゲート電極５を含む電極膜６が形成されている。シリコン基板３の裏面には、ほぼ全面に、ドレイン電極７が形成されている。シリコン基板３は、たとえば、平面視矩形に形成されており、それに応じて半導体装置１は平面視において矩形形状を有している。
【００１８】
電極膜６は、エピタキシャル層２の表面のほぼ全域にわたる矩形領域に形成されている。ゲート電極５は、半導体装置１の一角部に形成されたパッド電極部８と、半導体装置１の表面の外周部の全周にわたって形成された外周電極部９と、外周電極部９から半導体装置１の表面の内方領域に向かって延びた複数本（この実施形態では４本）のゲートフィンガー部１０とを含む。半導体装置１の表面は、一対の短辺およびそれらを結合する一対の長辺を有する長方形形状を有しており、それに応じて、外周電極部９は長方形環状に形成されている。ゲートフィンガー部１０は、外周電極部９の一対の長辺部分から各２本ずつ間隔を空けて互いに平行に延びるように形成されている。ソース電極４は、外周電極部９に囲まれた内方領域において、ゲート電極５から絶縁された状態で形成されている。ソース電極４は、ゲート電極５に囲まれた領域においてエピタキシャル層２のほぼ全域を覆うように形成されていて、ソース電極４とゲート電極５との間には、それらを絶縁する分離領域１１が形成されている。
【００１９】
ソース電極４およびゲート電極５ならびにそれらから露出するエピタキシャル層２の表面を覆うようにパッシベーション膜（図示せず）が形成されている。このパッシベーション膜には、図１および図２において二点鎖線で示すように、ゲートパッド開口１２およびソースパッド開口１３が形成されている。ゲートパッド開口１２は、パッド電極部８の一部を露出させるように形成されている。ソースパッド開口１３は、ソース電極４の表面の一部を露出させるように形成されている。この実施形態では、複数（たとえば６個）のソースパッド開口１３が、半導体装置１の矩形表面の一長辺に沿って配列されている。
【００２０】
図３は、シリコン基板３の表面（エピタキシャル層２の表面）の構造を電極膜６を取り除いた状態で示す部分拡大平面図であり、図２の領域IIIにおける構造が示されている。エピタキシャル層２には、トレンチ１５が形成されている。この実施形態では、トレンチ１５は、ストライプ状に複数本形成されている。各トレンチ１５は、エピタキシャル層２の表面に沿う直線状に形成されていて、複数本のトレンチ１５は等間隔で互いに平行に形成されている。
【００２１】
隣接するトレンチ１５の間には、エピタキシャル層２、すなわち活性領域３０が露出している。この活性領域３０は、ソース領域１６とボディコンタクト領域１７とを含む。ソース領域１６は、この実施形態ではｐ＋型の領域である。ボディコンタクト領域１７は、この実施形態では、ｎ＋型領域である。ソース領域１６およびボディコンタクト領域１７は、トレンチ１５に沿う方向に各一定の長さを有しており、ソース領域１６の長さがボディコンタクト領域１７の長さよりも長く形成されている。たとえば、ソース領域１６の長さは約１０．０μｍであってもよく、ボディコンタクト領域１７の長さは約１．０μｍであってもよい。ボディコンタクト領域１７は、各一定の長さのソース領域１６の間に介在するように、トレンチ１５の長手方向に沿って複数個等間隔に形成されている。
【００２２】
図４は、半導体装置１の内部構造を説明するための図解的な斜視図であり、図３の切断面線IV−IVにおける切断面で破断した構造が図解的に示されている。エピタキシャル層２は、シリコン基板３の厚さ方向に沿って半導体装置１の表面側から順に配置されたｐ＋型ソース領域１６、ｎ−型チャネル領域２０およびｐ−型ドレイン領域２１を有している。エピタキシャル層２の厚さは、たとえば、２μｍ〜２０μｍ程度（より具体的には５μｍ程度）である。また、ｐ＋型ソース領域１６の厚さは、たとえば０．８５μｍ程度であり、ｎ−型チャネル領域２０の厚さは、たとえば１．２μｍ程度である。
【００２３】
トレンチ１５は、エピタキシャル層２の表面から、断面をほぼ矩形形状に彫り込まれて形成されている。複数本のトレンチ１５は、シリコン基板３の主面に平行な方向に沿って、一定のピッチ（たとえば０．４μｍ〜０．５２μｍ。より具体的には０．４７μｍ〜０．４９μｍ程度）で平行に形成されている。複数本のトレンチ１５は、たとえば、互いに等しい幅（たとえば０．１４μｍ〜０．２７μｍ。より具体的には０．２０μｍ程度）を有している。各トレンチ１５は、ソース領域１６およびチャネル領域２０を貫通して、ドレイン領域２１の途中部に達する深さ（たとえば１．６μｍ〜２．４μｍ。より具体的には２．０μｍ程度）に形成されている。この実施形態では、トレンチ１５は、その長手方向に交差する切断面がほぼ矩形に形成されている。
【００２４】
トレンチ１５の内壁面は、ゲート絶縁膜２５によって覆われている。ゲート絶縁膜２５は、たとえば、シリコン酸化膜からなり、その膜厚は、たとえば２００Å〜２４０Å程度とされている。ゲート絶縁膜２５は、トレンチ１５の底面１５ａおよび側壁１５ｂを覆うように形成されている。トレンチ１５内には、ゲート絶縁膜２５に接するように、ゲート導体としてのポリシリコンゲート２６が埋め込まれている。ポリシリコンゲート２６は、エピタキシャル層２の表面（ソース領域１６の表面）以下に全部が位置するようにトレンチ１５に埋め込まれている。トレンチ１５内において、ポリシリコンゲート２６よりも上の空間には、たとえばＨＤＰＣＶＤ(High-Density-Plasma Chemical-Vapor-Deposition)酸化膜からなる絶縁層２７が埋め込まれている。
【００２５】
ポリシリコンゲート２６は、ゲート絶縁膜２５を介して、ソース領域１６の下方部、チャネル領域２０、およびドレイン領域２１の上方部に対向している。すなわち、ポリシリコンゲート２６は、チャネル領域２０に対しては、シリコン基板３の厚さ方向に関する全域にわたって、ゲート絶縁膜２５を介して対向するように形成されている。換言すれば、ポリシリコンゲート２６の表面２６ａは、ソース領域１６とチャネル領域２０との界面よりも、エピタキシャル層２の表面寄りに位置している。
【００２６】
隣接するトレンチ１５の間のエピタキシャル層２は、トランジスタとして動作する活性領域３０を形成している。たとえば、ひとつのトレンチ１５内のポリシリコンゲート２６と、その一方側に隣接する活性領域３０とが、単位セル３１を形成していると見なすことができる。すなわち、単位セル３１は、トレンチ１５の形成ピッチ３２で繰り返される繰り返し単位を構成している。つまり、複数の単位セル３１が、各トレンチ１５の長手方向および深さ方向に直交する方向（半導体基板３の主面に平行な方向）に沿って、ピッチ３２で配列されている。
【００２７】
ピッチ３２は、０．４μｍ〜０．５２μｍ（より好ましくは、０．４μｍ〜０．４９μｍ）であることが好ましい。また、隣接するトレンチ１５間の活性領域３０が０．１８μｍ〜０．３０μｍ（より好ましくは、０．１８μｍ〜０．２４μｍ）の幅３８を有していることが好ましい。
活性領域３０の表層領域には、トレンチ１５の長手方向に沿って、ソース領域１６とｎ＋型ボディコンタクト領域１７とが交互に形成されている。ｎ＋型ボディコンタクト領域１７は、ｎ−型チャネル領域２０に接している。活性領域３０は、絶縁層２７の表面よりも、トレンチ１５の深さ方向に沿って突出量３３だけ突出するように形成されている。換言すれば、活性領域３０は、トレンチ１５の深さ方向に沿って絶縁層２７の表面から突出量３３だけ突出した突出部３４を有している。突出量３３は、たとえば２５ｎｍ〜１２５ｎｍとされている。突出部３４は、トレンチ１５の長手方向に沿う両側部に、絶縁層２７の表面から立ち上がった一対の立ち上がり側面３５と、この一対の立ち上がり側面３５の間を結合する天面３６とを有していてもよい。図４には、立ち上がり側面３５および天面３６がほぼ直交している構造が示されているが、実際に作製される半導体装置においては、立ち上がり側面３５および天面３６の結合部分は、面取り形状（曲面）となる。また、天面３６は、上に凸の湾曲面（たとえばほぼ円弧面）となる。立ち上がり側面３５および天面３６の境界は必ずしも明瞭ではなく、これらは連続した一つの湾曲面（たとえばほぼ円弧面）を形成する場合もある。
【００２８】
活性領域３０の突出部３４およびトレンチ１５内の絶縁層２７の表面を覆うように、ソース電極４が形成されている。ソース電極４は、下地膜４０と電極本体膜４３とを積層した積層構造膜からなる。下地膜４０は、密着層４１とバリア層４２との積層膜からなっている。
密着層４１は、活性領域３０の突出部３４および絶縁層２７に接し、これらに対して良好な密着性を有する金属層からなっている。より具体的には、密着層４１は、活性領域３０との接触部（界面領域）にシリサイドを形成することができる金属層からなっている。このような金属層としては、Ｔｉ層、Ｃｏ層およびＮｉ層を例示することができる。たとえば、膜厚７０Å程度のＴｉ層が密着層４１を構成していてもよい。
【００２９】
バリア層４２は、密着層４１に接し、この密着層４１の上面を覆うように形成されている。バリア層４２は、電極本体膜４３の構成材料（たとえばアルミニウム銅（ＡｌＣｕ）合金）が、活性領域３０側へと拡散することを防止するバリア性を有するとともに、導電性を有する材料からなる。バリア層４２は、たとえば、ＴｉＮ層であってもよく、その膜厚は、１０００Å程度であってもよい。
【００３０】
電極本体膜４３は、バリア層４２に接し、このバリア層４２の上面を覆うように形成されている。電極本体膜４３は、たとえばＡｌＣｕ合金膜からなっていてもよく、その膜厚は、４．２μｍ程度であってもよい。
ソース電極４は、ソース領域１６およびボディコンタクト領域１７に電気的に接続されている。したがって、ソース領域１６およびチャネル領域２０は同電位に制御されることになる。
【００３１】
活性領域３０の突出部３４の突出量３３は、２５ｎｍ以上１２５ｎｍ以下であることが好ましい。突出量３３が２５ｎｍ未満のときには、活性領域３０と密着層４１との接触面積が不足するおそれがあり、その結果、活性領域３０とソース電極４との電気的接続の信頼性が損なわれるおそれがある。また、突出量３３が１２５ｎｍを超えているときには、突出部３４に対する密着層４１のカバレッジ（被覆性）が不良になるおそれがある。
【００３２】
絶縁層２７には、図４に図示しない位置において、コンタクト孔が形成されている。このコンタクト孔を介して、ポリシリコンゲート２６とゲート電極５とが電気的に接続されている。より具体的には、図２の平面図に示されているように、エピタキシャル層２の表面領域は、外周電極部９およびゲートフィンガー部１０によって複数（この実施形態では３個）のセル形成領域２３に区画されている。各セル形成領域２３は、ほぼ長方形の領域である。この長方形の一対の短辺に平行に延びるように各トレンチ１５が形成され、当該長方形の一対の長辺に沿って複数本のトレンチ１５が等間隔で配列されている。そして、各トレンチ１５の両端が、外周電極部９またはゲートフィンガー部１０にそれぞれ電気的に接続されている。
【００３３】
半導体装置１の使用時には、ソース電極４およびドレイン電極７に対して、ソース電極４側が正となる電圧が印加される。この状態で、ソース電極４よりもしきい値電圧以上低い電位をゲート電極５に与えると、チャネル領域２０においてポリシリコンゲート２６に対向する領域に反転層（チャネル）が形成される。すなわち、ｎ−型チャネル領域２０内の多数キャリヤ（電子）がポリシリコンゲート２６から遠ざけられて空乏層が形成される。これにより、チャネル領域２０においてトレンチ１５の側壁近傍の領域では、小数キャリヤである正孔の密度が電子の密度を上回り、反転層が形成されることになる。この反転層を介して、ソース領域１６とドレイン領域２１との間が導通して、ソース電極４とドレイン電極７との間の電流径路が形成される。ソース−ドレイン間の電流は、ゲート電極５に印加される電圧の大小に応じて変動する。ゲート電極５への電圧印加を停止すれば、前記反転層が消失するから、ソース−ドレイン間が遮断される。こうして、トランジスタ動作が実現される。
【００３４】
図５は、ソース電極４の構造を拡大して示す図解的な断面図である。活性領域３０の突出部３４に密着層４１が接している。この密着層４１において活性領域３０との界面付近には、シリサイド４５が形成されている。このシリサイド４５により、密着層４１と活性領域３０とのオーミック接触が達成されている。突出部３４が絶縁層２７の表面よりも突出しているので、密着層４１と活性領域３０との接触面積は、平面視における活性領域３０の見かけ上の表面積よりも大きくなっている。これにより、密着層４１を大きな接触面積で活性領域３０に接触させることができる。その結果、それらの間のコンタクト抵抗を低減することができ、かつ、製造工程における加工寸法精度によらずに、密着層４１と活性領域３０とを確実に接触させることができる。
【００３５】
密着層４１は、膜厚４６が１５０Å以下の金属層からなる。密着層４１の膜厚が１５０Åを超える場合（たとえば２８０Å程度の場合）には、熱処理によってシリサイド４５を形成するときに、活性領域３０からのシリコン原子供給が不足して、密着層４１と活性領域３０との間にボイドが形成される恐れがある。
密着層４１は、２０Å以上（より好ましくは４０Å以上）の膜厚を有していることが好ましい。これにより、ソース電極４と活性領域３０との間で優れた密着性を得ることができ、かつ、それらの間の接触抵抗を低減するのに十分なシリサイド層をそれらの界面に形成できる。
【００３６】
図６Ａは、密着層４１の膜厚が１５０Åを超える場合（たとえば２８０Å）に、ボイドが発生するメカニズムを説明するための図である。セルピッチを縮小して、単位セル３１を高密度に配置することにより、単位面積あたりの電流密度を大きくすることができる。しかし、この場合には、セルピッチ３２の縮小に伴い、活性領域３０の幅３８が小さくなり、たとえば２７０ｎｍ程度となる。したがって、密着層４１の界面付近における活性領域３０内のシリコン原子の数が比較的少ない。換言すれば、活性領域３０から密着層４１へのシリコン原子供給ウィンドウが小さい。一方、密着層４１の膜厚４６が大きいと、それに応じて、密着層４１を構成する金属原子のうちシリサイド化される原子の数が多くなる。ところが、幅３８の小さな活性領域３０から多数のシリコン原子を密着層４１に供給することができない。これによって、シリコン原子の供給不足が生じ、活性領域３０と密着層４１との間にボイド４７が形成される。これにより、密着層４１と活性領域３０との間のコンタクト抵抗が大きくなるから、半導体装置１のオン抵抗が大きくなる。
【００３７】
図６Ｂに示すように、活性領域３０の突出量３３を小さくして、密着層４１と活性領域３０との接触面積を小さくすれば、密着層４１の構成原子のうちシリサイド化される原子数が少なくなる。したがって、シリコン原子の供給不足が生じないので、ボイドが発生することはない。ところが、活性領域３０と密着層４１との接触面積が小さいので、それらの間のコンタクト抵抗が大きくなる。加えて、製造工程における寸法誤差により、活性領域３０が絶縁層２７に埋まってしまえば、密着層４１と活性領域３０とを接触させることができなくなるから、コンタクト不良が生じる恐れがある。
【００３８】
そこで、この実施形態では、突出量３３を大きくして活性領域３０と密着層４１との間の接触面積を大きくし、かつ、密着層４１の膜厚を１５０Å以下とすることによって、ボイドの発生を抑制している。これによって、密着層４１と活性領域３０との間のコンタクト抵抗を低減することができ、かつ、それらの間の接触不良が低減されるので、素子の信頼性を確保することができる。
【００３９】
図７は、半導体装置１の複数の試料に関してオン抵抗を測定した結果を示す図であり、標準正規累積分布が示されている。曲線Ｌ７０は、密着層４１を膜厚７０ÅのＴｉ層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。曲線Ｌ１２０は、密着層４１を膜厚１２０ÅのＴｉ層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。曲線Ｌ１５０は、密着層４１を膜厚１５０ÅのＴｉ層で構成した複数の試料に関して計測されたオン抵抗の標準正規累積分布を示す。さらに曲線Ｌ２８０は、密着層４１を膜厚２８０ÅのＴｉ層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。
【００４０】
これらの曲線の比較から、密着層４１の膜厚を２８０Åとした場合には、密着層４１の膜厚を１５０Å以下とした場合に比較して、明らかなオン抵抗の増加が見られ、しかもオン抵抗の値が大きくばらついていることがわかる。これに対して、密着層４１の膜厚が１５０Å以下の場合には、オン抵抗が２５ｍΩ・ｍｍ２以下の範囲で狭い範囲に分布していることがわかる。したがって、密着層の膜厚を１５０Å以下とすることによって、低オン抵抗で信頼性の高い半導体装置１を提供することができることが確かめられた。
【００４１】
密着層の各膜厚でのオン抵抗に関してメディアン値および標準偏差を求めた結果は、次のとおりである。
７０Å：メディアン値＝１４．２ｍΩ・ｍｍ２、標準偏差＝ ０．３ｍΩ・ｍｍ２
１２０Å：メディアン値＝１５．７ｍΩ・ｍｍ２、標準偏差＝２．５３ｍΩ・ｍｍ２
１５０Å：メディアン値＝１５．９ｍΩ・ｍｍ２、標準偏差＝３．４２ｍΩ・ｍｍ２
２８０Å：メディアン値＝１８．９ｍΩ・ｍｍ２、標準偏差＝１５．７ｍΩ・ｍｍ２
したがって、オン抵抗の低減およびそのばらつきの低減の観点から、密着層４１の膜厚は、１２０Å以下とすることがより好ましく、７０Å以下とすることがさらに好ましいことが分かる。
【００４２】
なお、本願発明者による試験によって、密着層４１の膜厚を５０Åおよび９０Åとした各試料においても、良好なオン抵抗が得られ、オン抵抗のばらつきも少ないことが確認されている。
図８Ａは、密着層４１を膜厚７０ÅのＴｉ層で構成した試料（実施例）の切断面を示す走査型電子顕微鏡写真であり、図８Ｂは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。一方、図９Ａは、密着層４１を膜厚２８０ÅのＴｉ層で構成した試料（比較例）の切断面を示す走査型電子顕微鏡写真であり、図９Ｂは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。図９Ａの構成では、活性領域３０と密着層４１との界面付近にボイドが生じている。図８Ａおよび図８Ｂの構成には、このようなボイドは観測されない。
【００４３】
以上のように、この実施形態の半導体装置１によれば、ソース電極４は、活性領域３０（ソース領域１６）に接する密着層４１を有しており、この密着層４１は、膜厚が１５０Å以下（より好ましくは１２０Å以下、さらに好ましくは７０Å以下）の金属層からなる。この構成により、密着層４１のソース領域１６との界面部分がシリサイド化されるときに、活性領域３０からのシリコン原子供給不足に陥ることを抑制または防止できる。これにより、活性領域３０とソース電極４との接触面積を大きくして信頼性を確保しても、活性領域３０と密着層４１との界面にボイドが発生することを抑制または防止でき、活性領域３０とソース電極４との間の接触抵抗を小さくできる。
【００４４】
したがって、トレンチ１５の形成ピッチ３２を０．４μｍ〜０．５２μｍ（より好ましくは、０．４μｍ〜０．４９μｍ）として単位セル３１を高密度で集積してチャネル抵抗の低減を図る場合に、ソース電極４の接触抵抗の大幅な増加を招くことがない。これにより、半導体装置１のオン抵抗を効果的に低減できる。すなわち、活性領域３０とソース電極４との接触面積を大きくして信頼性を確保しつつ、同時にオン抵抗の低減を達成できる。
【００４５】
前述のとおり、隣接するトレンチ１５間の活性領域３０は、０．１８μｍ〜０．３０μｍ（より好ましくは、０．１８μｍ〜０．２４μｍ）の幅３８を有していることが好ましい。活性領域の幅が０．１８μｍ未満では、隣り合うトレンチから広がる空乏層が容易に結合するため、しきい値電圧が低下するおそれがある。すなわち、ゲート電極５に電圧をかけると、チャネル領域２０内の多数キャリヤがポリシリコンゲート２６から遠ざけられて空乏層が生じる。すなわち、小数キャリヤの密度が多数キャリヤ密度よりも高くなって、トレンチ１５の側壁付近のチャネル領域２０内に反転層が形成される。ところが、活性領域３０の幅を小さくし過ぎると、隣り合うトレンチ１５から広がる空乏層が容易に結合してしまうため、低電圧で反転層が形成されてしまう。これにより、しきい値の低下が起こる。なお、活性領域の幅が０．３０μｍを超える範囲では、密着層４１が１５０Åを超える厚さの金属層である場合でも、ボイドが生じ難い。
【００４６】
また、この実施形態によれば、活性領域３０がトレンチ１５に埋め込まれた絶縁層２７の表面から２５ｎｍ〜１２５ｎｍの突出量３３で１５トレンチの深さ方向に沿って突出した突出部３４を有している。これにより、活性領域３０の幅が小さくても、活性領域３０と密着層４１との接触面積を大きくすることができる。このように大きな接触面積を確保した場合でも、密着層４１が１５０Å以下の厚さの金属層で構成されている結果、シリサイド化の際にシリコン供給不足に起因するボイドが生じることを抑制または防止できる。
【００４７】
図１０Ａ〜図１０Ｍは、半導体装置１の製造工程を工程順に示す図解的な断面図である。図１０Ａに示すように、表面にｐ−型エピタキシャル層２を形成したｐ＋型シリコン基板３が準備される。そして、エピタキシャル層２の表面に、たとえば酸化シリコンからなるパッド酸化膜５０が熱酸化法によって形成される。次いで、ｐ−型エピタキシャル層２に対してｎ型不純物イオン（たとえば燐イオン）の注入およびその拡散が行われることにより、ｎ−型チャネル領域２０が形成される。さらに、エピタキシャル層２の表層部に対して、ｎ型不純物イオン（たとえば燐イオン）が選択的に注入され、さらにその拡散が行われることによって、ｎ＋型ボディコンタクト領域１７（図３および図４参照）が形成される。その後に、パッド酸化膜５０上に、たとえば窒化シリコンからなるハードマスク層５１が形成される。ハードマスク層５１の形成は、たとえば減圧ＣＶＤ（化学的気相成長）法によって行われてもよい。
【００４８】
次に、図１０Ｂに示すように、ハードマスク層５１およびパッド酸化膜５０に、トレンチ１５（図４等参照）に対応した開口５２が形成される。開口５２の形成は、たとえば反応性イオンエッチングによってハードマスク層５１およびパッド酸化膜５０を選択的に除去することによって行われる。そして、図１０Ｃに示すように、ハードマスク層５１をマスクとしたドライエッチングによって、複数本のトレンチ１５がストライプ状に形成される。トレンチ１５は、チャネル領域２０を貫通してドレイン領域２１に達する深さに形成される。
【００４９】
次いで、図１０Ｄに示すように、ハードマスク層５１およびパッド酸化膜５０が剥離され、露出したエピタキシャル層２の全表面にゲート絶縁膜２５が形成される。ゲート絶縁膜２５の形成は、たとえば、熱酸化法によって行われてもよい。ゲート絶縁膜２５は、たとえば膜厚２２０Å程度の酸化シリコンからなっていてもよい。こうして、トレンチ１５の内壁面およびトレンチ１５外のエピタキシャル層２の表面を覆うゲート絶縁膜２５が形成される。
【００５０】
次に、図１０Ｅに示すように、エピタキシャル層２上の全域にポリシリコン膜５３が形成される。このポリシリコン膜５３の形成は、たとえば減圧ＣＶＤ法によって行われてもよい。ポリシリコン膜５３の膜厚は、たとえば６０００Å程度とされる。さらに、ポリシリコン膜５３に対して導電性を付与するための不純物イオン（たとえば硼素イオン）が注入され、その後に熱処理が行われる。これによって、ポリシリコン膜５３が低抵抗化される。
【００５１】
次いで、図１０Ｆに示すように、ポリシリコン膜５３がエッチングされる。このエッチングは、たとえば、反応性イオンエッチングによってポリシリコン膜５３を薄膜化する工程と、プラズマエッチング（等方性エッチング）によってトレンチ１５の側壁部における残留ポリシリコンを除去する工程とを含んでいてもよい。ポリシリコン膜５３のエッチングは、その表面が、エピタキシャル層２の表面よりも深い位置に後退するまで行われる。これによって、エピタキシャル層２の表面よりも深い位置に表面２６ａを有するポリシリコンゲート２６が、トレンチ１５内に配置されることになる。その後、イオン注入時に表面を保護するための保護膜５４が全面に形成される。保護膜５４は、ＴＥＯＳ酸化膜（テトラエトキシシランと酸素との反応で成膜されるシリコン酸化膜）等の酸化膜からなっていてもよい。
【００５２】
次に、図１０Ｇに示すように、保護膜５４上に、レジストマスク５５が形成される。レジストマスク５５は、活性領域３０においてソース領域１６（図４参照）を形成すべき領域に開口を有するレジストパターンである。このレジストマスク５５を介してｐ型不純物イオン（たとえば硼素イオン）が注入される。
その後、図１０Ｈに示すように、保護膜５４が剥離される。さらに、熱酸化処理が行われることによって、ソース領域１６の表面（活性領域の表面）に、熱酸化膜５６が形成される。保護膜５４の剥離時には、ソース領域１６の表面付近のゲート絶縁膜２５が同時に剥離される。これによって露出したソース領域１６の表面が、熱酸化膜５６によって覆われる。
【００５３】
次に、図１０Ｉに示すように、たとえばＨＤＰＣＶＤ(High Density Plasma CVD)によって絶縁層２７が形成される。絶縁層２７は、たとえば酸化シリコンからなる。さらに、絶縁層２７の表面を覆うように層間膜５７（たとえばＢＰＳＧ(Boron-phosphorous Silicate Glass)）が形成される。その後、層間膜５７を流動させるための熱処理が行われる。これによって、同時に、ソース領域１６に注入されたｐ型不純物イオンが活性化される。
【００５４】
次に、図示しない位置において、絶縁層２７および層間膜５７に、ゲートコンタクト孔が開口させられる。このゲートコンタクト孔は、各トレンチ１５の両端の上方に形成され、ポリシリコンゲート２６に達する。
次に、図１０Ｊに示すように、トレンチ１５の両端部付近の領域以外において活性領域３０（エピタキシャル層２）を露出させるためのエッチングが行われる。すなわち、層間膜５７および絶縁層２７が選択的にエッチングされ、活性領域３０（エピタキシャル層２）が絶縁層２７の表面から所定の突出量３３だけ突出させられる。これにより、トレンチ１５内に埋め込まれた絶縁層２７の表面から突出した突出部３４が形成されることになる。
【００５５】
次に、図１０Ｋに示すように、露出した表面全域、すなわち、活性領域３０および絶縁層２７の表面に密着層４１が形成され、さらに密着層４１の表面全域にバリア層４２が形成される。密着層４１およびバリア層４２の形成は、たとえば連続スパッタによって行うことができる。密着層４１は、たとえば膜厚約７０ÅのＴｉ層であってもよく、バリア層４２は、たとえば膜厚約１０００ÅのＴｉＮ層であってもよい。その後、たとえばＲＴＡ(Rapid Thermal Annealing)等の熱処理（たとえば６６０℃）が行われることにより、密着層４１において活性領域３０に接する領域がシリサイド化される。次いで、バリア層４２上の全域に電極本体膜４３が形成される。電極本体膜４３は、たとえば、スパッタ法で形成されたＡｌＣｕ膜であってもよい。その膜厚は、たとえば４．２μｍとされる。
【００５６】
次に、全面に形成された密着層４１、バリア層４２および電極本体膜４３を含む電極膜６が、図２に示す分離領域１１において選択的にエッチング除去される。これにより、電極膜６が、ソース電極４とゲート電極５とに切り分けられる。前記エッチングは、たとえば反応性イオンエッチングによって行ってもよい。
その後、図１０Ｌに示すように、表面全体にパッシベーション膜６０が形成される。パッシベーション膜６０は、たとえば、ＣＶＤ法で形成された窒化シリコン膜であってもよい。
【００５７】
そして、図１０Ｍに示すように、パッシベーション膜６０に、ゲートパッド開口１２（図２参照）およびソースパッド開口１３が形成される。
その後、必要に応じてシリコン基板３を裏面側から研削して薄型化した後に、シリコン基板３の裏面にドレイン電極７が形成される。ドレイン電極７は、たとえばシリコン基板３の表面側から順に、Ｔｉ膜、Ｎｉ膜、Ａｕ膜およびＡｇ膜を積層した積層構造膜からなっていてもよい。
【００５８】
こうして、図１〜図４等に示す構造の半導体装置１が得られる。
以上、この発明の一実施形態について説明したが、この発明は他の形態で実施することもできる。たとえば、前述の実施形態では、ｐチャンネル型のＭＯＳＦＥＴを例示したけれども、前述の実施形態の場合とは各部の導電型を反転することによって、ｎチャンネル型のＭＯＳＦＥＴを提供できる。
【００５９】
また、前述の実施形態では、ＭＯＳＥＦＴを例にとったが、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等の他の構造の半導体装置に対しても、この発明を適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６０】
１ 半導体装置
２ エピタキシャル層
３ シリコン基板
４ ソース電極
５ ゲート電極
６ 電極膜
７ ドレイン電極
１５ トレンチ
１６ ソース領域
２０ チャネル領域
２１ ドレイン領域
２５ ゲート絶縁膜
２６ ポリシリコンゲート
２７ 絶縁層
３０ 活性領域
３１ 単位セル
３２ ピッチ
３３ 突出量
３４ 突出部
３８ 活性領域の幅
４０ 下地膜
４１ 密着層
４２ バリア層
４３ 電極本体膜
４５ シリサイド
４６ 膜厚
４７ ボイド
【技術分野】
【０００１】
この発明は、トレンチゲート型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート型のパワーＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)は、半導体基板と、半導体基板上に形成されたエピタキシャル層（半導体層）と、エピタキシャル層に形成された複数のトレンチとを有している。エピタキシャル層には、チャネル領域（ボディ領域）と、ソース領域とが形成されている。たとえば、エピタキシャル層がｎ型の場合、チャネル領域はｐ型とされ、ソース領域はｎ型とされる。チャネル領域は、エピタキシャル層の表面から所定の深さまでの領域に形成されている。ソース領域は、チャネル領域の表層部に形成されている。トレンチは、ソース領域およびチャネル領域を貫通してエピタキシャル層に達している。トレンチ内には、ポリシリコンからなるゲート導体が配置されている。トレンチの内壁は、ゲート絶縁膜で覆われている。したがって、ゲート導体は、ゲート絶縁膜を介して、チャネル領域に対向している。こうして、ＭＩＳ構造が形成されている。ゲート導体にしきい値以上の制御電圧を印加すると、チャネル領域においてトレンチに対向する部分に反転層（チャネル）が形成される。これにより、チャネル領域下のエピタキシャル層（ドレイン領域）からチャネル領域を通ってソース領域へと至る電流経路が形成される。
【０００３】
トレンチゲート型のパワーＭＩＳＦＥＴは、半導体基板の厚さ方向に電流を流す構造であるので、半導体基板の単位面積当たりのゲート幅を大きくとることができる。したがって、オン抵抗の低減に有利な構造である。
トレンチは、たとえば、ストライプ状に複数本形成される。この場合、たとえば、一つのトレンチと、その一方側のエピタキシャル層とを単位セルと見なすことができる。パワーＭＩＳＦＥＴでは、半導体基板上に配列された複数の単位セルのソース領域は、ソース電極に共通に接続される。トレンチ間のインターバル（間隔）はセルピッチと呼ばれる。セルピッチを小さくして単位セルの集積密度を高めることによって、単位面積当たりの電流密度を大きくできるから、理論的には、オン抵抗を一層低減できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０２９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、本願発明者の研究により、セルピッチを小さくしても、理論上予測されるほどのオン抵抗低減が実現できないことが分かった。具体的には、次のとおりである。
本願発明者は、密着層と電極本体層とを含む積層構造のソース電極を有する半導体装置について、セルピッチの異なる複数の試料を作製して検討した。すると、セルピッチを小さくした試料では、トレンチ間の活性領域（最表面にソース領域を有するエピタキシャル層）と密着層との間にボイドが発生していることが分かった。
【０００６】
より詳細に説明すると、密着層と活性領域とをオーミック接触させるために、ソース電極形成後に熱処理が行われる。これにより、密着層は、活性領域のシリコンと反応してシリサイド化する。ところが、密着層に対するシリコンの供給が不足すると、密着層と活性領域との間にボイドが生じてしまう。
密着層と活性領域との接触面積を少なくすれば、密着層の構成金属原子のうちシリサイド化される原子数が少なくなるから、ボイドの発生を抑制できる。しかし、ソース電極と活性領域との電気的接続を確実にして必要な信頼性を確保する観点からは、それらの間の接触面積を大きくすべきである。接触面積を大きくすれば、密着層の構成金属原子のうちシリサイド化される原子数が多くなる。ところが、トレンチ間の微小幅の活性領域からは十分な数のシリコン原子を供給できないから、シリコン供給不足に陥って、ボイドが生じる。したがって、ソース電極と活性領域との接触抵抗が高くなるから、結局、オン抵抗を低減できない。
【０００７】
このように、セルピッチを小さくしていくと、信頼性を確保しながらオン抵抗を低減することが困難になる。
そこで、この発明は、信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、この発明の半導体装置は、ドレイン領域と、前記ドレイン領域に積層されたチャネル領域と、前記チャネル領域に積層されたソース領域とを有するシリコン半導体層からなる活性領域と、前記ソース領域から前記チャネル領域を貫通して前記ドレイン領域に至るトレンチ内に埋め込まれたゲート導体と、膜厚が１５０Å以下の金属層からなり、前記ソース領域に接するように形成され、前記ソース領域との界面がシリサイド化された密着層を有するソース電極とを含む（請求項１）。
【０００９】
この構成によれば、トレンチ内に埋め込まれたゲート導体は、ソース領域とドレイン領域との間のチャネル領域に対向している。これにより、ゲート導体への印加電圧によってソース領域とドレイン領域との間の電流を変調できる、トレンチゲート型の半導体装置（トランジスタ構造）が形成されている。
一方、活性領域（ソース領域）に接する密着層は、膜厚が１５０Å以下（より好ましくは１２０Å以下、さらに好ましくは７０Å以下）の金属層からなり、ソース領域との界面がシリサイド化されている。膜厚が１５０Å以下の金属層であれば、活性領域との接触面積が大きくても、シリサイド化される金属原子の数が少ない。そのため、シリサイド化の際に、活性領域（シリコン半導体層）からのシリコン原子供給不足に陥ることを抑制または防止できる。これにより、活性領域と密着層との界面にボイドが発生することを抑制または防止できる。その結果、活性領域とソース電極との間の接触抵抗を小さくできるから、オン抵抗の低減に寄与できる。すなわち、活性領域とソース電極との接触面積を大きくして信頼性を確保しつつ、同時にオン抵抗の低減を達成できる。より具体的には、高電流密度化のために、活性領域の幅を小さくした場合でも、ソース電極と活性領域との間の接触面積を犠牲にすることなく、それらの間にボイドが発生することを抑制できる。これにより、信頼性に優れ、かつオン抵抗の低い半導体装置を提供できる。
【００１０】
前記密着層は、２０Å以上（より好ましくは４０Å以上）の膜厚を有していることが好ましい。これにより、ソース電極と活性領域との間で優れた密着性を得ることができ、かつ、それらの間の接触抵抗を低減するのに十分なシリサイド層をそれらの界面に形成できる。
この発明の一実施形態では、複数の前記トレンチが所定間隔で形成されており、隣接する前記トレンチ間の前記活性領域が０．１８μｍ〜０．３０μｍ（より好ましくは、０．１８μｍ〜０．２４μｍ）の幅を有している（請求項２）。この構成によれば、隣接するトレンチ間の活性領域が、０．１８μｍ以上０．３０μｍ以下の幅を有しており、したがって、密着層に対するシリコン供給ウィンドウが限られている。このような場合でも、密着層を１５０Å以下の厚さの金属層で構成しておくことによって、シリサイド化の際にシリコン供給不足が生じることを抑制または防止できる。したがって、狭幅の活性領域を高密度に集積してチャネル抵抗の低減を図ることができ、かつ、活性領域とソース電極との接触抵抗も低くできるので、半導体装置のオン抵抗を効果的に低減できる。
【００１１】
活性領域の幅が０．１８μｍ未満では、隣り合うトレンチから広がる空乏層が容易に結合するため、しきい値電圧が低下するおそれがある。すなわち、ゲート導体に電圧をかけると、チャネル領域内の多数キャリヤがゲート導体から遠ざけられて空乏層が生じ、小数キャリヤの密度が多数キャリヤ密度よりも高くなって、トレンチ側壁付近のチャネル領域内に反転層（チャネル）が形成される。ところが、活性領域の幅を小さくし過ぎると、隣り合うトレンチから広がる空乏層が容易に結合してしまうため、低電圧で反転層が形成されてしまう。これにより、しきい値の低下が起こる。
【００１２】
活性領域の幅が０．３０μｍを超える範囲では、密着層が１５０Åを超える厚さの金属層である場合でも、ボイドが生じ難い。したがって、活性領域の幅が０．３０μｍ以下の場合に、この発明の構造による有利な効果が顕著になる。
この発明の一実施形態では、前記トレンチ内のゲート導体上の領域に埋め込まれた絶縁層をさらに含み、前記活性領域が前記絶縁層の表面から２５ｎｍ〜１２５ｎｍの突出量で前記トレンチの深さ方向に沿って突出した突出部を有している（請求項３）。この構成によれば、活性領域がトレンチ内の絶縁層の表面から突出しているので、活性領域の幅が小さいときでも、活性領域と密着層との接触面積を大きくすることができる。このように大きな接触面積を確保した場合でも、密着層が１５０Å以下の厚さの金属層で構成されている結果、シリサイド化の際にシリコン供給不足が生じることを抑制または防止できる。
【００１３】
活性領域の突出量が２５ｎｍ未満のときには、活性領域と密着層との接触面積が不足するおそれがあり、その結果、活性領域とソース電極との電気的接続の信頼性が損なわれるおそれがある。また、活性領域の突出量が１２５ｎｍを超えているときには、活性領域の突出部に対する密着層のカバレッジ（被覆性）が不良になるおそれがある。
この発明の一実施形態では、前記トレンチおよび前記活性領域の繰り返し単位が、前記トレンチの深さ方向と直交する方向に沿って、０．４μｍ〜０．５２μｍ（より好ましくは、０．４μｍ〜０．４９μｍ）のピッチで繰り返し形成されている（請求項４）。この構成では、トレンチおよび活性領域の繰り返し単位（単位セル）が微小ピッチ（０．４μｍ以上０．５２μｍ以下）で高密度に形成されているので、単位面積当たりのゲート幅を大きくして、チャネル抵抗の低減を図ることができる。そして、狭ピッチ化に伴って活性領域の幅が小さくなっても、１５０Å以下の厚さの金属層からなる密着層に対するシリコン供給不足が生じることを抑制または防止できる。
【００１４】
前記ピッチが０．４μｍ未満のときには、隣り合うトレンチから活性領域内に広がる空乏層の結合によって、しきい値電圧が低下するおそれがある。また、前記ピッチが０．５２μｍを超える範囲では、活性領域の幅を広くできるから、密着層が１５０Åを超える厚さの金属層である場合でも、ボイドが生じ難い。したがって、ピッチが０．５２μｍ以下の場合に、この発明の構造による有利な効果が顕著になる。
【００１５】
この発明の一実施形態では、前記密着層を構成する金属層がＴｉ層、Ｃｏ層またはＮｉ層である（請求項５）。これらの金属層は、シリコン半導体層からなる活性領域からのシリコン原子供給を受けて、ソース領域（活性領域）との界面にシリサイドを形成できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、この発明の一実施形態に係る半導体装置の図解的な斜視図である。
【図２】図２は、前記半導体装置の図解的な平面図である。
【図３】図３は、前記半導体装置のシリコン基板（エピタキシャル層の表面）の構造を示す部分拡大平面図であり、図２の領域IIIにおける構造が示されている。
【図４】図４は、前記半導体装置の内部構造を説明するための図解的な斜視図であり、図３の切断面線IV−IVにおける切断面で破断した構造が図解的に示されている。
【図５】図５は、前記半導体装置のソース電極の構造を拡大して示す図解的な断面図である。
【図６】図６Ａは、前記ソース電極の密着層の膜厚が１５０Åを超える場合（たとえば２８０Å）に、ボイドが発生するメカニズムを説明するための図解的な断面図である。また、図６Ｂは、密着層と活性領域との接触面積を小さくした場合の構成を示す図解的な断面図である。
【図７】図７は、前記半導体装置の複数の試料に関してオン抵抗を測定した結果を示す図であり、標準正規累積分布が示されている。
【図８】図８Ａは、ソース電極の密着層を膜厚７０ÅのＴｉ層で構成した試料（実施例）の切断面を示す走査型電子顕微鏡写真であり、図８Ｂは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。
【図９】図９Ａは、ソース電極の密着層を膜厚２８０ÅのＴｉ層で構成した試料（比較例）の切断面を示す走査型電子顕微鏡写真であり、図９Ｂは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。
【図１０Ａ】図１０Ａは、前記半導体装置の製造工程を示す図解的な断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａに続く工程を示す図解的な断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂに続く工程を示す図解的な断面図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃに続く工程を示す図解的な断面図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄに続く工程を示す図解的な断面図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅに続く工程を示す図解的な断面図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆに続く工程を示す図解的な断面図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇに続く工程を示す図解的な断面図である。
【図１０Ｉ】図１０Ｉは、図１０Ｈに続く工程を示す図解的な断面図である。
【図１０Ｊ】図１０Ｊは、図１０Ｉに続く工程を示す図解的な断面図である。
【図１０Ｋ】図１０Ｋは、図１０Ｊに続く工程を示す図解的な断面図である。
【図１０Ｌ】図１０Ｌは、図１０Ｋに続く工程を示す図解的な断面図である。
【図１０Ｍ】図１０Ｍは、図１０Ｌに続く工程を示す図解的な断面図である。
【発明を実施するための形態】
【００１７】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置１の図解的な斜視図である。また、図２は半導体装置１の図解的な平面図である。この半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴ(Vertical Double diffused MOSFET)としての基本形態を有している。半導体装置１は、表面にエピタキシャル層２を有するｐ＋型シリコン基板３を備えている。エピタキシャル層２の上には、ソース電極４およびゲート電極５を含む電極膜６が形成されている。シリコン基板３の裏面には、ほぼ全面に、ドレイン電極７が形成されている。シリコン基板３は、たとえば、平面視矩形に形成されており、それに応じて半導体装置１は平面視において矩形形状を有している。
【００１８】
電極膜６は、エピタキシャル層２の表面のほぼ全域にわたる矩形領域に形成されている。ゲート電極５は、半導体装置１の一角部に形成されたパッド電極部８と、半導体装置１の表面の外周部の全周にわたって形成された外周電極部９と、外周電極部９から半導体装置１の表面の内方領域に向かって延びた複数本（この実施形態では４本）のゲートフィンガー部１０とを含む。半導体装置１の表面は、一対の短辺およびそれらを結合する一対の長辺を有する長方形形状を有しており、それに応じて、外周電極部９は長方形環状に形成されている。ゲートフィンガー部１０は、外周電極部９の一対の長辺部分から各２本ずつ間隔を空けて互いに平行に延びるように形成されている。ソース電極４は、外周電極部９に囲まれた内方領域において、ゲート電極５から絶縁された状態で形成されている。ソース電極４は、ゲート電極５に囲まれた領域においてエピタキシャル層２のほぼ全域を覆うように形成されていて、ソース電極４とゲート電極５との間には、それらを絶縁する分離領域１１が形成されている。
【００１９】
ソース電極４およびゲート電極５ならびにそれらから露出するエピタキシャル層２の表面を覆うようにパッシベーション膜（図示せず）が形成されている。このパッシベーション膜には、図１および図２において二点鎖線で示すように、ゲートパッド開口１２およびソースパッド開口１３が形成されている。ゲートパッド開口１２は、パッド電極部８の一部を露出させるように形成されている。ソースパッド開口１３は、ソース電極４の表面の一部を露出させるように形成されている。この実施形態では、複数（たとえば６個）のソースパッド開口１３が、半導体装置１の矩形表面の一長辺に沿って配列されている。
【００２０】
図３は、シリコン基板３の表面（エピタキシャル層２の表面）の構造を電極膜６を取り除いた状態で示す部分拡大平面図であり、図２の領域IIIにおける構造が示されている。エピタキシャル層２には、トレンチ１５が形成されている。この実施形態では、トレンチ１５は、ストライプ状に複数本形成されている。各トレンチ１５は、エピタキシャル層２の表面に沿う直線状に形成されていて、複数本のトレンチ１５は等間隔で互いに平行に形成されている。
【００２１】
隣接するトレンチ１５の間には、エピタキシャル層２、すなわち活性領域３０が露出している。この活性領域３０は、ソース領域１６とボディコンタクト領域１７とを含む。ソース領域１６は、この実施形態ではｐ＋型の領域である。ボディコンタクト領域１７は、この実施形態では、ｎ＋型領域である。ソース領域１６およびボディコンタクト領域１７は、トレンチ１５に沿う方向に各一定の長さを有しており、ソース領域１６の長さがボディコンタクト領域１７の長さよりも長く形成されている。たとえば、ソース領域１６の長さは約１０．０μｍであってもよく、ボディコンタクト領域１７の長さは約１．０μｍであってもよい。ボディコンタクト領域１７は、各一定の長さのソース領域１６の間に介在するように、トレンチ１５の長手方向に沿って複数個等間隔に形成されている。
【００２２】
図４は、半導体装置１の内部構造を説明するための図解的な斜視図であり、図３の切断面線IV−IVにおける切断面で破断した構造が図解的に示されている。エピタキシャル層２は、シリコン基板３の厚さ方向に沿って半導体装置１の表面側から順に配置されたｐ＋型ソース領域１６、ｎ−型チャネル領域２０およびｐ−型ドレイン領域２１を有している。エピタキシャル層２の厚さは、たとえば、２μｍ〜２０μｍ程度（より具体的には５μｍ程度）である。また、ｐ＋型ソース領域１６の厚さは、たとえば０．８５μｍ程度であり、ｎ−型チャネル領域２０の厚さは、たとえば１．２μｍ程度である。
【００２３】
トレンチ１５は、エピタキシャル層２の表面から、断面をほぼ矩形形状に彫り込まれて形成されている。複数本のトレンチ１５は、シリコン基板３の主面に平行な方向に沿って、一定のピッチ（たとえば０．４μｍ〜０．５２μｍ。より具体的には０．４７μｍ〜０．４９μｍ程度）で平行に形成されている。複数本のトレンチ１５は、たとえば、互いに等しい幅（たとえば０．１４μｍ〜０．２７μｍ。より具体的には０．２０μｍ程度）を有している。各トレンチ１５は、ソース領域１６およびチャネル領域２０を貫通して、ドレイン領域２１の途中部に達する深さ（たとえば１．６μｍ〜２．４μｍ。より具体的には２．０μｍ程度）に形成されている。この実施形態では、トレンチ１５は、その長手方向に交差する切断面がほぼ矩形に形成されている。
【００２４】
トレンチ１５の内壁面は、ゲート絶縁膜２５によって覆われている。ゲート絶縁膜２５は、たとえば、シリコン酸化膜からなり、その膜厚は、たとえば２００Å〜２４０Å程度とされている。ゲート絶縁膜２５は、トレンチ１５の底面１５ａおよび側壁１５ｂを覆うように形成されている。トレンチ１５内には、ゲート絶縁膜２５に接するように、ゲート導体としてのポリシリコンゲート２６が埋め込まれている。ポリシリコンゲート２６は、エピタキシャル層２の表面（ソース領域１６の表面）以下に全部が位置するようにトレンチ１５に埋め込まれている。トレンチ１５内において、ポリシリコンゲート２６よりも上の空間には、たとえばＨＤＰＣＶＤ(High-Density-Plasma Chemical-Vapor-Deposition)酸化膜からなる絶縁層２７が埋め込まれている。
【００２５】
ポリシリコンゲート２６は、ゲート絶縁膜２５を介して、ソース領域１６の下方部、チャネル領域２０、およびドレイン領域２１の上方部に対向している。すなわち、ポリシリコンゲート２６は、チャネル領域２０に対しては、シリコン基板３の厚さ方向に関する全域にわたって、ゲート絶縁膜２５を介して対向するように形成されている。換言すれば、ポリシリコンゲート２６の表面２６ａは、ソース領域１６とチャネル領域２０との界面よりも、エピタキシャル層２の表面寄りに位置している。
【００２６】
隣接するトレンチ１５の間のエピタキシャル層２は、トランジスタとして動作する活性領域３０を形成している。たとえば、ひとつのトレンチ１５内のポリシリコンゲート２６と、その一方側に隣接する活性領域３０とが、単位セル３１を形成していると見なすことができる。すなわち、単位セル３１は、トレンチ１５の形成ピッチ３２で繰り返される繰り返し単位を構成している。つまり、複数の単位セル３１が、各トレンチ１５の長手方向および深さ方向に直交する方向（半導体基板３の主面に平行な方向）に沿って、ピッチ３２で配列されている。
【００２７】
ピッチ３２は、０．４μｍ〜０．５２μｍ（より好ましくは、０．４μｍ〜０．４９μｍ）であることが好ましい。また、隣接するトレンチ１５間の活性領域３０が０．１８μｍ〜０．３０μｍ（より好ましくは、０．１８μｍ〜０．２４μｍ）の幅３８を有していることが好ましい。
活性領域３０の表層領域には、トレンチ１５の長手方向に沿って、ソース領域１６とｎ＋型ボディコンタクト領域１７とが交互に形成されている。ｎ＋型ボディコンタクト領域１７は、ｎ−型チャネル領域２０に接している。活性領域３０は、絶縁層２７の表面よりも、トレンチ１５の深さ方向に沿って突出量３３だけ突出するように形成されている。換言すれば、活性領域３０は、トレンチ１５の深さ方向に沿って絶縁層２７の表面から突出量３３だけ突出した突出部３４を有している。突出量３３は、たとえば２５ｎｍ〜１２５ｎｍとされている。突出部３４は、トレンチ１５の長手方向に沿う両側部に、絶縁層２７の表面から立ち上がった一対の立ち上がり側面３５と、この一対の立ち上がり側面３５の間を結合する天面３６とを有していてもよい。図４には、立ち上がり側面３５および天面３６がほぼ直交している構造が示されているが、実際に作製される半導体装置においては、立ち上がり側面３５および天面３６の結合部分は、面取り形状（曲面）となる。また、天面３６は、上に凸の湾曲面（たとえばほぼ円弧面）となる。立ち上がり側面３５および天面３６の境界は必ずしも明瞭ではなく、これらは連続した一つの湾曲面（たとえばほぼ円弧面）を形成する場合もある。
【００２８】
活性領域３０の突出部３４およびトレンチ１５内の絶縁層２７の表面を覆うように、ソース電極４が形成されている。ソース電極４は、下地膜４０と電極本体膜４３とを積層した積層構造膜からなる。下地膜４０は、密着層４１とバリア層４２との積層膜からなっている。
密着層４１は、活性領域３０の突出部３４および絶縁層２７に接し、これらに対して良好な密着性を有する金属層からなっている。より具体的には、密着層４１は、活性領域３０との接触部（界面領域）にシリサイドを形成することができる金属層からなっている。このような金属層としては、Ｔｉ層、Ｃｏ層およびＮｉ層を例示することができる。たとえば、膜厚７０Å程度のＴｉ層が密着層４１を構成していてもよい。
【００２９】
バリア層４２は、密着層４１に接し、この密着層４１の上面を覆うように形成されている。バリア層４２は、電極本体膜４３の構成材料（たとえばアルミニウム銅（ＡｌＣｕ）合金）が、活性領域３０側へと拡散することを防止するバリア性を有するとともに、導電性を有する材料からなる。バリア層４２は、たとえば、ＴｉＮ層であってもよく、その膜厚は、１０００Å程度であってもよい。
【００３０】
電極本体膜４３は、バリア層４２に接し、このバリア層４２の上面を覆うように形成されている。電極本体膜４３は、たとえばＡｌＣｕ合金膜からなっていてもよく、その膜厚は、４．２μｍ程度であってもよい。
ソース電極４は、ソース領域１６およびボディコンタクト領域１７に電気的に接続されている。したがって、ソース領域１６およびチャネル領域２０は同電位に制御されることになる。
【００３１】
活性領域３０の突出部３４の突出量３３は、２５ｎｍ以上１２５ｎｍ以下であることが好ましい。突出量３３が２５ｎｍ未満のときには、活性領域３０と密着層４１との接触面積が不足するおそれがあり、その結果、活性領域３０とソース電極４との電気的接続の信頼性が損なわれるおそれがある。また、突出量３３が１２５ｎｍを超えているときには、突出部３４に対する密着層４１のカバレッジ（被覆性）が不良になるおそれがある。
【００３２】
絶縁層２７には、図４に図示しない位置において、コンタクト孔が形成されている。このコンタクト孔を介して、ポリシリコンゲート２６とゲート電極５とが電気的に接続されている。より具体的には、図２の平面図に示されているように、エピタキシャル層２の表面領域は、外周電極部９およびゲートフィンガー部１０によって複数（この実施形態では３個）のセル形成領域２３に区画されている。各セル形成領域２３は、ほぼ長方形の領域である。この長方形の一対の短辺に平行に延びるように各トレンチ１５が形成され、当該長方形の一対の長辺に沿って複数本のトレンチ１５が等間隔で配列されている。そして、各トレンチ１５の両端が、外周電極部９またはゲートフィンガー部１０にそれぞれ電気的に接続されている。
【００３３】
半導体装置１の使用時には、ソース電極４およびドレイン電極７に対して、ソース電極４側が正となる電圧が印加される。この状態で、ソース電極４よりもしきい値電圧以上低い電位をゲート電極５に与えると、チャネル領域２０においてポリシリコンゲート２６に対向する領域に反転層（チャネル）が形成される。すなわち、ｎ−型チャネル領域２０内の多数キャリヤ（電子）がポリシリコンゲート２６から遠ざけられて空乏層が形成される。これにより、チャネル領域２０においてトレンチ１５の側壁近傍の領域では、小数キャリヤである正孔の密度が電子の密度を上回り、反転層が形成されることになる。この反転層を介して、ソース領域１６とドレイン領域２１との間が導通して、ソース電極４とドレイン電極７との間の電流径路が形成される。ソース−ドレイン間の電流は、ゲート電極５に印加される電圧の大小に応じて変動する。ゲート電極５への電圧印加を停止すれば、前記反転層が消失するから、ソース−ドレイン間が遮断される。こうして、トランジスタ動作が実現される。
【００３４】
図５は、ソース電極４の構造を拡大して示す図解的な断面図である。活性領域３０の突出部３４に密着層４１が接している。この密着層４１において活性領域３０との界面付近には、シリサイド４５が形成されている。このシリサイド４５により、密着層４１と活性領域３０とのオーミック接触が達成されている。突出部３４が絶縁層２７の表面よりも突出しているので、密着層４１と活性領域３０との接触面積は、平面視における活性領域３０の見かけ上の表面積よりも大きくなっている。これにより、密着層４１を大きな接触面積で活性領域３０に接触させることができる。その結果、それらの間のコンタクト抵抗を低減することができ、かつ、製造工程における加工寸法精度によらずに、密着層４１と活性領域３０とを確実に接触させることができる。
【００３５】
密着層４１は、膜厚４６が１５０Å以下の金属層からなる。密着層４１の膜厚が１５０Åを超える場合（たとえば２８０Å程度の場合）には、熱処理によってシリサイド４５を形成するときに、活性領域３０からのシリコン原子供給が不足して、密着層４１と活性領域３０との間にボイドが形成される恐れがある。
密着層４１は、２０Å以上（より好ましくは４０Å以上）の膜厚を有していることが好ましい。これにより、ソース電極４と活性領域３０との間で優れた密着性を得ることができ、かつ、それらの間の接触抵抗を低減するのに十分なシリサイド層をそれらの界面に形成できる。
【００３６】
図６Ａは、密着層４１の膜厚が１５０Åを超える場合（たとえば２８０Å）に、ボイドが発生するメカニズムを説明するための図である。セルピッチを縮小して、単位セル３１を高密度に配置することにより、単位面積あたりの電流密度を大きくすることができる。しかし、この場合には、セルピッチ３２の縮小に伴い、活性領域３０の幅３８が小さくなり、たとえば２７０ｎｍ程度となる。したがって、密着層４１の界面付近における活性領域３０内のシリコン原子の数が比較的少ない。換言すれば、活性領域３０から密着層４１へのシリコン原子供給ウィンドウが小さい。一方、密着層４１の膜厚４６が大きいと、それに応じて、密着層４１を構成する金属原子のうちシリサイド化される原子の数が多くなる。ところが、幅３８の小さな活性領域３０から多数のシリコン原子を密着層４１に供給することができない。これによって、シリコン原子の供給不足が生じ、活性領域３０と密着層４１との間にボイド４７が形成される。これにより、密着層４１と活性領域３０との間のコンタクト抵抗が大きくなるから、半導体装置１のオン抵抗が大きくなる。
【００３７】
図６Ｂに示すように、活性領域３０の突出量３３を小さくして、密着層４１と活性領域３０との接触面積を小さくすれば、密着層４１の構成原子のうちシリサイド化される原子数が少なくなる。したがって、シリコン原子の供給不足が生じないので、ボイドが発生することはない。ところが、活性領域３０と密着層４１との接触面積が小さいので、それらの間のコンタクト抵抗が大きくなる。加えて、製造工程における寸法誤差により、活性領域３０が絶縁層２７に埋まってしまえば、密着層４１と活性領域３０とを接触させることができなくなるから、コンタクト不良が生じる恐れがある。
【００３８】
そこで、この実施形態では、突出量３３を大きくして活性領域３０と密着層４１との間の接触面積を大きくし、かつ、密着層４１の膜厚を１５０Å以下とすることによって、ボイドの発生を抑制している。これによって、密着層４１と活性領域３０との間のコンタクト抵抗を低減することができ、かつ、それらの間の接触不良が低減されるので、素子の信頼性を確保することができる。
【００３９】
図７は、半導体装置１の複数の試料に関してオン抵抗を測定した結果を示す図であり、標準正規累積分布が示されている。曲線Ｌ７０は、密着層４１を膜厚７０ÅのＴｉ層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。曲線Ｌ１２０は、密着層４１を膜厚１２０ÅのＴｉ層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。曲線Ｌ１５０は、密着層４１を膜厚１５０ÅのＴｉ層で構成した複数の試料に関して計測されたオン抵抗の標準正規累積分布を示す。さらに曲線Ｌ２８０は、密着層４１を膜厚２８０ÅのＴｉ層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。
【００４０】
これらの曲線の比較から、密着層４１の膜厚を２８０Åとした場合には、密着層４１の膜厚を１５０Å以下とした場合に比較して、明らかなオン抵抗の増加が見られ、しかもオン抵抗の値が大きくばらついていることがわかる。これに対して、密着層４１の膜厚が１５０Å以下の場合には、オン抵抗が２５ｍΩ・ｍｍ２以下の範囲で狭い範囲に分布していることがわかる。したがって、密着層の膜厚を１５０Å以下とすることによって、低オン抵抗で信頼性の高い半導体装置１を提供することができることが確かめられた。
【００４１】
密着層の各膜厚でのオン抵抗に関してメディアン値および標準偏差を求めた結果は、次のとおりである。
７０Å：メディアン値＝１４．２ｍΩ・ｍｍ２、標準偏差＝ ０．３ｍΩ・ｍｍ２
１２０Å：メディアン値＝１５．７ｍΩ・ｍｍ２、標準偏差＝２．５３ｍΩ・ｍｍ２
１５０Å：メディアン値＝１５．９ｍΩ・ｍｍ２、標準偏差＝３．４２ｍΩ・ｍｍ２
２８０Å：メディアン値＝１８．９ｍΩ・ｍｍ２、標準偏差＝１５．７ｍΩ・ｍｍ２
したがって、オン抵抗の低減およびそのばらつきの低減の観点から、密着層４１の膜厚は、１２０Å以下とすることがより好ましく、７０Å以下とすることがさらに好ましいことが分かる。
【００４２】
なお、本願発明者による試験によって、密着層４１の膜厚を５０Åおよび９０Åとした各試料においても、良好なオン抵抗が得られ、オン抵抗のばらつきも少ないことが確認されている。
図８Ａは、密着層４１を膜厚７０ÅのＴｉ層で構成した試料（実施例）の切断面を示す走査型電子顕微鏡写真であり、図８Ｂは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。一方、図９Ａは、密着層４１を膜厚２８０ÅのＴｉ層で構成した試料（比較例）の切断面を示す走査型電子顕微鏡写真であり、図９Ｂは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。図９Ａの構成では、活性領域３０と密着層４１との界面付近にボイドが生じている。図８Ａおよび図８Ｂの構成には、このようなボイドは観測されない。
【００４３】
以上のように、この実施形態の半導体装置１によれば、ソース電極４は、活性領域３０（ソース領域１６）に接する密着層４１を有しており、この密着層４１は、膜厚が１５０Å以下（より好ましくは１２０Å以下、さらに好ましくは７０Å以下）の金属層からなる。この構成により、密着層４１のソース領域１６との界面部分がシリサイド化されるときに、活性領域３０からのシリコン原子供給不足に陥ることを抑制または防止できる。これにより、活性領域３０とソース電極４との接触面積を大きくして信頼性を確保しても、活性領域３０と密着層４１との界面にボイドが発生することを抑制または防止でき、活性領域３０とソース電極４との間の接触抵抗を小さくできる。
【００４４】
したがって、トレンチ１５の形成ピッチ３２を０．４μｍ〜０．５２μｍ（より好ましくは、０．４μｍ〜０．４９μｍ）として単位セル３１を高密度で集積してチャネル抵抗の低減を図る場合に、ソース電極４の接触抵抗の大幅な増加を招くことがない。これにより、半導体装置１のオン抵抗を効果的に低減できる。すなわち、活性領域３０とソース電極４との接触面積を大きくして信頼性を確保しつつ、同時にオン抵抗の低減を達成できる。
【００４５】
前述のとおり、隣接するトレンチ１５間の活性領域３０は、０．１８μｍ〜０．３０μｍ（より好ましくは、０．１８μｍ〜０．２４μｍ）の幅３８を有していることが好ましい。活性領域の幅が０．１８μｍ未満では、隣り合うトレンチから広がる空乏層が容易に結合するため、しきい値電圧が低下するおそれがある。すなわち、ゲート電極５に電圧をかけると、チャネル領域２０内の多数キャリヤがポリシリコンゲート２６から遠ざけられて空乏層が生じる。すなわち、小数キャリヤの密度が多数キャリヤ密度よりも高くなって、トレンチ１５の側壁付近のチャネル領域２０内に反転層が形成される。ところが、活性領域３０の幅を小さくし過ぎると、隣り合うトレンチ１５から広がる空乏層が容易に結合してしまうため、低電圧で反転層が形成されてしまう。これにより、しきい値の低下が起こる。なお、活性領域の幅が０．３０μｍを超える範囲では、密着層４１が１５０Åを超える厚さの金属層である場合でも、ボイドが生じ難い。
【００４６】
また、この実施形態によれば、活性領域３０がトレンチ１５に埋め込まれた絶縁層２７の表面から２５ｎｍ〜１２５ｎｍの突出量３３で１５トレンチの深さ方向に沿って突出した突出部３４を有している。これにより、活性領域３０の幅が小さくても、活性領域３０と密着層４１との接触面積を大きくすることができる。このように大きな接触面積を確保した場合でも、密着層４１が１５０Å以下の厚さの金属層で構成されている結果、シリサイド化の際にシリコン供給不足に起因するボイドが生じることを抑制または防止できる。
【００４７】
図１０Ａ〜図１０Ｍは、半導体装置１の製造工程を工程順に示す図解的な断面図である。図１０Ａに示すように、表面にｐ−型エピタキシャル層２を形成したｐ＋型シリコン基板３が準備される。そして、エピタキシャル層２の表面に、たとえば酸化シリコンからなるパッド酸化膜５０が熱酸化法によって形成される。次いで、ｐ−型エピタキシャル層２に対してｎ型不純物イオン（たとえば燐イオン）の注入およびその拡散が行われることにより、ｎ−型チャネル領域２０が形成される。さらに、エピタキシャル層２の表層部に対して、ｎ型不純物イオン（たとえば燐イオン）が選択的に注入され、さらにその拡散が行われることによって、ｎ＋型ボディコンタクト領域１７（図３および図４参照）が形成される。その後に、パッド酸化膜５０上に、たとえば窒化シリコンからなるハードマスク層５１が形成される。ハードマスク層５１の形成は、たとえば減圧ＣＶＤ（化学的気相成長）法によって行われてもよい。
【００４８】
次に、図１０Ｂに示すように、ハードマスク層５１およびパッド酸化膜５０に、トレンチ１５（図４等参照）に対応した開口５２が形成される。開口５２の形成は、たとえば反応性イオンエッチングによってハードマスク層５１およびパッド酸化膜５０を選択的に除去することによって行われる。そして、図１０Ｃに示すように、ハードマスク層５１をマスクとしたドライエッチングによって、複数本のトレンチ１５がストライプ状に形成される。トレンチ１５は、チャネル領域２０を貫通してドレイン領域２１に達する深さに形成される。
【００４９】
次いで、図１０Ｄに示すように、ハードマスク層５１およびパッド酸化膜５０が剥離され、露出したエピタキシャル層２の全表面にゲート絶縁膜２５が形成される。ゲート絶縁膜２５の形成は、たとえば、熱酸化法によって行われてもよい。ゲート絶縁膜２５は、たとえば膜厚２２０Å程度の酸化シリコンからなっていてもよい。こうして、トレンチ１５の内壁面およびトレンチ１５外のエピタキシャル層２の表面を覆うゲート絶縁膜２５が形成される。
【００５０】
次に、図１０Ｅに示すように、エピタキシャル層２上の全域にポリシリコン膜５３が形成される。このポリシリコン膜５３の形成は、たとえば減圧ＣＶＤ法によって行われてもよい。ポリシリコン膜５３の膜厚は、たとえば６０００Å程度とされる。さらに、ポリシリコン膜５３に対して導電性を付与するための不純物イオン（たとえば硼素イオン）が注入され、その後に熱処理が行われる。これによって、ポリシリコン膜５３が低抵抗化される。
【００５１】
次いで、図１０Ｆに示すように、ポリシリコン膜５３がエッチングされる。このエッチングは、たとえば、反応性イオンエッチングによってポリシリコン膜５３を薄膜化する工程と、プラズマエッチング（等方性エッチング）によってトレンチ１５の側壁部における残留ポリシリコンを除去する工程とを含んでいてもよい。ポリシリコン膜５３のエッチングは、その表面が、エピタキシャル層２の表面よりも深い位置に後退するまで行われる。これによって、エピタキシャル層２の表面よりも深い位置に表面２６ａを有するポリシリコンゲート２６が、トレンチ１５内に配置されることになる。その後、イオン注入時に表面を保護するための保護膜５４が全面に形成される。保護膜５４は、ＴＥＯＳ酸化膜（テトラエトキシシランと酸素との反応で成膜されるシリコン酸化膜）等の酸化膜からなっていてもよい。
【００５２】
次に、図１０Ｇに示すように、保護膜５４上に、レジストマスク５５が形成される。レジストマスク５５は、活性領域３０においてソース領域１６（図４参照）を形成すべき領域に開口を有するレジストパターンである。このレジストマスク５５を介してｐ型不純物イオン（たとえば硼素イオン）が注入される。
その後、図１０Ｈに示すように、保護膜５４が剥離される。さらに、熱酸化処理が行われることによって、ソース領域１６の表面（活性領域の表面）に、熱酸化膜５６が形成される。保護膜５４の剥離時には、ソース領域１６の表面付近のゲート絶縁膜２５が同時に剥離される。これによって露出したソース領域１６の表面が、熱酸化膜５６によって覆われる。
【００５３】
次に、図１０Ｉに示すように、たとえばＨＤＰＣＶＤ(High Density Plasma CVD)によって絶縁層２７が形成される。絶縁層２７は、たとえば酸化シリコンからなる。さらに、絶縁層２７の表面を覆うように層間膜５７（たとえばＢＰＳＧ(Boron-phosphorous Silicate Glass)）が形成される。その後、層間膜５７を流動させるための熱処理が行われる。これによって、同時に、ソース領域１６に注入されたｐ型不純物イオンが活性化される。
【００５４】
次に、図示しない位置において、絶縁層２７および層間膜５７に、ゲートコンタクト孔が開口させられる。このゲートコンタクト孔は、各トレンチ１５の両端の上方に形成され、ポリシリコンゲート２６に達する。
次に、図１０Ｊに示すように、トレンチ１５の両端部付近の領域以外において活性領域３０（エピタキシャル層２）を露出させるためのエッチングが行われる。すなわち、層間膜５７および絶縁層２７が選択的にエッチングされ、活性領域３０（エピタキシャル層２）が絶縁層２７の表面から所定の突出量３３だけ突出させられる。これにより、トレンチ１５内に埋め込まれた絶縁層２７の表面から突出した突出部３４が形成されることになる。
【００５５】
次に、図１０Ｋに示すように、露出した表面全域、すなわち、活性領域３０および絶縁層２７の表面に密着層４１が形成され、さらに密着層４１の表面全域にバリア層４２が形成される。密着層４１およびバリア層４２の形成は、たとえば連続スパッタによって行うことができる。密着層４１は、たとえば膜厚約７０ÅのＴｉ層であってもよく、バリア層４２は、たとえば膜厚約１０００ÅのＴｉＮ層であってもよい。その後、たとえばＲＴＡ(Rapid Thermal Annealing)等の熱処理（たとえば６６０℃）が行われることにより、密着層４１において活性領域３０に接する領域がシリサイド化される。次いで、バリア層４２上の全域に電極本体膜４３が形成される。電極本体膜４３は、たとえば、スパッタ法で形成されたＡｌＣｕ膜であってもよい。その膜厚は、たとえば４．２μｍとされる。
【００５６】
次に、全面に形成された密着層４１、バリア層４２および電極本体膜４３を含む電極膜６が、図２に示す分離領域１１において選択的にエッチング除去される。これにより、電極膜６が、ソース電極４とゲート電極５とに切り分けられる。前記エッチングは、たとえば反応性イオンエッチングによって行ってもよい。
その後、図１０Ｌに示すように、表面全体にパッシベーション膜６０が形成される。パッシベーション膜６０は、たとえば、ＣＶＤ法で形成された窒化シリコン膜であってもよい。
【００５７】
そして、図１０Ｍに示すように、パッシベーション膜６０に、ゲートパッド開口１２（図２参照）およびソースパッド開口１３が形成される。
その後、必要に応じてシリコン基板３を裏面側から研削して薄型化した後に、シリコン基板３の裏面にドレイン電極７が形成される。ドレイン電極７は、たとえばシリコン基板３の表面側から順に、Ｔｉ膜、Ｎｉ膜、Ａｕ膜およびＡｇ膜を積層した積層構造膜からなっていてもよい。
【００５８】
こうして、図１〜図４等に示す構造の半導体装置１が得られる。
以上、この発明の一実施形態について説明したが、この発明は他の形態で実施することもできる。たとえば、前述の実施形態では、ｐチャンネル型のＭＯＳＦＥＴを例示したけれども、前述の実施形態の場合とは各部の導電型を反転することによって、ｎチャンネル型のＭＯＳＦＥＴを提供できる。
【００５９】
また、前述の実施形態では、ＭＯＳＥＦＴを例にとったが、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等の他の構造の半導体装置に対しても、この発明を適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６０】
１ 半導体装置
２ エピタキシャル層
３ シリコン基板
４ ソース電極
５ ゲート電極
６ 電極膜
７ ドレイン電極
１５ トレンチ
１６ ソース領域
２０ チャネル領域
２１ ドレイン領域
２５ ゲート絶縁膜
２６ ポリシリコンゲート
２７ 絶縁層
３０ 活性領域
３１ 単位セル
３２ ピッチ
３３ 突出量
３４ 突出部
３８ 活性領域の幅
４０ 下地膜
４１ 密着層
４２ バリア層
４３ 電極本体膜
４５ シリサイド
４６ 膜厚
４７ ボイド
【特許請求の範囲】
【請求項１】
ドレイン領域と、前記ドレイン領域に積層されたチャネル領域と、前記チャネル領域に積層されたソース領域とを有するシリコン半導体層からなる活性領域と、
前記ソース領域から前記チャネル領域を貫通して前記ドレイン領域に至るトレンチ内に埋め込まれたゲート導体と、
膜厚が１５０Å以下の金属層からなり、前記ソース領域に接するように形成され、前記ソース領域との界面がシリサイド化された密着層を有するソース電極とを含む、半導体装置。
【請求項２】
複数の前記トレンチが所定間隔で形成されており、
隣接する前記トレンチ間の前記活性領域が０．１８μｍ〜０．３０μｍの幅を有している、請求項１記載の半導体装置。
【請求項３】
前記トレンチ内のゲート導体上の領域に埋め込まれた絶縁層をさらに含み、
前記活性領域が前記絶縁層の表面から２５ｎｍ〜１２５ｎｍの突出量で前記トレンチの深さ方向に沿って突出した突出部を有している、請求項１または２記載の半導体装置。
【請求項４】
前記トレンチおよび前記活性領域の繰り返し単位が、前記トレンチの深さ方向と直交する方向に沿って、０．４μｍ〜０．５２μｍのピッチで繰り返し形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記密着層を構成する金属層がＴｉ層、Ｃｏ層またはＮｉ層である、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項１】
ドレイン領域と、前記ドレイン領域に積層されたチャネル領域と、前記チャネル領域に積層されたソース領域とを有するシリコン半導体層からなる活性領域と、
前記ソース領域から前記チャネル領域を貫通して前記ドレイン領域に至るトレンチ内に埋め込まれたゲート導体と、
膜厚が１５０Å以下の金属層からなり、前記ソース領域に接するように形成され、前記ソース領域との界面がシリサイド化された密着層を有するソース電極とを含む、半導体装置。
【請求項２】
複数の前記トレンチが所定間隔で形成されており、
隣接する前記トレンチ間の前記活性領域が０．１８μｍ〜０．３０μｍの幅を有している、請求項１記載の半導体装置。
【請求項３】
前記トレンチ内のゲート導体上の領域に埋め込まれた絶縁層をさらに含み、
前記活性領域が前記絶縁層の表面から２５ｎｍ〜１２５ｎｍの突出量で前記トレンチの深さ方向に沿って突出した突出部を有している、請求項１または２記載の半導体装置。
【請求項４】
前記トレンチおよび前記活性領域の繰り返し単位が、前記トレンチの深さ方向と直交する方向に沿って、０．４μｍ〜０．５２μｍのピッチで繰り返し形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記密着層を構成する金属層がＴｉ層、Ｃｏ層またはＮｉ層である、請求項１〜４のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１０Ｉ】
【図１０Ｊ】
【図１０Ｋ】
【図１０Ｌ】
【図１０Ｍ】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１０Ｉ】
【図１０Ｊ】
【図１０Ｋ】
【図１０Ｌ】
【図１０Ｍ】
【図８】
【図９】
【公開番号】特開２０１２−１６４７６５（Ｐ２０１２−１６４７６５Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２２９８７（Ｐ２０１１−２２９８７）
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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