逆ソース／ドレイン金属コンタクトを有する電界効果トランジスタ（ＦＥＴ）及びその製造方法
【課題】 コンタクト間隔及び寄生容量の問題に対する解決策を提供する、改善されたＦＥＴ設計を構築する。
【解決手段】 本発明は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）に関する。逆ソース／ドレイン金属コンタクトの下部は、上部より大きい断面積を有する。好ましくは、逆ソース／ドレイン金属コンタクトの下部は、約０．０３μｍ２から約３．１５μｍ２の範囲の断面積を有し、こうした逆ソース／ドレイン金属コンタクトは、約０．００１μｍから約５μｍの範囲の距離だけ、ＦＥＴのゲート電極から間隔を空けて配置される。
【解決手段】 本発明は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）に関する。逆ソース／ドレイン金属コンタクトの下部は、上部より大きい断面積を有する。好ましくは、逆ソース／ドレイン金属コンタクトの下部は、約０．０３μｍ２から約３．１５μｍ２の範囲の断面積を有し、こうした逆ソース／ドレイン金属コンタクトは、約０．００１μｍから約５μｍの範囲の距離だけ、ＦＥＴのゲート電極から間隔を空けて配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改善された電界効果トランジスタ（ＦＥＴ）に関し、より具体的には、逆ソース／ドレイン金属コンタクトを有する改善された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、及び、こうしたＦＥＴデバイスを製造するための方法に関する。
【背景技術】
【０００２】
半導体産業においては、常に集積回路（ＩＣ）の動作速度を増大させることが要求されている。こうした要求の高まりは、コンピュータなどの電子デバイスをより高速で動作させる必要性によって増幅される。速度の増大に対する要求は、次に、半導体デバイスのサイズの継続的な縮小をもたらす。具体的には、電界効果トランジスタ（ＦＥＴ）のチャネル長さ、接合深さ、及び／又はゲート誘電体厚さが小さくなり、それが、所与の単一の半導体ウェハ上に製造することができるＦＥＴの密度及び数の増大につながる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＦＥＴの積極的なスケーリング又はサイズ縮小は、コンタクト間隔及び寄生容量に関連する様々な技術的問題も引き起こしており、それらの問題は、デバイスの性能及び製造の歩留まりの両方についての要求を満たすように対処する必要がある。
【課題を解決するための手段】
【０００４】
本発明は、改善されたＦＥＴ設計を構築することによって、コンタクト間隔及び寄生容量の問題に対する解決策を提供する。本発明の改善されたＦＥＴ設計は、従来のＦＥＴ設計と比較して、（１）ソース／ドレイン（Ｓ／Ｄ）金属コンタクト数の減少、（２）全コンタクト・レイアウト面積の減少、（３）実質的に同一の有効コンタクト面積、（４）コンタクト−ゲート間の距離の増大、（５）ゲート−コンタクト間の静電容量の低下、によって特徴付けられるという利点がある。さらに、本発明の改善されたＦＥＴは、従来のＦＥＴと比べて製造するのが比較的容易であり、削減された製造コストで製品歩留まりを著しく向上させて作ることができる。
【０００５】
本発明は、１つの態様においては、ソース領域とドレイン領域の間に配置されたチャネル領域と、チャネル領域の上全体に配置されたゲート誘電体層と、ゲート誘電体層の上全体に配置されたゲート電極と、ソース領域、ドレイン領域及びゲート電極の上全体に配置され、これらを覆う第１の誘電体層と、第１の誘電体層の上全体に配置された第２の誘電体層と、ソース領域又はドレイン領域のいずれかに電気的に接続された少なくとも１つの金属コンタクトであって、少なくとも１つの金属コンタクトは第１の誘電体層内に配置された下部と第２の誘電体層内に配置された上部とを含み、下部は上部より大きい断面積を有する、少なくとも１つの金属コンタクトと、を含む半導体デバイスに関する。
【０００６】
本明細書で用いられる「金属の（metallic）」という用語は、実質的に、元素の形態、合金の形態、又は化合物の形態の少なくとも１つの金属を含む導体材料で形成される構造体又は構成要素を指す。こうした導体材料の例として、元素金属、金属合金、金属窒化物、金属シリサイドなどが挙げられるが、これらに限定されるものではない。
【０００７】
本明細書で用いられる「断面積（cross-sectionalarea）」という用語は、構造体又は構成要素が上に配置される半導体基板の表面と実質的に平行な仮想面で切断したときの構造体又は構成要素の面積を指す。
【０００８】
本発明のさらなる態様は、ソース領域と、ドレイン領域と、チャネル領域と、チャネル領域の上全体に配置されたゲート誘電体層と、ゲート誘電体層の上全体に配置されたゲート電極と、ソース領域、ドレイン領域及びゲート電極の上全体に配置され、これらを覆う第１の誘電体層と、第１の誘電体層の上全体に配置された第２の誘電体層とを含む半導体デバイスを形成するステップと、ソース領域又はドレイン領域のいずれかを露出させる少なくとも１つのコンタクト・ホールを形成するために、第１の誘電体層及び第２の誘電体層の一部を選択的に除去するステップと、少なくとも１つのコンタクト・ホールの側壁に沿って第１の誘電体層の一部を選択的に除去するステップと、ソース領域又はドレイン領域のいずれかに電気的に接続される少なくとも１つの金属コンタクトを形成するために、少なくとも１つのコンタクト・ホールを金属材料で充填するステップであって、少なくとも１つの金属コンタクトは第１の誘電体層内に配置される下部と第２の誘電体層内に配置される上部とを含み、下部は上部より大きい断面積を有する、ステップとを含む方法に関する。
【０００９】
本発明のさらに別の態様は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）であって、逆ソース／ドレイン金属コンタクトの下部はその上部より大きな断面積を有する、電界効果トランジスタ（ＦＥＴ）に関する。
【００１０】
本発明の他の態様、特徴及び利点は、以下の開示及び特許請求の範囲からより完全に明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
以下の説明においては、本発明が完全に理解されるように、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術などの多くの具体的な細部が示される。しかしながら、当業者であれば、本発明はこれらの具体的な細部がなくても実施できることが分かるであろう。他の例においては、本発明を不明瞭にするのを避けるために、周知の構造体又は処理ステップは、詳しくは説明していない。
【００１２】
層、領域、又は基板としての要素が別の要素の「上に（on）」あるというときは、その要素が、他の要素の上に直接あるものとすることができ、又は、介在する要素が存在する場合があることが分かるであろう。それに対して、要素が別の要素の「直接上に（directly on)」あるというときは、介在する要素は存在しない。ある要素が別の要素に「接続する（connected）」又は「結合する（coupled）」というときは、その要素は、他の要素に直接的に接続又は結合することができ、又は、介在する要素が存在する場合があることも分かるであろう。それに対して、ある要素が別の要素に「直接接続する（directlyconnected）」又は「直接結合する（directly coupled）」というときは、介在する要素は存在しない。
【００１３】
ここで、本発明の改善されたＦＥＴデバイスと、それを製造するための例示的な処理ステップとを、添付の図１〜図９を参照してより詳細に説明する。一定の縮尺で描かれていないこれらの図面においては、同じ要素及び／又は対応する要素は、同じ参照数字で示されていることに留意されたい。これらの図面においては、１つのＦＥＴのみが半導体基板上に示されていることにさらに留意されたい。説明は、こうした実施形態に関して行われるが、本発明は、いずれかの特定の数のＦＥＴが半導体基板上に存在する形態に限定されるものではない。
【００１４】
最初に図１を参照すると、この図は、半導体基板１０の上に配置され、チャネル領域１３を間に定めるソース（又はドレイン）領域１２及びドレイン（又はソース）領域１４を含む、従来のＦＥＴデバイスを示す。ゲート誘電体層１６がチャネル領域１３の上全体に直接配置され、ゲート電極１８がゲート誘電体層１６の上全体に直接配置される。従来のＦＥＴデバイスは、いずれも従来のＦＥＴデバイスにとっては任意である、ソース（又はドレイン）金属シリサイド・コンタクト層１２Ａと、ドレイン（又はソース）金属シリサイド・コンタクト層１４Ａと、ゲート金属シリサイド・コンタクト層１８Ａと、ソース／ドレイン延長領域１２Ｂ及び１４Ｂと、ソース／ドレイン・ハロ領域１２Ｃ及び１４Ｃと、１つ又は複数のゲート側壁スペーサ２０とをさらに含むものとしてもよい。
【００１５】
図１に示されるような従来のＦＥＴデバイスは、第１の誘電体層２２及び第２の誘電体層２４によって覆われ、これらは、同じ誘電体材料又は異なる誘電体材料のいずれかで形成することができる。多数の金属コンタクト２６が、第１の誘電体層２２及び第２の誘電体層２４を通って延び、ドレイン（又はソース）領域１４内のドレイン（又はソース）金属シリサイド・コンタクト層１４Ａと電気的に接続する。従来のＦＥＴデバイスの金属コンタクト２６の各々は、コンタクトの高さ全体を通して実質的に均一な断面積によって特徴付けられる。
【００１６】
図２は、第１の誘電体層２２、スペーサ２０、及びゲート電極１８を露出させるように第２の誘電体層２４が除去された、図１の従来のＦＥＴデバイスの上面図を示す。具体的には、従来のＦＥＴデバイスは４つの金属コンタクト２６を含み、その各々は、約０．０５μｍから約０．５μｍの範囲の断面半径（ｒ１）を有する。４つの金属コンタクト２６は、それらの断面半径の少なくとも約２倍の距離、即ち２ｒ１だけ互いに間隔を空けて配置される。さらに、これらの４つの金属コンタクト２６は、少なくとも０．００１μｍの距離（ｄ１）だけゲート電極１８から間隔を空けて配置される。
【００１７】
したがって、金属コンタクト２６の数×各々の金属コンタクト２６の断面積（＝４πｒ１２）として計算される、図１及び図２に示される従来のＦＥＴデバイスの全有効コンタクト面積は、約０．０３μｍ２から約３．１５μｍ２の範囲になる。図２において点線ボックスで示される面積（＝（ｄ１＋６ｒ１）×６ｒ１）である、４つの金属コンタクト２６によって費やされる全レイアウト面積は、約０．０９μｍ２から約９μｍ２の範囲である。
【００１８】
上述の従来のＦＥＴデバイスに対して、図３は、本発明の１つの実施形態による改善されたＦＥＴデバイスを示す。具体的には、本発明の改善されたＦＥＴデバイスは、半導体基板３０の上に配置され、間にチャネル領域３３を定めるソース（又はドレイン）領域３２及びドレイン（又はソース）領域３４を含む。ゲート誘電体層３６はチャネル領域３３の上全体に直接配置され、ゲート電極３８はゲート誘電体層３６の上全体に直接配置される。本発明の改善されたＦＥＴデバイスは、いずれも改善されたＦＥＴデバイスにとっては任意である、ソース（又はドレイン）金属シリサイド・コンタクト層３２Ａと、ドレイン（又はソース）金属シリサイド・コンタクト層３４Ａと、ゲート金属シリサイド・コンタクト層（ゲート・コンタクト）３８Ａと、ソース／ドレイン拡張注入部３２Ｂ及び３４Ｂと、ソース／ドレイン・ハロ注入部３２Ｃ及び３４Ｃと、１つ又は複数のゲート側壁スペーサ４０とをさらに含むものとしてもよい。同じ誘電体材料又は異なる誘電体材料のいずれかを含むものとすることができる第１の誘電体層４２及び第２の誘電体層４４は、本発明の改善されたＦＥＴデバイスの上全体に形成される。
【００１９】
上部４６Ａ及び下部４６Ｂを含む金属コンタクトが、それぞれ第２の誘電体層４２及び第１の誘電体層４４を通って延び、ドレイン（又はソース）領域３４内のドレイン（又はソース）金属シリサイド・コンタクト層３４Ａと電気的に接続する。こうした金属コンタクトの下部４６Ｂは、上部４６Ａより大きな断面積を有する。したがって、金属コンタクトは、逆Ｔ字形として特徴付けられ、したがって「逆」金属コンタクトと呼ばれる。
【００２０】
図４は、第１の誘電体層４２、スペーサ４０、及びゲート電極３８を露出させるように第２の誘電体層４４が除去された、本発明の改善されたＦＥＴデバイスの上面図を示す。具体的には、改善されたＦＥＴデバイスは、相対的に小さい断面積の上部４６Ａと相対的に大きい断面積の下部４６Ｂとを有する単一の金属コンタクトを含む。好ましくは、単一の金属コンタクトの下部４６Ｂは約０．１０μｍから約１．０μｍの範囲の断面半径（ｒ２）を有し、上部４６Ａはｒ２の半分を超えない断面半径を有する。さらに、金属コンタクトは、少なくとも０．００１μｍの距離（ｄ２）だけゲート電極３８から間隔を空けて配置される。
【００２１】
したがって、金属コンタクト４６の断面積（＝πｒ２２）として計算される、本発明の改善されたＦＥＴデバイスの全有効コンタクト面積は、約０．０３μｍ２から約３．１５μｍ２の範囲になる。図４において点線ボックスで示される面積（＝（ｄ２＋２ｒ２）×２ｒ２）である、本発明の金属コンタクト４６によって費やされる全レイアウト面積は、約０．０４μｍ２から約４．０μｍ２の範囲である。
【００２２】
ｒ２＝２ｒ１のときには、本発明の改善されたＦＥＴデバイスの全有効コンタクト面積は、従来のＦＥＴデバイスの全有効コンタクト面積と実質的に同じである。しかしながら、ｄ２＝３／２ｄ１と仮定した場合は、金属コンタクト４６によって費やされる全レイアウト面積は、従来のＦＥＴデバイスより約２０ｒ１２、即ち約０．０５μｍ２から約５μｍ２小さくなる。
【００２３】
本発明のＦＥＴデバイスは、少ない数のＳ／Ｄ金属コンタクトの使用を可能にし、小さくなった全コンタクト・レイアウト面積の範囲内で実質的に同じ有効コンタクト面積を提供する。より重要なことは、本発明のＦＥＴデバイスは、Ｓ／Ｄ金属コンタクトをゲート電極からより離して（即ち、少なくとも１／２ｄ１だけ、即ち約０．０００２μｍから約２μｍだけ離して）配置することができ、それによって、全コンタクト・レイアウト面積を大きくすることなくゲート−コンタクト間の静電容量を低減できることである。
【００２４】
したがって、本発明のＦＥＴデバイスは、ＦＥＴの積極的なスケーリング又はサイズ縮小と典型的に関連するコンタクト間隔の問題及び寄生容量の問題を解決し、少ないコストで、より小さく且つより高速の高性能な集積回路（ＩＣ）デバイスの製造を可能にする。
【００２５】
図３及び図４に具体的に示されるような本発明の実施形態は、１つのソース／ドレイン金属コンタクト４６のみを使用しているが、本発明のＦＥＴデバイスに含まれるソース／ドレイン金属コンタクトの総数が従来のＦＥＴデバイスに含まれる数より少ない限り、本発明は、任意の数のソース／ドレイン金属コンタクトを含むように容易に拡張できることが分かる。
【００２６】
本発明のＦＥＴデバイスは、いずれかの適切な方法で容易に製造することができる。具体的には、図５〜図９は、本発明のＦＥＴデバイスを製造するために用いることができる一連の例示的な処理ステップを示す。
【００２７】
図５は、半導体基板３０の上に配置され、ソース（又はドレイン）領域３２と、ドレイン（又はソース）領域３４と、チャネル領域３３と、ゲート誘電体層３６と、ゲート電極３８とを含むＦＥＴデバイスを示す。ＦＥＴデバイスは、必ずしも含むわけではないが、必要に応じて、ソース（又はドレイン）金属シリサイド・コンタクト層３２Ａと、ドレイン（又はソース）金属シリサイド・コンタクト層３４Ａと、ゲート金属シリサイド・コンタクト層（ゲート・コンタクト）３８Ａと、ソース／ドレイン拡張注入部３２Ｂ及び３４Ｂと、ソース／ドレイン・ハロ注入部３２Ｃ及び３４Ｃと、１つ又は複数のゲート側壁スペーサ４０とを含む。ＦＥＴデバイスは、従来の前工程（ＦＥＯＬ）処理ステップによって容易に形成することができる。例えば、堆積、リソグラフィ、エッチング、注入、及び自己整合シリサイド化を含むがこれらに限定されない種々の処理ステップを用いるか、又は、リプレースメント・ゲート・プロセスを用いることができる。
【００２８】
半導体基板３０は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の化合物半導体を含むがこれらに限定されない、いずれかの半導体材料を含むものとすることができる。半導体基板３０は、有機半導体構造体、Ｓｉ／ＳｉＧｅなどの層状半導体構造体、シリコン・オン・インシュレータ構造体、又はＳｉＧｅオン・インシュレータ構造体を含むものとすることもできる。半導体基板３０は、ドープ型とするか、非ドープ型とするか、又は、内部にドープ領域と非ドープ領域とを含むものとすることができる（図示せず）。ドープされたデバイス領域は、典型的には「ウェル」として知られる。半導体基板３０は、歪み型とするか、非歪み型とするか、又は、内部に歪み半導体材料の領域と非歪み半導体材料の領域とを含むものとすることができる。さらに、半導体基板３０は、単結晶表面配向又は多結晶表面配向を有するものとすることができる。
【００２９】
さらに、半導体基板３０は、ドープされたデバイス領域の間を分離するために、１つ又は複数の浅いトレンチ分離領域（図示せず）を含むものとすることができる。浅いトレンチ分離領域は、当業者に周知の従来のトレンチ分離プロセスを利用して容易に形成することができる。例えば、リソグラフィ、エッチング、及び、トレンチ誘電体によるトレンチの充填を、トレンチ分離領域の形成に用いることができる。
【００３０】
図５に示されるように、第１の誘電体層４２がＦＥＴデバイスの上全体に形成される。第１の誘電体層４２は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚなどを含むがこれらに限定されない１つ又は複数のいずれかの適切な誘電体材料を含むものとすることができる。さらに、第１の誘電体層４２は、高密度プラズマ堆積（ＨＤＰ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）などを含むがこれらに限定されないいずれかの適切な誘電体堆積プロセスによって、形成することができる。好ましくは、第１の誘電体層４２は、ＨＤＰプロセスによって形成される。
【００３１】
続いて、図６に示されるように、第２の誘電体層４４が第１の誘電体層４２の上全体に形成される。第２の誘電体層４４は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚなどを含むがこれらに限定されない１つ又は複数のいずれかの適切な誘電体材料を含むことができ、第１の誘電体層４２とは異なる誘電体材料を含むことが好ましい。より好ましくは、第２の誘電体層４４はＳｉＯｘを含む。さらに、第２の誘電体層４４は、高密度プラズマ堆積（ＨＤＰ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）などを含むがこれらに限定されないいずれかの適切な誘電体堆積プロセスによって、形成することができる。好ましくは、第２の誘電体層４４は、ＨＤＰプロセスによって形成される。
【００３２】
第２の誘電体層４４の堆積後に、ドレイン（又はソース）領域３４内のドレイン（又はソース）金属シリサイド・コンタクト層３４Ａの上面を露出させるコンタクト・ホール４５を形成するために、例えばフォトリソグラフィ及びエッチングによって第１の誘電体層４２及び第２の誘電体層４４の一部が選択的に除去される。具体的には、フォトレジスト（図示せず）が、第２の誘電体層４４の上の構造体全体に塗布される。フォトレジストは、コーティング又はスピン・オン技術を含むがこれらに限定されないいずれかの適切な技術によって、塗布することができる。形成されるコンタクト・ホールの形でパターン形成されたマスク（図示せず）がフォトレジストの上全体に施され、マスクのパターンは、フォトレジストで覆われていない領域に窪みを作るフォトリソグラフィ・プロセスを用いてフォトレジストに転写される。続いて、パターン形成されたフォトレジストを用いて、反応性イオン・エッチング（ＲＩＥ）プロセス又は他のいずれかの適切な乾式若しくは湿式エッチング技術を利用して、第１の誘電体層４２及び第２の誘電体層４４内に同じパターンの窪みを作る。続いて、フォトレジストは、図７に示されるように、コンタクト・ホール４５の形成後に剥離される。
【００３３】
次に、コンタクト・ホール４５の側壁に沿って第１の誘電体層４２を横方向に選択的にエッチングし、これにより、図８に示されるように、コンタクト・ホール４５を第１の誘電体層４２内で横向きに拡張して狭い上部４５Ａと広い下部４５Ｂとを形成するために、第２のエッチング・ステップが実行される。例えば、第１の誘電体層４２がＳｉＯ２を含み、第２の誘電体層４４がＳｉ３Ｎ４を含む場合は、希釈ＨＦ暴露（dilute HF exposure）を用いて、第２の誘電体層４４内のＳｉ３Ｎ４から第１の誘電体層４２内のＳｉＯ２を選択的にエッチング除去することができる。
【００３４】
拡張されたコンタクト・ホール４５の形成後に、図９に示されるように、相対的に小さい断面積の上部４６Ａと相対的に大きい断面積の下部４６Ｂとを有する逆ソース／ドレイン金属コンタクトを形成するために、拡張されたコンタクト・ホール４５の中に金属材料を堆積させる。必ずではないが好ましくは、本発明の逆ソース／ドレイン金属コンタクトの下部４６Ｂは、約０．０３１４μｍ２から約３．１４μｍ２の範囲の断面積を有し、上部４６Ａは、約０．００８μｍ２から約０．７９μｍ２の範囲の断面積を有する。本発明の実施においては、Ｗ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、並びに、それらの合金、シリサイド、及び窒化物を含むがこれらに限定されない、いずれかの適切な金属材料を利用することができる。本発明の好ましい実施形態においては、本発明の逆ソース／ドレイン金属コンタクトを形成するための金属材料として、Ｗが用いられる。
【００３５】
したがって、上述の処理ステップは、逆ソース／ドレイン金属コンタクトを有する改善されたＦＥＴデバイスを形成し、逆ソース／ドレイン金属コンタクトは、約０．０５μｍ２から約５μｍ２の範囲の縮小された全レイアウト面積と、チャネル幅１ミクロン当たり約０．３フェムト・ファラッドより少ない低減されたゲート−コンタクト間静電容量とによって特徴付けられる。
【００３６】
要約すれば、本発明は、相対的に低コストで高速高性能のＩＣデバイスを製造する場合のＦＥＴのさらなるスケーリングについての必要性を満たす。
【００３７】
図３〜図９は、本発明の特定の実施形態による、例示的なＦＥＴ構造体と、それを製造するための例示的な処理ステップとを具体的に示しているが、当業者が、上記の説明と矛盾しない特定の用途の要件に合わせて、本明細書に示されるデバイス構造及び処理ステップを容易に変更できることは明らかである。したがって、本発明は、上記に示される特定の実施形態に限定されるものではなく、他のあらゆる変更、変形、用途及び実施形態に有用に拡大されることを認識すべきであり、したがって、こうした他の変更、変形、用途及び実施形態の全ては、本発明の趣旨及び範囲内にあると考えるべきである。
【図面の簡単な説明】
【００３８】
【図１】多数のソース／ドレイン金属コンタクトを含む従来のＦＥＴデバイスの断面図を示す。
【図２】図１の従来のＦＥＴデバイスの上面図であり、互いに間隔を空けて配置された４つのソース／ドレイン金属コンタクトを示す。各々のソース／ドレイン金属コンタクトは、コンタクトの高さ全体を通して同じ断面積を有する。
【図３】本発明の１つの実施形態による、１つの逆ソース／ドレイン金属コンタクトを含む例示的なＦＥＴデバイスの断面図を示す。
【図４】図３の例示的なＦＥＴデバイスの上面図であり、下部において相対的に大きな断面積を有し、上部において相対的に小さな断面積を有する１つのソース／ドレイン金属コンタクトを示す。
【図５】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【図６】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【図７】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【図８】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【図９】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【技術分野】
【０００１】
本発明は、改善された電界効果トランジスタ（ＦＥＴ）に関し、より具体的には、逆ソース／ドレイン金属コンタクトを有する改善された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、及び、こうしたＦＥＴデバイスを製造するための方法に関する。
【背景技術】
【０００２】
半導体産業においては、常に集積回路（ＩＣ）の動作速度を増大させることが要求されている。こうした要求の高まりは、コンピュータなどの電子デバイスをより高速で動作させる必要性によって増幅される。速度の増大に対する要求は、次に、半導体デバイスのサイズの継続的な縮小をもたらす。具体的には、電界効果トランジスタ（ＦＥＴ）のチャネル長さ、接合深さ、及び／又はゲート誘電体厚さが小さくなり、それが、所与の単一の半導体ウェハ上に製造することができるＦＥＴの密度及び数の増大につながる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＦＥＴの積極的なスケーリング又はサイズ縮小は、コンタクト間隔及び寄生容量に関連する様々な技術的問題も引き起こしており、それらの問題は、デバイスの性能及び製造の歩留まりの両方についての要求を満たすように対処する必要がある。
【課題を解決するための手段】
【０００４】
本発明は、改善されたＦＥＴ設計を構築することによって、コンタクト間隔及び寄生容量の問題に対する解決策を提供する。本発明の改善されたＦＥＴ設計は、従来のＦＥＴ設計と比較して、（１）ソース／ドレイン（Ｓ／Ｄ）金属コンタクト数の減少、（２）全コンタクト・レイアウト面積の減少、（３）実質的に同一の有効コンタクト面積、（４）コンタクト−ゲート間の距離の増大、（５）ゲート−コンタクト間の静電容量の低下、によって特徴付けられるという利点がある。さらに、本発明の改善されたＦＥＴは、従来のＦＥＴと比べて製造するのが比較的容易であり、削減された製造コストで製品歩留まりを著しく向上させて作ることができる。
【０００５】
本発明は、１つの態様においては、ソース領域とドレイン領域の間に配置されたチャネル領域と、チャネル領域の上全体に配置されたゲート誘電体層と、ゲート誘電体層の上全体に配置されたゲート電極と、ソース領域、ドレイン領域及びゲート電極の上全体に配置され、これらを覆う第１の誘電体層と、第１の誘電体層の上全体に配置された第２の誘電体層と、ソース領域又はドレイン領域のいずれかに電気的に接続された少なくとも１つの金属コンタクトであって、少なくとも１つの金属コンタクトは第１の誘電体層内に配置された下部と第２の誘電体層内に配置された上部とを含み、下部は上部より大きい断面積を有する、少なくとも１つの金属コンタクトと、を含む半導体デバイスに関する。
【０００６】
本明細書で用いられる「金属の（metallic）」という用語は、実質的に、元素の形態、合金の形態、又は化合物の形態の少なくとも１つの金属を含む導体材料で形成される構造体又は構成要素を指す。こうした導体材料の例として、元素金属、金属合金、金属窒化物、金属シリサイドなどが挙げられるが、これらに限定されるものではない。
【０００７】
本明細書で用いられる「断面積（cross-sectionalarea）」という用語は、構造体又は構成要素が上に配置される半導体基板の表面と実質的に平行な仮想面で切断したときの構造体又は構成要素の面積を指す。
【０００８】
本発明のさらなる態様は、ソース領域と、ドレイン領域と、チャネル領域と、チャネル領域の上全体に配置されたゲート誘電体層と、ゲート誘電体層の上全体に配置されたゲート電極と、ソース領域、ドレイン領域及びゲート電極の上全体に配置され、これらを覆う第１の誘電体層と、第１の誘電体層の上全体に配置された第２の誘電体層とを含む半導体デバイスを形成するステップと、ソース領域又はドレイン領域のいずれかを露出させる少なくとも１つのコンタクト・ホールを形成するために、第１の誘電体層及び第２の誘電体層の一部を選択的に除去するステップと、少なくとも１つのコンタクト・ホールの側壁に沿って第１の誘電体層の一部を選択的に除去するステップと、ソース領域又はドレイン領域のいずれかに電気的に接続される少なくとも１つの金属コンタクトを形成するために、少なくとも１つのコンタクト・ホールを金属材料で充填するステップであって、少なくとも１つの金属コンタクトは第１の誘電体層内に配置される下部と第２の誘電体層内に配置される上部とを含み、下部は上部より大きい断面積を有する、ステップとを含む方法に関する。
【０００９】
本発明のさらに別の態様は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）であって、逆ソース／ドレイン金属コンタクトの下部はその上部より大きな断面積を有する、電界効果トランジスタ（ＦＥＴ）に関する。
【００１０】
本発明の他の態様、特徴及び利点は、以下の開示及び特許請求の範囲からより完全に明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
以下の説明においては、本発明が完全に理解されるように、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術などの多くの具体的な細部が示される。しかしながら、当業者であれば、本発明はこれらの具体的な細部がなくても実施できることが分かるであろう。他の例においては、本発明を不明瞭にするのを避けるために、周知の構造体又は処理ステップは、詳しくは説明していない。
【００１２】
層、領域、又は基板としての要素が別の要素の「上に（on）」あるというときは、その要素が、他の要素の上に直接あるものとすることができ、又は、介在する要素が存在する場合があることが分かるであろう。それに対して、要素が別の要素の「直接上に（directly on)」あるというときは、介在する要素は存在しない。ある要素が別の要素に「接続する（connected）」又は「結合する（coupled）」というときは、その要素は、他の要素に直接的に接続又は結合することができ、又は、介在する要素が存在する場合があることも分かるであろう。それに対して、ある要素が別の要素に「直接接続する（directlyconnected）」又は「直接結合する（directly coupled）」というときは、介在する要素は存在しない。
【００１３】
ここで、本発明の改善されたＦＥＴデバイスと、それを製造するための例示的な処理ステップとを、添付の図１〜図９を参照してより詳細に説明する。一定の縮尺で描かれていないこれらの図面においては、同じ要素及び／又は対応する要素は、同じ参照数字で示されていることに留意されたい。これらの図面においては、１つのＦＥＴのみが半導体基板上に示されていることにさらに留意されたい。説明は、こうした実施形態に関して行われるが、本発明は、いずれかの特定の数のＦＥＴが半導体基板上に存在する形態に限定されるものではない。
【００１４】
最初に図１を参照すると、この図は、半導体基板１０の上に配置され、チャネル領域１３を間に定めるソース（又はドレイン）領域１２及びドレイン（又はソース）領域１４を含む、従来のＦＥＴデバイスを示す。ゲート誘電体層１６がチャネル領域１３の上全体に直接配置され、ゲート電極１８がゲート誘電体層１６の上全体に直接配置される。従来のＦＥＴデバイスは、いずれも従来のＦＥＴデバイスにとっては任意である、ソース（又はドレイン）金属シリサイド・コンタクト層１２Ａと、ドレイン（又はソース）金属シリサイド・コンタクト層１４Ａと、ゲート金属シリサイド・コンタクト層１８Ａと、ソース／ドレイン延長領域１２Ｂ及び１４Ｂと、ソース／ドレイン・ハロ領域１２Ｃ及び１４Ｃと、１つ又は複数のゲート側壁スペーサ２０とをさらに含むものとしてもよい。
【００１５】
図１に示されるような従来のＦＥＴデバイスは、第１の誘電体層２２及び第２の誘電体層２４によって覆われ、これらは、同じ誘電体材料又は異なる誘電体材料のいずれかで形成することができる。多数の金属コンタクト２６が、第１の誘電体層２２及び第２の誘電体層２４を通って延び、ドレイン（又はソース）領域１４内のドレイン（又はソース）金属シリサイド・コンタクト層１４Ａと電気的に接続する。従来のＦＥＴデバイスの金属コンタクト２６の各々は、コンタクトの高さ全体を通して実質的に均一な断面積によって特徴付けられる。
【００１６】
図２は、第１の誘電体層２２、スペーサ２０、及びゲート電極１８を露出させるように第２の誘電体層２４が除去された、図１の従来のＦＥＴデバイスの上面図を示す。具体的には、従来のＦＥＴデバイスは４つの金属コンタクト２６を含み、その各々は、約０．０５μｍから約０．５μｍの範囲の断面半径（ｒ１）を有する。４つの金属コンタクト２６は、それらの断面半径の少なくとも約２倍の距離、即ち２ｒ１だけ互いに間隔を空けて配置される。さらに、これらの４つの金属コンタクト２６は、少なくとも０．００１μｍの距離（ｄ１）だけゲート電極１８から間隔を空けて配置される。
【００１７】
したがって、金属コンタクト２６の数×各々の金属コンタクト２６の断面積（＝４πｒ１２）として計算される、図１及び図２に示される従来のＦＥＴデバイスの全有効コンタクト面積は、約０．０３μｍ２から約３．１５μｍ２の範囲になる。図２において点線ボックスで示される面積（＝（ｄ１＋６ｒ１）×６ｒ１）である、４つの金属コンタクト２６によって費やされる全レイアウト面積は、約０．０９μｍ２から約９μｍ２の範囲である。
【００１８】
上述の従来のＦＥＴデバイスに対して、図３は、本発明の１つの実施形態による改善されたＦＥＴデバイスを示す。具体的には、本発明の改善されたＦＥＴデバイスは、半導体基板３０の上に配置され、間にチャネル領域３３を定めるソース（又はドレイン）領域３２及びドレイン（又はソース）領域３４を含む。ゲート誘電体層３６はチャネル領域３３の上全体に直接配置され、ゲート電極３８はゲート誘電体層３６の上全体に直接配置される。本発明の改善されたＦＥＴデバイスは、いずれも改善されたＦＥＴデバイスにとっては任意である、ソース（又はドレイン）金属シリサイド・コンタクト層３２Ａと、ドレイン（又はソース）金属シリサイド・コンタクト層３４Ａと、ゲート金属シリサイド・コンタクト層（ゲート・コンタクト）３８Ａと、ソース／ドレイン拡張注入部３２Ｂ及び３４Ｂと、ソース／ドレイン・ハロ注入部３２Ｃ及び３４Ｃと、１つ又は複数のゲート側壁スペーサ４０とをさらに含むものとしてもよい。同じ誘電体材料又は異なる誘電体材料のいずれかを含むものとすることができる第１の誘電体層４２及び第２の誘電体層４４は、本発明の改善されたＦＥＴデバイスの上全体に形成される。
【００１９】
上部４６Ａ及び下部４６Ｂを含む金属コンタクトが、それぞれ第２の誘電体層４２及び第１の誘電体層４４を通って延び、ドレイン（又はソース）領域３４内のドレイン（又はソース）金属シリサイド・コンタクト層３４Ａと電気的に接続する。こうした金属コンタクトの下部４６Ｂは、上部４６Ａより大きな断面積を有する。したがって、金属コンタクトは、逆Ｔ字形として特徴付けられ、したがって「逆」金属コンタクトと呼ばれる。
【００２０】
図４は、第１の誘電体層４２、スペーサ４０、及びゲート電極３８を露出させるように第２の誘電体層４４が除去された、本発明の改善されたＦＥＴデバイスの上面図を示す。具体的には、改善されたＦＥＴデバイスは、相対的に小さい断面積の上部４６Ａと相対的に大きい断面積の下部４６Ｂとを有する単一の金属コンタクトを含む。好ましくは、単一の金属コンタクトの下部４６Ｂは約０．１０μｍから約１．０μｍの範囲の断面半径（ｒ２）を有し、上部４６Ａはｒ２の半分を超えない断面半径を有する。さらに、金属コンタクトは、少なくとも０．００１μｍの距離（ｄ２）だけゲート電極３８から間隔を空けて配置される。
【００２１】
したがって、金属コンタクト４６の断面積（＝πｒ２２）として計算される、本発明の改善されたＦＥＴデバイスの全有効コンタクト面積は、約０．０３μｍ２から約３．１５μｍ２の範囲になる。図４において点線ボックスで示される面積（＝（ｄ２＋２ｒ２）×２ｒ２）である、本発明の金属コンタクト４６によって費やされる全レイアウト面積は、約０．０４μｍ２から約４．０μｍ２の範囲である。
【００２２】
ｒ２＝２ｒ１のときには、本発明の改善されたＦＥＴデバイスの全有効コンタクト面積は、従来のＦＥＴデバイスの全有効コンタクト面積と実質的に同じである。しかしながら、ｄ２＝３／２ｄ１と仮定した場合は、金属コンタクト４６によって費やされる全レイアウト面積は、従来のＦＥＴデバイスより約２０ｒ１２、即ち約０．０５μｍ２から約５μｍ２小さくなる。
【００２３】
本発明のＦＥＴデバイスは、少ない数のＳ／Ｄ金属コンタクトの使用を可能にし、小さくなった全コンタクト・レイアウト面積の範囲内で実質的に同じ有効コンタクト面積を提供する。より重要なことは、本発明のＦＥＴデバイスは、Ｓ／Ｄ金属コンタクトをゲート電極からより離して（即ち、少なくとも１／２ｄ１だけ、即ち約０．０００２μｍから約２μｍだけ離して）配置することができ、それによって、全コンタクト・レイアウト面積を大きくすることなくゲート−コンタクト間の静電容量を低減できることである。
【００２４】
したがって、本発明のＦＥＴデバイスは、ＦＥＴの積極的なスケーリング又はサイズ縮小と典型的に関連するコンタクト間隔の問題及び寄生容量の問題を解決し、少ないコストで、より小さく且つより高速の高性能な集積回路（ＩＣ）デバイスの製造を可能にする。
【００２５】
図３及び図４に具体的に示されるような本発明の実施形態は、１つのソース／ドレイン金属コンタクト４６のみを使用しているが、本発明のＦＥＴデバイスに含まれるソース／ドレイン金属コンタクトの総数が従来のＦＥＴデバイスに含まれる数より少ない限り、本発明は、任意の数のソース／ドレイン金属コンタクトを含むように容易に拡張できることが分かる。
【００２６】
本発明のＦＥＴデバイスは、いずれかの適切な方法で容易に製造することができる。具体的には、図５〜図９は、本発明のＦＥＴデバイスを製造するために用いることができる一連の例示的な処理ステップを示す。
【００２７】
図５は、半導体基板３０の上に配置され、ソース（又はドレイン）領域３２と、ドレイン（又はソース）領域３４と、チャネル領域３３と、ゲート誘電体層３６と、ゲート電極３８とを含むＦＥＴデバイスを示す。ＦＥＴデバイスは、必ずしも含むわけではないが、必要に応じて、ソース（又はドレイン）金属シリサイド・コンタクト層３２Ａと、ドレイン（又はソース）金属シリサイド・コンタクト層３４Ａと、ゲート金属シリサイド・コンタクト層（ゲート・コンタクト）３８Ａと、ソース／ドレイン拡張注入部３２Ｂ及び３４Ｂと、ソース／ドレイン・ハロ注入部３２Ｃ及び３４Ｃと、１つ又は複数のゲート側壁スペーサ４０とを含む。ＦＥＴデバイスは、従来の前工程（ＦＥＯＬ）処理ステップによって容易に形成することができる。例えば、堆積、リソグラフィ、エッチング、注入、及び自己整合シリサイド化を含むがこれらに限定されない種々の処理ステップを用いるか、又は、リプレースメント・ゲート・プロセスを用いることができる。
【００２８】
半導体基板３０は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の化合物半導体を含むがこれらに限定されない、いずれかの半導体材料を含むものとすることができる。半導体基板３０は、有機半導体構造体、Ｓｉ／ＳｉＧｅなどの層状半導体構造体、シリコン・オン・インシュレータ構造体、又はＳｉＧｅオン・インシュレータ構造体を含むものとすることもできる。半導体基板３０は、ドープ型とするか、非ドープ型とするか、又は、内部にドープ領域と非ドープ領域とを含むものとすることができる（図示せず）。ドープされたデバイス領域は、典型的には「ウェル」として知られる。半導体基板３０は、歪み型とするか、非歪み型とするか、又は、内部に歪み半導体材料の領域と非歪み半導体材料の領域とを含むものとすることができる。さらに、半導体基板３０は、単結晶表面配向又は多結晶表面配向を有するものとすることができる。
【００２９】
さらに、半導体基板３０は、ドープされたデバイス領域の間を分離するために、１つ又は複数の浅いトレンチ分離領域（図示せず）を含むものとすることができる。浅いトレンチ分離領域は、当業者に周知の従来のトレンチ分離プロセスを利用して容易に形成することができる。例えば、リソグラフィ、エッチング、及び、トレンチ誘電体によるトレンチの充填を、トレンチ分離領域の形成に用いることができる。
【００３０】
図５に示されるように、第１の誘電体層４２がＦＥＴデバイスの上全体に形成される。第１の誘電体層４２は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚなどを含むがこれらに限定されない１つ又は複数のいずれかの適切な誘電体材料を含むものとすることができる。さらに、第１の誘電体層４２は、高密度プラズマ堆積（ＨＤＰ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）などを含むがこれらに限定されないいずれかの適切な誘電体堆積プロセスによって、形成することができる。好ましくは、第１の誘電体層４２は、ＨＤＰプロセスによって形成される。
【００３１】
続いて、図６に示されるように、第２の誘電体層４４が第１の誘電体層４２の上全体に形成される。第２の誘電体層４４は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚなどを含むがこれらに限定されない１つ又は複数のいずれかの適切な誘電体材料を含むことができ、第１の誘電体層４２とは異なる誘電体材料を含むことが好ましい。より好ましくは、第２の誘電体層４４はＳｉＯｘを含む。さらに、第２の誘電体層４４は、高密度プラズマ堆積（ＨＤＰ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）などを含むがこれらに限定されないいずれかの適切な誘電体堆積プロセスによって、形成することができる。好ましくは、第２の誘電体層４４は、ＨＤＰプロセスによって形成される。
【００３２】
第２の誘電体層４４の堆積後に、ドレイン（又はソース）領域３４内のドレイン（又はソース）金属シリサイド・コンタクト層３４Ａの上面を露出させるコンタクト・ホール４５を形成するために、例えばフォトリソグラフィ及びエッチングによって第１の誘電体層４２及び第２の誘電体層４４の一部が選択的に除去される。具体的には、フォトレジスト（図示せず）が、第２の誘電体層４４の上の構造体全体に塗布される。フォトレジストは、コーティング又はスピン・オン技術を含むがこれらに限定されないいずれかの適切な技術によって、塗布することができる。形成されるコンタクト・ホールの形でパターン形成されたマスク（図示せず）がフォトレジストの上全体に施され、マスクのパターンは、フォトレジストで覆われていない領域に窪みを作るフォトリソグラフィ・プロセスを用いてフォトレジストに転写される。続いて、パターン形成されたフォトレジストを用いて、反応性イオン・エッチング（ＲＩＥ）プロセス又は他のいずれかの適切な乾式若しくは湿式エッチング技術を利用して、第１の誘電体層４２及び第２の誘電体層４４内に同じパターンの窪みを作る。続いて、フォトレジストは、図７に示されるように、コンタクト・ホール４５の形成後に剥離される。
【００３３】
次に、コンタクト・ホール４５の側壁に沿って第１の誘電体層４２を横方向に選択的にエッチングし、これにより、図８に示されるように、コンタクト・ホール４５を第１の誘電体層４２内で横向きに拡張して狭い上部４５Ａと広い下部４５Ｂとを形成するために、第２のエッチング・ステップが実行される。例えば、第１の誘電体層４２がＳｉＯ２を含み、第２の誘電体層４４がＳｉ３Ｎ４を含む場合は、希釈ＨＦ暴露（dilute HF exposure）を用いて、第２の誘電体層４４内のＳｉ３Ｎ４から第１の誘電体層４２内のＳｉＯ２を選択的にエッチング除去することができる。
【００３４】
拡張されたコンタクト・ホール４５の形成後に、図９に示されるように、相対的に小さい断面積の上部４６Ａと相対的に大きい断面積の下部４６Ｂとを有する逆ソース／ドレイン金属コンタクトを形成するために、拡張されたコンタクト・ホール４５の中に金属材料を堆積させる。必ずではないが好ましくは、本発明の逆ソース／ドレイン金属コンタクトの下部４６Ｂは、約０．０３１４μｍ２から約３．１４μｍ２の範囲の断面積を有し、上部４６Ａは、約０．００８μｍ２から約０．７９μｍ２の範囲の断面積を有する。本発明の実施においては、Ｗ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、並びに、それらの合金、シリサイド、及び窒化物を含むがこれらに限定されない、いずれかの適切な金属材料を利用することができる。本発明の好ましい実施形態においては、本発明の逆ソース／ドレイン金属コンタクトを形成するための金属材料として、Ｗが用いられる。
【００３５】
したがって、上述の処理ステップは、逆ソース／ドレイン金属コンタクトを有する改善されたＦＥＴデバイスを形成し、逆ソース／ドレイン金属コンタクトは、約０．０５μｍ２から約５μｍ２の範囲の縮小された全レイアウト面積と、チャネル幅１ミクロン当たり約０．３フェムト・ファラッドより少ない低減されたゲート−コンタクト間静電容量とによって特徴付けられる。
【００３６】
要約すれば、本発明は、相対的に低コストで高速高性能のＩＣデバイスを製造する場合のＦＥＴのさらなるスケーリングについての必要性を満たす。
【００３７】
図３〜図９は、本発明の特定の実施形態による、例示的なＦＥＴ構造体と、それを製造するための例示的な処理ステップとを具体的に示しているが、当業者が、上記の説明と矛盾しない特定の用途の要件に合わせて、本明細書に示されるデバイス構造及び処理ステップを容易に変更できることは明らかである。したがって、本発明は、上記に示される特定の実施形態に限定されるものではなく、他のあらゆる変更、変形、用途及び実施形態に有用に拡大されることを認識すべきであり、したがって、こうした他の変更、変形、用途及び実施形態の全ては、本発明の趣旨及び範囲内にあると考えるべきである。
【図面の簡単な説明】
【００３８】
【図１】多数のソース／ドレイン金属コンタクトを含む従来のＦＥＴデバイスの断面図を示す。
【図２】図１の従来のＦＥＴデバイスの上面図であり、互いに間隔を空けて配置された４つのソース／ドレイン金属コンタクトを示す。各々のソース／ドレイン金属コンタクトは、コンタクトの高さ全体を通して同じ断面積を有する。
【図３】本発明の１つの実施形態による、１つの逆ソース／ドレイン金属コンタクトを含む例示的なＦＥＴデバイスの断面図を示す。
【図４】図３の例示的なＦＥＴデバイスの上面図であり、下部において相対的に大きな断面積を有し、上部において相対的に小さな断面積を有する１つのソース／ドレイン金属コンタクトを示す。
【図５】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【図６】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【図７】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【図８】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【図９】図３の例示的なＦＥＴデバイスを形成するための処理ステップを説明する断面図を示す。
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域との間に配置されたチャネル領域と、
前記チャネル領域の上全体に配置されたゲート誘電体層と、
前記ゲート誘電体層の上全体に配置されたゲート電極と、
前記ソース領域、前記ドレイン領域、及び前記ゲート電極の上全体に配置され、これらを覆う第１の誘電体層と、
前記第１の誘電体層の上全体に配置された第２の誘電体層と、
前記ソース領域又は前記ドレイン領域のいずれかに電気的に接続された少なくとも１つの金属コンタクトであって、前記少なくとも１つの金属コンタクトは前記第１の誘電体層内に配置された下部と前記第２の誘電体層内に配置された上部とを含み、前記下部は前記上部より大きい断面積を有する、少なくとも１つの金属コンタクトと、
を含む半導体デバイス。
【請求項２】
前記ソース領域又は前記ドレイン領域のいずれかに電気的に接続された１つの金属コンタクトのみを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記少なくとも１つの金属コンタクトの前記下部は、０．０３μｍ２から３．１５μｍ２の範囲の断面積を有する、請求項１に記載の半導体デバイス。
【請求項４】
前記少なくとも１つの金属コンタクトの前記上部は、０．０１５μｍ２から３．１５μｍ２の範囲の断面積を有する、請求項１に記載の半導体デバイス。
【請求項５】
前記少なくとも１つの金属コンタクトは、０．００１μｍから５μｍの範囲の距離だけ前記ゲート電極から間隔を空けて配置される、請求項１に記載の半導体デバイス。
【請求項６】
チャネル幅１ミクロン当たり０．３フェムト・ファラッドより少ないゲート−コンタクト間静電容量を有する、請求項１に記載の半導体デバイス。
【請求項７】
前記少なくとも１つの金属コンタクトは、Ｗ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、又はそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項８】
前記第１の誘電体層は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚ、又はそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項９】
前記第２の誘電体層は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚ、又はそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項１０】
ソース／ドレイン延長注入部、ソース／ドレイン・ハロ注入部、ソース／ドレイン／ゲート・コンタクト、及びゲート側壁スペーサからなる群から選択された１つ又は複数の構成要素をさらに含む、請求項１に記載の半導体デバイス。
【請求項１１】
ソース領域と、ドレイン領域と、チャネル領域と、前記チャネル領域の上全体に配置されたゲート誘電体層と、前記ゲート誘電体層の上全体に配置されたゲート電極と、前記ソース領域、前記ドレイン領域、及び前記ゲート電極の上全体に配置され、これらを覆う第１の誘電体層と、前記第１の誘電体層の上全体に配置された第２の誘電体層とを含む半導体デバイスを形成するステップと、
前記ソース領域又は前記ドレイン領域のいずれかを露出させる少なくとも１つのコンタクト・ホールを形成するために、前記第１の誘電体層及び前記第２の誘電体層の一部を選択的に除去するステップと、
前記少なくとも１つのコンタクト・ホールの側壁に沿って前記の第１誘電体層の一部を選択的に除去するステップと、
前記ソース領域又は前記ドレイン領域のいずれかに電気的に接続される少なくとも１つの金属コンタクトを形成するために、前記少なくとも１つのコンタクト・ホールを金属材料で充填するステップであって、前記少なくとも１つの金属コンタクトは前記第１の誘電体層内に配置される下部と前記第２の誘電体層内に配置される上部とを含み、前記下部は前記上部より大きい断面積を有する、ステップと、
を含む方法。
【請求項１２】
前記ソース領域又は前記ドレイン領域のいずれかを露出させる１つのコンタクト・ホールのみを形成し、前記ソース領域又は前記ドレイン領域のいずれかに電気的に接続される１つの金属コンタクトのみを形成する、請求項１１に記載の方法。
【請求項１３】
前記少なくとも１つの金属コンタクトの前記下部は、０．０３μｍ２から３．１５μｍ２の範囲の断面積を有する、請求項１１に記載の方法。
【請求項１４】
前記少なくとも１つの金属コンタクトの前記上部は、０．０１５μｍ２から３．１５μｍ２の範囲の断面積を有する、請求項１１に記載の方法。
【請求項１５】
前記少なくとも１つの金属コンタクトは、０．０００１μｍから５μｍの範囲の距離だけゲート電極から間隔を空けて配置される、請求項１１に記載の方法。
【請求項１６】
前記少なくとも１つの金属コンタクトは、Ｗ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、又はそれらの組み合わせを含む、請求項１１に記載の方法。
【請求項１７】
前記第１の誘電体層は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚ、又はそれらの組み合わせを含む、請求項１１に記載の方法。
【請求項１８】
前記第２の誘電体層は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚ、又はそれらの組み合わせを含む、請求項１１に記載の方法。
【請求項１９】
前記半導体デバイスは、ソース／ドレイン拡張注入部、ソース／ドレイン・ハロ注入部、ソース／ドレイン／ゲート・コンタクト、及びゲート側壁スペーサからなる群から選択された１つ又は複数の構成要素をさらに含む、請求項１１に記載の方法。
【請求項２０】
下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）であって、前記逆ソース／ドレイン金属コンタクトの前記下部はその前記上部より大きい断面積を有する、電界効果トランジスタ（ＦＥＴ）。
【請求項１】
ソース領域とドレイン領域との間に配置されたチャネル領域と、
前記チャネル領域の上全体に配置されたゲート誘電体層と、
前記ゲート誘電体層の上全体に配置されたゲート電極と、
前記ソース領域、前記ドレイン領域、及び前記ゲート電極の上全体に配置され、これらを覆う第１の誘電体層と、
前記第１の誘電体層の上全体に配置された第２の誘電体層と、
前記ソース領域又は前記ドレイン領域のいずれかに電気的に接続された少なくとも１つの金属コンタクトであって、前記少なくとも１つの金属コンタクトは前記第１の誘電体層内に配置された下部と前記第２の誘電体層内に配置された上部とを含み、前記下部は前記上部より大きい断面積を有する、少なくとも１つの金属コンタクトと、
を含む半導体デバイス。
【請求項２】
前記ソース領域又は前記ドレイン領域のいずれかに電気的に接続された１つの金属コンタクトのみを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記少なくとも１つの金属コンタクトの前記下部は、０．０３μｍ２から３．１５μｍ２の範囲の断面積を有する、請求項１に記載の半導体デバイス。
【請求項４】
前記少なくとも１つの金属コンタクトの前記上部は、０．０１５μｍ２から３．１５μｍ２の範囲の断面積を有する、請求項１に記載の半導体デバイス。
【請求項５】
前記少なくとも１つの金属コンタクトは、０．００１μｍから５μｍの範囲の距離だけ前記ゲート電極から間隔を空けて配置される、請求項１に記載の半導体デバイス。
【請求項６】
チャネル幅１ミクロン当たり０．３フェムト・ファラッドより少ないゲート−コンタクト間静電容量を有する、請求項１に記載の半導体デバイス。
【請求項７】
前記少なくとも１つの金属コンタクトは、Ｗ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、又はそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項８】
前記第１の誘電体層は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚ、又はそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項９】
前記第２の誘電体層は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚ、又はそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項１０】
ソース／ドレイン延長注入部、ソース／ドレイン・ハロ注入部、ソース／ドレイン／ゲート・コンタクト、及びゲート側壁スペーサからなる群から選択された１つ又は複数の構成要素をさらに含む、請求項１に記載の半導体デバイス。
【請求項１１】
ソース領域と、ドレイン領域と、チャネル領域と、前記チャネル領域の上全体に配置されたゲート誘電体層と、前記ゲート誘電体層の上全体に配置されたゲート電極と、前記ソース領域、前記ドレイン領域、及び前記ゲート電極の上全体に配置され、これらを覆う第１の誘電体層と、前記第１の誘電体層の上全体に配置された第２の誘電体層とを含む半導体デバイスを形成するステップと、
前記ソース領域又は前記ドレイン領域のいずれかを露出させる少なくとも１つのコンタクト・ホールを形成するために、前記第１の誘電体層及び前記第２の誘電体層の一部を選択的に除去するステップと、
前記少なくとも１つのコンタクト・ホールの側壁に沿って前記の第１誘電体層の一部を選択的に除去するステップと、
前記ソース領域又は前記ドレイン領域のいずれかに電気的に接続される少なくとも１つの金属コンタクトを形成するために、前記少なくとも１つのコンタクト・ホールを金属材料で充填するステップであって、前記少なくとも１つの金属コンタクトは前記第１の誘電体層内に配置される下部と前記第２の誘電体層内に配置される上部とを含み、前記下部は前記上部より大きい断面積を有する、ステップと、
を含む方法。
【請求項１２】
前記ソース領域又は前記ドレイン領域のいずれかを露出させる１つのコンタクト・ホールのみを形成し、前記ソース領域又は前記ドレイン領域のいずれかに電気的に接続される１つの金属コンタクトのみを形成する、請求項１１に記載の方法。
【請求項１３】
前記少なくとも１つの金属コンタクトの前記下部は、０．０３μｍ２から３．１５μｍ２の範囲の断面積を有する、請求項１１に記載の方法。
【請求項１４】
前記少なくとも１つの金属コンタクトの前記上部は、０．０１５μｍ２から３．１５μｍ２の範囲の断面積を有する、請求項１１に記載の方法。
【請求項１５】
前記少なくとも１つの金属コンタクトは、０．０００１μｍから５μｍの範囲の距離だけゲート電極から間隔を空けて配置される、請求項１１に記載の方法。
【請求項１６】
前記少なくとも１つの金属コンタクトは、Ｗ、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、又はそれらの組み合わせを含む、請求項１１に記載の方法。
【請求項１７】
前記第１の誘電体層は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚ、又はそれらの組み合わせを含む、請求項１１に記載の方法。
【請求項１８】
前記第２の誘電体層は、ｘ、ｙ及びｚを整数とすると、ＳｉＯｘ、ＳｉｘＮｙ、ＳｉｘＮｙＯｚ、ＳｉｘＣｙ、ＳｉｘＣｙＯｚ、又はそれらの組み合わせを含む、請求項１１に記載の方法。
【請求項１９】
前記半導体デバイスは、ソース／ドレイン拡張注入部、ソース／ドレイン・ハロ注入部、ソース／ドレイン／ゲート・コンタクト、及びゲート側壁スペーサからなる群から選択された１つ又は複数の構成要素をさらに含む、請求項１１に記載の方法。
【請求項２０】
下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）であって、前記逆ソース／ドレイン金属コンタクトの前記下部はその前記上部より大きい断面積を有する、電界効果トランジスタ（ＦＥＴ）。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２００９−５１３００７（Ｐ２００９−５１３００７Ａ）
【公表日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願番号】特願２００８−５３６０００（Ｐ２００８−５３６０００）
【出願日】平成１８年９月２０日（２００６．９．２０）
【国際出願番号】ＰＣＴ／ＥＰ２００６／０６６５３０
【国際公開番号】ＷＯ２００７／０４５５３２
【国際公開日】平成１９年４月２６日（２００７．４．２６）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願日】平成１８年９月２０日（２００６．９．２０）
【国際出願番号】ＰＣＴ／ＥＰ２００６／０６６５３０
【国際公開番号】ＷＯ２００７／０４５５３２
【国際公開日】平成１９年４月２６日（２００７．４．２６）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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