【課題】 低抵抗及び低インダクタンスの裏面貫通ビア及びその製造法
【解決手段】 裏面コンタクト構造体及びその構造体を製造する方法を提供する。この方法は、表面及び対向する裏面を有する基板（１００）内に誘電体分離（２５０）を形成するステップと、基板（１００）の表面上に第１誘電体層（１０５）を形成するステップと、誘電体分離（２５０）の周囲上及び内部に位置合せされ、誘電体分離（２５０）まで延びるトレンチ（２６５Ｃ）を第１誘電体層（１０５）内に形成するステップと、第１誘電体層（１０５）内に形成されたトレンチ（２６５Ｃ）を、誘電体分離（２５０）を貫通して基板（１００）の厚さより小さな深さ（Ｄ１）まで基板（１００）内部に延ばすステップと、トレンチ（２６５Ｃ）を充填し、且つトレンチ（２６５Ｃ）の上面を第１誘電体層（１０５）の上面と同一平面にして、導電性貫通ビア（２７０Ｃ）を形成するステップと、基板（１００）の裏面から基板（１００）を薄くして貫通ビア（２７０Ｃ）を露出させるステップとを含む。 （もっと読む）

【課題】本発明は、銅を触媒としてシリコンワイヤを成長する方法に関する。
【解決手段】本発明に係るシリコンワイヤの成長方法は、基材を提供する段階と、前記基材に複数の銅粒子からなる触媒層を形成する段階と、７００Ｔｏｒｒの圧力で、保護ガス及び反応ガスを導入して、前記触媒層が形成された前記基材を４５０℃以上程度に加熱して、前記基材にシリコンワイヤを成長させる段階と、を含む。 （もっと読む）

【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、銅配線の上に炭化シリコン層を形成する工程と、 前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、を含むことを特徴とする。 （もっと読む）

素子の耐圧性を改善するために、ゲートの周囲の電界を緩和する電界緩和機能を含むIII族窒化物電力半導体素子。 （もっと読む）

【課題】差動アンプの特性を向上させることができるＭＯＳ型トランジスタを有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上にゲート電極と、一対のソース領域と、一対のドレイン領域とを有するＭＯＳ型トランジスタを備え、ゲート電極が、十字状であり、一対のソース領域及び一対のドレイン領域は、それぞれ、ゲート電極の中心に対し対角状に配置され、一対のソース領域同士及び一対のドレイン領域同士は、電気的に接続されることを特徴とする。 （もっと読む）

【課題】 複合キャップによりシリサイド形成を改善するためのエア・ブレーク
【解決手段】 シリサイド応力を調節するための構造体及び方法、具体的にはｎ−ＦＥＴ性能を最適化するようにｎ−ＦＥＴのゲート導体上に引張り応力含有シリサイド領域を造成する（４０２）ための構造体及び方法が開示される。より具体的には、ｎ−ＦＥＴ構造体の上に第１金属層−保護キャップ層−第２金属層スタックが形成される（４０３−４０６）。しかしながら、第２金属層の堆積（４０６）の前に、保護層を空気に曝す（４０５）。このエア・ブレークのステップは、保護キャップ層と第２金属層の間の付着性を変化させ、それゆえに、シリサイド形成中に第１金属層に付与される応力に影響を与える。その結果として、ｎ−ＦＥＴ性能に最適な引張り応力のより大きなシリサイドが生成される。さらに、この方法は、このような引張り応力含有シリサイド領域を、比較的薄い第１金属層−保護キャップ層−第２金属層スタック、より具体的には比較的薄い第２金属層を用いて形成することを可能にし、ゲート導体と側壁スペーサの間の接合部に蓄積される機械的エネルギーを最小にしてシリコン・ブリッジ形成を防止する。 （もっと読む）

【課題】３マスク工程を通じて良好なパターンデザインを形成すると共に、段差の除去できる薄膜トランジスタ基板の製造方法を提供する。
【解決手段】本発明の薄膜トランジスタ基板の製造方法は、薄膜トランジスタ１４０が形成されたゲート絶縁膜１２５を覆う保護膜１５０上にコンタクトホール及び画素電極１６０が形成される領域をオープンさせるための第１フォトレジストパターンを形成する段階、第１フォトレジストパターンが形成された保護膜１５０上に透明導電膜を全面蒸着させた後、コンタクトホール及び画素電極１６０が形成される領域以外に形成された透明導電膜を露出させる第２フォトレジストパターンを形成する段階、第２フォトレジストパターンにより露出された透明導電膜をエッチング処理した後、保護膜１５０上に残留する第１及び第２フォトレジストパターンを除去して、保護膜１５０上にコンタクトホール及び画素電極１６０を形成する段階を含む。 （もっと読む）

【課題】 高ｋの金属誘電体スタックからなるゲート電極構造により、ＣＭＯＳのゲートポリシリコンの空乏化を阻止する。
【解決手段】 本発明によると、ｎＦＥＴデバイス又はｐＦＥＴデバイスの少なくとも一方が、薄膜化されたＳｉ含有電極すなわちポリシリコン電極と、該Ｓｉ含有電極上の第１の金属とを有するゲート電極スタックを含み、他方のデバイスが、薄膜化されたＳｉ含有電極を有さず、少なくとも第１の金属ゲートを有するゲート電極スタックを含む、半導体構造が提供される。 （もっと読む）

第１主表面と、第１主表面に対向した第２主表面とを有する、高熱伝導性の基板を含むディンプル基板およびその製造方法。活性エピタキシャル層が、基板の第１主表面の上に形成される。ディンプルが、第２主表面から基板中を第１主表面に向かって延びるように形成される。低抵抗材料からなる電気コンタクトが、第２主表面の上とディンプルの中に形成される。低抵抗で低損失のバックコンタクトがこのように、基板を効果的なヒートシンクとして維持しながら形成される。
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【課題】シリサイド電極に被着させた上部導体膜の剥離を起こさない炭化珪素半導体装置、炭化珪素半導体装置の製造方法、炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体及び炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体の製造方法を提供すること。
【解決手段】ｎ型ＳｉＣ基板１に、Ｎｉなどのコンタクト母材を被着させ、ｎ型ＳｉＣ基板１と固相反応させてシリサイド電極を形成し、該シリサイド電極中に生成している炭素の少なくとも一部を該電極外部に排出させ、それを除去して、炭素含有量が、モル数で比較して、珪素含有量よりも少ない炭素低含有シリサイド電極５２とし、炭素低含有シリサイド電極５２上に上部導体膜３を被着させたことを特徴とする炭化珪素半導体装置を構成する。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】半導体素子のリセスチャネル用トレンチ形成方法を提供する。
【解決手段】半導体基板上に、トレンチが形成される第１領域を露出させるハードマスク膜パターンを形成する段階と、ハードマスク膜パターンをマスクとした第１エッチング工程を行って第１トレンチを形成し、ハードマスク膜パターンは除去する段階と、第１トレンチを含む半導体基板上にバリア膜を形成する段階と、バリア膜上に第１トレンチを露出する感光膜を含むイオン注入マスク膜を形成する段階と、イオン注入マスク膜及びバリア膜を用いて第１トレンチ下部の半導体基板内にイオン注入層を形成する段階と、イオン注入マスク膜及びバリア膜をマスクとして第２エッチング工程を行って球状の第２トレンチを形成し、第１トレンチ及び第２トレンチからなるバルブタイプのリセスチャネル用トレンチを形成する段階と、イオン注入マスク膜及びバリア膜を除去する段階と、を備える。 （もっと読む）

【課題】ソース・ドレイン領域にシリサイド層が設けられたトランジスタの接合リーク電流を抑制する。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５を形成した後、シリコン基板１０１に絶縁膜を形成する。絶縁膜をエッチバックしてゲート電極１０５の側壁を覆うサイドウォール１０７を形成するとともに、サイドウォール１０７の側方のソース・ドレイン領域１０９が形成される領域において、シリコン基板１０１の素子形成面をエッチング除去し、素子形成面に略水平な掘り下げ面を形成する。その後、ゲート電極１０５の周囲のシリコン基板１０１に不純物をイオン注入し、ソース・ドレイン領域１０９を形成する。そして、ゲート電極１０５が設けられたシリコン基板１０１の素子形成面にＮｉ膜を形成し、Ｎｉ膜とシリコン基板１０１とを反応させて、Ｎｉシリサイド層１１１を形成する。 （もっと読む）

【課題】ゲートの頂部が拡張された半導体トランジスタ（１００）およびそれを形成するための方法を提供する。
【解決手段】ゲートの頂部が拡張された半導体トランジスタ（１００）は、（ａ）チャネル領域ならびに第１および第２のソース／ドレイン領域（８４０および８５０）を含み、チャネル領域が、第１および第２のソース／ドレイン領域（８４０および８５０）の間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域（４１１）と、（ｃ）頂部（５１２）および底部（５１５）を含むゲート電極領域（５１０）とを含む。底部（５１５）は、ゲート誘電体領域（４１１）と直接物理的に接触している。頂部（５１２）の第１の幅（５１７）は、底部（５１５）の第２の幅（５１６）より大きい。ゲート電極領域（５１０）は、ゲート誘電体領域（４１１）によってチャネル領域から電気的に絶縁されている。 （もっと読む）

【課題】 ゲート誘電体及び金属ゲート導体を有するｎ−ＦＥＴゲート・スタックと、ゲート誘電体層及びシリコン含有ゲート導体を有するｐ−ＦＥＴゲート・スタックとを含むＣＭＯＳ回路を提供する。
【解決手段】 本発明は、各々が少なくとも第１のゲート・スタック及び第２のゲート・スタックを含有する高性能相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。第１のゲート・スタックは、半導体基板内の第１のデバイス領域（例えば、ｎ−ＦＥＴデバイス領域のような）の上に配置され、少なくとも、下から上に、ゲート誘電体層、金属ゲート導体及びシリコン含有ゲート導体を含む。第２のゲート・スタックは、半導体基板内の第２のデバイス領域（例えば、ｐ−ＦＥＴデバイス領域のような）の上に配置され、少なくとも、下から上に、ゲート誘電体層及びシリコン含有ゲート導体を含む。第１のゲート・スタック及び第２のゲート・スタックは、本発明の種々の統合された方法で半導体基板の上に形成することができる。 （もっと読む）

【課題】プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ（ＴＦＴ）を提供する。
【解決手段】ダイオード又はＴＦＴを含む印刷又はパターニング構造（例えば、回路）、これらを製造する方法、並びに、これらの識別タグ及びセンサへの応用を開示する。相補型のダイオード対又はダイオード接続ＴＦＴを直列に含む印刷された構造は、印刷又はレーザ描画技術を用いて製造したダイオードの閾値電圧（Ｖ_ｔ）を安定化することができる。ＮＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｎ）とＰＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｐ）の間の分離を利用して、印刷又はレーザ描画のダイオードの順方向電圧降下の安定性を確立又は向上する。更なる応用は、参照電圧発生器、電圧クランプ回路、参照又は差動信号伝送ラインにおける電圧を制御する方法、並びにＲＦＩＤ及びＥＡＳタグ及びセンサに関する。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、動作領域にＳｉ／ＳｉＣのヘテロ接合を用い、ＳｉＣに依ってｎチャネル・トランジスタ及びｐチャネル・トランジスタそれぞれに好適な歪みを印加できるようにして超高速の半導体装置を実現しようとする。
【解決手段】 半導体装置に含まれるｎチャネル絶縁ゲート型ＦＥＴに於いては、Ｓｉ層１上に形成されたＳｉＣ層２と、ＳｉＣ層２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、Ｓｉ層１上に形成されたＳｉＣ層２のうちソース領域５及びドレイン領域６を覆う部分の上に形成されてＳｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層、即ち、３Ｃ−ＳｉＣ層８とを備える。 （もっと読む）

【課題】トレンチゲート型の半導体装置において、ゲート電極内に発生するボイドによるオン抵抗の増加、耐圧や破壊耐量の低下等の問題を生じさせることを効果的に防止する。
【解決手段】トレンチゲート型のＭＯＳトランジスタにおいて、トレンチ１５が形成され、このトレンチにゲート絶縁膜１６を介してゲート電極が埋め込まれる。ゲート電極は、ゲート絶縁膜１６に沿ってトレンチ１５内部に凹部を有するように形成される第１のゲート電極１７Ａと、この凹部側の表面に沿って形成される層間絶縁膜１８と、凹部を埋め込むように形成され第１のゲート電極１７と同一の材料からなる第２のゲート電極１９Ａとを有する。 （もっと読む）

【課題】 ゲート絶縁膜に接するゲート電極の空乏化を抑制しながら、ゲート電極の仕事関数の調整を効率的に行うことが可能な半導体装置およびその製造方法を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。また、ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。単結晶シリコン層３（チャネル層３ａ）の上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタン（ＴｉＮ）からなる金属粒子６ａ，６ｂ、及びポリシリコン膜７から構成されるポリシリコンゲート電極８が設けられる。ここで、ＴｉＮからなる金属粒子は、ゲート絶縁膜５に接する部分６ａと接しない部分６ｂからなる。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）