【課題】 密着性の高い膜を金属箔上に形成する。
【解決手段】 金属箔１０の表面１０ａ上に、その表面を部分的に露出させながら複数の島状構造１２を形成する。次に、これらの島状構造を覆うように膜２０を形成する。これらの島状構造は金属箔の表面上に凹凸を形成する。島状構造を覆うように膜２０を形成すると、島状構造からなる凹凸と膜とが噛み合う。この結果、金属箔に対する膜の密着性が高まる。 （もっと読む）

【課題】高電圧駆動を実現可能にする。
【解決手段】Ｐ型シリコン基板１０上にゲート酸化膜１４を形成し、ゲート酸化膜上にゲート電極１６を形成し、Ｐ型シリコン基板表面に、ゲート電極と対向する一対の低濃度Ｎ型拡散層１８を形成し、Ｐ型シリコン基板全面に第２のポリシリコン層を形成し、ゲート電極上の第２のポリシリコン層の側壁に第１サイドウォールを形成し、第２のポリシリコン層をエッチングして、ゲート電極の側壁に第２サイドウォール２４を形成すると同時に第１サイドウォールを除去し、第２サイドウォールの側壁に第３サイドウォール３０を形成し、ゲート電極、第２サイドウォール、及び第３サイドウォールをマスクとして、Ｐ型シリコン基板表面に、ゲート電極と対向する一対の高濃度Ｎ型拡散層２８を形成する。 （もっと読む）

【課題】高い信頼性を有し、負荷される電圧が互いに異なる３種類または３種類以上のＭＩＳＦＥＴを内蔵する半導体装置を形成することのできる技術を提供する。
【解決手段】浅溝アイソレーションを形成する際に用いたパッド絶縁膜を介して、Ａ領域、Ｂ領域およびＣ領域の半導体基板１に不純物をイオン注入した後、パッド絶縁膜を除去し、続いてＡ領域、Ｂ領域およびＣ領域の半導体基板１の表面に３．３Ｖ系ｎＭＩＳのゲート絶縁膜を構成する厚さ７ｎｍの酸化シリコン膜８を形成する。次いで、Ｂ領域の酸化シリコン膜８を除去した後、熱酸化法によりＢ領域の半導体基板１の表面に厚さ４ｎｍの１．８Ｖ系ｎＭＩＳのゲート絶縁膜（酸化シリコン膜１０）を形成し、さらにＡ領域の酸化シリコン膜８を除去した後、熱酸化法によりＡ領域の半導体基板１の表面に厚さ２ｎｍの１．０Ｖ系ｎＭＩＳのゲート絶縁膜（酸化シリコン膜１２）を形成する。 （もっと読む）

【課題】炭化珪素からなる半導体基板上に炭化珪素または窒化ガリウムの半導体エピタキシャル成長層を半導体層として備える半導体装置であって、小さなオン抵抗を実現するため前記半導体基板の厚さを薄くしても、半導体基板の強度を維持し、ウエハプロセスにおけるウエハ割れを少なくできる半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板が、一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を備え、他方の主面側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、凹部の側面をなす支持部とを有する半導体装置とする。凹部はドライエッチング等により形成される。 （もっと読む）

【課題】不純物ドープ半導体膜を形成する際の熱負荷を低減する。また、熱負荷を低減することで、ＴＦＴの特性を向上させる。
【解決手段】半導体膜３および絶縁膜５を順次形成し、これらの膜よりなる積層膜した後、この積層膜を選択的に除去することにより、プール部７ｂおよびこのプール部７ｂに連結した一対の溝７ａを形成し、プール部７ｂにドープ高次シラン組成物溶液９を充填し、この溶液９を溝７ａ内部に導入した後、熱処理によりドープシリコン膜９Ａを形成する。次いで、溝７ａ間に位置する絶縁膜５上にゲート電極を形成することによりＴＦＴを形成する。 （もっと読む）

【目的】高信頼性のトレンチゲート構造を有するＭＯＳ型半導体装置の新しい製造方法を提供すること。
【構成】トレンチ４形成後にゲート酸化膜５を形成し、その上にノンドープのポリシリコン層６を堆積する。さらにその上にシリコン窒化膜７を堆積し、前記トレンチ底部と基板表面のシリコン窒化膜をエッチング除去して開口する。露出した前記ポリシリコン層を熱酸化しトレンチ底部のゲート酸化膜を厚膜化してトレンチゲート構造を形成するＭＯＳ型半導体装置の製造方法とする。 （もっと読む）

【課題】 本発明は、しきい値ばらつきの小さい半導体装置およびその製造方法を提供するものである。
【解決手段】 第１の発明の半導体装置は、Ｐ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ_２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする。 （もっと読む）

【課題】 優れた金属シリケート膜を形成することができ、特性や信頼性に優れた半導体装置を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１１上にゲート絶縁膜１３を形成する工程と、ゲート絶縁膜上にゲート電極１４を形成する工程と、を備えた半導体装置の製造方法であって、ゲート絶縁膜を形成する工程は、金属シリケート膜を形成する工程を含み、金属シリケート膜の形成に用いるシリコン原料は、モノシラン中の少なくとも１つの水素原子をアルキル基で置換した第１の炭化水素シリコン化合物、ジシラン中の少なくとも１つの水素原子をアルキル基で置換した第２の炭化水素シリコン化合物、及びトリシラン中の少なくとも１つの水素原子をアルキル基で置換した第３の炭化水素シリコン化合物の少なくとも１つを含む。 （もっと読む）

【課題】ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料の濃度が異なるゲート絶縁膜を、従来よりも短い製造工程で形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、酸化膜３０、窒化膜または酸窒化膜が設けられた第１の領域、および、半導体材料が露出した第２の領域を含む主面を有する半導体基板１０を準備し、２００℃〜２６０℃のもとでＨｆＳｉＯ膜を堆積することによって、ハフニウム濃度の異なるＨｆＳｉＯ膜４０、５０を、第１の領域および第２の領域に形成することを具備する。 （もっと読む）

【課題】ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）上に形成された第１及び第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴ上に形成された第１の応力膜（１１０）と、前記第２のＭＯＳＦＥＴ上に形成されるとともに、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイド（Ｖ）を有するように形成された第２の応力膜（１１２）と、前記第１の応力膜及び前記第２の応力膜上に形成される絶縁膜と、を備え、前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域（Ａ）を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。 （もっと読む）

【課題】ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の接合リーク電流の増加を防止する。
【解決手段】ゲート領域１ａとソース領域１ｂ及びドレイン領域１ｃ形成後の半導体基板の表面に形成された自然酸化膜２が、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去され、自然酸化膜２が除去された表面にニッケル３またはニッケル化合物が成膜され、アニールにより、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃにニッケルシリサイド４が形成される。この結果、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃ内に、スパイクの形成を防ぎ、リーク電流が低減する。 （もっと読む）

【課題】シリサイド膜を有する半導体装置において、電流集中とリーク電流を共に抑制する。
【解決手段】半導体装置５０は、半導体基板上のゲート電極４と、ゲート電極４の側面上のサイドウォールスペーサー７と、半導体基板におけるサイドウォールスペーサー７の外側方のソース領域８Ｓ及びドレイン領域８Ｄと、ソース領域８Ｓ上のソース上シリサイド膜５Ｓと、ドレイン領域８Ｄ上のドレイン上シリサイド膜５Ｄと、ソース領域８Ｓ上のソースコンタクト１０Ｓと、ドレイン領域８Ｄ上に形成され且つゲート電極４のゲート幅方向に並ぶ少なくとも一対のドレインコンタクト１０Ｄとを備える。一対のドレインコンタクト１０Ｄ間に位置するドレイン領域８Ｄのうち、少なくともドレインコンタクト１０Ｄのゲート電極４側の端部位置とサイドウォールスペーサー７との間の領域に、ドレイン上シリサイド膜５Ｄが形成されていない高抵抗領域３０Ｄが設けられている。 （もっと読む）

【課題】本発明は、エッチング工程における、高アスペクト比用途の異方性フィーチャの形成方法を提供する。
【解決手段】開示された方法は、側壁パッシベーション管理技法を通して、高アスペクト比のフィーチャのプロファイルと寸法の制御を有利に促進する。一実施形態において、側壁パッシベーションは酸化パッシベーション層をエッチング層の側壁及び／又は底部に選択的に形成することによって管理される。他の実施形態において、側壁のパッシベーションは余分な再堆積層を定期的に除去して平坦で均一なパッシベーション層をその上に維持することによって管理される。平坦で均一なパッシベーション層により、欠陥及び／又は下層のオーバーエッチングを起こすことなく、高アスペクト比のフィーチャを、基板上の高及び低フィーチャ密度領域の双方に所望の深さ及び垂直プロファイルの限界寸法に適した形で徐々にエッチングすることが可能となる。 （もっと読む）

【課題】プラズマエッチング装置を使用して半導体基板に配線加工を行うドライエッチング方法において、配線の断線や曲がりを発生させずに、配線加工を行う。
【解決手段】プラズマエッチング装置を使用して半導体基板に配線加工を行うドライエッチング方法であって、被エッチング材１２の上に設けたホトレジスト１５およびＳｉＮ、ＳｉＯＮ、ＳｉＯ等の無機膜１４，１３からなるマスクパターンを用いて被エッチング材１２をエッチングする工程において、塩素含有ガスまたは臭素含有ガス等のハロゲン系ガスと、ＣＦ_４、ＣＨＦ_３、ＳＦ_６、ＮＦ_３からなるフッ素含有ガスうちの少なくとも一つのフッ素含有ガスとの混合ガスを用いて被エッチング材１２の加工中に前記マスクパターンと被エッチング材の加工寸法を同じ程度に縮小化させる。 （もっと読む）

【課題】レーザ照射パターンを切り替えながら、所望の位置に高速にレーザ照射を行う方法を提案する。
【解決手段】レーザ発振器から射出したレーザビームを偏向器に入射し、前記偏向器を通過したレーザビームを回折光学素子に入射して複数に分岐させる。そして、前記複数に分岐されたレーザビームを絶縁膜上に形成されたフォトレジストに照射し、前記レーザビームが照射されたフォトレジストを現像して前記絶縁膜を選択的にエッチングする。 （もっと読む）

【課題】合金化されたバックゲート構造を持つ電界効果型トランジスタを実現する。
【解決手段】ＢＯＸ層４、半導体層５、ＢＯＸ層６および半導体層７を半導体基板１上に順次積層し、ソース／ドレイン層１０ａ、１０ｂおよびゲート電極８上に合金層１１ａ、１１ｂ、１１ｃをそれぞれ形成した後、開口部１３にて露出された半導体層５の側壁が覆われるようにサイドウォール１４を形成し、金属層１５が形成された半導体層５の熱処理を行うことにより、金属層１５と半導体層５の合金反応を半導体層５の膜厚方向に進めるとともに、金属層１５と半導体層５の合金反応を半導体層５の横方向に進め、ゲート電極８下に配置された合金層１６を半導体層５に形成する。 （もっと読む）

【課題】コンタクト構造形成時に生じ得る抵抗増加や導通不良の発生を抑制する。
【解決手段】ゲート電極１の上層に第１，第２の応力膜４，５を張り分けてからそのゲート電極１に通じるコンタクトホールを形成してコンタクト電極を形成する際、そのコンタクトホール形成領域９を第１の応力膜４側にレイアウトする。第１，第２の応力膜４，５の境界とコンタクトホール形成領域９をずらしてレイアウトすることにより、コンタクトホール形成時のシリサイド領域２やゲート電極１へのエッチングダメージや開口不良の発生を効果的に抑制することが可能になる。これにより、低抵抗コンタクト構造を有する、高性能の半導体装置が実現可能になる。 （もっと読む）

【課題】しきい値電圧を低くすることが可能な半導体装置を提供する。
【解決手段】この半導体装置は、シリコン基板１にチャネル領域３（１３）を挟むように形成された一対のソース／ドレイン領域４（１４）と、チャネル領域３（１３）上にゲート絶縁膜５を介して形成され、ゲート絶縁膜５との界面近傍に配置された金属含有層７を含むゲート電極６（１６）とを備えている。そして、金属含有層７は、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成されており、金属含有層７のドット間の平均距離は、金属含有層７のドットの直径以下に設定されている。 （もっと読む）

【課題】エピタキシャル成長層からなるエクステンション部を有し、かつ、ゲート長の短い半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、半導体基板１上に、第１ゲート２２を形成する工程と、少なくとも第１ゲート２２の表面を窒化処理して、第１ゲートを保護する窒化膜２４を形成する工程と、窒化処理において半導体基板１上に形成された窒化膜２４を選択的に除去する工程と、第１ゲート２２の両側における半導体基板１上に、エピタキシャル成長層を形成する工程とを有する。 （もっと読む）

【課題】低濃度ｐ型堆積層により形成したチャネル領域を有する低オン抵抗且つ高耐圧のＳｉＣ縦型ＭＯＳＦＥＴの内蔵ダイオードの発生損失を低減する構造を提供する。
【解決手段】本発明のＳｉＣ縦型ＭＯＳＦＥＴは、低濃度ｐ型堆積膜内にチャネル領域とイオン注入によってｎ型に打ち返したベース領域を備えたＳｉＣ縦型ＭＯＳＦＥＴを構成する要素セルの少なくとも一部に内蔵ショットキーダイオード領域を具備したセルを配する。この内蔵ショットキーダイオード領域は、高濃度ゲート層に設けられた第２の欠如部、その上に形成された低濃度ｐ型堆積層を貫通して前記第２の欠如部のｎ型ドリフト層に達する第２のｎ型ベース層が表面からのｎ型不純物のイオン注入によってｐ型堆積層をｎ型に反転（打ち返し）して形成され、該第２のｎ型ベース層の表面露出部分にショットキーバリアをなして接続されるソース電極から構成された低オン抵抗のショットキーダイオードを内蔵する。 （もっと読む）