【課題】材料の利用効率を向上させ、且つ、工程数を減らし、従来よりも歩留まりよく良好な電気特性を有する薄膜トランジスタ及びこれを搭載した表示装置の作製方法を提供する。
【解決手段】透光性を有する基板上にマスクを形成し、基板及びマスク上に光触媒膜を有する第１の領域を形成し、基板に光を通過させて光触媒膜に照射し、第１の領域の一部を改質して第２の領域を形成し、第２の領域にパターン形成材料を含む組成物を吐出してパターンを形成する。マスクは光を通過させないものを用いる。改質後には光触媒膜を除去する。 （もっと読む）

【課題】理想的なトレンチコンタクト形成によってコンタクトの低抵抗化と製造の低コスト化を実現する半導体素子の製造方法を提供する。
【解決手段】半導体装置の製造方法においては、半導体基板上に中間絶縁膜２０を形成する工程と；前記中間絶縁膜上に第１の層２２を形成する工程と；前記中間絶縁膜及び第１の層にコンタクトホールを形成する工程と；前記第１の層をハードマスクとして用いて、前記半導体基板に前記コンタクトホールと連通するトレンチ４０を形成する工程とを含む。 （もっと読む）

【課題】装置構成に合わせて、最終的なゲート電極の寸法が均一になるように複数の工程を管理して、ゲート電極の加工寸法のウエハ面内ばらつきを最小化することができる製造技術を提供する。
【解決手段】第１のプロセス装置１０１と、１つ以上後の第２のプロセス装置１１１とを有する半導体製造システムを用い、プロセス装置１０１で処理されたウエハ１０５の計測データを基に、ウエハ上に形成された薄膜膜厚もしくは構造体の高さがウエハ面内で均一になるように、プロセス装置１１１におけるウエハ１１５の処理方向を制御する。すなわち、ゲート寸法のモデル式にしたがいゲート電極の下地構造形成時のウエハ処理方向を制御（または素子分離等の下地構造を考慮して露光装置においてレジスト転写形成時にショット毎にドーズ量を制御）することで、エッチング加工後のゲート長をウエハ面内で均一化する。 （もっと読む）

【課題】 高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる半導体装置を提供する。
【解決手段】 ｎ＋＋型シリコン基板１０と、ｎ＋＋型シリコン基板１０上に形成される半導体層２０と、ｎ＋＋型シリコン基板１０に達するように形成されるトレンチ３０内部に形成される埋め込み層３５と、埋め込み層３５に隣接する位置に形成されるｎ型ピラー層２２と、ｎ型ピラー層２２に隣接する位置に形成されるｐ型ピラー層２４と、ｐ型ピラー層２４上に設けられたｐ型ベース層５０と、埋め込み層３５上に形成されるゲート電極４０と、ゲート電極４０同士を接続する追加電極部４５と、半導体層２０に形成され、ゲート電極４０及び追加電極部４５の側方に形成されるｎ型ソース層５４と、追加電極部４５の下部に形成されるｎ型ベース層５６を備えることを特徴としている。 （もっと読む）

【課題】バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる技術を提供する。
【解決手段】ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４が設けられた基板シールド構造とすることにより、ベースパッド３１およびコレクタパッド３２と配線２４との間では容量が設けられた構造として電力消費をなくし、基板１からの熱雑音は、配線２４を介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにする。 （もっと読む）

【課題】微細化に対応可能であって、かつリーク電流が抑制された半導体装置を製造する製造方法を提供する。
【解決手段】半導体基板の第１の導電型の素子形成領域のゲート絶縁膜上に、ダミーピラーを形成するピラー形成工程と、前記ダミーピラーを覆うように導電層を形成する導電層形成工程と、前記導電層をエッチングして、前記ダミーピラーの周囲に環状のゲート電極を形成する電極形成工程と、前記ダミーピラーをエッチングにより除去するピラー除去工程と、前記素子形成領域の、前記ゲート電極の内側と外側にそれぞれ第２の導電型の不純物拡散領域を形成する不純物拡散工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】しきい値のシフトの抑制可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】高誘電率絶縁膜１３上に、高誘電率絶縁膜１３中の金属元素１の上層への拡散を防止する拡散防止膜１０が形成されるため、高誘電率絶縁膜１３中の金属元素１の上層への拡散が防止される。その結果として、高誘電率絶縁膜１３中の金属元素１と、絶縁膜１４とゲート電極１５の境界近傍において、ゲート電極１５のＳｉ元素との反応および結合が抑制される。 （もっと読む）

【課題】 高い配置精度を有する導電性パターンを、簡便な工程で得ることのできる手段を提供すること。
【解決手段】 基板１表面上にあらかじめ導電性パターンに応じて形成した凹部２に、機能液を注入し、機能液を導電膜６に変換することにより導電性パターンを形成させる。これにより、高精度に配置された導電性パターンを、大掛かりな設備を必要とせずに形成させることができる。しかも、材料を無駄に廃棄することがないので、材料使用率を向上させることができる。 （もっと読む）

本出願は、基板上への金属、金属酸化物および／または半導体材料のパターンの形成方法と、上記方法により作成されるパターンと、上記パターンの用法とに関する。 （もっと読む）

【課題】ソース電極、又は、ドレイン電極と有機半導体層との接触抵抗を低減し、有機半導体層の寿命を延ばす有機トランジスタ及び有機トランジスタの製造方法を提供する。
【解決手段】本発明に係る有機トランジスタの製造方法は、ソース電極３０と、ドレイン電極４０と、ソース電極３０とドレイン電極４０との間に電子又は正孔を流す経路となる有機半導体層６０とを備える有機トランジスタの製造方法であって、基板１００上に、無機材料からなるソース電極３０と、無機材料からなるドレイン電極４０とを形成する工程と、ソース電極３０、又は、ドレイン電極４０の少なくともいずれかの表面にドーピングされた有機材料からなる中間層を形成する工程と、中間層の表面の一部に、有機半導体層６０を形成する工程とを含む。 （もっと読む）

【課題】マイクロクリスタルシリコン薄膜と金属薄膜との過剰なシリサイド化反応を抑制して、マイクロクリスタルシリコン薄膜の膜剥れを防止する。
【解決手段】開示される積層配線を用いたポリシリコンＴＦＴ２０は、膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の１５％以下となるように、あるいは、膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の５０％以下である結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の８５％以上となるように形成されている。 （もっと読む）

【課題】寸法ばらつきを抑制した信頼性の高い半導体装置の製造方法を提供する。
【解決手段】段差部４とパターン５が形成された半導体素子３をウエハ内に複数形成する際に、段差部４とウエハ外周に向かって段差部４より下流に形成されるパターン５との距離を３０００μｍ以上とする。あるいは、ウエハの中心を通る直線で２分割以上に分割した各領域で、素子形成領域内の素子パターンが異なる方向になるようにすることにより、回転塗布した素子形成領域のレジスト塗布ムラを小さくすることができる。 （もっと読む）

【課題】ドープしたポリシリコン膜及びチタンシリサイド膜からなるゲート電極表面が再酸化する際、チタンシリサイド膜の非正常的な酸化を防止できる半導体素子のゲート電極形成方法を提供する。
【解決手段】半導体基板上にゲート酸化膜及びポリシリコン膜を形成する段階、前記ポリシリコン膜上に第１ＴｉＳｉｘ膜を蒸着する段階、前記第１ＴｉＳｉｘ膜上にシリコン膜を蒸着する段階、前記シリコン膜上に第２ＴｉＳｉｘ膜を蒸着する段階、熱処理によって、前記第１ＴｉＳｉｘ膜、前記シリコン膜及び前記第２ＴｉＳｉｘ膜からシリコン過剰状態のＴｉＳｉ_２膜を形成する段階、前記ＴｉＳｉ_２膜上に絶縁膜を蒸着する段階、前記絶縁膜、ＴｉＳｉ_２膜、ポリシリコン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ_２膜／ポリシリコン膜の積層構造のゲート電極を形成する段階、ゲート再酸化を行う段階を含む構成とする。 （もっと読む）

【課題】動作電圧の増加を抑制することのできる半導体素子を提供する。
【解決手段】半導体素子１は、導電性基板２上に、導電性接着層３を介して、ｐ側接続用電極４、絶縁膜５、ｐ側オーミック電極６、ｐ型コンタクト層７、ｐ型クラッド層８、ｐ型キャップ層９、活性層１０、ｎ型クラッド層１１、ｎ型コンタクト層１２、ｎ側電極１３が順に積層されている。ｐ側オーミック電極６は、導電性接着層３と半導体層７〜１２の間に、ｐ型コンタクト層７と電気的に接続されて設けられている。ｐ側オーミック電極６は、複数のストライプ部６ａと、各ストライプ部６ａを連結する連結部６ｂと、ｐ側接続用電極４が接続される接続部６ｃとを有する。ｐ側オーミック電極６の各ストライプ部６ａの間には開口部６ｄが形成されている。絶縁膜５は、ｐ側オーミック電極６を覆うように形成されている。 （もっと読む）

【課題】半導体装置の高耐圧化および高速動作を実現すること。
【解決手段】炭化珪素からなる｛１１−２０｝面を主面とするｎ⁺型炭化珪素基板１と、ｎ⁺型炭化珪素基板１の上に形成されたｎ⁺ソース領域６と、ｎ⁺ソース領域６の表面から形成されたトレンチ８と、酸化速度が異なるトレンチ８の複数の側壁に形成されたゲート酸化膜９と、を備え、複数の側壁によって形成される複数のコーナー部のうち、複数の側壁よりも酸化速度の遅い面を有するコーナー部からトレンチ８の中心までの距離が、他のコーナー部からトレンチ８の中心までの距離よりも長くなっている。 （もっと読む）

サリサイドの接触形成を向上させ、かつ、トランジスタの外部抵抗を減らす方法および装置が開示される。基板の表面上にゲート電極が形成される。基板内にソース領域およびドレイン領域が等方性エッチングされる。ソース領域およびドレイン領域において、シリコンゲルマニウム合金がその場でホウ素によりドーピングされる。シリコンゲルマニウム合金上にシリコンが堆積される。シリコン上にニッケルが堆積される。シリコンゲルマニウム合金上にニッケルシリコンゲルマニウムシリサイド層が形成される。ニッケルシリコンゲルマニウムシリサイド層上にニッケルシリコンシリサイド層が形成される。 （もっと読む）

【課題】 自己整合的に基板のコンタクト部をユニバーサルコンタクトホール内に形成することができる半導体装置の製造方法及びこの製造方法により形成された半導体装置を提供する。
【解決手段】 層間絶縁膜９にソース領域３が露出されたユニバーサルコンタクトホール７を開口し、ユニバーサルコンタクトホール７から半導体基板１００に第１導電型（Ｐ型）不純物を注入してユニバーサルコンタクトホール７の底面中央に露出するソース領域３を基板領域と同じ導電型の第１導電型領域５にする。ユニバーサルコンタクト１３はユニバーサルコンタクトホール７底面周縁部に露出するソース領域３に電気的に接続されている。基板領域とソース領域のコンタクトの位置関係が一定となりソース領域における電流の不均衡が解消される。 （もっと読む）

本発明の実施形態は、基板上に形成されたデバイスに高品質コンタクトレベル接続部を形成するプロセスを提供する。一実施形態において、基板上に物質を堆積させるための方法であって、基板を酸化物エッチング緩衝液にさらして、前処理プロセスで水素化シリコン層を形成するステップと、基板上に金属シリサイド層を堆積させるステップと、金属シリサイド層上に第一金属層（例えば、タングステン）を堆積させるステップと、を含む前記方法が提供される。酸化物エッチング緩衝液は、フッ化水素とアルカノールアミン化合物、例えば、エタノールアミン、ジエタノールアミン、又はトリエタノールを含有することができる。金属シリサイド層は、コバルド、ニッケル、又はタングステンを含有することができ、無電解堆積プロセスによって堆積させることができる。一例において、基板は、溶媒と金属錯体化合物を含有する無電解堆積溶液にさらされる。 （もっと読む）

電力(パワー)半導体装置は、伝導性(導電性)ゲートであって、半導体基板(1)において形成されるトレンチ(溝)(11)の上側部分において提供されるもの、及び伝導性フィールド(電場)プレートであって、トレンチにおいて、伝導性ゲートに対して平行で、伝導性ゲートのものよりも深い深さにまで拡がるものを備える。フィールドプレートは、トレンチの壁及び底部分から、ゲート絶縁性層よりも厚いフィールドプレート絶縁性層によって絶縁される。1種の具体例において、フィールドプレートはトレンチ内でゲートから絶縁される。第1の伝導率の種類の不純物ドープされた領域は、基板の表面にてトレンチの第1及び第2の側に隣接して提供され、及びソース及びドレインの領域を形成し、及び第2の伝導率の種類の本体領域(7)を、ソース領域の下でトレンチ(11)の第1の側上に形成する。伝導性ゲートは、本体領域(7)から、ゲート絶縁性層によって絶縁される。半導体装置を製造する方法は慣習的なCMOSのプロセスと適合性である。
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【課題】
駆動電圧を低下させても、書き込み／消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み／消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供すること。
【解決手段】
本発明は、ｎ型半導体領域１１に設けられたｐ型ソース・ドレイン領域１２と、前記ｐ型ソース・ドレイン領域間１２に設けられた高誘電率材料の電荷蓄積層１３と、前記電荷蓄積層１３上に設けられた、ｎ型Ｓｉ、金属系導電性材料及び、ＳｉとＧｅの少なくとも一方を含むｐ型半導体材料から選択される制御ゲート電極１４とを具備することを特徴とする不揮発性半導体メモリ装置である。 （もっと読む）