【目的】低抵抗なコンタクトを歩留まり良く形成することができる半導体装置及びその製造方法を提供する。
【解決手段】ニッケルシリサイド層７が十分な膜厚を有する領域にコンタクトホール１１を形成するとともに、金属シリサイド層７のエッチングを行い金属シリサイド層７に凹部を形成する。次いで、コンタクトホール１１を所望のコンタクト径まで拡大する。これにより、コンタクトホールの底部を占めるシリサイド面積率を下げることなく、所望のコンタクトホール１１のボトム面積を確保することができ、コンタクト抵抗上昇に起因する製造歩留まり低下を抑制することができる。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の歩留りを向上することが可能な技術を提供する。
【解決手段】半導体層８０における半導体基板１の上面１ａ上には、ＭＩＳトランジスタのゲート構造４ｃが形成されている。また、半導体層８０における半導体層８の上面８ａ内にはソース・ドレイン領域９が形成されている。半導体層８０上には、ゲート構造４ｃを覆って層間絶縁膜２０が形成されている。層間絶縁膜２０内には、ゲート構造４ｃに含まれるゲート電極６の上面６ａと、半導体層８の上面８ａとの両方に接続されたコンタクトプラグ２３が形成されている。そして、半導体層８の上面８ａは、活性領域１００ｃにおける半導体基板１の上面１ａよりも上方に位置している。 （もっと読む）

２重ゲートＦｉｎＦＥＴおよびその製造方法を提供する。ＦｉｎＦＥＴは、フィン（２０）の各側面に隣接して第１および第２ゲート（７２、７４）を有し、第１ゲートのフィンに対面する少なくとも一部分を多結晶シリコンによって形成し、第２ゲートのフィンに対面する少なくとも一部分を金属シリサイド化合物によって形成する。２個のゲートの異なった組成は、それぞれ異なった動作機能を提供し、短チャンネル効果を減少させる。
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【課題】ゲート幅方向の各位置における閾値電圧をばらつかせることなく、基板浮遊効果を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】支持基板１１ａとＢＯＸ層１１ｂとＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、ＳＯＩ層１１ｃ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ＳＯＩ層１１ｃにおけるゲート電極１４端下の領域に形成された第１導電型の低濃度領域１５ｂと、ゲート電極１４下であってＳＯＩ層１１ｃにおける低濃度領域１５ｂで挟まれた領域に形成され、低濃度領域１５ｂよりも不純物濃度が高い第１導電型の高濃度領域１５ａと、ＳＯＩ層１１ｃにおける高濃度領域１５ａ及び低濃度領域１５ｂを挟む一対の領域に形成され、第２導電型のソース領域１６ｓ及びドレイン領域１６ｄとを有する。 （もっと読む）

ドライプラズマエッチングシステム内で誘電体層をシリコン及びポリシリコンに対して選択的な均一エッチングを行う方法及びシステムが記載されている。エッチング用化学は、たとえばCH₂F₂やCHF₃のようなフルオロハイドロカーボンを有する。高いエッチング選択性及び受容可能な均一性は、CH₂F₂の流速やドライプラズマエッチングシステムと結合する出力を含むプロセス条件を選択することによって実現されて良い。それにより、エッチングプラズマ中での活性エッチングラジカルとポリマー生成ラジカルとの適切なバランスがとられる。
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【課題】凹部の埋め込み性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０上に互いに並走する導電層１、１が形成されている。各導電層１上には上層絶縁層２と保護絶縁層３とが積層して積層構造が形成されている。この積層構造の側壁を覆うように側壁絶縁層４、５が形成されている。半導体基板１０の表面に平行な方向における側壁絶縁層５、５の間隔（凹部７の寸法）が側壁絶縁層５の上部において大きく（寸法Ｗ３）、下部において小さく（寸法Ｗ４）なるように側壁絶縁層５はその上部と下部との間に段差部Ｐを有している。 （もっと読む）

【課題】金属シリサイド層のグレインサイズを均一化することが可能であって、信頼性を向上する。
【解決手段】ソース・ドレイン領域２１ｓｄが形成された単結晶シリコンの半導体基板１１や、ポリシリコンのゲート電極２１ｇのように、シリコンを含む半導体領域においてシリサイド化が生ずる第１の温度にて、その半導体領域に第１金属を堆積することによって、第１金属層１２を形成する。つぎに、その形成された第１金属層１２を被覆するように、第１の温度より低い第２の温度にて、その半導体領域に第２金属１３を堆積することによって、第２金属層を形成する。つぎに、第２金属層１３が第１金属層１２を被覆するように形成された半導体領域に対して熱処理を実施することによって、金属シリサイド層２１ｇｍ，２１ｓｄｍを形成する。 （もっと読む）

【課題】半導体プロセスの微細化に伴い、信頼性の高い微細なゲート電極の形成がより困難なものとなっている。
【解決手段】ゲート電極１０５の上面に加え、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成することで、ゲート電極１０５を所望の太さの幅に拡大しなくても、信頼性の高いゲート電極１０５を形成することができる。 （もっと読む）

【課題】従来の半導体装置では、パワー用半導体素子のドレイン領域でのシート抵抗値を低減させることが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上に、２層のＮ型のエピタキシャル層４、５が形成されている。基板３の裏面４９からはドレイン領域として用いられるＮ型の埋込拡散層２０が露出している。そして、基板３の裏面４９側には、Ｎ型の埋込拡散層２０とコンタクトする金属層５０が形成されている。この構造により、金属層５０がドレイン領域として用いられ、ドレイン領域でのシート抵抗値を大幅に低減することができる。 （もっと読む）

【課題】より低い電圧の印加によって溶断可能であって、しかも溶断に要する熱量を低減可能なヒューズ素子、及びヒューズ素子を備えた半導体装置、並びに半導体装置の製造方法を提供する。
【解決手段】ヒューズ素子は、半導体基板上に少なくともシリコンと、このシリコンよりも融点が低い元素とで形成した導電層と、この導電層の上面に形成した金属シリサイド層とで形成する。シリコンよりも融点が低い元素はゲルマニウムとする。特に、半導体基板には、上面に金属シリサイド層を設けたシリコン−ゲルマニウム層からなるベース引き出し電極を備えたバイポーラトランジスタが形成されており、導電層はバイポーラトランジスタにおけるシリコン−ゲルマニウム層の形成にともなってヒューズ素子部分に形成されたシリコン−ゲルマニウム層で形成する。 （もっと読む）

【課題】パターンのＣＤ変異を減らすことが可能な半導体素子の微細パターン形成方法を提供すること。
【解決手段】被エッチング層を有する半導体基板上に第１ポリシリコン膜２８とバッファ酸化膜２９を順次形成し、さらに第２ポリシリコン膜３０、研磨停止膜３１及び第１酸化膜３２が積層された構造のハードマスクを形成する。ハードマスクの側面に窒化膜スペーサ３５を形成し、全体に第２酸化膜３６を形成する。第２酸化膜、窒化膜スペーサ及び第１酸化膜を研磨し、前記研磨停止膜と窒化膜スペーサを除去する。第２ポリシリコン膜と第２酸化膜をマスクとしてバッファ酸化膜をエッチングする。第２酸化膜を除去し、第２ポリシリコン膜とバッファ酸化膜をマスクとして第１ポリシリコン膜をエッチングし、第２ポリシリコン膜を除去する。バッファ酸化膜と前記第１ポリシリコン膜をマスクとして被エッチング層をエッチングする。 （もっと読む）

【課題】ＳＡＣ法で形成されたスルーホールを備え、薄い配線保護膜を有し、且つ、配線の露出を防止可能な配線構造を備える半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ソース・ドレイン領域が表面に露出するゲート酸化膜１２を形成する工程と、ゲート酸化膜１２上に、ゲート電極１３及びゲート電極１３を保護するＳｉＣＮ保護膜（１６）を形成する工程と、ＳｉＣＮ保護膜（１６）を覆う層間絶縁膜１７を堆積する工程と、ＳｉＣＮ保護膜（１６）と自己整合的に層間絶縁膜１７をエッチングして、ソース・ドレイン領域を露出させるコンタクトホール１８を形成する工程と、コンタクトホール１８内にソース・ドレイン領域と接続するコンタクトプラグ２０を形成する工程とを有する。 （もっと読む）

【課題】 ゲート絶縁膜とゲート電極との間に金属粒子を備えた半導体装置において、ゲート電極の仕事関数の調整（閾値電圧の制御）と空乏化の抑制に加え、さらに金属粒子とこの周囲の膜との密着性を向上させた半導体装置を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。チャネル層３ａの上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタンからなる金属粒子６ａと多結晶シリコン膜７から構成されるゲート電極８が設けられる。ここで、金属粒子６ａと多結晶シリコン膜７との間にはチタンシリサイド反応層６ｂが形成され、金属粒子６ａとゲート絶縁膜５との間には反応層６ｃが形成される。 （もっと読む）

【課題】Ｆｉｎに応力を印加することによってＮ型ＭＩＳおよびＰ型ＭＩＳの両方のキャリア移動度を向上させることができるＦｉｎ型ＦＥＴを提供する。
【解決手段】半導体装置の製造方法は、半導体材料から成る複数のＦｉｎ１１、１２を絶縁層１０上に形成し、複数のＦｉｎの側面にゲート絶縁膜２５を形成し、複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎ１１の側面を該側面に対して垂直方向から圧縮し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎ１２の側面を該側面に対して垂直方向へ引張するように、ゲート絶縁膜上にゲート電極３１、３２を形成することを具備する。 （もっと読む）

【課題】ＣＥＴ特性及び絶縁特性を向上させた半導体素子を提供する。
【解決手段】基板１１０と、基板１１０上に積層され、高誘電体物質から形成されるゲート酸化膜１２０と、ゲート酸化膜１２０上に積層され、ゲート酸化膜１２０と同種金属の窒化物から形成される第１金属層１３１と、第１金属層１３１上に積層される第２金属層１３２と、第２金属層１３２上に積層される第３金属層１３３と、第３金属層１３３上に積層され、第１金属層１３１〜第３金属層１３３と共にゲート電極を形成する物質層１４０と、を含んでいる。これにより、半導体素子のゲート酸化膜と金属層間の化学的な反応により発生するＣＥＴ特性の低下および電流の漏れなどを防止することで半導体素子の絶縁特性を向上させることができる。 （もっと読む）

【課題】応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置が，半導体基板，ゲート絶縁膜，ゲート電極，ゲート側壁絶縁膜，層間絶縁膜，配線層，層間接続部，応力印加膜と，を具備する。この応力印加膜は，半導体基板と層間絶縁膜との間に配置される第１の部分と，ゲート電極と層間絶縁膜との間に配置される第２の部分と，ゲート側壁絶縁膜と層間絶縁膜との間に配置される第３の部分と，貫通孔の内面と層間接続部との間に配置される第４の部分と，を有し，かつ半導体基板に応力を印加する。 （もっと読む）

【課題】ｈｉｇｈ−ｋ（高誘電率）膜を含むゲート絶縁膜を用いたＭＩＳトランジスタの信頼性および特性を向上させる。
【解決手段】ゲート長が１０ｎｍ以下のＭＩＳトランジスタにおいて、シリコン基板１１上に形成された酸化シリコン膜４およびその酸化シリコン膜４上に形成されたｈｉｇｈ−ｋ膜５を含んでなるゲート絶縁膜２は、ゲート長方向において中央より側面側で窒素を多く含み、かつ、膜厚方向において下面側より上面側で窒素を多く含む窒素領域２１を有している。 （もっと読む）

【課題】複数の半導体素子が集積された半導体装置にあって、それら半導体素子における電流分布の偏りを好適に抑制することのできる半導体装置を提供する。
【解決手段】半導体基板の上表面に延設されたトレンチ溝７Ａ，７Ｂと、これらトレンチ溝７Ａ，７Ｂの内部に埋め込まれたドレイン引出電極１５Ａ，１５Ｂとを備えた半導体素子を複数併設して半導体装置を構成した。こうした半導体装置において、半導体素子の形成領域Ｓ全体の下方における半導体基板の内部に、半導体素子の形成領域Ｓの下方全体にわたる面状のＮ型埋込拡散層３をドレイン引出電極１５Ａ，１５Ｂと接続された状態で埋込形成するようにした。 （もっと読む）

【課題】熱処理による基板とゲート絶縁膜形成膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを防止する。
【解決手段】半導体基板１００上における素子形成領域にゲート絶縁膜形成膜１０２、１０３を形成した後、ゲート絶縁膜形成膜１０２、１０３上にゲート電極形成膜１０４を形成する。その後、ゲート電極形成膜１０４上にフッ素を含有する絶縁膜１０５を形成する。その後、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、フッ素を含有する絶縁膜１０５に含有されるフッ素を拡散させて導入する。 （もっと読む）

【課題】多様なデバイス特性の要求を満足させることができる構造の半導体装置を得る。
【解決手段】実施の形態１の半導体装置は、同一のＳＯＩ基板（シリコン支持基板１、埋込酸化膜２及びシリコン層３）上に、ボディ膜厚の異なるボディ厚膜トランジスタＱ１とボディ薄膜トランジスタＱ２とを形成している。ボディ厚膜トランジスタＱ１はボディ膜厚は比較的厚く形成するが、ソース・ドレイン領域３２の表面高さをボディ領域の表面高さ比べて低く配置したリセス構造を有することにより、ソース・ドレイン領域３２のＳＯＩ膜厚をボディ薄膜トランジスタＱ２のＳＯＩ膜厚と同程度に薄く形成している。一方、ボディ薄膜トランジスタＱ２はＳＯＩ膜厚全体を比較的薄い膜厚で形成している。また、ソース・ドレイン領域３２及び３４はシリコン層３を貫通して形成している。 （もっと読む）