半導体装置
【課題】 高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる半導体装置を提供する。
【解決手段】 ｎ＋＋型シリコン基板１０と、ｎ＋＋型シリコン基板１０上に形成される半導体層２０と、ｎ＋＋型シリコン基板１０に達するように形成されるトレンチ３０内部に形成される埋め込み層３５と、埋め込み層３５に隣接する位置に形成されるｎ型ピラー層２２と、ｎ型ピラー層２２に隣接する位置に形成されるｐ型ピラー層２４と、ｐ型ピラー層２４上に設けられたｐ型ベース層５０と、埋め込み層３５上に形成されるゲート電極４０と、ゲート電極４０同士を接続する追加電極部４５と、半導体層２０に形成され、ゲート電極４０及び追加電極部４５の側方に形成されるｎ型ソース層５４と、追加電極部４５の下部に形成されるｎ型ベース層５６を備えることを特徴としている。
【解決手段】 ｎ＋＋型シリコン基板１０と、ｎ＋＋型シリコン基板１０上に形成される半導体層２０と、ｎ＋＋型シリコン基板１０に達するように形成されるトレンチ３０内部に形成される埋め込み層３５と、埋め込み層３５に隣接する位置に形成されるｎ型ピラー層２２と、ｎ型ピラー層２２に隣接する位置に形成されるｐ型ピラー層２４と、ｐ型ピラー層２４上に設けられたｐ型ベース層５０と、埋め込み層３５上に形成されるゲート電極４０と、ゲート電極４０同士を接続する追加電極部４５と、半導体層２０に形成され、ゲート電極４０及び追加電極部４５の側方に形成されるｎ型ソース層５４と、追加電極部４５の下部に形成されるｎ型ベース層５６を備えることを特徴としている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを利用したパワースイッチング素子として、Deep Trench MOSFET（以下、ＤＴＭＯＳと称す）が提案されている（例えば、特許文献１参照。）。
【０００３】
従来、ＤＴＭＯＳ構造は、ｎ＋＋型シリコン基板内に、従来のプレーナ型ＭＯＳＦＥＴには存在しない深さ約１０〜６０μｍのトレンチが存在し、このトレンチ以外には、スーパージャンクション構造となるｎ型ピラー層やｐ型ピラー層が存在している。
【０００４】
このスーパージャンクション構造により、高速なスイッチング特性が得られる。しかしながら、このスーパージャンクション構造では、その素子の最大耐圧を得る為に、縦方向の電界分布が矩形となりバルク層が一様に高電界となっている。そのため、この高電界による電界破壊が起こりやすく、この電界破壊に耐えうる破壊耐性を持ったＤＴＭＯＳが望まれている。
【０００５】
そこで、ＤＴＭＯＳの破壊耐性を向上させるため、つまり、ゲート電極の内部抵抗を低減させるために、ゲート絶縁膜上にある、ゲート電極をｎ型ピラー層やｐ型ピラー層に平行に設けるだけでなく、直交する位置にもゲート電極を設け、格子状にゲート電極を配置し、自己整合的にｎ型ピラー層やｐ型ピラー層に直交するベース拡散層を形成することにより、ゲート電極の内部抵抗を低減させることができた。
【０００６】
しかしながら、このようなｎ型、ｐ型ピラー層に直交したベース拡散層では、ベース拡散層のコーナー部、つまり、ゲート電極の四つ角部分のベース拡散層やそのベース拡散層とｎ型ピラー層との接続部が電界集中しやすく、高電界となり、この部分を起点にして、電界破壊が起こりやすいという問題点がある。
【０００７】
また、この電界破壊を避ける為に、ｎ型ピラー層やｐ型ピラー層に直交するゲート電極をなくすことも考えられるが、ゲート電極の内部抵抗を増大させてしまう問題が生じる。
【特許文献１】特開２００３−４６０８２号公報（第１０頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成される第1導電型の第1の半導体層と、前記半導体基板上に形成され、前記第１の半導体層に隣接し、前記第１の半導体層と交互に縞状に配列した第２導電型の第２の半導体層と、前記第２の半導体層上に設けられる第２導電型の第１のベース層と、前記第1の半導体層上に形成されるゲート電極と、前記ゲート電極同士を接続し、前記ゲート電極と格子状を成す追加電極と、前記第1の半導体層及び前記第2の半導体層に形成され、前記ゲート電極の側方に形成される第１導電型のソース層と、前記追加電極の下部に形成され、前記第1のベース層と接続する第２導電型の第２のベース層と、を備えることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を模式的に示した断面斜視図である。図２は、本発明の実施例１に係るＤＴＭＯＳの構造を示す図1のＡ−Ａ′面の断面図であり、図３は、本発明の実施例１に係るＤＴＭＯＳの構造を示す図1のＢ−Ｂ′面の断面図である。
【００１３】
図１に示すように、この本実施例のＤＴＭＯＳは、共通のドレイン層となる高不純物濃度のｎ＋＋型シリコン基板１０上に、エピタキシャル成長により形成された低濃度のｎ−型の半導体層２０が設けられ、この半導体層２０を貫通して、ｎ＋＋型シリコン基板１０に達するようなトレンチ３０が設けられ、このトレンチ３０内に、例えば、酸化膜を介して、多結晶シリコン、誘電体等が埋め込まれた埋め込み層３５が形成されている。
【００１４】
そして、この半導体層２０には、この埋め込み層３５側面に隣接する位置に、第1の半導体層であるｎ型ピラー層２２が形成され、ｎ型ピラー層２２に隣接する位置に第2の半導体層であるｐ型ピラー層２４が形成されている。この並んで配置されたｎ型ピラー層２２及びｐ型ピラー層２４がスーパージャンクション構造をとり、高速なスイッチング特性を得ることができる。
【００１５】
ここで、トレンチ３０及び埋め込み層３５は、図１に示すように、図中の手前から奥行き方向に形成されている。また、ｎ型ピラー層２２及びｐ型ピラー層２４についても、図中の手前から奥行き方向に形成されおり、埋め込み層３５及びｎ型ピラー層２２及びｐ型ピラー層２４がストライプ状に形成されている。
【００１６】
そして、この埋め込み層３５上には、ゲート絶縁膜（図示しない）を介してゲート電極４０が形成される。つまり、このゲート電極４０は、図中の手前から奥行き方向に形成されることになる。また、このゲート電極４０は、隣接するゲート電極４０と追加電極部４５で接続され、格子形状を有する。
【００１７】
このように、ゲート電極４０同士を追加電極部４５で接続し、格子形状にすることにより、ゲート電極４０全体の内部抵抗を減らすことができ、ＤＴＭＯＳの高電界による破壊耐性を上げることができる。
【００１８】
そして、ゲート電極４０及び追加電極４５の側方で、この半導体層２０のｎ型ピラー層２２の相互間、かつ半導体層２０の表面には、ｐ型ベース拡散層５０及びｐ＋型ベース拡散層５２が設けられる。このｐ型ベース拡散層５０の一部分は、ゲート電極４０及び追加電極４５下部の一部分にまで形成される。
【００１９】
そして、このｐ型ベース拡散層５０及びｐ+型ベース拡散層５２の表面には、高濃度のｎ＋型ソース拡散層５４が選択的に形成される。このｎ＋型ソース拡散層５４は、ゲート電極４０の側方に形成される。
【００２０】
そして、図２、図３に示すように、埋め込み層３５上にあるゲート電極４０間を格子状に接続している追加電極部４５下部には、p型ベース拡散層５０と接続するようにｐ型ベース拡散層５６が形成されている。
【００２１】
このｐ型ベース拡散層５６の半導体層２０への不純物拡散層の深さは、図３に示すように、隣接するｐ型ベース拡散層５０の不純物拡散層の深さとおおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物拡散層の深さが異なる場合には、ｐ型ベース拡散層５６の不純物拡散層の深さは、ｐ型ベース拡散層５０の電界集中による電界破壊が緩和される程度に、ｐ型ベース拡散層５０の不純物拡散層の深さよりも深いことが望ましい。
【００２２】
また、ｐ型ベース拡散層５０、５６の不純物濃度も、おおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物濃度は、電界集中による電界破壊が緩和される程度に、不連続であってもかまわない。
【００２３】
以上のように構成される本実施例のＤＴＭＯＳは、ゲート電極が追加電極部により格子形状に構成されているため、ゲート電極の内部抵抗を小さくすることができ、高速なスイッチング特性を期待することできる。また、この追加電極部下部にｐ型ベース拡散層を設けることにより、従来、追加電極部との間で分離していたｐ型ベース拡散層をつなげることができ、ゲート電極及び追加電極側方に形成されたｐ型ベース拡散層のコーナー部やこのｐ型ベース拡散層とｎ型ピラー層との接合部での電界集中を緩和することができ、破壊耐性を向上させることができる。
【００２４】
ここで、本実施例のＤＴＭＯＳの構造として、ｎチャネル型のＤＴＭＯＳについて述べるが、不純物を適宜変更することにより、本実施例のＤＴＭＯＳをＰチャネル型のＤＴＭＯＳにも適用することができる。
【実施例２】
【００２５】
図４は、本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を模式的に示した断面斜視図である。図５は、本発明の実施例２に係るパワーＭＯＳＦＥＴの構造を示す図４のＣ−Ｃ′面の断面図であり、図６は、本発明の実施例２に係るパワーＭＯＳＦＥＴの構造を示す図４のＤ−Ｄ′面の断面図である。尚、実施例２と同一の構成については、同一符号を附している。
【００２６】
図４に示すように、この本実施例のパワーＭＯＳＦＥＴは、実施例１のＤＴＭＯＳと同様、共通のドレイン層となる高不純物濃度のｎ＋＋型シリコン基板１０上に、エピタキシャル成長により形成された低濃度のｎ−型の半導体層２０であるn型ピラー層２２が設けられる。そして、ｐ型ピラー層２４がｎ型ピラー層２２と縞状になるように形成されている。
【００２７】
つまり、ｎ型ピラー層２２及びｐ型ピラー層２４は、図中の手前から奥行き方向に形成されおり、ｎ型ピラー層２２及びｐ型ピラー層２４が交互に形成されている。この並んで配置されたｎ型ピラー層２２及びｐ型ピラー層２４がスーパージャンクション構造をとり、高速なスイッチング特性を得ることができる。
【００２８】
そして、このｎ型ピラー層２２上には、ゲート絶縁膜（図示しない）を介してゲート電極４０が形成される。このゲート電極４０は、隣接するゲート電極４０と追加電極部４５で接続され、格子形状を有する。
【００２９】
このように、隣接するゲート電極４０を追加電極部４５で接続し、格子形状にすることにより、ゲート電極４０全体の内部抵抗を減らすことができ、パワーＭＯＳＦＥＴの高電界による破壊耐性を上げることができる。
【００３０】
そして、ゲート電極４０及び追加電極４５の側方で、この半導体層２０のｎ型ピラー層２２の相互間、かつ半導体層２０の表面には、ｐ型ベース拡散層５０及びｐ＋型ベース拡散層５２が設けられる。このｐ型ベース拡散層５０の一部分は、ゲート電極４０及び追加電極４５下部の一部分にまで形成される。
【００３１】
そして、このｐ型ベース拡散層５０及びｐ+型ベース拡散層５２の表面には、高濃度のｎ＋型ソース拡散層５４が選択的に形成される。このｎ＋型ソース拡散層５４は、ゲート電極４０の側方に形成される。
【００３２】
そして、図４、図５に示すように、埋め込み層３５上にあるゲート電極４０間を格子状に接続している追加電極部４５下部には、p型ベース拡散層５０と接続するようにｐ型ベース拡散層５６が形成されている。
【００３３】
このｐ型ベース拡散層５６の半導体層２０への不純物拡散層の深さは、図３に示すように、隣接するｐ型ベース拡散層５０の不純物拡散層の深さとおおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物拡散層の深さが異なる場合には、ｐ型ベース拡散層５６の不純物拡散層の深さは、ｐ型ベース拡散層５０の電界集中による電界破壊が緩和される程度に、ｐ型ベース拡散層５０の不純物拡散層の深さよりも深いことが望ましい。
【００３４】
また、ｐ型ベース拡散層５０、５６の不純物濃度も、おおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物濃度は、電界集中による電界破壊が緩和される程度に、不連続であってもかまわない。
【００３５】
以上のように構成される本実施例のパワーＭＯＳＦＥＴは、実施例１のＤＴＭＯＳと同様、ゲート電極が追加電極部により格子形状に構成されているため、ゲート電極の内部抵抗を小さくすることができ、高速なスイッチング特性を期待することできる。また、この追加電極部下部にｐ型ベース拡散層を設けることにより、従来、追加電極部との間で分離していたｐ型ベース拡散層をつなげることができ、ゲート電極及び追加電極側方に形成されたｐ型ベース拡散層のコーナー部やこのｐ型ベース拡散層とｎ型ピラー層との接合部での電界集中を緩和することができ、破壊耐性を向上させることができる。
【００３６】
ここで、本実施例のパワーＭＯＳＦＥＴの構造として、ｎチャネル型のパワーＭＯＳＦＥＴについて述べるが、不純物を適宜変更することにより、本実施例のパワーＭＯＳＦＥＴをＰチャネル型のパワーＭＯＳＦＥＴにも適用することができる。
【００３７】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を模式的に示した断面斜視図。
【図２】本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を示す図1のＡ−Ａ′面の断面図。
【図３】本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を示す図1のＢ−Ｂ′面の断面図。
【図４】本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を模式的に示した断面斜視図。
【図５】本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を示す図４のＣ−Ｃ′面の断面図。
【図６】本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を示す図４のＤ−Ｄ′面の断面図。
【符号の説明】
【００３９】
１０ ｎ＋＋型シリコン基板
２０ 半導体層
２２ ｎ型ピラー層
２４ ｐ型ピラー層
３０ トレンチ
３５ 埋め込み層
４０ ゲート電極
４５ 追加電極
５０、５６ ｐ型ベース拡散層
５２ ｐ＋型ベース拡散層
５４ ｎ＋型ソース拡散層
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを利用したパワースイッチング素子として、Deep Trench MOSFET（以下、ＤＴＭＯＳと称す）が提案されている（例えば、特許文献１参照。）。
【０００３】
従来、ＤＴＭＯＳ構造は、ｎ＋＋型シリコン基板内に、従来のプレーナ型ＭＯＳＦＥＴには存在しない深さ約１０〜６０μｍのトレンチが存在し、このトレンチ以外には、スーパージャンクション構造となるｎ型ピラー層やｐ型ピラー層が存在している。
【０００４】
このスーパージャンクション構造により、高速なスイッチング特性が得られる。しかしながら、このスーパージャンクション構造では、その素子の最大耐圧を得る為に、縦方向の電界分布が矩形となりバルク層が一様に高電界となっている。そのため、この高電界による電界破壊が起こりやすく、この電界破壊に耐えうる破壊耐性を持ったＤＴＭＯＳが望まれている。
【０００５】
そこで、ＤＴＭＯＳの破壊耐性を向上させるため、つまり、ゲート電極の内部抵抗を低減させるために、ゲート絶縁膜上にある、ゲート電極をｎ型ピラー層やｐ型ピラー層に平行に設けるだけでなく、直交する位置にもゲート電極を設け、格子状にゲート電極を配置し、自己整合的にｎ型ピラー層やｐ型ピラー層に直交するベース拡散層を形成することにより、ゲート電極の内部抵抗を低減させることができた。
【０００６】
しかしながら、このようなｎ型、ｐ型ピラー層に直交したベース拡散層では、ベース拡散層のコーナー部、つまり、ゲート電極の四つ角部分のベース拡散層やそのベース拡散層とｎ型ピラー層との接続部が電界集中しやすく、高電界となり、この部分を起点にして、電界破壊が起こりやすいという問題点がある。
【０００７】
また、この電界破壊を避ける為に、ｎ型ピラー層やｐ型ピラー層に直交するゲート電極をなくすことも考えられるが、ゲート電極の内部抵抗を増大させてしまう問題が生じる。
【特許文献１】特開２００３−４６０８２号公報（第１０頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成される第1導電型の第1の半導体層と、前記半導体基板上に形成され、前記第１の半導体層に隣接し、前記第１の半導体層と交互に縞状に配列した第２導電型の第２の半導体層と、前記第２の半導体層上に設けられる第２導電型の第１のベース層と、前記第1の半導体層上に形成されるゲート電極と、前記ゲート電極同士を接続し、前記ゲート電極と格子状を成す追加電極と、前記第1の半導体層及び前記第2の半導体層に形成され、前記ゲート電極の側方に形成される第１導電型のソース層と、前記追加電極の下部に形成され、前記第1のベース層と接続する第２導電型の第２のベース層と、を備えることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を模式的に示した断面斜視図である。図２は、本発明の実施例１に係るＤＴＭＯＳの構造を示す図1のＡ−Ａ′面の断面図であり、図３は、本発明の実施例１に係るＤＴＭＯＳの構造を示す図1のＢ−Ｂ′面の断面図である。
【００１３】
図１に示すように、この本実施例のＤＴＭＯＳは、共通のドレイン層となる高不純物濃度のｎ＋＋型シリコン基板１０上に、エピタキシャル成長により形成された低濃度のｎ−型の半導体層２０が設けられ、この半導体層２０を貫通して、ｎ＋＋型シリコン基板１０に達するようなトレンチ３０が設けられ、このトレンチ３０内に、例えば、酸化膜を介して、多結晶シリコン、誘電体等が埋め込まれた埋め込み層３５が形成されている。
【００１４】
そして、この半導体層２０には、この埋め込み層３５側面に隣接する位置に、第1の半導体層であるｎ型ピラー層２２が形成され、ｎ型ピラー層２２に隣接する位置に第2の半導体層であるｐ型ピラー層２４が形成されている。この並んで配置されたｎ型ピラー層２２及びｐ型ピラー層２４がスーパージャンクション構造をとり、高速なスイッチング特性を得ることができる。
【００１５】
ここで、トレンチ３０及び埋め込み層３５は、図１に示すように、図中の手前から奥行き方向に形成されている。また、ｎ型ピラー層２２及びｐ型ピラー層２４についても、図中の手前から奥行き方向に形成されおり、埋め込み層３５及びｎ型ピラー層２２及びｐ型ピラー層２４がストライプ状に形成されている。
【００１６】
そして、この埋め込み層３５上には、ゲート絶縁膜（図示しない）を介してゲート電極４０が形成される。つまり、このゲート電極４０は、図中の手前から奥行き方向に形成されることになる。また、このゲート電極４０は、隣接するゲート電極４０と追加電極部４５で接続され、格子形状を有する。
【００１７】
このように、ゲート電極４０同士を追加電極部４５で接続し、格子形状にすることにより、ゲート電極４０全体の内部抵抗を減らすことができ、ＤＴＭＯＳの高電界による破壊耐性を上げることができる。
【００１８】
そして、ゲート電極４０及び追加電極４５の側方で、この半導体層２０のｎ型ピラー層２２の相互間、かつ半導体層２０の表面には、ｐ型ベース拡散層５０及びｐ＋型ベース拡散層５２が設けられる。このｐ型ベース拡散層５０の一部分は、ゲート電極４０及び追加電極４５下部の一部分にまで形成される。
【００１９】
そして、このｐ型ベース拡散層５０及びｐ+型ベース拡散層５２の表面には、高濃度のｎ＋型ソース拡散層５４が選択的に形成される。このｎ＋型ソース拡散層５４は、ゲート電極４０の側方に形成される。
【００２０】
そして、図２、図３に示すように、埋め込み層３５上にあるゲート電極４０間を格子状に接続している追加電極部４５下部には、p型ベース拡散層５０と接続するようにｐ型ベース拡散層５６が形成されている。
【００２１】
このｐ型ベース拡散層５６の半導体層２０への不純物拡散層の深さは、図３に示すように、隣接するｐ型ベース拡散層５０の不純物拡散層の深さとおおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物拡散層の深さが異なる場合には、ｐ型ベース拡散層５６の不純物拡散層の深さは、ｐ型ベース拡散層５０の電界集中による電界破壊が緩和される程度に、ｐ型ベース拡散層５０の不純物拡散層の深さよりも深いことが望ましい。
【００２２】
また、ｐ型ベース拡散層５０、５６の不純物濃度も、おおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物濃度は、電界集中による電界破壊が緩和される程度に、不連続であってもかまわない。
【００２３】
以上のように構成される本実施例のＤＴＭＯＳは、ゲート電極が追加電極部により格子形状に構成されているため、ゲート電極の内部抵抗を小さくすることができ、高速なスイッチング特性を期待することできる。また、この追加電極部下部にｐ型ベース拡散層を設けることにより、従来、追加電極部との間で分離していたｐ型ベース拡散層をつなげることができ、ゲート電極及び追加電極側方に形成されたｐ型ベース拡散層のコーナー部やこのｐ型ベース拡散層とｎ型ピラー層との接合部での電界集中を緩和することができ、破壊耐性を向上させることができる。
【００２４】
ここで、本実施例のＤＴＭＯＳの構造として、ｎチャネル型のＤＴＭＯＳについて述べるが、不純物を適宜変更することにより、本実施例のＤＴＭＯＳをＰチャネル型のＤＴＭＯＳにも適用することができる。
【実施例２】
【００２５】
図４は、本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を模式的に示した断面斜視図である。図５は、本発明の実施例２に係るパワーＭＯＳＦＥＴの構造を示す図４のＣ−Ｃ′面の断面図であり、図６は、本発明の実施例２に係るパワーＭＯＳＦＥＴの構造を示す図４のＤ−Ｄ′面の断面図である。尚、実施例２と同一の構成については、同一符号を附している。
【００２６】
図４に示すように、この本実施例のパワーＭＯＳＦＥＴは、実施例１のＤＴＭＯＳと同様、共通のドレイン層となる高不純物濃度のｎ＋＋型シリコン基板１０上に、エピタキシャル成長により形成された低濃度のｎ−型の半導体層２０であるn型ピラー層２２が設けられる。そして、ｐ型ピラー層２４がｎ型ピラー層２２と縞状になるように形成されている。
【００２７】
つまり、ｎ型ピラー層２２及びｐ型ピラー層２４は、図中の手前から奥行き方向に形成されおり、ｎ型ピラー層２２及びｐ型ピラー層２４が交互に形成されている。この並んで配置されたｎ型ピラー層２２及びｐ型ピラー層２４がスーパージャンクション構造をとり、高速なスイッチング特性を得ることができる。
【００２８】
そして、このｎ型ピラー層２２上には、ゲート絶縁膜（図示しない）を介してゲート電極４０が形成される。このゲート電極４０は、隣接するゲート電極４０と追加電極部４５で接続され、格子形状を有する。
【００２９】
このように、隣接するゲート電極４０を追加電極部４５で接続し、格子形状にすることにより、ゲート電極４０全体の内部抵抗を減らすことができ、パワーＭＯＳＦＥＴの高電界による破壊耐性を上げることができる。
【００３０】
そして、ゲート電極４０及び追加電極４５の側方で、この半導体層２０のｎ型ピラー層２２の相互間、かつ半導体層２０の表面には、ｐ型ベース拡散層５０及びｐ＋型ベース拡散層５２が設けられる。このｐ型ベース拡散層５０の一部分は、ゲート電極４０及び追加電極４５下部の一部分にまで形成される。
【００３１】
そして、このｐ型ベース拡散層５０及びｐ+型ベース拡散層５２の表面には、高濃度のｎ＋型ソース拡散層５４が選択的に形成される。このｎ＋型ソース拡散層５４は、ゲート電極４０の側方に形成される。
【００３２】
そして、図４、図５に示すように、埋め込み層３５上にあるゲート電極４０間を格子状に接続している追加電極部４５下部には、p型ベース拡散層５０と接続するようにｐ型ベース拡散層５６が形成されている。
【００３３】
このｐ型ベース拡散層５６の半導体層２０への不純物拡散層の深さは、図３に示すように、隣接するｐ型ベース拡散層５０の不純物拡散層の深さとおおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物拡散層の深さが異なる場合には、ｐ型ベース拡散層５６の不純物拡散層の深さは、ｐ型ベース拡散層５０の電界集中による電界破壊が緩和される程度に、ｐ型ベース拡散層５０の不純物拡散層の深さよりも深いことが望ましい。
【００３４】
また、ｐ型ベース拡散層５０、５６の不純物濃度も、おおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物濃度は、電界集中による電界破壊が緩和される程度に、不連続であってもかまわない。
【００３５】
以上のように構成される本実施例のパワーＭＯＳＦＥＴは、実施例１のＤＴＭＯＳと同様、ゲート電極が追加電極部により格子形状に構成されているため、ゲート電極の内部抵抗を小さくすることができ、高速なスイッチング特性を期待することできる。また、この追加電極部下部にｐ型ベース拡散層を設けることにより、従来、追加電極部との間で分離していたｐ型ベース拡散層をつなげることができ、ゲート電極及び追加電極側方に形成されたｐ型ベース拡散層のコーナー部やこのｐ型ベース拡散層とｎ型ピラー層との接合部での電界集中を緩和することができ、破壊耐性を向上させることができる。
【００３６】
ここで、本実施例のパワーＭＯＳＦＥＴの構造として、ｎチャネル型のパワーＭＯＳＦＥＴについて述べるが、不純物を適宜変更することにより、本実施例のパワーＭＯＳＦＥＴをＰチャネル型のパワーＭＯＳＦＥＴにも適用することができる。
【００３７】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を模式的に示した断面斜視図。
【図２】本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を示す図1のＡ−Ａ′面の断面図。
【図３】本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を示す図1のＢ−Ｂ′面の断面図。
【図４】本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を模式的に示した断面斜視図。
【図５】本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を示す図４のＣ−Ｃ′面の断面図。
【図６】本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を示す図４のＤ−Ｄ′面の断面図。
【符号の説明】
【００３９】
１０ ｎ＋＋型シリコン基板
２０ 半導体層
２２ ｎ型ピラー層
２４ ｐ型ピラー層
３０ トレンチ
３５ 埋め込み層
４０ ゲート電極
４５ 追加電極
５０、５６ ｐ型ベース拡散層
５２ ｐ＋型ベース拡散層
５４ ｎ＋型ソース拡散層
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成される第1導電型の第1の半導体層と、
前記半導体基板上に形成され、前記第１の半導体層に隣接し、前記第１の半導体層と交互に縞状に配列した第２導電型の第２の半導体層と、
前記第1の半導体層上に形成されるゲート電極と、
前記ゲート電極同士を接続し、前記ゲート電極と格子状を成す追加電極と、
前記第２の半導体層上に設けられ、前記ゲート電極及び前記追加電極側方に形成される第２導電型の第１のベース層と、
前記第1の半導体層及び前記第2の半導体層に形成され、前記ゲート電極側方の前記第1のベース層に形成される第１導電型のソース層と、
前記追加電極の下部に形成され、前記第1のベース層と接続する第２導電型の第２のベース層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極下部の前記第1の半導体層に形成され、前記第1の半導体層の表面から前記半導体基板に達するように形成されるトレンチと、
前記トレンチ内部に形成される埋め込み層と、
を備えることを特徴とする請求項1記載の半導体装置。
【請求項３】
前記第１のベース層及び前記第２のベース層の不純物濃度は、略均一であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１のベース層の不純物拡散深さは、前記第２のベース層の不純物拡散深さと略等しいことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項５】
前記第１のベース層の不純物拡散深さは、前記第２のベース層の不純物拡散深さよりも浅いことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成される第1導電型の第1の半導体層と、
前記半導体基板上に形成され、前記第１の半導体層に隣接し、前記第１の半導体層と交互に縞状に配列した第２導電型の第２の半導体層と、
前記第1の半導体層上に形成されるゲート電極と、
前記ゲート電極同士を接続し、前記ゲート電極と格子状を成す追加電極と、
前記第２の半導体層上に設けられ、前記ゲート電極及び前記追加電極側方に形成される第２導電型の第１のベース層と、
前記第1の半導体層及び前記第2の半導体層に形成され、前記ゲート電極側方の前記第1のベース層に形成される第１導電型のソース層と、
前記追加電極の下部に形成され、前記第1のベース層と接続する第２導電型の第２のベース層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極下部の前記第1の半導体層に形成され、前記第1の半導体層の表面から前記半導体基板に達するように形成されるトレンチと、
前記トレンチ内部に形成される埋め込み層と、
を備えることを特徴とする請求項1記載の半導体装置。
【請求項３】
前記第１のベース層及び前記第２のベース層の不純物濃度は、略均一であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１のベース層の不純物拡散深さは、前記第２のベース層の不純物拡散深さと略等しいことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項５】
前記第１のベース層の不純物拡散深さは、前記第２のベース層の不純物拡散深さよりも浅いことを特徴とする請求項１又は請求項２記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−２６６２６７（Ｐ２００７−２６６２６７Ａ）
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願番号】特願２００６−８８７０７（Ｐ２００６−８８７０７）
【出願日】平成１８年３月２８日（２００６．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願日】平成１８年３月２８日（２００６．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]