不揮発性半導体メモリ装置
【課題】
駆動電圧を低下させても、書き込み/消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み/消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供すること。
【解決手段】
本発明は、n型半導体領域11に設けられたp型ソース・ドレイン領域12と、前記p型ソース・ドレイン領域間12に設けられた高誘電率材料の電荷蓄積層13と、前記電荷蓄積層13上に設けられた、n型Si、金属系導電性材料及び、SiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極14とを具備することを特徴とする不揮発性半導体メモリ装置である。
駆動電圧を低下させても、書き込み/消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み/消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供すること。
【解決手段】
本発明は、n型半導体領域11に設けられたp型ソース・ドレイン領域12と、前記p型ソース・ドレイン領域間12に設けられた高誘電率材料の電荷蓄積層13と、前記電荷蓄積層13上に設けられた、n型Si、金属系導電性材料及び、SiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極14とを具備することを特徴とする不揮発性半導体メモリ装置である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体メモリ装置に係わる。
【背景技術】
【0002】
不揮発性半導体メモリ装置のメモリセルは半導体基板上にゲート絶縁膜、制御ゲート電極が積層された構造をしている。このメモリセルの書き込み/消去は、制御ゲート電極と基板間に電圧を印加することでトンネル電流を流し、ゲート絶縁膜内の電荷の有無で閾値電圧を制御することによって、データを記憶させる。
【0003】
なかでもMONOS型メモリはゲート絶縁膜として電荷を選択的に通過させるトンネル絶縁膜(シリコン酸化膜)、電荷蓄積層(シリコン窒化膜)および前記電荷蓄積層と制御ゲート電極間の電流を阻止するブロッキング絶縁膜(シリコン酸化膜)が順次積層された構造(以下ONO膜と略す)を有し、窒化膜中に局在するトラップサイトへの電子トラップによって閾値を変化させる。
【0004】
従来のMONOS型メモリ素子では、電荷蓄積層であるシリコン窒化膜中への電子トラップによって閾値を変動させ、その後の電荷保持状態でのリーク電流および膜中の電子のデトラップによる閾値変動は、シリコン窒化膜を挟むシリコン酸化膜厚制御よって抑制してきた。
【0005】
従来のMONOS型不揮発性メモリセルの構造を、図21を用いて説明する。図21は従来の不揮発性半導体メモリセルの概略断面図である。図20に示すように、所望の不純物をドーピングしたシリコン基板101の表面に、厚さ約1nmから5nm程度のシリコン酸化膜のトンネル酸化膜102、電荷蓄積層103である厚いシリコン窒化膜、3nmから5nm程度の膜厚のシリコン酸化膜のブロッキング絶縁膜104が形成されている。トンネル絶縁膜102、電荷蓄積層103、およびブロッキング絶縁膜104をあわせてゲート絶縁層106と称する。
【0006】
このゲート絶縁層上にポリシリコンのゲート電極105が積層されている。半導体基板101にはn型の導電性不純物を高濃度に含有するソース・ドレイン拡散層109と、n型不純物を低濃度に含有するLDD拡散層107が形成されている。ゲート電極105の側部に絶縁性のサイドウォール108が設けられている。また、必要に応じて配線層等が形成されている。
【0007】
このようなMONOS型メモリにおいて、従来からゲート絶縁膜として用いられてきたONO膜の一部あるいは全てを、高誘電率材料で置き換えることで、電気的膜厚を薄くでき更なる素子の微細化が期待できることから、高誘電率材料を導入した低電圧駆動MONOS型メモリ素子実現に向けた試みが検討されている(特許文献1参照)。
【0008】
特にハフニウム酸化膜、アルミニウム酸化膜等の高誘電率酸化膜、またはそれらの混合物は熱的安定性が高く、半導体素子の製造工程との整合性が良いことから、次世代ゲート絶縁膜材料の候補として期待されている。
【0009】
しかし、ゲート絶縁膜に高誘電率材料膜を適用した場合、実際の評価では、高誘電率材料中の欠陥に起因した電荷デトラップがシリコン酸化膜およびシリコン窒化膜に比べて非常に多いことから、書き込み/消去動作後の閾値電圧の変動シフトが大きく、デバイス仕様から要求される書き込み、消去あるいは電荷保持における閾値電圧変動の基準を満たせず、メモリセルの書き込み/消去、読み出し、および記憶保持において十分な性能を発揮できない。
【特許文献1】特開2005−268756号
【発明の開示】
【発明が解決しようとする課題】
【0010】
このようにゲート絶縁膜に高誘電率材料を導入した場合、書き込み、消去あるいは電荷保持における閾値電圧変動が大きいという問題があった。
【0011】
本発明はこのような事情を考慮してなされたもので、その目的とするところは、書き込み/消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み/消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0012】
本発明は、n型半導体領域を有する半導体層と、前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、n型Si、金属系導電性材料及び、SiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0013】
また、本発明は、n型半導体領域を有する半導体層と、前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0014】
また、本発明は、n型半導体領域を有する半導体層と、前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0015】
また、本発明は、n型半導体領域を有する半導体層と、前記n型領域に互いに離間して設けられたp型ソース・ドレイン領域と、前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0016】
また、本発明は、p型領域を有する半導体層と、前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0017】
また、本発明は、p型領域を有する半導体層と、前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0018】
また、本発明は、p型領域を有する半導体層と、前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【発明の効果】
【0019】
本発明によれば、高誘電率材料をゲート絶縁膜に用いた場合における書き込み/消去動作後の電荷保持状態での電荷デトラップを低減することが可能となる。したがって書き込み/消去動作後の電荷保持状態でのセル閾値の変動を抑制させることができるため、従来よりも良好なメモリセル性能を有する不揮発性半導体メモリ装置を実現できる。
【発明を実施するための最良の形態】
【0020】
不揮発性半導体メモリ装置ではメモリセルにおいてゲート絶縁膜への電荷注入によって閾値を変動させ、データの記憶を行う。そのためメモリセルの閾値電圧には制約があり、書き込み/消去後に変動した閾値を電荷保持状態においてはその後の変動を極力小さくさせねばならない。
【0021】
従来のMONOS型メモリセルでは、電荷蓄積層であるシリコン窒化膜中への電子トラップによって閾値を変動させた後、電荷保持状態での電荷の膜中デトラップによる閾値変動の抑制は、シリコン窒化膜を挟むシリコン酸化膜厚を制御することによって行ってきた。
【0022】
しかし、ゲート絶縁膜に高誘電率材料膜を適用した場合、実際の評価では、高誘電体絶縁膜中の欠陥に起因した電荷デトラップがシリコン酸化膜およびシリコン窒化膜に比べて非常に多いことから、書き込み/消去動作後の閾値電圧シフトが大きい。
【0023】
本発明者らは、鋭意研究の結果、高誘電率材料を用いたゲート絶縁膜を用いたメモリセルの場合、ゲート絶縁膜を挟む基板側の導電型、ソース・ドレイン領域の導電型、及び制御ゲート電極の導電型の組み合わせを適切に選択することにより、高誘電率材料を用いた電荷蓄積層における電荷デトラップによる書き込み/消去動作後の閾値電圧シフトを抑制できることを見出した。
【0024】
具体的には以下の(1)、(2)の組み合わせである。
【0025】
(1)(n型半導体領域/p型ソース・ドレイン領域/高誘電率材料の電荷蓄積層/n型Si、金属系導電性材料及び、SiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極)
(2)(p型半導体領域/n型のソース・ドレイン領域/高誘電率材料の電荷蓄積層/SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極)の組み合わせ
上記(1)に示す如く、n型半導体領域/p型ソース・ドレイン領域の場合、n型制御ゲート電極や金属系導電性材料を用いることによってn型半導体領域の反転層から電荷蓄積層への正孔注入が生じ、制御ゲート電極側から電荷蓄積層への電子注入が生じ、つまり正孔と電子の同時注入によって、ゲート絶縁膜において正と負の電荷が補償され、電荷のトラップ/デトラップに寄与する正味の電荷量が減少し、電荷のデトラップ起因となるVfbシフトの抑制が可能となると考えられる。また、SiとGeの少なくとも一方を含むp型半導体材料の制御ゲート電極を用いる場合においても、同様に制御ゲート電極側からゲート絶縁層への電子の注入がなされるため効果がある。
【0026】
また、(2)に示す如く、p型半導体領域/n型のソース・ドレイン領域の場合、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極を用いることによって、電荷蓄積層への正孔注入が生じ、正と負の電荷が補償され、電荷のトラップ/デトラップに寄与する正味の電荷量が減少する、つまり正孔と電子の同時注入によって、電荷のデトラップ起因となるVfbシフトの抑制が可能である。とくに(2)の組み合わせにおいては、低電界下での書き込みにおいてこれらの効果が顕著に現れる。
【0027】
このように本発明によれば、電荷蓄積層への電子/正孔の注入量が適正に制御する作用によって高誘電率材料をゲート絶縁膜として用いた際に、電荷保持状態における電荷のデトラップが著しく抑制される。
【0028】
なお、トンネル絶縁膜は、基板と電荷蓄積層との間に存在する電荷を選択的に通過させる層であり、ブロッキング絶縁膜は電荷蓄積層と制御ゲート電極間に存在し、電荷蓄積層と制御ゲート電極間の電流の流れを阻止する層である。上記のような本発明によれば従来のMONOS型メモリにおいて、一旦注入された電荷のデトラップを防止するために設けられたトンネル絶縁膜及びブロッキング絶縁膜を設けなくとも不揮発性メモリデバイスとして機能させることができる。しかしながら、シリコン基板などの他の材料膜との高誘電率材料との界面状態を改善してリーク電流を低減すると共に、電子/正孔注入量の制御を容易にするために、これらの膜を設けても良い。これらの膜の膜厚や材質を変化させることによって前述の電荷蓄積層への電子/正孔注入量をより細かく制御することが出来ると考えられる。
【0029】
特に、トンネル絶縁膜あるいはブロッキング絶縁膜またはその両方に、電荷蓄積層よりも大きいバリアハイトを有し、かつバンドオフセットの非対称性を持つ絶縁体材料を使用することによって、容易に電子/正孔注入量をより精密に制御することが出来、望ましい。
【0030】
例えば(1)(2)のそれぞれの場合で、上記の膜を用いると、ブロッキング絶縁膜あるいはトンネル絶縁膜を介して注入される電荷量の割合を制御でき、更に膜厚を厚くするほど注入電荷量を抑えることが出来る。
【0031】
また電荷蓄積層への電子/正孔注入量をより細かく制御する方法としては、例えば以下の方法が考えられる。
【0032】
例えば、(1)の組み合わせの場合、制御ゲート電極における材料はn型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料が使用でき、前記金属系導電性材料としては、Au,Pt,Co,Be,Ni,Rh,Pd,Te,Re,Mo,Al,Hf,Ta,Mn,Zn,Zr,In,Bi,Ru,W,Ir,Er,La,Ti,Yのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などが挙げられるが、この場合、電極の仕事関数を変化させることにより電子注入量を制御することが出来る。仕事関数は大きいほど、高誘電体絶縁膜を流れるリーク電流低減にも効果があり、さらにトラップ量増加による定常閾値電圧シフト量の増加も期待できることから、実験結果で特に効果が大きかったMo(約4.7eV),Au(約5.1eV)を基準として、仕事関数は4.7eV程度以上にすることが望ましい。具体的にはTaC(約4.8−5.0eV),Ru(約5.4eV),WN(4.8−4.9eV),TiN(4.6−4.7eV),TaN(約4.7eV),CoSi(4.6−4.7eV),NiSi(約4.7eV)あるいはp+型多結晶シリコン(約5.1eV)などの材料を用いるとよい。
【0033】
また書き込み電圧を制御することにより電荷蓄積層への電子/正孔注入量をより精密に制御することも出来る。n型基板を用いた場合、ストレス電界変化によってトラップ量制御が可能となる。
【実施例】
【0034】
以下、NAND型不揮発性半導体メモリ装置のメモリセル構造を例にとり、実施形態を図を用いて説明する。NAND型不揮発性半導体メモリ装置は、ビット線と、ビット線及びメモリセルを接続する選択ゲートトランジスタと、さらにその下に複数のメモリセルが直列に配置されている。図1〜図2はメモリセルの断面構造を示す図であり左側はワード線方向断面図を示している。
【0035】
(第1の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図1を用いて説明する。
図1に示すようにシリコン基板にn型不純物をドーピングしたn型半導体領域11中には、p型ソース・ドレイン領域12が形成されている。n型半導体領域11上のソース・ドレイン領域12間には、HfAlOxからなる電荷蓄積層13が形成されている。電荷蓄積層13上には制御ゲート電極14としてニッケルシリサイド層(NiSix層)が形成されている。NiSixは不純物ドープによってp型あるいはn型にもできるし、NiSi比制御による仕事関数制御も可能である。
これらの積層体の最上面及び側面は電極側壁酸化膜で覆われており、さらに、全面を覆うように層間絶縁膜が形成されている。隣り合うメモリセルは、互いにシリコン酸化膜の素子分離領域によって隔てられている。
【0036】
本実施形態のメモリセル構造は、前述の(1)の組み合わせに相当する。(つまり、n型半導体領域/p型のソース・ドレイン領域/高誘電率材料の電荷蓄積層/金属系導電性材料の制御ゲート電極)
電荷蓄積層13の膜厚は、1nm以上30nm以下であることが望ましい。
【0037】
本実施形態ではゲート絶縁層側の制御ゲート電極14をNiSixで形成したが、(1)の組み合わせのメモリセルにおいては、電荷蓄積層を含む少なくともゲート絶縁膜側の制御ゲート電極材料としては、n+型多結晶シリコン、あるいはAu,Pt,Co,Be,Ni,Rh,Pd,Te,Re,Mo,Al,Hf,Ta,Mn,Zn,Zr,In,Bi,Ru,W,Ir,Er,La,Ti,Yのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などの金属系導電材料を広く用いることができる。またp型電極を用いてもよい。その場合、反転層から電子が注入される。その一つの手段がSi若しくはSiGeを用いることである。
【0038】
また本実施形態では高誘電率の電荷蓄積層13、23としてHfAlOxを用いたが、(1)の組み合わせにおいて、電荷蓄積層の材料として比誘電率が例えば15以上30以下の材料が適当である。高誘電率材料の比誘電率は低すぎるとリーク電流低減の効果が得られず、また、比誘電率が高すぎるとメモリセル間干渉を引き起こす。
【0039】
例えばAl,Hf,La,Y,Ce,Ti,Zr,Taから選ばれる少なくとも1つ以上の元素を含む酸化物、窒化物あるいは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことが出来る。特にHfあるいはLa元素を母材とする材料は比誘電率が適度に高く、バリアハイトも大きい。また熱的安定性が高く、界面との反応性が低いため望ましい。具体的には、HfAlO、HfAlON、LaAlO、LaAlONなどが最適な材料である。
【0040】
(第1の実施形態のセルの製造方法)
図1に示す、n型の不純物をドーピングしたシリコン基板11の表面に、電荷蓄積層13となるHfAlOxの形成を、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料とするALD法を用いて250℃の工程で行い、引き続いて1000℃,N2,760Torrの雰囲気でアニールを行った。これにより、シリコン基板11上に、HfAlOxの電荷蓄積層13が形成された。
【0041】
続いて制御ゲート電極14であるニッケルシリサイド層は、まずCVD法で形成した多結晶シリコン層上にNiをスパッタ法を用いて形成し、その後の熱工程で、多結晶シリコン層をNiSixに変換した。
【0042】
次にフォトリソグラフィー工程によって形成したレジストパターンをマスク材を用いて、マスク材、ニッケルシリサイド層14、電荷蓄積層13を順次エッチング加工した。
【0043】
次に、半導体領域11に対し、制御ゲート電極14をマスクとしたイオン注入を行い、p型不純物を低濃度に含有するLDD拡散層を形成した。
【0044】
次にCVD法により酸化シリコンを堆積し、エッチバックして制御ゲート電極6の側部に電極側壁酸化膜を形成した。このエッチバックによって、半導体基板上に酸化シリコン膜が除去され、半導体基板が露出される。その後、これらのゲート電極およびサイドウォールをマスクにしたイオン注入を行い、p型の導電性不純物を高濃度に含有するソース・ドレイン領域12を形成した。これによりメモリセルが形成した。その後は、周知の方法で層間絶縁膜、配線層等を形成して不揮発性メモリセルが完成した。
【0045】
なお電荷蓄積層、制御ゲート電極膜等の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。またALD、CVD法以外の例えばスパッタ法、蒸着法、レーザーアブレーション法、MBE法、またこれらの手法を組み合わせた成膜方法も可能である。
【0046】
(第2の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図2を用いて説明する。図2は図1と同様メモリセルの断面構造を示す図である。
【0047】
図2に示すようにシリコン基板にp型不純物をドーピングしたp型半導体領域21中には、n+型ソース・ドレイン領域22が形成されている。p型半導体領域21上のn+型ソース・ドレイン領域22間には、HfAlOxの電荷蓄積層23が形成されている。電荷蓄積層23上には制御ゲート電極24として、電荷蓄積層23側からp+型多結晶SiGe層25及びタングステンシリサイド層26が形成されている。p+型SiGeはGe濃度によって仕事関数が4.6eVから5.2eVまで変化することが知られている。
【0048】
その他の構造については第1の実施形態のメモリセルの構造と同様である。
【0049】
本実施形態の構造は、前述の(2)の組み合わせに相当する。(つまり、p型半導体領域/n型のソース・ドレイン領域/高誘電率材料の電荷蓄積層/p型半導体層の制御ゲート電極)
電荷蓄積層3の膜厚は、1nm以上30nm以下であることが望ましい。
【0050】
本実施形態ではゲート絶縁層側の制御ゲート電極24をp型SiGe層で形成したが、(2)の組み合わせのメモリセルにおいては、電荷蓄積層を含む少なくともゲート絶縁膜側の制御ゲート電極材料としては、それ以外にp型Si例えばp+型多結晶シリコンを用いることも出来る。しかし、p型SiGeは活性化率が高く、p型シリコンに比べて空乏化も抑制できることからより望ましい。また、SiGeはGe濃度によりバンドギャップが変化する。特にGe濃度は価電子帯のエネルギー準位に影響し、Ge濃度が大きいほど正孔からみた障壁高さは増加する。したがってSiGeの組成比を変化させることによって正孔注入量を制御することが出来る。
【0051】
また、これらのp型SiGe層またはp型シリコン層上にはこれらの材料よりも低効率の小さい層を積層して用いることが望ましい。本実施形態ではタングステンシリサイドを用いたが、それ以外にニッケルシリサイドやコバルトシリサイドといった低抵抗のフルシリサイドまたは金属系導電材料を広く用いることができる。
【0052】
また本実施形態では高誘電率の電荷蓄積層23としてHfAlOxを用いたが、(2)の組み合わせのメモリセルにおいても(1)の組み合わせのメモリセルと同様の高誘電率材料を使用することが出来る。
【0053】
(第2の実施形態のセルの製造方法)
図2に示す、n型の不純物をドーピングしたシリコン基板21の表面に、電荷蓄積層23となるHfAlOxの形成を、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料とするALD法を用いて250℃の工程で行い、引き続いて1000℃,N2,760Torrの雰囲気でアニールを行った。これにより、半導体基板21上に、HfAlOxの電荷蓄積層23が形成された。
【0054】
続いて制御ゲート電極24を形成した。SiGe層25は、Si2H6,とGeH4を原料ガスとするCVD法で形成した。さらにタングステンシリサイド層(WSi層)26はCVD法で多結晶シリコン層を形成し、多結晶シリコン上にWをW(CO)6を原料ガスとするCVD法を用いて形成し、その後の熱工程で多結晶シリコン層をWSixに変換した。
【0055】
次に第1の実施形態と同様にフォトリソグラフィー工程によって形成したレジストパターンをマスク材を用いて、マスク材、ゲート電極ニッケルシリサイド層14、電荷蓄積層13を順次エッチング加工した。
【0056】
次に、シリコン基板21に対し、制御ゲート電極22をマスクとしたイオン注入を行い、n型不純物を低濃度に含有するLDD拡散層を形成した。
【0057】
次にCVD法により酸化シリコンを堆積し、エッチバックして制御ゲート電極24の側部に電極側壁酸化膜を形成した。このエッチバックによって、半導体基板上に酸化シリコン膜が除去され、半導体基板が露出される。その後、これらのゲート電極およびサイドウォールをマスクにしたイオン注入を行い、n型の導電性不純物を高濃度に含有するソース・ドレイン領域22を形成した。これによりメモリセルが形成した。その後は、周知の方法で層間絶縁膜、配線層等を形成して不揮発性メモリセルが完成した。
【0058】
なお電荷蓄積層、制御ゲート電極膜等の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。またALD、CVD法以外の例えばスパッタ法、蒸着法、レーザーアブレーション法、MBE法、またこれらの手法を組み合わせた成膜方法も可能である。
【0059】
<評価実験結果>
以下にこれらの第1の実施形態及び第2の実施形態に例示した前記(1)、(2)の組み合わせのメモリセルによる作用を示すために、ハフニウムアルミネート(HfAlOx)を用いたMISキャパシタによる要素実験結果を示す。
【0060】
<1>まず、n型基板/HfAlOx層/n+型多結晶シリコン層の3層キャパシタ構造(以下、「比較キャパシタ」と称する。)でのVfbシフト量の時間依存性変化を調べた。
【0061】
この比較キャパシタの構造は、(p型基板/n型ソース・ドレイン領域/HfAlOx層の電荷蓄積層/n型半導体層の制御ゲート電極)の組み合わせであるメモリセル(前述の(1)でも(2)でもない組み合わせ、以下「比較構造のメモリセル」と称する。)の代替構造である。
【0062】
この比較キャパシタは、n+型Si基板上に膜厚約20nmのHfAlOx膜をALD法で堆積し、n+型多結晶シリコン電極を積層して作製した。
【0063】
この比較キャパシタを用いて、ストレス印加後のVfbシフトの時間依存性変化を調べた。
【0064】
Vfbシフトの時間依存性変化の評価方法は、まずイニシャルCV測定を行った後、プラス極性の書き込み相当ストレスとして15MV/cm2の電界を1秒間、ゲート側から印加した。そしてストレス印加直後のCV測定結果から得られたVfbを基準として、ストレス除去後のVfbシフト量(△Vfb)の時間変化を調べた。
【0065】
ここで、ストレス除去後の電界として、記録を保持可能程度の低電界(3.5MV/cm)をかけた場合および電界印加なしの場合の2条件で測定を行った。イニシャルCVカーブとストレス印加直後のCVカーブにおけるVfb差をトラップ量、ストレス印加直後のCVカーブと一定時間放置後のCVカーブにおけるVfb差をデトラップ量と定義した。
【0066】
ストレス除去後に低電界をかけた場合の結果を図3に示す。ストレス印加によって、イニシャルCVカーブは正方向に大きくシフトし、さらにストレス除去後、一定低電界下においてCVカーブは負方向にシフトした。これは、一旦ストレス印加により生じたエレクトロントラップがストレス除去によってHfAlOx膜からデトラップされたためと考えられる。なお、ストレス除去後に電界をかけない状態でも同様の挙動を示した。
【0067】
以下実験結果として示す図4〜図8データは、加速試験となる低電界印加時のものを用いた場合のデータである。
【0068】
図4は上記CVカーブ(図3)から得られたVfbシフト量の時間変化を示したものである。この結果からこのキャパシタは、閾値変動が非常に大きく、閾値電圧シフト(△Vfb)0.1V以下というデバイス許容を全く満たせていない。
【0069】
以上の結果により、比較構造のメモリセル、つまり(p型基板/n型ソース・ドレイン領域/HfAlOx層の電荷蓄積層/n型半導体層の制御ゲート電極)の組み合わせは、一旦電荷は電荷蓄積層にトラップされるものの、電荷保持状態で電荷のデトラップが生じ閾値電圧シフトが大きくなる構造であると言える。
【0070】
<2>次に、p型基板/HfAlOx層/n型Siまたは金属系導電性材料の3層キャパシタ構造(以下、「(1)キャパシタ」と称する)のVfbシフトの時間依存性変化を調べた。
【0071】
この(1)キャパシタの構造は、(n型半導体領域/p型ソース・ドレイン領域/HfAlOx層の電荷蓄積層/n型Siまたは金属系導電性材料の制御ゲート電極)を有するメモリセル(前述の(1)の組み合わせのメモリセル)の代替構造である。
【0072】
この(1)キャパシタは、p型Si基板上に膜厚20nmのHfAlOx膜をALD法で堆積し、さらに4種のゲート電極材料を積層して作製した。
【0073】
これらの(1)キャパシタに、上記の<1>で示した方法と同様の方法にてストレス印加後のVfbシフトの時間依存性変化を調べた。つまりマイナス極性のストレス電界15MV/cmを印加して上記したVfbシフトの時間依存性変化を調べ、CVカーブおよびそれからVfbシフト量の時間変化を得た。
【0074】
図5〜図8はそれぞれゲート電極材料として
図5:Au電極(仕事関数約5.1eV)
図6:Mo電極(仕事関数約4.7eV)
図7:Al電極(仕事関数約4.1eV)
図8:n+型多結晶シリコン電極(仕事関数約3.95eV))
を用いた場合のCVカーブを示している。
【0075】
実験の結果、電極に関わらずどの膜でもデトラップによるCVシフトはほとんど見られなかった。
【0076】
また、仕事関数とトラップ量の関係をプロットした結果を図9に示す。図9に示すようにトラップ量は仕事関数が小さくなるほど減少し、トラップ量の電極依存性が確認された。
【0077】
次に上記CVカーブ(図5〜図8)から得られた結果と、先に示した比較キャパシタのVfbシフト量の時間変化(図4)を合わせて図10に示す。
【0078】
この結果から、基板をp型とし、高誘電材料膜へのホール注入を可能にした(2)キャパシタであると、比較キャパシタと比べて最大2桁程度もデトラップ特性が改善されることが分かった。トラップ量と電極の仕事関数に相関が見られ、仕事関数が大きくなるほどデトラップ特性が改善されることから、p型基板を用いることによるホール注入とn+型電極または金属系導電性材料による電子注入が同時に行われることによって正と負の電荷が補償され、トラップ/デトラップに寄与する正味の電荷量が減少したため、よりデトラップ特性が改善されていると考えられる。
【0079】
つまり前述の(1)の組み合わせのメモリセルにおいては、半導体領域からの正孔の注入が可能なn型半導体領域/p型ソース・ドレイン領域の適用及びn型Siまたは金属系導電性材料の制御ゲート電極を適用することによる制御ゲート電極からの電子の注入が同時に可能な構造とすることによって、トラップ/デトラップ起因となるVfbシフトの抑制が可能である。また仕事関数制御によってトラップ量制御が可能であることから、制御ゲート電極に仕事関数の大きな材料を用いることによって書き込み時の定常閾値変動を大きくすることが出来る。
【0080】
<3>次に、n型Si基板/HfAlOx層/p+型多結晶シリコン電極の3層キャパシタ構造(以下、「(2)キャパシタ」と称する)のVfbシフトの時間依存性変化を調べた。
【0081】
この(2)キャパシタの構造は、p型半導体領域/n型のソース・ドレイン領域/高誘電率材料の電荷蓄積層/SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極)を有するメモリセル(前述の(2)の組み合わせ)の代替構造である。
【0082】
この(2)キャパシタは、n型Si基板上に、膜厚20nmのHfAlOx膜をALD法で堆積し、さらにp+型多結晶シリコン電極(仕事関数約5.05eV)を積層して作成した。
【0083】
この(2)キャパシタに上記の<1>で示した方法と同様の方法にてストレス印加後の
Vfbシフトの時間依存性変化を調べた。その際プラス極性のゲート電圧15MV/cmを印加して上記したVfbシフトの時間依存性変化を調べ、CVカーブおよびそれからVfbシフト量の時間変化を得た。
【0084】
図11は、p+型多結晶シリコン電極を用いた場合のCVカーブを示しており、図12は上記CVカーブ(図11)から得たVfbシフトの時間変化(白抜き四角)と、比較キャパシタのVfbシフト量の時間変化(黒塗り四角)(図4)を合わせて示している。この結果では、ストレス電界15MV/cmの条件下ではp+型多結晶シリコン電極によるホール注入の効果はほとんど見られない。そこで、同一試料におけるトラップ/デトラップのストレス電界の大小によるホールおよび電子注入量依存性を調べた。
【0085】
図13はn+型多結晶シリコン電極(黒塗り四角)およびp+型多結晶シリコン電極(白抜き四角)を用いた場合のトラップ量のストレス電界依存性を示している。この結果から、n+型多結晶シリコン電極と比べるとp+型多結晶シリコン電極では低電界になるほどトラップ量が減少していることが分かる。これは、p+型多結晶シリコン電極から注入されたホールトラップによって、見かけ上膜全体のトラップ量が減少しているためであり、その効果は低電界ほど大きいことが分かる。
【0086】
次に図14にn+型多結晶シリコン電極(黒塗り四角)およびp+型多結晶シリコン電極(白抜き四角)を用いた場合のデトラップ量のストレス電界依存性を示す。トラップ量のストレス電界依存性と同様に低電界ほど、p+型多結晶シリコン電極のデトラップ量は減少した。特に10MV/cm以下ではその効果が顕著に現れ、n+型多結晶シリコン電極に比べて1桁以上もデトラップ特性が改善されることが分かる。したがって、n型Si基板を用い、p+型多結晶シリコン電極を用いた(2)キャパシタの場合、低電圧下において電荷のデトラップが大きく抑制されることが明らかになった。
【0087】
以上の結果により、前述の(2)の組み合わせのメモリセル、つまり(p型半導体領域/n型ソース・ドレイン領域/HfAlOx層の電荷蓄積層/p型半導体層の制御ゲート電極)の組み合わせにより書き込み電圧を低電圧化した場合に、デトラップ特性向上が可能である。電荷のデトラップ起因となるVfbシフトの抑制が可能であることが明らかになった。
【0088】
以上の実験結果から、前述の(1)、(2)の組み合わせによってn+電極/p型基板反転層による電子注入のみの場合と比べてデトラップによるVfbシフトが大きく低減されることが分かった。
【0089】
なお、第1の実施形態及び第2の実施形態においては、ゲート絶縁膜として、高誘電率材料の電荷蓄積層のみを用いたが、信頼性向上、閾値変動抑制効果を向上する等の観点から半導体領域及び電荷蓄積層間にトンネル絶縁膜を用いたり、あるいは電荷蓄積層と制御ゲート電極間にブロッキング絶縁膜、あるいはその両方を形成してもよい。以下にその具体的な実施形態を示す。
【0090】
(第3の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図15を用いて説明する。本実施形態のメモリセルは、n型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を形成し、制御ゲート電極の組成をコバルトシリサイド層とした以外は第1の実施形態と同様であり(1)の組み合わせのメモリセルである。
【0091】
図15に示すように、シリコン基板にn型不純物をドーピングしたn型半導体領域11中には、p+型ソース・ドレイン領域12が形成され、その上に、シリコン酸化膜のトンネル絶縁膜15が形成され、その上にHfAlOxからなる電荷蓄積層13が形成されている。その上に制御ゲート電極14として、電荷蓄積層13の上部にコバルトシリサイドが形成されている。
【0092】
トンネル絶縁膜15であるシリコン酸化膜の膜厚は1nmから10nm程度である。コバルトシリサイドの仕事関数は約4.6eVから4.7eV程度であることが知られている。また、CoSixは不純物ドープによってp型あるいはn型にも出来るし、Co/Si比制御による仕事関数制御も可能である。
【0093】
本実施形態ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい絶縁膜材料を広く用いることが出来る。
【0094】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0095】
まず、n型不純物をドーピングしたシリコン基板11の表面に厚さ約1nm〜5nm程度のトンネル酸化膜15を熱酸化法で形成し、その上に第1の実施形態と同様に、電荷蓄積層13のHfAlOx層の形成を行った。次に制御ゲート電極14のCoSix層はCVD法でHfAlOx層上に形成した多結晶シリコン上にCoをスパッタ法を用いて形成し、その後の熱工程で多結晶シリコン層をCoSixに変換することにより形成し、その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0096】
(第4の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図16を用いて説明する。本実施形態のメモリセルは、電荷蓄積層と制御ゲート電極と間にシリコン酸化膜のブロッキング絶縁膜を形成し、制御ゲート電極の組成をタングステンシリサイド層とした以外は第1の実施形態と同様であり(1)の組み合わせのメモリセルである。
【0097】
図16に示すように、シリコン基板にn型不純物をドーピングしたn型半導体領域11には、p+型ソース・ドレイン領域12が形成され、その上には、HfAlOxの電荷蓄積層13が形成されている。その上にシリコン酸化膜のブロッキング絶縁膜16が形成されている。さらに制御ゲート電極14としてブロッキング絶縁膜16の上部にTaN層17、その上にタングステンシリサイド層18が形成されている。電荷蓄積層13であるHfAlOxの膜厚は1nmから30nm程度であり、ブロッキング絶縁膜16であるシリコン酸化膜の膜厚は1nmから10nm程度である。TaNの仕事関数は約4.7eV程度であることが知られている。またタングステンシリサイドの抵抗率はTaNの抵抗率よりも小さい。
【0098】
本実施形態ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりもバリアハイトの大きな材料を広く用いることが出来る。これにより、電極からの電子注入量を制御することができるため、基板からのホール注入との兼ね合いからトラップ/デトラップの制御が可能となる。
【0099】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0100】
まず、第1の実施形態と同様にn型シリコン基板11上に電荷蓄積層13の形成を行った。次にこの上にブロッキング絶縁膜16であるシリコン酸化膜の形成を行った。なお、シリコン酸化膜形成には多結晶シリコンの酸化あるいはラジカル酸化あるいはTDMAS(Trisdimethyl amino silane)とオゾンを原料とするALD法を用いればよい。次にこのブロッキング絶縁膜16上に制御ゲート電極14の下層であるTaN層17をスパッタ法を用いて形成した。次にTaN層17上にCVD法で多結晶シリコン層を形成し、多結晶シリコン上にWをW(CO)6を原料ガスとするCVD法を用いて形成し、その後の熱工程で多結晶シリコン層をWSix18に変換することにより形成し、その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0101】
(第5の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図17を用いて説明する。本実施形態のメモリセルは、n型シリコン基板と電荷蓄積層と間にシリコン酸化膜のトンネル絶縁膜を形成し、電荷蓄積層と制御ゲート電極との間にシリコン酸化膜のブロッキング絶縁膜を形成し、制御ゲート電極の組成を変えた以外は第1の実施形態と同様であり(1)の組み合わせのメモリセルである。
【0102】
図17に示すように、シリコン基板にn型不純物をドーピングしたn型半導体領域基板11には、p+型ソース・ドレイン領域12が形成され、その上にシリコン酸化膜のトンネル絶縁膜15が形成されている。その上にHfAlOxからなる電荷蓄積層13が形成されている。その上にシリコン酸化膜のブロッキング絶縁膜16が形成されている。さらに制御ゲート電極14としてブロッキング絶縁膜16の上部にWN(タングステンナイトライド)層17、その上にWSi(タングステンシリサイド)層18が積層形成されている。その他の構造については第1の実施形態のメモリセルの構造と同様である。
【0103】
トンネル絶縁膜15の膜厚は1nmから10nm程度、また電荷蓄積層13であるHfAlOxの膜厚は1nmから30nm程度であり、ブロッキング絶縁膜16であるシリコン酸化膜の膜厚は1nmから10nm程度である。
【0104】
WNの仕事関数は約4.8eVから4.9eV程度であることが知られている。またWSiの抵抗率はWNの抵抗率よりも小さい。
【0105】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【0106】
また本実施例ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiNやAl2O3といった電荷蓄積層に用いる高誘電率材料よりもバリアハイトの大きな材料を広く用いることが出来る。
【0107】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0108】
まず、第3の実施形態と同様にn型不純物をドーピングしたシリコン基板11の表面にトンネル酸化膜15、電荷蓄積層13のHfAlOx層の形成を順次行った。また第4の実施形態と同様にHfAlOx層上にシリコン酸化膜のブロッキング絶縁膜16を積層した。次にこのブロッキング絶縁膜16上に制御ゲート電極14の下層であるWN層17をスパッタ法を用いて形成した。次にWN層17上にCVD法で多結晶シリコン層を形成し、多結晶シリコン上にWをW(CO)6を原料ガスとするCVD法を用いて形成し、その後の熱工程で多結晶シリコン層をWSixに変換することによりタングステンシリサイド層18形成し、その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0109】
(第6の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図18を用いて説明する。本実施形態のメモリセルはp型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を形成した以外は第2の実施形態と同様であり(2)の組み合わせのメモリセルである。
【0110】
図18に示すようにシリコン基板にp型不純物をドーピングしたp型半導体領域21中には、n+型ソース・ドレイン領域22が形成されている。p型半導体領域21上のn+型ソース・ドレイン領域22間には、シリコン酸化膜のトンネル絶縁膜25が形成されている。その上にHfAlOxの電荷蓄積層23が形成されている。電荷蓄積層23上には制御ゲート電極24として、電荷蓄積層23側からp+型多結晶Si層27及びタングステンシリサイド層28が形成されている。
【0111】
その他の構造については第1の実施形態のメモリセルの構造と同様である。
【0112】
トンネル絶縁膜27の膜厚は1nmから10nm程度である。
【0113】
本実施形態ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい絶縁膜材料を広く用いることが出来る。
【0114】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0115】
まず、p型不純物をドーピングしたシリコン基板21の表面に厚さ約1nm〜5nm程度のトンネル酸化膜25を熱酸化法で形成し、その上に第1の実施形態と同様に、電荷蓄積層23のHfAlOx層の形成を行った。続いて制御ゲート電極24を形成した。まずCVD法でリンドープ多結晶Si層25を620℃で堆積した。さらにタングステンシリサイド層(WSi層)27は多結晶W(CO)6を原料ガスとするCVD法を用いてWを形成し、その後の熱工程で多結晶シリコン層をWSixに変換することにより形成し、その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0116】
(第7の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図19を用いて説明する。本実施形態のメモリセルはp型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を設け、電荷蓄積層と制御ゲート電極との間にブロッキング絶縁膜を設け制御ゲート電極の材料を変えた以外は第2の実施形態と同様であり(2)の組み合わせのメモリセルである。
【0117】
図19に示すようにシリコン基板にp型不純物をドーピングしたp型半導体領域21中には、n+型ソース・ドレイン領域22が形成されている。p型半導体領域21上のn+型ソース・ドレイン領域22間には、シリコン酸化膜のトンネル絶縁膜25が形成されている。その上にHfAlOxの電荷蓄積層23が形成されている。電荷蓄積層23上にはシリコン酸化膜のブロッキング絶縁膜26が設けられ、前記ブロッキング絶縁膜26上に制御ゲート電極24として、電荷蓄積層23側からp+型多結晶Si層27及びタングステンシリサイド層28が形成されている。
【0118】
その他の構造については第2の実施形態のメモリセルの構造と同様である。
【0119】
トンネル絶縁膜15の膜厚は1nmから10nm程度、また電荷蓄積層23であるHfAlOxの膜厚は1nmから30nm程度であり、ブロッキング絶縁膜26であるシリコン酸化膜の膜厚は1nmから10nm程度である。
【0120】
p+型多結晶シリコンの仕事関数は約5eV程度であることが知られている。またタングステンシリサイドの抵抗率はp+型多結晶シリコンの抵抗率よりも小さい。
【0121】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【0122】
また本実施例ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiNやAl2O3といった電荷蓄積層に用いる高誘電率材料よりもバリアハイトの大きな材料を広く用いることが出来る。
【0123】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0124】
まず、第6の実施形態と同様に、p型不純物をドーピングしたシリコン基板21の表面にトンネル酸化膜25を熱酸化法で形成し、電荷蓄積層23のHfAlOx層の形成を行った。続いてこの上にブロッキング絶縁膜26であるシリコン酸化膜の形成を行った。なお、シリコン酸化膜形成には多結晶シリコンの酸化あるいはラジカル酸化あるいはTDMAS(Trisdimethyl amino silane)とオゾンを原料とするALD法を用いればよい。次にこのブロッキング絶縁膜26上に第6の実施形態と同様の方法で制御ゲート電極24を形成した。その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0125】
(第8の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図20を用いて説明する。本実施形態のメモリセルはp型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を設け、電荷蓄積層をシリコン窒化膜とし、制御ゲート電極との間にHfAlOxのブロッキング絶縁膜を設け、制御ゲート電極の材料を変えた以外は第2の実施形態と同様であり(2)の組み合わせのメモリセルである。
【0126】
図20に示すようにシリコン基板にp型不純物をドーピングしたp型半導体領域21中には、n+型ソース・ドレイン領域22が形成されている。p型半導体領域21上のn+型ソース・ドレイン領域22間には、シリコン酸化膜のトンネル絶縁膜25が形成されている。その上にシリコン窒化膜の電荷蓄積層23が形成されている。電荷蓄積層23上にはHfAlOxブロッキング絶縁膜26が設けられ、前記ブロッキング絶縁膜26上に制御ゲート電極24として、電荷蓄積層23側からp+型多結晶Si層27及びタングステンシリサイド層28が形成されている。
【0127】
本実施形態では、従来のMONOS型メモリのブロッキング絶縁膜に高誘電率材料を用いることによって、薄膜化で問題となる書き込み・消去時のリーク電流が抑えられるとともに、ホールと電子の同時注入によって高誘電率膜のデトラップを抑制させることができるため、高誘電率膜導入による電荷保持状態での閾値変動を抑えることができる。
【0128】
その他の構造については第2の実施形態のメモリセルの構造と同様である。なお、第1〜第7の実施形態における電荷蓄積層の高誘電率材料の導入は、本実施形態に比べて電気的膜厚の薄膜化が可能であることからスケーリングメリットは更に大きい。
【0129】
トンネル絶縁膜15の膜厚は1nmから10nm程度、また電荷蓄積層23であるシリコン窒化膜の膜厚は1nmから30nm程度であり、ブロッキング絶縁膜26であるHfAlOxの膜厚は1nmから10nm程度である。
【0130】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外に、SiONといった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【0131】
また本実施形態では電荷蓄積層としてシリコン窒化膜を用いたが、シリコン酸窒化膜でもよい。またその組成は化学量論的組成でなくても構わない。
【0132】
また本実施例ではブロッキング絶縁膜としてHfAlOxを用いたが、ブロッキング絶縁膜の材料としてAl,Hf,La,Y,Ce,Ti,Zr,Taからえらばれる少なくとも1つ以上の元素を含む酸化物、窒化物あるいは酸窒化膜を広く用いることができるしそれらの膜の積層物も使用することができる
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0133】
まず、第6の実施形態と同様に、p型不純物をドーピングしたシリコン基板21の表面にトンネル酸化膜25を熱酸化法で形成し、次にCVD法にてシリコン窒化膜の電荷蓄積層23の形成を行った。続いてこの上に熱酸化法にて電荷蓄積層表面を全面酸化することでブロッキング絶縁膜26であるシリコン酸化膜の形成を行った。次にこのブロッキング絶縁膜26上に第6の実施形態と同様の方法で制御ゲート電極24を形成した。その後は第1の実施形態と同様の工程にてメモリセルを得た。
【図面の簡単な説明】
【0134】
【図1】第1の実施形態に係る不揮発性メモリセルの概略断面図。
【図2】第2の実施形態に係る不揮発性メモリセルの概略断面図。
【図3】n+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。
【図4】n+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMOSキャパシタの、デトラップによるVfbシフトの時間変化を示す特性図。
【図5】ゲート電極の仕事関数を変えた場合の、電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。Au電極(仕事関数約5.1eV)
【図6】ゲート電極の仕事関数を変えた場合の、電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。Mo電極(仕事関数約4.7eV)
【図7】ゲート電極の仕事関数を変えた場合の、電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。Al電極(仕事関数約4.1eV)
【図8】ゲート電極の仕事関数を変えた場合の、電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。n+型多結晶シリコン(仕事関数約3.95eV))。
【図9】電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加後におけるトラップ量と仕事関数の関係を示す特性図。
【図10】n+型多結晶シリコン/HfAlOx/n型シリコン基板およびゲート電極の仕事関数を変えた場合の電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、デトラップによるVfbシフトの時間変化を示す特性図。
【図11】p+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図
【図12】n+型多結晶シリコン/HfAlOx/n型シリコン基板構造の場合と比較したVfbシフトの時間変化を示す特性図。
【図13】p+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMISキャパシタの、ストレス印加後におけるトラップ量のストレス電界依存性を示す特性図。
【図14】p+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMISキャパシタの、ストレス印加後におけるデトラップ量のストレス電界依存性を示す特性図。
【図15】第3の実施形態に係る不揮発性メモリセルの概略断面図。
【図16】第4の実施形態に係る不揮発性メモリセルの概略断面図。
【図17】第5の実施形態に係る不揮発性メモリセルの概略断面図。
【図18】第6の実施形態に係る不揮発性メモリセルの概略断面図。
【図19】第7の実施形態に係る不揮発性メモリセルの概略断面図。
【図20】第8の実施形態に係る不揮発性メモリセルの概略断面図。
【図21】従来の不揮発性半導体メモリセルの概略断面図
【符号の説明】
【0135】
11・・・n型半導体領域
21・・・p型半導体領域
12・・・p型ソース・ドレイン領域
22・・・n型ソース・ドレイン領域
13、23・・・電荷蓄積層
14、24・・・制御ゲート電極
15、25・・・トンネル絶縁膜
16、26・・・ブロッキング絶縁膜
17、27・・・制御ゲート電極下層
18、28・・・制御ゲート電極上層
【技術分野】
【0001】
本発明は、不揮発性半導体メモリ装置に係わる。
【背景技術】
【0002】
不揮発性半導体メモリ装置のメモリセルは半導体基板上にゲート絶縁膜、制御ゲート電極が積層された構造をしている。このメモリセルの書き込み/消去は、制御ゲート電極と基板間に電圧を印加することでトンネル電流を流し、ゲート絶縁膜内の電荷の有無で閾値電圧を制御することによって、データを記憶させる。
【0003】
なかでもMONOS型メモリはゲート絶縁膜として電荷を選択的に通過させるトンネル絶縁膜(シリコン酸化膜)、電荷蓄積層(シリコン窒化膜)および前記電荷蓄積層と制御ゲート電極間の電流を阻止するブロッキング絶縁膜(シリコン酸化膜)が順次積層された構造(以下ONO膜と略す)を有し、窒化膜中に局在するトラップサイトへの電子トラップによって閾値を変化させる。
【0004】
従来のMONOS型メモリ素子では、電荷蓄積層であるシリコン窒化膜中への電子トラップによって閾値を変動させ、その後の電荷保持状態でのリーク電流および膜中の電子のデトラップによる閾値変動は、シリコン窒化膜を挟むシリコン酸化膜厚制御よって抑制してきた。
【0005】
従来のMONOS型不揮発性メモリセルの構造を、図21を用いて説明する。図21は従来の不揮発性半導体メモリセルの概略断面図である。図20に示すように、所望の不純物をドーピングしたシリコン基板101の表面に、厚さ約1nmから5nm程度のシリコン酸化膜のトンネル酸化膜102、電荷蓄積層103である厚いシリコン窒化膜、3nmから5nm程度の膜厚のシリコン酸化膜のブロッキング絶縁膜104が形成されている。トンネル絶縁膜102、電荷蓄積層103、およびブロッキング絶縁膜104をあわせてゲート絶縁層106と称する。
【0006】
このゲート絶縁層上にポリシリコンのゲート電極105が積層されている。半導体基板101にはn型の導電性不純物を高濃度に含有するソース・ドレイン拡散層109と、n型不純物を低濃度に含有するLDD拡散層107が形成されている。ゲート電極105の側部に絶縁性のサイドウォール108が設けられている。また、必要に応じて配線層等が形成されている。
【0007】
このようなMONOS型メモリにおいて、従来からゲート絶縁膜として用いられてきたONO膜の一部あるいは全てを、高誘電率材料で置き換えることで、電気的膜厚を薄くでき更なる素子の微細化が期待できることから、高誘電率材料を導入した低電圧駆動MONOS型メモリ素子実現に向けた試みが検討されている(特許文献1参照)。
【0008】
特にハフニウム酸化膜、アルミニウム酸化膜等の高誘電率酸化膜、またはそれらの混合物は熱的安定性が高く、半導体素子の製造工程との整合性が良いことから、次世代ゲート絶縁膜材料の候補として期待されている。
【0009】
しかし、ゲート絶縁膜に高誘電率材料膜を適用した場合、実際の評価では、高誘電率材料中の欠陥に起因した電荷デトラップがシリコン酸化膜およびシリコン窒化膜に比べて非常に多いことから、書き込み/消去動作後の閾値電圧の変動シフトが大きく、デバイス仕様から要求される書き込み、消去あるいは電荷保持における閾値電圧変動の基準を満たせず、メモリセルの書き込み/消去、読み出し、および記憶保持において十分な性能を発揮できない。
【特許文献1】特開2005−268756号
【発明の開示】
【発明が解決しようとする課題】
【0010】
このようにゲート絶縁膜に高誘電率材料を導入した場合、書き込み、消去あるいは電荷保持における閾値電圧変動が大きいという問題があった。
【0011】
本発明はこのような事情を考慮してなされたもので、その目的とするところは、書き込み/消去動作後の電荷保持状態での電荷デトラップによる閾値電圧変動を抑制させることによって書き込み/消去、読み出し、および記憶保持において十分な性能を有し信頼性の高い不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0012】
本発明は、n型半導体領域を有する半導体層と、前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、n型Si、金属系導電性材料及び、SiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0013】
また、本発明は、n型半導体領域を有する半導体層と、前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0014】
また、本発明は、n型半導体領域を有する半導体層と、前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0015】
また、本発明は、n型半導体領域を有する半導体層と、前記n型領域に互いに離間して設けられたp型ソース・ドレイン領域と、前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0016】
また、本発明は、p型領域を有する半導体層と、前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0017】
また、本発明は、p型領域を有する半導体層と、前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【0018】
また、本発明は、p型領域を有する半導体層と、前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、前記電荷蓄積層上に設けられたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置である。
【発明の効果】
【0019】
本発明によれば、高誘電率材料をゲート絶縁膜に用いた場合における書き込み/消去動作後の電荷保持状態での電荷デトラップを低減することが可能となる。したがって書き込み/消去動作後の電荷保持状態でのセル閾値の変動を抑制させることができるため、従来よりも良好なメモリセル性能を有する不揮発性半導体メモリ装置を実現できる。
【発明を実施するための最良の形態】
【0020】
不揮発性半導体メモリ装置ではメモリセルにおいてゲート絶縁膜への電荷注入によって閾値を変動させ、データの記憶を行う。そのためメモリセルの閾値電圧には制約があり、書き込み/消去後に変動した閾値を電荷保持状態においてはその後の変動を極力小さくさせねばならない。
【0021】
従来のMONOS型メモリセルでは、電荷蓄積層であるシリコン窒化膜中への電子トラップによって閾値を変動させた後、電荷保持状態での電荷の膜中デトラップによる閾値変動の抑制は、シリコン窒化膜を挟むシリコン酸化膜厚を制御することによって行ってきた。
【0022】
しかし、ゲート絶縁膜に高誘電率材料膜を適用した場合、実際の評価では、高誘電体絶縁膜中の欠陥に起因した電荷デトラップがシリコン酸化膜およびシリコン窒化膜に比べて非常に多いことから、書き込み/消去動作後の閾値電圧シフトが大きい。
【0023】
本発明者らは、鋭意研究の結果、高誘電率材料を用いたゲート絶縁膜を用いたメモリセルの場合、ゲート絶縁膜を挟む基板側の導電型、ソース・ドレイン領域の導電型、及び制御ゲート電極の導電型の組み合わせを適切に選択することにより、高誘電率材料を用いた電荷蓄積層における電荷デトラップによる書き込み/消去動作後の閾値電圧シフトを抑制できることを見出した。
【0024】
具体的には以下の(1)、(2)の組み合わせである。
【0025】
(1)(n型半導体領域/p型ソース・ドレイン領域/高誘電率材料の電荷蓄積層/n型Si、金属系導電性材料及び、SiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極)
(2)(p型半導体領域/n型のソース・ドレイン領域/高誘電率材料の電荷蓄積層/SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極)の組み合わせ
上記(1)に示す如く、n型半導体領域/p型ソース・ドレイン領域の場合、n型制御ゲート電極や金属系導電性材料を用いることによってn型半導体領域の反転層から電荷蓄積層への正孔注入が生じ、制御ゲート電極側から電荷蓄積層への電子注入が生じ、つまり正孔と電子の同時注入によって、ゲート絶縁膜において正と負の電荷が補償され、電荷のトラップ/デトラップに寄与する正味の電荷量が減少し、電荷のデトラップ起因となるVfbシフトの抑制が可能となると考えられる。また、SiとGeの少なくとも一方を含むp型半導体材料の制御ゲート電極を用いる場合においても、同様に制御ゲート電極側からゲート絶縁層への電子の注入がなされるため効果がある。
【0026】
また、(2)に示す如く、p型半導体領域/n型のソース・ドレイン領域の場合、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極を用いることによって、電荷蓄積層への正孔注入が生じ、正と負の電荷が補償され、電荷のトラップ/デトラップに寄与する正味の電荷量が減少する、つまり正孔と電子の同時注入によって、電荷のデトラップ起因となるVfbシフトの抑制が可能である。とくに(2)の組み合わせにおいては、低電界下での書き込みにおいてこれらの効果が顕著に現れる。
【0027】
このように本発明によれば、電荷蓄積層への電子/正孔の注入量が適正に制御する作用によって高誘電率材料をゲート絶縁膜として用いた際に、電荷保持状態における電荷のデトラップが著しく抑制される。
【0028】
なお、トンネル絶縁膜は、基板と電荷蓄積層との間に存在する電荷を選択的に通過させる層であり、ブロッキング絶縁膜は電荷蓄積層と制御ゲート電極間に存在し、電荷蓄積層と制御ゲート電極間の電流の流れを阻止する層である。上記のような本発明によれば従来のMONOS型メモリにおいて、一旦注入された電荷のデトラップを防止するために設けられたトンネル絶縁膜及びブロッキング絶縁膜を設けなくとも不揮発性メモリデバイスとして機能させることができる。しかしながら、シリコン基板などの他の材料膜との高誘電率材料との界面状態を改善してリーク電流を低減すると共に、電子/正孔注入量の制御を容易にするために、これらの膜を設けても良い。これらの膜の膜厚や材質を変化させることによって前述の電荷蓄積層への電子/正孔注入量をより細かく制御することが出来ると考えられる。
【0029】
特に、トンネル絶縁膜あるいはブロッキング絶縁膜またはその両方に、電荷蓄積層よりも大きいバリアハイトを有し、かつバンドオフセットの非対称性を持つ絶縁体材料を使用することによって、容易に電子/正孔注入量をより精密に制御することが出来、望ましい。
【0030】
例えば(1)(2)のそれぞれの場合で、上記の膜を用いると、ブロッキング絶縁膜あるいはトンネル絶縁膜を介して注入される電荷量の割合を制御でき、更に膜厚を厚くするほど注入電荷量を抑えることが出来る。
【0031】
また電荷蓄積層への電子/正孔注入量をより細かく制御する方法としては、例えば以下の方法が考えられる。
【0032】
例えば、(1)の組み合わせの場合、制御ゲート電極における材料はn型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料が使用でき、前記金属系導電性材料としては、Au,Pt,Co,Be,Ni,Rh,Pd,Te,Re,Mo,Al,Hf,Ta,Mn,Zn,Zr,In,Bi,Ru,W,Ir,Er,La,Ti,Yのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などが挙げられるが、この場合、電極の仕事関数を変化させることにより電子注入量を制御することが出来る。仕事関数は大きいほど、高誘電体絶縁膜を流れるリーク電流低減にも効果があり、さらにトラップ量増加による定常閾値電圧シフト量の増加も期待できることから、実験結果で特に効果が大きかったMo(約4.7eV),Au(約5.1eV)を基準として、仕事関数は4.7eV程度以上にすることが望ましい。具体的にはTaC(約4.8−5.0eV),Ru(約5.4eV),WN(4.8−4.9eV),TiN(4.6−4.7eV),TaN(約4.7eV),CoSi(4.6−4.7eV),NiSi(約4.7eV)あるいはp+型多結晶シリコン(約5.1eV)などの材料を用いるとよい。
【0033】
また書き込み電圧を制御することにより電荷蓄積層への電子/正孔注入量をより精密に制御することも出来る。n型基板を用いた場合、ストレス電界変化によってトラップ量制御が可能となる。
【実施例】
【0034】
以下、NAND型不揮発性半導体メモリ装置のメモリセル構造を例にとり、実施形態を図を用いて説明する。NAND型不揮発性半導体メモリ装置は、ビット線と、ビット線及びメモリセルを接続する選択ゲートトランジスタと、さらにその下に複数のメモリセルが直列に配置されている。図1〜図2はメモリセルの断面構造を示す図であり左側はワード線方向断面図を示している。
【0035】
(第1の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図1を用いて説明する。
図1に示すようにシリコン基板にn型不純物をドーピングしたn型半導体領域11中には、p型ソース・ドレイン領域12が形成されている。n型半導体領域11上のソース・ドレイン領域12間には、HfAlOxからなる電荷蓄積層13が形成されている。電荷蓄積層13上には制御ゲート電極14としてニッケルシリサイド層(NiSix層)が形成されている。NiSixは不純物ドープによってp型あるいはn型にもできるし、NiSi比制御による仕事関数制御も可能である。
これらの積層体の最上面及び側面は電極側壁酸化膜で覆われており、さらに、全面を覆うように層間絶縁膜が形成されている。隣り合うメモリセルは、互いにシリコン酸化膜の素子分離領域によって隔てられている。
【0036】
本実施形態のメモリセル構造は、前述の(1)の組み合わせに相当する。(つまり、n型半導体領域/p型のソース・ドレイン領域/高誘電率材料の電荷蓄積層/金属系導電性材料の制御ゲート電極)
電荷蓄積層13の膜厚は、1nm以上30nm以下であることが望ましい。
【0037】
本実施形態ではゲート絶縁層側の制御ゲート電極14をNiSixで形成したが、(1)の組み合わせのメモリセルにおいては、電荷蓄積層を含む少なくともゲート絶縁膜側の制御ゲート電極材料としては、n+型多結晶シリコン、あるいはAu,Pt,Co,Be,Ni,Rh,Pd,Te,Re,Mo,Al,Hf,Ta,Mn,Zn,Zr,In,Bi,Ru,W,Ir,Er,La,Ti,Yのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などの金属系導電材料を広く用いることができる。またp型電極を用いてもよい。その場合、反転層から電子が注入される。その一つの手段がSi若しくはSiGeを用いることである。
【0038】
また本実施形態では高誘電率の電荷蓄積層13、23としてHfAlOxを用いたが、(1)の組み合わせにおいて、電荷蓄積層の材料として比誘電率が例えば15以上30以下の材料が適当である。高誘電率材料の比誘電率は低すぎるとリーク電流低減の効果が得られず、また、比誘電率が高すぎるとメモリセル間干渉を引き起こす。
【0039】
例えばAl,Hf,La,Y,Ce,Ti,Zr,Taから選ばれる少なくとも1つ以上の元素を含む酸化物、窒化物あるいは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことが出来る。特にHfあるいはLa元素を母材とする材料は比誘電率が適度に高く、バリアハイトも大きい。また熱的安定性が高く、界面との反応性が低いため望ましい。具体的には、HfAlO、HfAlON、LaAlO、LaAlONなどが最適な材料である。
【0040】
(第1の実施形態のセルの製造方法)
図1に示す、n型の不純物をドーピングしたシリコン基板11の表面に、電荷蓄積層13となるHfAlOxの形成を、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料とするALD法を用いて250℃の工程で行い、引き続いて1000℃,N2,760Torrの雰囲気でアニールを行った。これにより、シリコン基板11上に、HfAlOxの電荷蓄積層13が形成された。
【0041】
続いて制御ゲート電極14であるニッケルシリサイド層は、まずCVD法で形成した多結晶シリコン層上にNiをスパッタ法を用いて形成し、その後の熱工程で、多結晶シリコン層をNiSixに変換した。
【0042】
次にフォトリソグラフィー工程によって形成したレジストパターンをマスク材を用いて、マスク材、ニッケルシリサイド層14、電荷蓄積層13を順次エッチング加工した。
【0043】
次に、半導体領域11に対し、制御ゲート電極14をマスクとしたイオン注入を行い、p型不純物を低濃度に含有するLDD拡散層を形成した。
【0044】
次にCVD法により酸化シリコンを堆積し、エッチバックして制御ゲート電極6の側部に電極側壁酸化膜を形成した。このエッチバックによって、半導体基板上に酸化シリコン膜が除去され、半導体基板が露出される。その後、これらのゲート電極およびサイドウォールをマスクにしたイオン注入を行い、p型の導電性不純物を高濃度に含有するソース・ドレイン領域12を形成した。これによりメモリセルが形成した。その後は、周知の方法で層間絶縁膜、配線層等を形成して不揮発性メモリセルが完成した。
【0045】
なお電荷蓄積層、制御ゲート電極膜等の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。またALD、CVD法以外の例えばスパッタ法、蒸着法、レーザーアブレーション法、MBE法、またこれらの手法を組み合わせた成膜方法も可能である。
【0046】
(第2の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図2を用いて説明する。図2は図1と同様メモリセルの断面構造を示す図である。
【0047】
図2に示すようにシリコン基板にp型不純物をドーピングしたp型半導体領域21中には、n+型ソース・ドレイン領域22が形成されている。p型半導体領域21上のn+型ソース・ドレイン領域22間には、HfAlOxの電荷蓄積層23が形成されている。電荷蓄積層23上には制御ゲート電極24として、電荷蓄積層23側からp+型多結晶SiGe層25及びタングステンシリサイド層26が形成されている。p+型SiGeはGe濃度によって仕事関数が4.6eVから5.2eVまで変化することが知られている。
【0048】
その他の構造については第1の実施形態のメモリセルの構造と同様である。
【0049】
本実施形態の構造は、前述の(2)の組み合わせに相当する。(つまり、p型半導体領域/n型のソース・ドレイン領域/高誘電率材料の電荷蓄積層/p型半導体層の制御ゲート電極)
電荷蓄積層3の膜厚は、1nm以上30nm以下であることが望ましい。
【0050】
本実施形態ではゲート絶縁層側の制御ゲート電極24をp型SiGe層で形成したが、(2)の組み合わせのメモリセルにおいては、電荷蓄積層を含む少なくともゲート絶縁膜側の制御ゲート電極材料としては、それ以外にp型Si例えばp+型多結晶シリコンを用いることも出来る。しかし、p型SiGeは活性化率が高く、p型シリコンに比べて空乏化も抑制できることからより望ましい。また、SiGeはGe濃度によりバンドギャップが変化する。特にGe濃度は価電子帯のエネルギー準位に影響し、Ge濃度が大きいほど正孔からみた障壁高さは増加する。したがってSiGeの組成比を変化させることによって正孔注入量を制御することが出来る。
【0051】
また、これらのp型SiGe層またはp型シリコン層上にはこれらの材料よりも低効率の小さい層を積層して用いることが望ましい。本実施形態ではタングステンシリサイドを用いたが、それ以外にニッケルシリサイドやコバルトシリサイドといった低抵抗のフルシリサイドまたは金属系導電材料を広く用いることができる。
【0052】
また本実施形態では高誘電率の電荷蓄積層23としてHfAlOxを用いたが、(2)の組み合わせのメモリセルにおいても(1)の組み合わせのメモリセルと同様の高誘電率材料を使用することが出来る。
【0053】
(第2の実施形態のセルの製造方法)
図2に示す、n型の不純物をドーピングしたシリコン基板21の表面に、電荷蓄積層23となるHfAlOxの形成を、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料とするALD法を用いて250℃の工程で行い、引き続いて1000℃,N2,760Torrの雰囲気でアニールを行った。これにより、半導体基板21上に、HfAlOxの電荷蓄積層23が形成された。
【0054】
続いて制御ゲート電極24を形成した。SiGe層25は、Si2H6,とGeH4を原料ガスとするCVD法で形成した。さらにタングステンシリサイド層(WSi層)26はCVD法で多結晶シリコン層を形成し、多結晶シリコン上にWをW(CO)6を原料ガスとするCVD法を用いて形成し、その後の熱工程で多結晶シリコン層をWSixに変換した。
【0055】
次に第1の実施形態と同様にフォトリソグラフィー工程によって形成したレジストパターンをマスク材を用いて、マスク材、ゲート電極ニッケルシリサイド層14、電荷蓄積層13を順次エッチング加工した。
【0056】
次に、シリコン基板21に対し、制御ゲート電極22をマスクとしたイオン注入を行い、n型不純物を低濃度に含有するLDD拡散層を形成した。
【0057】
次にCVD法により酸化シリコンを堆積し、エッチバックして制御ゲート電極24の側部に電極側壁酸化膜を形成した。このエッチバックによって、半導体基板上に酸化シリコン膜が除去され、半導体基板が露出される。その後、これらのゲート電極およびサイドウォールをマスクにしたイオン注入を行い、n型の導電性不純物を高濃度に含有するソース・ドレイン領域22を形成した。これによりメモリセルが形成した。その後は、周知の方法で層間絶縁膜、配線層等を形成して不揮発性メモリセルが完成した。
【0058】
なお電荷蓄積層、制御ゲート電極膜等の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。またALD、CVD法以外の例えばスパッタ法、蒸着法、レーザーアブレーション法、MBE法、またこれらの手法を組み合わせた成膜方法も可能である。
【0059】
<評価実験結果>
以下にこれらの第1の実施形態及び第2の実施形態に例示した前記(1)、(2)の組み合わせのメモリセルによる作用を示すために、ハフニウムアルミネート(HfAlOx)を用いたMISキャパシタによる要素実験結果を示す。
【0060】
<1>まず、n型基板/HfAlOx層/n+型多結晶シリコン層の3層キャパシタ構造(以下、「比較キャパシタ」と称する。)でのVfbシフト量の時間依存性変化を調べた。
【0061】
この比較キャパシタの構造は、(p型基板/n型ソース・ドレイン領域/HfAlOx層の電荷蓄積層/n型半導体層の制御ゲート電極)の組み合わせであるメモリセル(前述の(1)でも(2)でもない組み合わせ、以下「比較構造のメモリセル」と称する。)の代替構造である。
【0062】
この比較キャパシタは、n+型Si基板上に膜厚約20nmのHfAlOx膜をALD法で堆積し、n+型多結晶シリコン電極を積層して作製した。
【0063】
この比較キャパシタを用いて、ストレス印加後のVfbシフトの時間依存性変化を調べた。
【0064】
Vfbシフトの時間依存性変化の評価方法は、まずイニシャルCV測定を行った後、プラス極性の書き込み相当ストレスとして15MV/cm2の電界を1秒間、ゲート側から印加した。そしてストレス印加直後のCV測定結果から得られたVfbを基準として、ストレス除去後のVfbシフト量(△Vfb)の時間変化を調べた。
【0065】
ここで、ストレス除去後の電界として、記録を保持可能程度の低電界(3.5MV/cm)をかけた場合および電界印加なしの場合の2条件で測定を行った。イニシャルCVカーブとストレス印加直後のCVカーブにおけるVfb差をトラップ量、ストレス印加直後のCVカーブと一定時間放置後のCVカーブにおけるVfb差をデトラップ量と定義した。
【0066】
ストレス除去後に低電界をかけた場合の結果を図3に示す。ストレス印加によって、イニシャルCVカーブは正方向に大きくシフトし、さらにストレス除去後、一定低電界下においてCVカーブは負方向にシフトした。これは、一旦ストレス印加により生じたエレクトロントラップがストレス除去によってHfAlOx膜からデトラップされたためと考えられる。なお、ストレス除去後に電界をかけない状態でも同様の挙動を示した。
【0067】
以下実験結果として示す図4〜図8データは、加速試験となる低電界印加時のものを用いた場合のデータである。
【0068】
図4は上記CVカーブ(図3)から得られたVfbシフト量の時間変化を示したものである。この結果からこのキャパシタは、閾値変動が非常に大きく、閾値電圧シフト(△Vfb)0.1V以下というデバイス許容を全く満たせていない。
【0069】
以上の結果により、比較構造のメモリセル、つまり(p型基板/n型ソース・ドレイン領域/HfAlOx層の電荷蓄積層/n型半導体層の制御ゲート電極)の組み合わせは、一旦電荷は電荷蓄積層にトラップされるものの、電荷保持状態で電荷のデトラップが生じ閾値電圧シフトが大きくなる構造であると言える。
【0070】
<2>次に、p型基板/HfAlOx層/n型Siまたは金属系導電性材料の3層キャパシタ構造(以下、「(1)キャパシタ」と称する)のVfbシフトの時間依存性変化を調べた。
【0071】
この(1)キャパシタの構造は、(n型半導体領域/p型ソース・ドレイン領域/HfAlOx層の電荷蓄積層/n型Siまたは金属系導電性材料の制御ゲート電極)を有するメモリセル(前述の(1)の組み合わせのメモリセル)の代替構造である。
【0072】
この(1)キャパシタは、p型Si基板上に膜厚20nmのHfAlOx膜をALD法で堆積し、さらに4種のゲート電極材料を積層して作製した。
【0073】
これらの(1)キャパシタに、上記の<1>で示した方法と同様の方法にてストレス印加後のVfbシフトの時間依存性変化を調べた。つまりマイナス極性のストレス電界15MV/cmを印加して上記したVfbシフトの時間依存性変化を調べ、CVカーブおよびそれからVfbシフト量の時間変化を得た。
【0074】
図5〜図8はそれぞれゲート電極材料として
図5:Au電極(仕事関数約5.1eV)
図6:Mo電極(仕事関数約4.7eV)
図7:Al電極(仕事関数約4.1eV)
図8:n+型多結晶シリコン電極(仕事関数約3.95eV))
を用いた場合のCVカーブを示している。
【0075】
実験の結果、電極に関わらずどの膜でもデトラップによるCVシフトはほとんど見られなかった。
【0076】
また、仕事関数とトラップ量の関係をプロットした結果を図9に示す。図9に示すようにトラップ量は仕事関数が小さくなるほど減少し、トラップ量の電極依存性が確認された。
【0077】
次に上記CVカーブ(図5〜図8)から得られた結果と、先に示した比較キャパシタのVfbシフト量の時間変化(図4)を合わせて図10に示す。
【0078】
この結果から、基板をp型とし、高誘電材料膜へのホール注入を可能にした(2)キャパシタであると、比較キャパシタと比べて最大2桁程度もデトラップ特性が改善されることが分かった。トラップ量と電極の仕事関数に相関が見られ、仕事関数が大きくなるほどデトラップ特性が改善されることから、p型基板を用いることによるホール注入とn+型電極または金属系導電性材料による電子注入が同時に行われることによって正と負の電荷が補償され、トラップ/デトラップに寄与する正味の電荷量が減少したため、よりデトラップ特性が改善されていると考えられる。
【0079】
つまり前述の(1)の組み合わせのメモリセルにおいては、半導体領域からの正孔の注入が可能なn型半導体領域/p型ソース・ドレイン領域の適用及びn型Siまたは金属系導電性材料の制御ゲート電極を適用することによる制御ゲート電極からの電子の注入が同時に可能な構造とすることによって、トラップ/デトラップ起因となるVfbシフトの抑制が可能である。また仕事関数制御によってトラップ量制御が可能であることから、制御ゲート電極に仕事関数の大きな材料を用いることによって書き込み時の定常閾値変動を大きくすることが出来る。
【0080】
<3>次に、n型Si基板/HfAlOx層/p+型多結晶シリコン電極の3層キャパシタ構造(以下、「(2)キャパシタ」と称する)のVfbシフトの時間依存性変化を調べた。
【0081】
この(2)キャパシタの構造は、p型半導体領域/n型のソース・ドレイン領域/高誘電率材料の電荷蓄積層/SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極)を有するメモリセル(前述の(2)の組み合わせ)の代替構造である。
【0082】
この(2)キャパシタは、n型Si基板上に、膜厚20nmのHfAlOx膜をALD法で堆積し、さらにp+型多結晶シリコン電極(仕事関数約5.05eV)を積層して作成した。
【0083】
この(2)キャパシタに上記の<1>で示した方法と同様の方法にてストレス印加後の
Vfbシフトの時間依存性変化を調べた。その際プラス極性のゲート電圧15MV/cmを印加して上記したVfbシフトの時間依存性変化を調べ、CVカーブおよびそれからVfbシフト量の時間変化を得た。
【0084】
図11は、p+型多結晶シリコン電極を用いた場合のCVカーブを示しており、図12は上記CVカーブ(図11)から得たVfbシフトの時間変化(白抜き四角)と、比較キャパシタのVfbシフト量の時間変化(黒塗り四角)(図4)を合わせて示している。この結果では、ストレス電界15MV/cmの条件下ではp+型多結晶シリコン電極によるホール注入の効果はほとんど見られない。そこで、同一試料におけるトラップ/デトラップのストレス電界の大小によるホールおよび電子注入量依存性を調べた。
【0085】
図13はn+型多結晶シリコン電極(黒塗り四角)およびp+型多結晶シリコン電極(白抜き四角)を用いた場合のトラップ量のストレス電界依存性を示している。この結果から、n+型多結晶シリコン電極と比べるとp+型多結晶シリコン電極では低電界になるほどトラップ量が減少していることが分かる。これは、p+型多結晶シリコン電極から注入されたホールトラップによって、見かけ上膜全体のトラップ量が減少しているためであり、その効果は低電界ほど大きいことが分かる。
【0086】
次に図14にn+型多結晶シリコン電極(黒塗り四角)およびp+型多結晶シリコン電極(白抜き四角)を用いた場合のデトラップ量のストレス電界依存性を示す。トラップ量のストレス電界依存性と同様に低電界ほど、p+型多結晶シリコン電極のデトラップ量は減少した。特に10MV/cm以下ではその効果が顕著に現れ、n+型多結晶シリコン電極に比べて1桁以上もデトラップ特性が改善されることが分かる。したがって、n型Si基板を用い、p+型多結晶シリコン電極を用いた(2)キャパシタの場合、低電圧下において電荷のデトラップが大きく抑制されることが明らかになった。
【0087】
以上の結果により、前述の(2)の組み合わせのメモリセル、つまり(p型半導体領域/n型ソース・ドレイン領域/HfAlOx層の電荷蓄積層/p型半導体層の制御ゲート電極)の組み合わせにより書き込み電圧を低電圧化した場合に、デトラップ特性向上が可能である。電荷のデトラップ起因となるVfbシフトの抑制が可能であることが明らかになった。
【0088】
以上の実験結果から、前述の(1)、(2)の組み合わせによってn+電極/p型基板反転層による電子注入のみの場合と比べてデトラップによるVfbシフトが大きく低減されることが分かった。
【0089】
なお、第1の実施形態及び第2の実施形態においては、ゲート絶縁膜として、高誘電率材料の電荷蓄積層のみを用いたが、信頼性向上、閾値変動抑制効果を向上する等の観点から半導体領域及び電荷蓄積層間にトンネル絶縁膜を用いたり、あるいは電荷蓄積層と制御ゲート電極間にブロッキング絶縁膜、あるいはその両方を形成してもよい。以下にその具体的な実施形態を示す。
【0090】
(第3の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図15を用いて説明する。本実施形態のメモリセルは、n型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を形成し、制御ゲート電極の組成をコバルトシリサイド層とした以外は第1の実施形態と同様であり(1)の組み合わせのメモリセルである。
【0091】
図15に示すように、シリコン基板にn型不純物をドーピングしたn型半導体領域11中には、p+型ソース・ドレイン領域12が形成され、その上に、シリコン酸化膜のトンネル絶縁膜15が形成され、その上にHfAlOxからなる電荷蓄積層13が形成されている。その上に制御ゲート電極14として、電荷蓄積層13の上部にコバルトシリサイドが形成されている。
【0092】
トンネル絶縁膜15であるシリコン酸化膜の膜厚は1nmから10nm程度である。コバルトシリサイドの仕事関数は約4.6eVから4.7eV程度であることが知られている。また、CoSixは不純物ドープによってp型あるいはn型にも出来るし、Co/Si比制御による仕事関数制御も可能である。
【0093】
本実施形態ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい絶縁膜材料を広く用いることが出来る。
【0094】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0095】
まず、n型不純物をドーピングしたシリコン基板11の表面に厚さ約1nm〜5nm程度のトンネル酸化膜15を熱酸化法で形成し、その上に第1の実施形態と同様に、電荷蓄積層13のHfAlOx層の形成を行った。次に制御ゲート電極14のCoSix層はCVD法でHfAlOx層上に形成した多結晶シリコン上にCoをスパッタ法を用いて形成し、その後の熱工程で多結晶シリコン層をCoSixに変換することにより形成し、その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0096】
(第4の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図16を用いて説明する。本実施形態のメモリセルは、電荷蓄積層と制御ゲート電極と間にシリコン酸化膜のブロッキング絶縁膜を形成し、制御ゲート電極の組成をタングステンシリサイド層とした以外は第1の実施形態と同様であり(1)の組み合わせのメモリセルである。
【0097】
図16に示すように、シリコン基板にn型不純物をドーピングしたn型半導体領域11には、p+型ソース・ドレイン領域12が形成され、その上には、HfAlOxの電荷蓄積層13が形成されている。その上にシリコン酸化膜のブロッキング絶縁膜16が形成されている。さらに制御ゲート電極14としてブロッキング絶縁膜16の上部にTaN層17、その上にタングステンシリサイド層18が形成されている。電荷蓄積層13であるHfAlOxの膜厚は1nmから30nm程度であり、ブロッキング絶縁膜16であるシリコン酸化膜の膜厚は1nmから10nm程度である。TaNの仕事関数は約4.7eV程度であることが知られている。またタングステンシリサイドの抵抗率はTaNの抵抗率よりも小さい。
【0098】
本実施形態ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりもバリアハイトの大きな材料を広く用いることが出来る。これにより、電極からの電子注入量を制御することができるため、基板からのホール注入との兼ね合いからトラップ/デトラップの制御が可能となる。
【0099】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0100】
まず、第1の実施形態と同様にn型シリコン基板11上に電荷蓄積層13の形成を行った。次にこの上にブロッキング絶縁膜16であるシリコン酸化膜の形成を行った。なお、シリコン酸化膜形成には多結晶シリコンの酸化あるいはラジカル酸化あるいはTDMAS(Trisdimethyl amino silane)とオゾンを原料とするALD法を用いればよい。次にこのブロッキング絶縁膜16上に制御ゲート電極14の下層であるTaN層17をスパッタ法を用いて形成した。次にTaN層17上にCVD法で多結晶シリコン層を形成し、多結晶シリコン上にWをW(CO)6を原料ガスとするCVD法を用いて形成し、その後の熱工程で多結晶シリコン層をWSix18に変換することにより形成し、その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0101】
(第5の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図17を用いて説明する。本実施形態のメモリセルは、n型シリコン基板と電荷蓄積層と間にシリコン酸化膜のトンネル絶縁膜を形成し、電荷蓄積層と制御ゲート電極との間にシリコン酸化膜のブロッキング絶縁膜を形成し、制御ゲート電極の組成を変えた以外は第1の実施形態と同様であり(1)の組み合わせのメモリセルである。
【0102】
図17に示すように、シリコン基板にn型不純物をドーピングしたn型半導体領域基板11には、p+型ソース・ドレイン領域12が形成され、その上にシリコン酸化膜のトンネル絶縁膜15が形成されている。その上にHfAlOxからなる電荷蓄積層13が形成されている。その上にシリコン酸化膜のブロッキング絶縁膜16が形成されている。さらに制御ゲート電極14としてブロッキング絶縁膜16の上部にWN(タングステンナイトライド)層17、その上にWSi(タングステンシリサイド)層18が積層形成されている。その他の構造については第1の実施形態のメモリセルの構造と同様である。
【0103】
トンネル絶縁膜15の膜厚は1nmから10nm程度、また電荷蓄積層13であるHfAlOxの膜厚は1nmから30nm程度であり、ブロッキング絶縁膜16であるシリコン酸化膜の膜厚は1nmから10nm程度である。
【0104】
WNの仕事関数は約4.8eVから4.9eV程度であることが知られている。またWSiの抵抗率はWNの抵抗率よりも小さい。
【0105】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【0106】
また本実施例ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiNやAl2O3といった電荷蓄積層に用いる高誘電率材料よりもバリアハイトの大きな材料を広く用いることが出来る。
【0107】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0108】
まず、第3の実施形態と同様にn型不純物をドーピングしたシリコン基板11の表面にトンネル酸化膜15、電荷蓄積層13のHfAlOx層の形成を順次行った。また第4の実施形態と同様にHfAlOx層上にシリコン酸化膜のブロッキング絶縁膜16を積層した。次にこのブロッキング絶縁膜16上に制御ゲート電極14の下層であるWN層17をスパッタ法を用いて形成した。次にWN層17上にCVD法で多結晶シリコン層を形成し、多結晶シリコン上にWをW(CO)6を原料ガスとするCVD法を用いて形成し、その後の熱工程で多結晶シリコン層をWSixに変換することによりタングステンシリサイド層18形成し、その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0109】
(第6の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図18を用いて説明する。本実施形態のメモリセルはp型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を形成した以外は第2の実施形態と同様であり(2)の組み合わせのメモリセルである。
【0110】
図18に示すようにシリコン基板にp型不純物をドーピングしたp型半導体領域21中には、n+型ソース・ドレイン領域22が形成されている。p型半導体領域21上のn+型ソース・ドレイン領域22間には、シリコン酸化膜のトンネル絶縁膜25が形成されている。その上にHfAlOxの電荷蓄積層23が形成されている。電荷蓄積層23上には制御ゲート電極24として、電荷蓄積層23側からp+型多結晶Si層27及びタングステンシリサイド層28が形成されている。
【0111】
その他の構造については第1の実施形態のメモリセルの構造と同様である。
【0112】
トンネル絶縁膜27の膜厚は1nmから10nm程度である。
【0113】
本実施形態ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい絶縁膜材料を広く用いることが出来る。
【0114】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0115】
まず、p型不純物をドーピングしたシリコン基板21の表面に厚さ約1nm〜5nm程度のトンネル酸化膜25を熱酸化法で形成し、その上に第1の実施形態と同様に、電荷蓄積層23のHfAlOx層の形成を行った。続いて制御ゲート電極24を形成した。まずCVD法でリンドープ多結晶Si層25を620℃で堆積した。さらにタングステンシリサイド層(WSi層)27は多結晶W(CO)6を原料ガスとするCVD法を用いてWを形成し、その後の熱工程で多結晶シリコン層をWSixに変換することにより形成し、その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0116】
(第7の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図19を用いて説明する。本実施形態のメモリセルはp型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を設け、電荷蓄積層と制御ゲート電極との間にブロッキング絶縁膜を設け制御ゲート電極の材料を変えた以外は第2の実施形態と同様であり(2)の組み合わせのメモリセルである。
【0117】
図19に示すようにシリコン基板にp型不純物をドーピングしたp型半導体領域21中には、n+型ソース・ドレイン領域22が形成されている。p型半導体領域21上のn+型ソース・ドレイン領域22間には、シリコン酸化膜のトンネル絶縁膜25が形成されている。その上にHfAlOxの電荷蓄積層23が形成されている。電荷蓄積層23上にはシリコン酸化膜のブロッキング絶縁膜26が設けられ、前記ブロッキング絶縁膜26上に制御ゲート電極24として、電荷蓄積層23側からp+型多結晶Si層27及びタングステンシリサイド層28が形成されている。
【0118】
その他の構造については第2の実施形態のメモリセルの構造と同様である。
【0119】
トンネル絶縁膜15の膜厚は1nmから10nm程度、また電荷蓄積層23であるHfAlOxの膜厚は1nmから30nm程度であり、ブロッキング絶縁膜26であるシリコン酸化膜の膜厚は1nmから10nm程度である。
【0120】
p+型多結晶シリコンの仕事関数は約5eV程度であることが知られている。またタングステンシリサイドの抵抗率はp+型多結晶シリコンの抵抗率よりも小さい。
【0121】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiN、SiONあるいはAl2O3といった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【0122】
また本実施例ではブロッキング絶縁膜としてシリコン酸化膜を用いたが、それ以外にSiNやAl2O3といった電荷蓄積層に用いる高誘電率材料よりもバリアハイトの大きな材料を広く用いることが出来る。
【0123】
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0124】
まず、第6の実施形態と同様に、p型不純物をドーピングしたシリコン基板21の表面にトンネル酸化膜25を熱酸化法で形成し、電荷蓄積層23のHfAlOx層の形成を行った。続いてこの上にブロッキング絶縁膜26であるシリコン酸化膜の形成を行った。なお、シリコン酸化膜形成には多結晶シリコンの酸化あるいはラジカル酸化あるいはTDMAS(Trisdimethyl amino silane)とオゾンを原料とするALD法を用いればよい。次にこのブロッキング絶縁膜26上に第6の実施形態と同様の方法で制御ゲート電極24を形成した。その後は第1の実施形態と同様の工程にてメモリセルを得た。
【0125】
(第8の実施形態)
本実施形態に関わる不揮発性半導体メモリセルの概略断面構成に関して、図20を用いて説明する。本実施形態のメモリセルはp型シリコン基板と電荷蓄積層との間にシリコン酸化膜のトンネル絶縁膜を設け、電荷蓄積層をシリコン窒化膜とし、制御ゲート電極との間にHfAlOxのブロッキング絶縁膜を設け、制御ゲート電極の材料を変えた以外は第2の実施形態と同様であり(2)の組み合わせのメモリセルである。
【0126】
図20に示すようにシリコン基板にp型不純物をドーピングしたp型半導体領域21中には、n+型ソース・ドレイン領域22が形成されている。p型半導体領域21上のn+型ソース・ドレイン領域22間には、シリコン酸化膜のトンネル絶縁膜25が形成されている。その上にシリコン窒化膜の電荷蓄積層23が形成されている。電荷蓄積層23上にはHfAlOxブロッキング絶縁膜26が設けられ、前記ブロッキング絶縁膜26上に制御ゲート電極24として、電荷蓄積層23側からp+型多結晶Si層27及びタングステンシリサイド層28が形成されている。
【0127】
本実施形態では、従来のMONOS型メモリのブロッキング絶縁膜に高誘電率材料を用いることによって、薄膜化で問題となる書き込み・消去時のリーク電流が抑えられるとともに、ホールと電子の同時注入によって高誘電率膜のデトラップを抑制させることができるため、高誘電率膜導入による電荷保持状態での閾値変動を抑えることができる。
【0128】
その他の構造については第2の実施形態のメモリセルの構造と同様である。なお、第1〜第7の実施形態における電荷蓄積層の高誘電率材料の導入は、本実施形態に比べて電気的膜厚の薄膜化が可能であることからスケーリングメリットは更に大きい。
【0129】
トンネル絶縁膜15の膜厚は1nmから10nm程度、また電荷蓄積層23であるシリコン窒化膜の膜厚は1nmから30nm程度であり、ブロッキング絶縁膜26であるHfAlOxの膜厚は1nmから10nm程度である。
【0130】
また本実施例ではトンネル絶縁膜としてシリコン酸化膜を用いたが、それ以外に、SiONといった電荷蓄積層に用いる高誘電体絶縁膜よりも誘電率の小さい材料を広く用いることが出来る。
【0131】
また本実施形態では電荷蓄積層としてシリコン窒化膜を用いたが、シリコン酸窒化膜でもよい。またその組成は化学量論的組成でなくても構わない。
【0132】
また本実施例ではブロッキング絶縁膜としてHfAlOxを用いたが、ブロッキング絶縁膜の材料としてAl,Hf,La,Y,Ce,Ti,Zr,Taからえらばれる少なくとも1つ以上の元素を含む酸化物、窒化物あるいは酸窒化膜を広く用いることができるしそれらの膜の積層物も使用することができる
本実施形態のメモリセルの製造工程は、以下のとおりである。
【0133】
まず、第6の実施形態と同様に、p型不純物をドーピングしたシリコン基板21の表面にトンネル酸化膜25を熱酸化法で形成し、次にCVD法にてシリコン窒化膜の電荷蓄積層23の形成を行った。続いてこの上に熱酸化法にて電荷蓄積層表面を全面酸化することでブロッキング絶縁膜26であるシリコン酸化膜の形成を行った。次にこのブロッキング絶縁膜26上に第6の実施形態と同様の方法で制御ゲート電極24を形成した。その後は第1の実施形態と同様の工程にてメモリセルを得た。
【図面の簡単な説明】
【0134】
【図1】第1の実施形態に係る不揮発性メモリセルの概略断面図。
【図2】第2の実施形態に係る不揮発性メモリセルの概略断面図。
【図3】n+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。
【図4】n+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMOSキャパシタの、デトラップによるVfbシフトの時間変化を示す特性図。
【図5】ゲート電極の仕事関数を変えた場合の、電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。Au電極(仕事関数約5.1eV)
【図6】ゲート電極の仕事関数を変えた場合の、電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。Mo電極(仕事関数約4.7eV)
【図7】ゲート電極の仕事関数を変えた場合の、電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。Al電極(仕事関数約4.1eV)
【図8】ゲート電極の仕事関数を変えた場合の、電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図。n+型多結晶シリコン(仕事関数約3.95eV))。
【図9】電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、ストレス印加後におけるトラップ量と仕事関数の関係を示す特性図。
【図10】n+型多結晶シリコン/HfAlOx/n型シリコン基板およびゲート電極の仕事関数を変えた場合の電極/HfAlOx/p型シリコン基板構造のMISキャパシタの、デトラップによるVfbシフトの時間変化を示す特性図。
【図11】p+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMISキャパシタの、ストレス印加前後におけるトラップ/デトラップ変化を示すCV特性図
【図12】n+型多結晶シリコン/HfAlOx/n型シリコン基板構造の場合と比較したVfbシフトの時間変化を示す特性図。
【図13】p+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMISキャパシタの、ストレス印加後におけるトラップ量のストレス電界依存性を示す特性図。
【図14】p+型多結晶シリコン/HfAlOx/n型シリコン基板構造のMISキャパシタの、ストレス印加後におけるデトラップ量のストレス電界依存性を示す特性図。
【図15】第3の実施形態に係る不揮発性メモリセルの概略断面図。
【図16】第4の実施形態に係る不揮発性メモリセルの概略断面図。
【図17】第5の実施形態に係る不揮発性メモリセルの概略断面図。
【図18】第6の実施形態に係る不揮発性メモリセルの概略断面図。
【図19】第7の実施形態に係る不揮発性メモリセルの概略断面図。
【図20】第8の実施形態に係る不揮発性メモリセルの概略断面図。
【図21】従来の不揮発性半導体メモリセルの概略断面図
【符号の説明】
【0135】
11・・・n型半導体領域
21・・・p型半導体領域
12・・・p型ソース・ドレイン領域
22・・・n型ソース・ドレイン領域
13、23・・・電荷蓄積層
14、24・・・制御ゲート電極
15、25・・・トンネル絶縁膜
16、26・・・ブロッキング絶縁膜
17、27・・・制御ゲート電極下層
18、28・・・制御ゲート電極上層
【特許請求の範囲】
【請求項1】
n型半導体領域を有する半導体層と、
前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、
前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、n型Si、金属系導電性材料及び、SiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項2】
n型半導体領域を有する半導体層と、
前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、
前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項3】
n型半導体領域を有する半導体層と、
前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、
前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項4】
n型半導体領域を有する半導体層と、
前記n型領域に互いに離間して設けられたp型ソース・ドレイン領域と、
前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項5】
前記高誘電率材料は、Al,Hf,La,Y,Ce,Ti,Zr,Taから選ばれる少なくとも1つ以上の元素を含む酸化物、窒化物あるいは酸窒化物から選択される少なくとも1種の材料であることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体メモリ装置。
【請求項6】
前記金属系導電性材料は、Au,Pt,Co,Be,Ni,Rh,Pd,Te,Re,Mo,Al,Hf,Ta,Mn,Zn,Zr,In,Bi,Ru,W,Ir,Er,La, Ti,Yのうちから選ばれる1つ以上の元素を含む金属単体若しくは金属化合物、又はこれらの珪化物、ホウ化物、窒化物、若しくは炭化物から選択される少なくとも1種の材料であることを特徴する請求項1乃至4のいずれかに記載の不揮発性半導体メモリ装置。
【請求項7】
前記トンネル絶縁膜は前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項2又は4に記載の不揮発性半導体メモリ装置。
【請求項8】
前記ブロッキング絶縁膜は前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項3又は4に記載の不揮発性半導体メモリ装置。
【請求項9】
p型領域を有する半導体層と、
前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、
前記半導体層上であって前記n型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項10】
p型領域を有する半導体層と、
前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、
前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項11】
p型領域を有する半導体層と、
前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、
前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項12】
p型領域を有する半導体層と、
前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、
前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項13】
前記高誘電率材料はAl,Hf,La,Y,Ce,Ti,Zr,Taから選ばれる少なくとも1つ以上の元素の酸化物、窒化物あるいは酸窒化物であることを特徴とする請求項9乃至12のいずれかに記載の不揮発性半導体メモリ装置。
【請求項14】
前記制御ゲート電極は、p型SiGe層であることを特徴とする請求項9乃至12のいずれかに記載の不揮発性半導体メモリ装置。
【請求項15】
前記トンネル絶縁膜は、前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項10又は12に記載の不揮発性半導体メモリ装置。
【請求項16】
前記ブロッキング絶縁膜は、前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項11又は12に記載の不揮発性半導体メモリ装置。
【請求項17】
前記電荷蓄積層は、シリコン窒化膜あるいはシリコン酸窒化膜であり、前記ブロッキング絶縁膜は、前記電荷蓄積層よりも高い誘電率を有する層であることを特徴とする請求項11又は12に記載の不揮発性半導体メモリ装置。
【請求項1】
n型半導体領域を有する半導体層と、
前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、
前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、n型Si、金属系導電性材料及び、SiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項2】
n型半導体領域を有する半導体層と、
前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、
前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項3】
n型半導体領域を有する半導体層と、
前記n型半導体領域に互いに離間して設けられたp型ソース・ドレイン領域と、
前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項4】
n型半導体領域を有する半導体層と、
前記n型領域に互いに離間して設けられたp型ソース・ドレイン領域と、
前記半導体層上であって、前記p型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、n型Si、金属系導電性材料、及びSiとGeの少なくとも一方を含むp型半導体材料から選択される制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項5】
前記高誘電率材料は、Al,Hf,La,Y,Ce,Ti,Zr,Taから選ばれる少なくとも1つ以上の元素を含む酸化物、窒化物あるいは酸窒化物から選択される少なくとも1種の材料であることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体メモリ装置。
【請求項6】
前記金属系導電性材料は、Au,Pt,Co,Be,Ni,Rh,Pd,Te,Re,Mo,Al,Hf,Ta,Mn,Zn,Zr,In,Bi,Ru,W,Ir,Er,La, Ti,Yのうちから選ばれる1つ以上の元素を含む金属単体若しくは金属化合物、又はこれらの珪化物、ホウ化物、窒化物、若しくは炭化物から選択される少なくとも1種の材料であることを特徴する請求項1乃至4のいずれかに記載の不揮発性半導体メモリ装置。
【請求項7】
前記トンネル絶縁膜は前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項2又は4に記載の不揮発性半導体メモリ装置。
【請求項8】
前記ブロッキング絶縁膜は前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項3又は4に記載の不揮発性半導体メモリ装置。
【請求項9】
p型領域を有する半導体層と、
前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、
前記半導体層上であって前記n型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項10】
p型領域を有する半導体層と、
前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、
前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項11】
p型領域を有する半導体層と、
前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、
前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項12】
p型領域を有する半導体層と、
前記p型領域に互いに離間して設けられたn型ソース・ドレイン領域と、
前記半導体層上であって、前記n型ソース・ドレイン領域間に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた高誘電率材料の電荷蓄積層と、
前記電荷蓄積層上に設けられたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に設けられた、SiとGeの少なくとも一方を含むp型半導体層の制御ゲート電極とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項13】
前記高誘電率材料はAl,Hf,La,Y,Ce,Ti,Zr,Taから選ばれる少なくとも1つ以上の元素の酸化物、窒化物あるいは酸窒化物であることを特徴とする請求項9乃至12のいずれかに記載の不揮発性半導体メモリ装置。
【請求項14】
前記制御ゲート電極は、p型SiGe層であることを特徴とする請求項9乃至12のいずれかに記載の不揮発性半導体メモリ装置。
【請求項15】
前記トンネル絶縁膜は、前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項10又は12に記載の不揮発性半導体メモリ装置。
【請求項16】
前記ブロッキング絶縁膜は、前記高誘電率材料よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層を有することを特徴とする請求項11又は12に記載の不揮発性半導体メモリ装置。
【請求項17】
前記電荷蓄積層は、シリコン窒化膜あるいはシリコン酸窒化膜であり、前記ブロッキング絶縁膜は、前記電荷蓄積層よりも高い誘電率を有する層であることを特徴とする請求項11又は12に記載の不揮発性半導体メモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2007−258612(P2007−258612A)
【公開日】平成19年10月4日(2007.10.4)
【国際特許分類】
【出願番号】特願2006−84188(P2006−84188)
【出願日】平成18年3月24日(2006.3.24)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年10月4日(2007.10.4)
【国際特許分類】
【出願日】平成18年3月24日(2006.3.24)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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