半導体装置の製造方法
【課題】ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料の濃度が異なるゲート絶縁膜を、従来よりも短い製造工程で形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、酸化膜３０、窒化膜または酸窒化膜が設けられた第１の領域、および、半導体材料が露出した第２の領域を含む主面を有する半導体基板１０を準備し、２００℃〜２６０℃のもとでＨｆＳｉＯ膜を堆積することによって、ハフニウム濃度の異なるＨｆＳｉＯ膜４０、５０を、第１の領域および第２の領域に形成することを具備する。
【解決手段】半導体装置の製造方法は、酸化膜３０、窒化膜または酸窒化膜が設けられた第１の領域、および、半導体材料が露出した第２の領域を含む主面を有する半導体基板１０を準備し、２００℃〜２６０℃のもとでＨｆＳｉＯ膜を堆積することによって、ハフニウム濃度の異なるＨｆＳｉＯ膜４０、５０を、第１の領域および第２の領域に形成することを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ハフニウムシリケート（ＨｆＳｉＯ）等の高誘電率材料を含むゲート絶縁膜が開発されている。また、ＭＩＳＦＥＴ（Metal Insulator Semiconductor）には、その仕様によって様々なリーク電流、様々な閾値、様々な動作電力等が要求される。様々な特性を有するＭＩＳＦＥＴを同一半導体基板上に形成するためには、ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料（例えば、ハフニウム）の濃度が異なるゲート絶縁膜を形成する必要がある。
【０００３】
従来の半導体装置の製造方法では、このような様々な膜厚および様々な高誘電率材料濃度を有するゲート絶縁膜を形成するために、成膜、パターニング、エッチングなどの工程を多数回繰り返す必要があった。これにより半導体装置の製造工程数が多くなるので、半導体装置のコストが高くなるとともに、半導体装置の安定した特性を維持することが困難になるという問題があった。
【非特許文献１】Takeshi Watanabe et al. “Impact of Hf Concentration on Performance and Reliability for HfSiON-CMOSFET” IEDM Tech. Dig., pp. 507 - 510, December 2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料の濃度が異なるゲート絶縁膜を、従来よりも短い製造工程で形成可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体酸化膜、半導体窒化膜または半導体酸窒化膜が設けられた第１の領域、および、半導体材料が露出した第２の領域を含む主面を有する半導体基板を準備し、２００℃〜２６０℃のもとでＨｆＳｉＯ膜を堆積することによって、ハフニウム濃度の異なるＨｆＳｉＯ膜を、前記第１の領域および前記第２の領域に形成することを具備する。
【発明の効果】
【０００６】
本発明による半導体装置の製造方法は、ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料の濃度が異なるゲート絶縁膜を、従来よりも短い製造工程で形成することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１から図６は、本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図である。まず、図１に示すように、シリコン基板１０に公知の方法を用いて素子分離領域としてのＳＴＩ（Shallow Trench Isolation)を形成する。
【０００９】
ＳＴＩは、例えば、次の方法で形成される。シリコン基板１０上にバッファ膜（図示せず）およびシリコン窒化膜（図示せず）を堆積する。次に、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いてシリコン窒化膜をアクティブエリアのパターンに成形する。このパターニング後のシリコン窒化膜をマスクとして用いて、バッファ膜およびシリコン基板１０を所定の深さまでエッチングし、シリコン基板１０にトレンチ１５を形成する。シリコン窒化膜上に残存するレジストを除去した後、シリコン酸化膜を堆積する。これにより、トレンチ１５内にシリコン酸化膜を充填する。その後、ＣＭＰ（Chemical Mechanical Polishing）等でシリコン酸化膜を平坦化する。さらに、シリコン窒化膜を除去することによってＳＴＩが完成する。
【００１０】
次に、既知の方法を用いて、図２に示すように、シリコン基板１０上にシリコン酸化膜３０を形成する。例えば、酸素雰囲気中においてシリコン基板を熱酸化することによって、シリコン酸化膜３０を形成してもよい。次に、フォトリソグラフィ技術およびＲＩＥを用いて、所望の領域のシリコン酸化膜３０を除去し、シリコン基板１０を露出させる。シリコン酸化膜３０は、例えば、弗酸を用いてウェットエッチングすればよい。もちろん、所望領域のシリコン酸化膜３０は、ＲＩＥ、ＣＤＥ等のエッチング法を用いて除去してもかまわない。残存するシリコン酸化膜３０はゲート絶縁膜の一部として用いられる。ここで、シリコン基板１０の表面のうちシリコン酸化膜３０が設けられた表面領域を第１の領域とし、シリコン基板１０の表面のうち半導体材料が露出した表面領域を第２の領域とする。
【００１１】
次に、ゲート絶縁膜としてのハフニウムシリケート（ＨｆＳｉＯ）膜を、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）法を用いて約２００℃〜２６０℃のもとで堆積する。該HｆＳｉO膜は、シリコン材料として少なくともテトラジメチルアミノシリコン、テトラジエチルアミノシリコン、テトラエチルメチルアミノシリコン、トリメチルアミノシリコン、トリエチルアミノシリコン、Ｂｉｓジメチルアミノシラン、ジエチルシラン、あるいはジクロロシランを用い、ハフニウム原料として少なくともテトラジエチルアミノハフニウム、テトラエチルメチルハフニウム、テトラエチルアミノハフニウムＨＴＴＢ (Ｈｆ(Ｏｔ−Ｂｕ)４)、あるいはＨｆ(ＭＭＰ)４（Ｈｆ(ＯＣ(ＣＨ３)２ＣＨ２ＯＣＨ３)４）を用いて形成される。ＨｆＳｉＯ膜を約２００℃〜２６０℃のもとでＭＯＣＶＤを用いて堆積すると、下地の材料によって堆積の遅延時間が異なる（図７（Ａ）参照）。また、図７（Ｂ）に示すように、ＨｆＳｉＯ膜の成膜時の気圧を下げることにより遅延時間は長くなる。本実施形態では、成膜圧力は７．５Ｔｏｒｒであるが、２．５Ｔｏｒｒから８Ｔｏｒｒの範囲で充分な遅延時間を持つ気圧を選択することができる。これにより、図３に示すように、第２の領域（シリコン基板１０上）にはＨｆＳｉＯ膜５０が比較的薄く堆積され、第１の領域（シリコン酸化膜３０上）にはＨｆＳｉＯ膜４０が比較的厚く堆積される。さらに、第１の領域（シリコン酸化膜３０上）に堆積されたＨｆＳｉＯ膜４０のハフニウム濃度は、第２の領域（シリコン基板１０上）に堆積されたＨｆＳｉＯ膜５０のハフニウム濃度よりも高くなる。ＨｆＳｉＯ膜４０および５０については、図７〜図９を参照して後述する。
【００１２】
次に、図４に示すように、ゲート電極材料としてポリシリコン６０をＨｆＳｉＯ膜４０およびＨｆＳｉＯ膜５０上に堆積する。
【００１３】
次に、図５に示すように、ポリシリコン６０、ＨｆＳｉＯ膜４０、ＨｆＳｉＯ膜５０およびシリコン酸化膜３０をゲート電極パターンにエッチングする。これにより、ゲート電極６１および６２が形成される。
【００１４】
続いて、必要に応じてエクステンション形成用のイオン注入および結晶回復のためのアニールを行う。これにより、エクステンション層８５が形成される。シリコン窒化膜およびＴＥＯＳ（tetraethoxysilane）と酸素またはオゾンとを用いて形成したＳｉＯ２膜(以下ＴＥＯＳ膜と略記)を堆積する。シリコン窒化膜およびＴＥＯＳ膜を異方性エッチングすることによって、ゲート電極６１、６２の側面にＳｉＮライナ層７０およびサイドウォール８０を形成する。
【００１５】
次に、不純物をイオン注入し、これを活性化するためにアニールを行う。これにより、ソース・ドレイン拡散層を形成する。必要に応じて、ソース・ドレイン拡散層上にシリサイド膜を形成する。
その後、従来の方法を用いて、層間絶縁膜、コンタクト、配線等を形成すればよい。例えば、層間絶縁膜としてＴＥＯＳ膜を全面に堆積したのち、このＴＥＯＳ膜をＣＭＰで平坦化する。続いて、このＴＥＯＳ膜にコンタクトホールを形成する。次に、チタンまたは窒化チタンをソース・ドレイン拡散層上、あるいは、その上に形成されたシリサイド上に堆積し、熱処理する。その後、タングステンを堆積し、コンタクトホール内にタングステンを充填する。続いて、タングステンを平坦化することによってコンタクトを形成する。その後、チタン、窒化チタン、またはアルミニウム等からなる配線を形成して半導体装置が完成する。
【００１６】
図７および図８は、ＭＯＣＶＤ法を用いてＨｆＳｉＯを堆積したときの堆積遅延時間を示すグラフである。図７に示すように、約２００℃〜２６０℃という比較的低温の温度条件のもとでは、ＨｆＳｉＯは、堆積処理の開始後、ある程度の遅延時間をおいてから実際に堆積し始める。例えば、下地材料がシリコン基板１０である場合、ＨｆＳｉＯは、堆積処理の開始後、遅延時間Ｄ１が経過してから実際に堆積し始める。また、下地材料がシリコン酸化膜３０である場合、ＨｆＳｉＯは、堆積処理の開始後、遅延時間Ｄ２が経過してから実際に堆積し始める。遅延時間Ｄ１は、遅延時間Ｄ２よりも短い。
【００１７】
一方、図８に示すように、５００℃以上という比較的高温の温度条件のもとでは、ＨｆＳｉＯは、堆積処理の開始時点からすでに実際に堆積されている。即ち、５００℃以上の場合には、堆積遅延時間が観測されない。
【００１８】
図９は、ＨｆＳｉＯ膜４０および５０の成膜後、ハフニウム濃度を調査するためにＨｆＳｉＯ膜４０および５０に対する蛍光Ｘ線分析法による特性Ｘ線強度を調査した結果である。２つのピークＰ１およびＰ２がハフニウムのスペクトルを示している。曲線Ｃ１は第１の領域（シリコン酸化膜３０上）に堆積されたＨｆＳｉＯ膜４０のＸ線強度を示し、曲線Ｃ２は、第２の領域（シリコン基板１０上）に堆積されたＨｆＳｉＯ膜５０のＸ線強度を示す。
【００１９】
曲線Ｃ１とＸ軸とによって囲まれる領域の面積Ｓ１は、ＨｆＳｉＯ膜４０中に含まれているハフニウム量を示す。また、曲線Ｃ２とＸ軸とによって囲まれる領域の面積Ｓ２は、低濃度ＨｆＳｉＯ膜５０中に含まれているハフニウム量を示す。よって、面積Ｓ１をＨｆＳｉＯ膜４０の膜厚で割り算し、面積Ｓ２を低濃度ＨｆＳｉＯ膜５０の膜厚で割り算することによって、ＨｆＳｉＯ膜４０および低濃度ＨｆＳｉＯ膜５０のそれぞれにおけるハフニウムの相対濃度が分かる。
【００２０】
図１０は、ＨｆＳｉＯ膜４０およびＨｆＳｉＯ膜５０のそれぞれのハフニウム濃度を示すグラフである。このグラフによれば、第１の領域（シリコン酸化膜３０）上に形成されたＨｆＳｉＯ膜４０のハフニウム濃度は、第２の領域（シリコン基板１０）上に形成されたＨｆＳｉＯ膜５０のハフニウム濃度よりも高いことが分かる。
【００２１】
図１１は、本実施形態におけるＨｆＳｉＯ膜の形成工程の一具体例を示す表である。図１１に示す具体例を用いてさらにＨｆＳｉＯ膜４０およびＨｆＳｉＯ膜５０のＨｆ濃度を比較する。この具体例では、ＭＯＣＶＤを用いて約２３０℃のもとで約３分間、ＨｆＳｉＯ膜４０、５０を堆積した。シリコン酸化膜３０の膜厚は約３ｎｍであった。
【００２２】
この場合、ＨｆＳｉＯ膜４０の膜厚は約９．２０ｎｍであり、ＨｆＳｉＯ５０の膜厚は約５．８７であった。また、面積Ｓ１は１４５５．９５であり、面積Ｓ２は７０４．２０であった。面積Ｓ１をＨｆＳｉＯ膜４０の膜厚で割り算すると、１５８．２である。面積Ｓ２をＨｆＳｉＯ５０の膜厚で割り算すると、１２０．０である。
【００２３】
即ち、上記の条件でＨｆＳｉＯ膜４０および５０を形成した場合、ＨｆＳｉＯ膜５０のハフニウム濃度は、ＨｆＳｉＯ膜４０のそれよりも約２４％低くなる。
【００２４】
一般に、ハフニウム濃度を高くすると、ゲート絶縁膜は、高誘電率となるものの、耐圧および寿命等の信頼性が低下する。従って、ＨｆＳｉＯ膜４０は、ハフニウム濃度が比較的高いので高誘電率を維持することができる。また、ＨｆＳｉＯ膜４０は、ハフニウム濃度が比較的高いが、物理膜厚が比較的厚いので、ある程度の高信頼性を保つことができる。このようなＨｆＳｉＯ膜４０は、高速動作が要求されるＭＩＳＦＥＴのゲート絶縁膜として使用される。
【００２５】
一方、ＨｆＳｉＯ膜５０は、ハフニウム濃度が比較的低いので、誘電率がＨｆＳｉＯ膜４０ほど高くない。また、ＨｆＳｉＯ膜５０は、物理膜厚がＨｆＳｉＯ膜４０よりも薄い。しかし、ＨｆＳｉＯ膜５０は、ハフニウム濃度がＨｆＳｉＯ膜４０よりも低いので、信頼性が高い。このようなＨｆＳｉＯ膜５０は、低速であっても信頼性の高い（例えば、寿命が長く、耐圧の高い）ＭＩＳＦＥＴのゲート絶縁膜として使用される。
【００２６】
本実施形態は、図７に示す遅延時間を利用し、高いハフニウム濃度が求められる領域にはシリコン酸化膜を予め形成し、低いハフニウム濃度が求められる領域ではシリコンを露出する。その上で、図７に示す遅延時間が得られる温度条件のもとでＨｆＳｉＯ膜を堆積する。シリコン上には薄い物理膜厚で低いハフニウム濃度のＨｆＳｉＯ膜が形成され、シリコン酸化膜上には厚い物理膜厚で高いハフニウム濃度のＨｆＳｉＯ膜が形成される。このように本実施形態は、互いにハフニウム濃度が異なり、かつ、膜厚が異なるＨｆＳｉＯ膜４０および５０を同一のＭＯＣＶＤ工程で形成することができる。これにより、互いに特性の異なるＭＩＳＦＥＴを短い製造工程で形成することができる。これは、半導体装置のコスト低減および特性の安定性につながる。
【００２７】
本実施形態において、シリコン酸化膜３０は、シリコン基板１０を熱酸化することによって形成された。しかし、代替的に、シリコン酸化膜３０は、シリコン基板１０をラジカル酸化、プラズマ酸化、あるいは、化学酸化することによって形成されてもよい。
【００２８】
本実施形態において、第２の領域のシリコン酸化膜３０は、フォトリソグラフィ技術およびウェットエッチングで除去された。しかし、第１の領域をフォトレジストで被覆し、第１および第２の領域にシリコン酸化膜を堆積してから、第１の領域上のフォトレジストをシリコン酸化膜とともにリフトオフしてもよい。このようにしても、第２の領域のみにシリコン酸化膜３０を形成することができる。
【００２９】
本実施形態では、第２領域上のシリコン酸化膜３０に代えて、シリコン窒化膜、シリコン酸窒化膜を形成してもよい。シリコン窒化膜またはシリコン酸窒化膜を下地材料として用いても、シリコン酸化膜３０と同様に作用する。シリコン窒化膜またはシリコン酸窒化膜は、ラジカル窒化、プラズマ窒化、アンモニア雰囲気を用いた熱窒化のいずれを用いて形成してもよい。
【００３０】
本実施形態では、シリコン基板１０を用いたが、これに代えてＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００３１】
本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。
【図２】図１に続く、半導体装置の製造方法を示す断面図。
【図３】図２に続く、半導体装置の製造方法を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】図４に続く、半導体装置の製造方法を示す断面図。
【図６】図５に続く、半導体装置の製造方法を示す断面図。
【図７】ＭＯＣＶＤの堆積遅延時間を示すグラフ。
【図８】ＭＯＣＶＤの堆積遅延時間を示すグラフ。
【図９】ＨｆＳｉＯ膜４０および５０の成膜後、ハフニウム濃度を調査するためにＨｆＳｉＯ膜４０および５０に対する蛍光Ｘ線分析法による特性Ｘ線強度を調査した結果を示すグラフ。
【図１０】ＨｆＳｉＯ膜４０およびＨｆＳｉＯ膜５０のそれぞれのハフニウム濃度を示すグラフ。
【図１１】本実施形態におけるＨｆＳｉＯ膜の形成工程の一具体例を示す表。
【符号の説明】
【００３３】
１０…シリコン基板
２０…ＳＴＩ
３０…シリコン酸化膜
４０、５０…ＨｆＳｉＯ膜
６０…ポリシリコン
７０…ＳｉＮライナ
８０…サイドウォール
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ハフニウムシリケート（ＨｆＳｉＯ）等の高誘電率材料を含むゲート絶縁膜が開発されている。また、ＭＩＳＦＥＴ（Metal Insulator Semiconductor）には、その仕様によって様々なリーク電流、様々な閾値、様々な動作電力等が要求される。様々な特性を有するＭＩＳＦＥＴを同一半導体基板上に形成するためには、ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料（例えば、ハフニウム）の濃度が異なるゲート絶縁膜を形成する必要がある。
【０００３】
従来の半導体装置の製造方法では、このような様々な膜厚および様々な高誘電率材料濃度を有するゲート絶縁膜を形成するために、成膜、パターニング、エッチングなどの工程を多数回繰り返す必要があった。これにより半導体装置の製造工程数が多くなるので、半導体装置のコストが高くなるとともに、半導体装置の安定した特性を維持することが困難になるという問題があった。
【非特許文献１】Takeshi Watanabe et al. “Impact of Hf Concentration on Performance and Reliability for HfSiON-CMOSFET” IEDM Tech. Dig., pp. 507 - 510, December 2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料の濃度が異なるゲート絶縁膜を、従来よりも短い製造工程で形成可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体酸化膜、半導体窒化膜または半導体酸窒化膜が設けられた第１の領域、および、半導体材料が露出した第２の領域を含む主面を有する半導体基板を準備し、２００℃〜２６０℃のもとでＨｆＳｉＯ膜を堆積することによって、ハフニウム濃度の異なるＨｆＳｉＯ膜を、前記第１の領域および前記第２の領域に形成することを具備する。
【発明の効果】
【０００６】
本発明による半導体装置の製造方法は、ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料の濃度が異なるゲート絶縁膜を、従来よりも短い製造工程で形成することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１から図６は、本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図である。まず、図１に示すように、シリコン基板１０に公知の方法を用いて素子分離領域としてのＳＴＩ（Shallow Trench Isolation)を形成する。
【０００９】
ＳＴＩは、例えば、次の方法で形成される。シリコン基板１０上にバッファ膜（図示せず）およびシリコン窒化膜（図示せず）を堆積する。次に、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いてシリコン窒化膜をアクティブエリアのパターンに成形する。このパターニング後のシリコン窒化膜をマスクとして用いて、バッファ膜およびシリコン基板１０を所定の深さまでエッチングし、シリコン基板１０にトレンチ１５を形成する。シリコン窒化膜上に残存するレジストを除去した後、シリコン酸化膜を堆積する。これにより、トレンチ１５内にシリコン酸化膜を充填する。その後、ＣＭＰ（Chemical Mechanical Polishing）等でシリコン酸化膜を平坦化する。さらに、シリコン窒化膜を除去することによってＳＴＩが完成する。
【００１０】
次に、既知の方法を用いて、図２に示すように、シリコン基板１０上にシリコン酸化膜３０を形成する。例えば、酸素雰囲気中においてシリコン基板を熱酸化することによって、シリコン酸化膜３０を形成してもよい。次に、フォトリソグラフィ技術およびＲＩＥを用いて、所望の領域のシリコン酸化膜３０を除去し、シリコン基板１０を露出させる。シリコン酸化膜３０は、例えば、弗酸を用いてウェットエッチングすればよい。もちろん、所望領域のシリコン酸化膜３０は、ＲＩＥ、ＣＤＥ等のエッチング法を用いて除去してもかまわない。残存するシリコン酸化膜３０はゲート絶縁膜の一部として用いられる。ここで、シリコン基板１０の表面のうちシリコン酸化膜３０が設けられた表面領域を第１の領域とし、シリコン基板１０の表面のうち半導体材料が露出した表面領域を第２の領域とする。
【００１１】
次に、ゲート絶縁膜としてのハフニウムシリケート（ＨｆＳｉＯ）膜を、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）法を用いて約２００℃〜２６０℃のもとで堆積する。該HｆＳｉO膜は、シリコン材料として少なくともテトラジメチルアミノシリコン、テトラジエチルアミノシリコン、テトラエチルメチルアミノシリコン、トリメチルアミノシリコン、トリエチルアミノシリコン、Ｂｉｓジメチルアミノシラン、ジエチルシラン、あるいはジクロロシランを用い、ハフニウム原料として少なくともテトラジエチルアミノハフニウム、テトラエチルメチルハフニウム、テトラエチルアミノハフニウムＨＴＴＢ (Ｈｆ(Ｏｔ−Ｂｕ)４)、あるいはＨｆ(ＭＭＰ)４（Ｈｆ(ＯＣ(ＣＨ３)２ＣＨ２ＯＣＨ３)４）を用いて形成される。ＨｆＳｉＯ膜を約２００℃〜２６０℃のもとでＭＯＣＶＤを用いて堆積すると、下地の材料によって堆積の遅延時間が異なる（図７（Ａ）参照）。また、図７（Ｂ）に示すように、ＨｆＳｉＯ膜の成膜時の気圧を下げることにより遅延時間は長くなる。本実施形態では、成膜圧力は７．５Ｔｏｒｒであるが、２．５Ｔｏｒｒから８Ｔｏｒｒの範囲で充分な遅延時間を持つ気圧を選択することができる。これにより、図３に示すように、第２の領域（シリコン基板１０上）にはＨｆＳｉＯ膜５０が比較的薄く堆積され、第１の領域（シリコン酸化膜３０上）にはＨｆＳｉＯ膜４０が比較的厚く堆積される。さらに、第１の領域（シリコン酸化膜３０上）に堆積されたＨｆＳｉＯ膜４０のハフニウム濃度は、第２の領域（シリコン基板１０上）に堆積されたＨｆＳｉＯ膜５０のハフニウム濃度よりも高くなる。ＨｆＳｉＯ膜４０および５０については、図７〜図９を参照して後述する。
【００１２】
次に、図４に示すように、ゲート電極材料としてポリシリコン６０をＨｆＳｉＯ膜４０およびＨｆＳｉＯ膜５０上に堆積する。
【００１３】
次に、図５に示すように、ポリシリコン６０、ＨｆＳｉＯ膜４０、ＨｆＳｉＯ膜５０およびシリコン酸化膜３０をゲート電極パターンにエッチングする。これにより、ゲート電極６１および６２が形成される。
【００１４】
続いて、必要に応じてエクステンション形成用のイオン注入および結晶回復のためのアニールを行う。これにより、エクステンション層８５が形成される。シリコン窒化膜およびＴＥＯＳ（tetraethoxysilane）と酸素またはオゾンとを用いて形成したＳｉＯ２膜(以下ＴＥＯＳ膜と略記)を堆積する。シリコン窒化膜およびＴＥＯＳ膜を異方性エッチングすることによって、ゲート電極６１、６２の側面にＳｉＮライナ層７０およびサイドウォール８０を形成する。
【００１５】
次に、不純物をイオン注入し、これを活性化するためにアニールを行う。これにより、ソース・ドレイン拡散層を形成する。必要に応じて、ソース・ドレイン拡散層上にシリサイド膜を形成する。
その後、従来の方法を用いて、層間絶縁膜、コンタクト、配線等を形成すればよい。例えば、層間絶縁膜としてＴＥＯＳ膜を全面に堆積したのち、このＴＥＯＳ膜をＣＭＰで平坦化する。続いて、このＴＥＯＳ膜にコンタクトホールを形成する。次に、チタンまたは窒化チタンをソース・ドレイン拡散層上、あるいは、その上に形成されたシリサイド上に堆積し、熱処理する。その後、タングステンを堆積し、コンタクトホール内にタングステンを充填する。続いて、タングステンを平坦化することによってコンタクトを形成する。その後、チタン、窒化チタン、またはアルミニウム等からなる配線を形成して半導体装置が完成する。
【００１６】
図７および図８は、ＭＯＣＶＤ法を用いてＨｆＳｉＯを堆積したときの堆積遅延時間を示すグラフである。図７に示すように、約２００℃〜２６０℃という比較的低温の温度条件のもとでは、ＨｆＳｉＯは、堆積処理の開始後、ある程度の遅延時間をおいてから実際に堆積し始める。例えば、下地材料がシリコン基板１０である場合、ＨｆＳｉＯは、堆積処理の開始後、遅延時間Ｄ１が経過してから実際に堆積し始める。また、下地材料がシリコン酸化膜３０である場合、ＨｆＳｉＯは、堆積処理の開始後、遅延時間Ｄ２が経過してから実際に堆積し始める。遅延時間Ｄ１は、遅延時間Ｄ２よりも短い。
【００１７】
一方、図８に示すように、５００℃以上という比較的高温の温度条件のもとでは、ＨｆＳｉＯは、堆積処理の開始時点からすでに実際に堆積されている。即ち、５００℃以上の場合には、堆積遅延時間が観測されない。
【００１８】
図９は、ＨｆＳｉＯ膜４０および５０の成膜後、ハフニウム濃度を調査するためにＨｆＳｉＯ膜４０および５０に対する蛍光Ｘ線分析法による特性Ｘ線強度を調査した結果である。２つのピークＰ１およびＰ２がハフニウムのスペクトルを示している。曲線Ｃ１は第１の領域（シリコン酸化膜３０上）に堆積されたＨｆＳｉＯ膜４０のＸ線強度を示し、曲線Ｃ２は、第２の領域（シリコン基板１０上）に堆積されたＨｆＳｉＯ膜５０のＸ線強度を示す。
【００１９】
曲線Ｃ１とＸ軸とによって囲まれる領域の面積Ｓ１は、ＨｆＳｉＯ膜４０中に含まれているハフニウム量を示す。また、曲線Ｃ２とＸ軸とによって囲まれる領域の面積Ｓ２は、低濃度ＨｆＳｉＯ膜５０中に含まれているハフニウム量を示す。よって、面積Ｓ１をＨｆＳｉＯ膜４０の膜厚で割り算し、面積Ｓ２を低濃度ＨｆＳｉＯ膜５０の膜厚で割り算することによって、ＨｆＳｉＯ膜４０および低濃度ＨｆＳｉＯ膜５０のそれぞれにおけるハフニウムの相対濃度が分かる。
【００２０】
図１０は、ＨｆＳｉＯ膜４０およびＨｆＳｉＯ膜５０のそれぞれのハフニウム濃度を示すグラフである。このグラフによれば、第１の領域（シリコン酸化膜３０）上に形成されたＨｆＳｉＯ膜４０のハフニウム濃度は、第２の領域（シリコン基板１０）上に形成されたＨｆＳｉＯ膜５０のハフニウム濃度よりも高いことが分かる。
【００２１】
図１１は、本実施形態におけるＨｆＳｉＯ膜の形成工程の一具体例を示す表である。図１１に示す具体例を用いてさらにＨｆＳｉＯ膜４０およびＨｆＳｉＯ膜５０のＨｆ濃度を比較する。この具体例では、ＭＯＣＶＤを用いて約２３０℃のもとで約３分間、ＨｆＳｉＯ膜４０、５０を堆積した。シリコン酸化膜３０の膜厚は約３ｎｍであった。
【００２２】
この場合、ＨｆＳｉＯ膜４０の膜厚は約９．２０ｎｍであり、ＨｆＳｉＯ５０の膜厚は約５．８７であった。また、面積Ｓ１は１４５５．９５であり、面積Ｓ２は７０４．２０であった。面積Ｓ１をＨｆＳｉＯ膜４０の膜厚で割り算すると、１５８．２である。面積Ｓ２をＨｆＳｉＯ５０の膜厚で割り算すると、１２０．０である。
【００２３】
即ち、上記の条件でＨｆＳｉＯ膜４０および５０を形成した場合、ＨｆＳｉＯ膜５０のハフニウム濃度は、ＨｆＳｉＯ膜４０のそれよりも約２４％低くなる。
【００２４】
一般に、ハフニウム濃度を高くすると、ゲート絶縁膜は、高誘電率となるものの、耐圧および寿命等の信頼性が低下する。従って、ＨｆＳｉＯ膜４０は、ハフニウム濃度が比較的高いので高誘電率を維持することができる。また、ＨｆＳｉＯ膜４０は、ハフニウム濃度が比較的高いが、物理膜厚が比較的厚いので、ある程度の高信頼性を保つことができる。このようなＨｆＳｉＯ膜４０は、高速動作が要求されるＭＩＳＦＥＴのゲート絶縁膜として使用される。
【００２５】
一方、ＨｆＳｉＯ膜５０は、ハフニウム濃度が比較的低いので、誘電率がＨｆＳｉＯ膜４０ほど高くない。また、ＨｆＳｉＯ膜５０は、物理膜厚がＨｆＳｉＯ膜４０よりも薄い。しかし、ＨｆＳｉＯ膜５０は、ハフニウム濃度がＨｆＳｉＯ膜４０よりも低いので、信頼性が高い。このようなＨｆＳｉＯ膜５０は、低速であっても信頼性の高い（例えば、寿命が長く、耐圧の高い）ＭＩＳＦＥＴのゲート絶縁膜として使用される。
【００２６】
本実施形態は、図７に示す遅延時間を利用し、高いハフニウム濃度が求められる領域にはシリコン酸化膜を予め形成し、低いハフニウム濃度が求められる領域ではシリコンを露出する。その上で、図７に示す遅延時間が得られる温度条件のもとでＨｆＳｉＯ膜を堆積する。シリコン上には薄い物理膜厚で低いハフニウム濃度のＨｆＳｉＯ膜が形成され、シリコン酸化膜上には厚い物理膜厚で高いハフニウム濃度のＨｆＳｉＯ膜が形成される。このように本実施形態は、互いにハフニウム濃度が異なり、かつ、膜厚が異なるＨｆＳｉＯ膜４０および５０を同一のＭＯＣＶＤ工程で形成することができる。これにより、互いに特性の異なるＭＩＳＦＥＴを短い製造工程で形成することができる。これは、半導体装置のコスト低減および特性の安定性につながる。
【００２７】
本実施形態において、シリコン酸化膜３０は、シリコン基板１０を熱酸化することによって形成された。しかし、代替的に、シリコン酸化膜３０は、シリコン基板１０をラジカル酸化、プラズマ酸化、あるいは、化学酸化することによって形成されてもよい。
【００２８】
本実施形態において、第２の領域のシリコン酸化膜３０は、フォトリソグラフィ技術およびウェットエッチングで除去された。しかし、第１の領域をフォトレジストで被覆し、第１および第２の領域にシリコン酸化膜を堆積してから、第１の領域上のフォトレジストをシリコン酸化膜とともにリフトオフしてもよい。このようにしても、第２の領域のみにシリコン酸化膜３０を形成することができる。
【００２９】
本実施形態では、第２領域上のシリコン酸化膜３０に代えて、シリコン窒化膜、シリコン酸窒化膜を形成してもよい。シリコン窒化膜またはシリコン酸窒化膜を下地材料として用いても、シリコン酸化膜３０と同様に作用する。シリコン窒化膜またはシリコン酸窒化膜は、ラジカル窒化、プラズマ窒化、アンモニア雰囲気を用いた熱窒化のいずれを用いて形成してもよい。
【００３０】
本実施形態では、シリコン基板１０を用いたが、これに代えてＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００３１】
本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。
【図２】図１に続く、半導体装置の製造方法を示す断面図。
【図３】図２に続く、半導体装置の製造方法を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】図４に続く、半導体装置の製造方法を示す断面図。
【図６】図５に続く、半導体装置の製造方法を示す断面図。
【図７】ＭＯＣＶＤの堆積遅延時間を示すグラフ。
【図８】ＭＯＣＶＤの堆積遅延時間を示すグラフ。
【図９】ＨｆＳｉＯ膜４０および５０の成膜後、ハフニウム濃度を調査するためにＨｆＳｉＯ膜４０および５０に対する蛍光Ｘ線分析法による特性Ｘ線強度を調査した結果を示すグラフ。
【図１０】ＨｆＳｉＯ膜４０およびＨｆＳｉＯ膜５０のそれぞれのハフニウム濃度を示すグラフ。
【図１１】本実施形態におけるＨｆＳｉＯ膜の形成工程の一具体例を示す表。
【符号の説明】
【００３３】
１０…シリコン基板
２０…ＳＴＩ
３０…シリコン酸化膜
４０、５０…ＨｆＳｉＯ膜
６０…ポリシリコン
７０…ＳｉＮライナ
８０…サイドウォール
【特許請求の範囲】
【請求項１】
半導体酸化膜、半導体窒化膜または半導体酸窒化膜が設けられた第１の領域、および、半導体材料が露出した第２の領域を含む主面を有する半導体基板を準備し、
２００℃〜２６０℃のもとでＨｆＳｉＯ膜を堆積することによって、ハフニウム濃度の異なるＨｆＳｉＯ膜を、前記第１の領域および前記第２の領域に形成することを具備する半導体装置の製造方法。
【請求項２】
前記第２の領域に形成されたＨｆＳｉＯ膜のハフニウム濃度は、前記第１の領域に形成されたＨｆＳｉＯ膜のハフニウム濃度よりも低いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の領域に形成されたＨｆＳｉＯ膜の物理膜厚は、前記第１の領域に形成されたＨｆＳｉＯ膜の物理膜厚よりも薄いことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体酸化膜、前記半導体窒化膜または前記半導体酸窒化膜と、前記第１の領域に形成されたＨｆＳｉＯ膜とは前記第１の領域内に形成されるＭＩＳＦＥＴのゲート絶縁膜として設けられ、
前記第２の領域に形成されたＨｆＳｉＯ膜は前記第２の領域内に形成されるＭＩＳＦＥＴのゲート絶縁膜として設けられることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ＨｆＳｉＯ膜は、少なくともアミノ配位子を持つ有機シリコン化合物、あるいはシラン系の無機シリコン化合物およびアミノ配位子を持つ有機ハフニウム化合物を用いた化学気相成長法により形成されることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
半導体酸化膜、半導体窒化膜または半導体酸窒化膜が設けられた第１の領域、および、半導体材料が露出した第２の領域を含む主面を有する半導体基板を準備し、
２００℃〜２６０℃のもとでＨｆＳｉＯ膜を堆積することによって、ハフニウム濃度の異なるＨｆＳｉＯ膜を、前記第１の領域および前記第２の領域に形成することを具備する半導体装置の製造方法。
【請求項２】
前記第２の領域に形成されたＨｆＳｉＯ膜のハフニウム濃度は、前記第１の領域に形成されたＨｆＳｉＯ膜のハフニウム濃度よりも低いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の領域に形成されたＨｆＳｉＯ膜の物理膜厚は、前記第１の領域に形成されたＨｆＳｉＯ膜の物理膜厚よりも薄いことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体酸化膜、前記半導体窒化膜または前記半導体酸窒化膜と、前記第１の領域に形成されたＨｆＳｉＯ膜とは前記第１の領域内に形成されるＭＩＳＦＥＴのゲート絶縁膜として設けられ、
前記第２の領域に形成されたＨｆＳｉＯ膜は前記第２の領域内に形成されるＭＩＳＦＥＴのゲート絶縁膜として設けられることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ＨｆＳｉＯ膜は、少なくともアミノ配位子を持つ有機シリコン化合物、あるいはシラン系の無機シリコン化合物およびアミノ配位子を持つ有機ハフニウム化合物を用いた化学気相成長法により形成されることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−２３４７４０（Ｐ２００７−２３４７４０Ａ）
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願番号】特願２００６−５２１６６（Ｐ２００６−５２１６６）
【出願日】平成１８年２月２８日（２００６．２．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願日】平成１８年２月２８日（２００６．２．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]