半導体装置およびその製造方法
【課題】 本発明は、しきい値ばらつきの小さい半導体装置およびその製造方法を提供するものである。
【解決手段】 第１の発明の半導体装置は、Ｐ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする。
【解決手段】 第１の発明の半導体装置は、Ｐ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET（Metal-Oxide-Semiconductor Field Effect Transistor），CMOSFET（Complementaly MOSFET）等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００４】
メタルゲート電極形成技術の一つに、ゲート電極の全てをＮｉやＣｏでシリサイド化するフルシリサイドゲート電極技術がある。メタルゲート電極には、最適な動作閾値電圧でのデバイス動作を実現するために、導電型に応じて異なる仕事関数が必要とされている。
【０００５】
これは、MISトランジスタの動作閾値電圧はゲート電極/ゲート絶縁膜界面におけるゲート電極の仕事関数（Φeff:実効仕事関数）の変化に従って変調されるためである。よって、界面近傍でのゲート電極の仕事関数のばらつきが、そのまま、動作閾値電圧のばらつきとなる。
【０００６】
たとえば、シリサイド組成や結晶構造による仕事関数制御の試みがなされている（特許文献１、非特許文献１、２参照。）。
【０００７】
非特許文献１では、ＮｉＳｉ２組成の仕事関数は約4.4eV近傍でありＮＭＯＳメタルにふさわしく、Ｎｉ３Ｓｉ組成の仕事関数は約4.8eV近傍でありＰＭＯＳメタルにふさわしいことが開示されている。しかしながら、これら組成制御のゲート電極では、その実効仕事関数Φeffが0.1eV程度ばらつくことが示されており、ひいては閾値電圧のばらつきを生じさせてしまう。これは、ゲート電極の結晶相が単一ではなく混相であることに起因すると考えられる。したがって、仕事関数の制御には、結晶相が単相であることが望まれる。
【０００８】
また、非特許文献１では、Ｎｉ層／多結晶Ｓｉ層の層厚比（ＮｉＳｉ組成比）と、熱処理温度（350℃〜650℃）と、を変化させ、Ｎｉ層／多結晶Ｓｉ層の界面固相反応を行うことが試みられている。この結果、ＮｉＳｉ相、Ｎｉ３Ｓｉ相、Ｎｉ３Ｓｉ相とＮｉ３１Ｓｉ１２相の混相、ＮｉＳｉ相とＮｉＳｉ２相との混相を生成することが開示されている。しかしながら、例えば、ＮｉＳｉ２相の単相を形成する場合には650℃以上の熱処理が必要とされている。このような高温熱処理でシリサイド化を行うと、ゲート絶縁膜が劣化し、リーク電流が増大してしまう。
【０００９】
なお、特許文献１では、Ｎｉ層／多結晶Ｓｉ層の層厚比を変化させ、真空中で400℃、１分間の熱処理を行うことにより、Ｎｉ層／多結晶Ｓｉ層の界面固相反応を行うことが試みられている。この結果生成した（Ｎｉ＋Ｓｉ）層は、約4.4eVから約4.9eVまでの仕事関数を示すものの、Ｎｉ、Ｓｉ、種種のＮｉＳｉｘの混相と考えられ、仕事関数がばらつくことが予想される。
【００１０】
また、非特許文献１では、ＮｉＳｉｘのシリサイド組成を変化させることにより、約4.3eVから約4.9eVまでの仕事関数を示すことが開示されている。しかしながら、そのＸＲＤ結果からは、種種の結晶相が観測されており、混相が形成されていることがわかる。
【００１１】
したがって、そもそも、結晶構造が単相のＮｉシリサイドを形成することは難しかった。このため、しきい値ばらつきを低減することはできなかった。さらに、結晶構造が単相のＮｉシリサイドが形成できたとしても、ＮｉＳｉ２相のように、高温熱処理によるシリサイド反応が必要であり、リーク電流の増大を引き起こしてしまっていた。したがって、Ｎｉシリサイドの結晶相単相を両導電型（特にｎ型）のゲート電極に用いることはできなかった。
【００１２】
一方、単結晶ＳｉやアモルファスＳｉを350℃〜400℃等の低温熱処理でシリサイド化し、ＮｉＳｉ２を生成する試みが知られている（非特許文献３、４参照。）。
【００１３】
非特許文献３では、Ｎｉ／Ｔｉ薄層／単結晶Ｓｉの積層に350℃30分の熱処理を行うことにより、ＴｉＳｉ２／ＮｉＳｉ２／単結晶Ｓｉの積層を生成させることが開示されている。しかしながら、ＮｉＳｉ２／単結晶Ｓｉ界面は、（111）ファセットを形成し、ラフネスが生じてしまう。
【００１４】
また、非特許文献４では、アモルファスＳｉにＮｉをイオン注入した後に400℃３時間の熱処理を行うことにより、ＮｉＳｉ２結晶核を生成させることが開示されている。しかしながら、３時間もの長時間の熱処理は、ＬＳＩ製造プロセス上、現実的ではなかった。
【特許文献１】特開2005-129551公報
【非特許文献１】K.Takahashi et al. , ”Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation(PC-FUSI)Technique for 45nm-node LSTP and LOP Devices”, IEDM 2004, 4.4.1-4.4.4
【非特許文献２】N.Biswas et al. , “Work function tuning of nickel silicide by co-sputtering nickel and silicon”, Applied Physics Letters 87, 171908 (2005)
【非特許文献３】O.Nakatsuka et al. ,”Low-Temperature Formation of Epitaxial NiSi2 Layers with Solid-Phase Reaction in Ni/Ti/Si(001)Systems”, Japanese Journal of Applied Physics, Vol.44, No.5A,2005,pp.2945-2947
【非特許文献４】C.Hayzelder et al. , ”Silicide formation and silicide-mediated crystallization of nickel-implanted amorphous silicon thin films” , J.Appl.Phys. 73(12),15 June 1993, pp.8279-8289
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記事情に鑑みて、しきい値ばらつきの小さい半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１６】
第１の発明の半導体装置は、Ｐ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする。
【００１７】
第２の発明の半導体装置は、基板と、基板に形成されたＰ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域と、を有するＮチャネルＭＩＳトランジスタと、基板に形成されたＮ型半導体層と、Ｎ型半導体層上に形成された第２ゲート絶縁層と、第２ゲート絶縁層上に形成され、立方晶のＮｉ３Ｓｉ結晶相、六方晶のＮｉ３１Ｓｉ１２結晶相のいずれかを有する第２ゲート電極と、第２ゲート電極をゲート長方向に挟むＮ型半導体領域に形成された第２ソース・ドレイン領域と、を有するＰチャネルＭＩＳトランジスタと、を具備することを特徴とする。
【００１８】
第３の発明の半導体装置の製造方法は、Ｐ型半導体層上に、第１ゲート絶縁層を形成する工程と、第１ゲート絶縁層上に、第１多結晶シリコン層を形成する工程と、第１多結晶シリコン層を挟むＰ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、その後、第１多結晶シリコン層にＮｉをイオン注入する工程と、その後、第１多結晶シリコン層内にＮｉＳｉ２結晶塊を生成させる300℃以上800℃以下の熱処理工程と、その後、多結晶シリコン層上に、多結晶シリコン層の厚さの２分の１以下の厚さのＮｉ層を形成する工程と、その後、ＮｉＳｉ２結晶塊を成長させ、第１多結晶シリコン層をＮｉＳｉ２結晶相にする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする。
【００１９】
第４の発明の半導体装置の製造方法は、Ｐ型半導体層上に、第１ゲート絶縁層を形成する工程と、第１ゲート絶縁層上に、第１多結晶シリコン層を形成する工程と、第１多結晶シリコン層を挟むＰ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、その後、第１多結晶シリコン層上にＴｉ薄層を形成する工程と、Ｔｉ薄層上にＮｉ層を形成する工程と、その後、（Ｔｉ薄層／第１多結晶シリコン層）積層を（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする。
【００２０】
第５の発明の半導体装置の製造方法は、Ｐ型半導体層上に第１ゲート絶縁層を形成し、Ｎ型半導体層上に第２ゲート絶縁層を形成する工程と、第１ゲート絶縁層上に第１多結晶シリコン層を形成し、第２ゲート絶縁層上に第２多結晶シリコン層を形成する工程と、第１多結晶シリコン層を挟むＰ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、第２多結晶シリコン層を挟むＮ型半導体層表面に、第２ソース・ドレイン領域を形成する工程と、その後、第１多結晶シリコン層上にＴｉ薄層を形成する工程と、Ｔｉ薄層および第２多結晶シリコン層の上にＮｉ層を形成する工程と、その後、（Ｔｉ薄層／第１多結晶シリコン層）積層を（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にし、（Ｎｉ層／第２多結晶シリコン層）積層を（ＮｉＳｉ結晶相／第２多結晶シリコン層）積層にする300℃以上600℃以下の熱処理工程と、ＮｉＳｉ結晶相上にＮｉ層を形成する工程と、（Ｎｉ層／ＮｉＳｉ結晶相／第２多結晶シリコン層）積層構造をＮｉ３Ｓｉ結晶相、Ｎｉ３１Ｓｉ１２結晶相のいずれかにする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする。
【発明の効果】
【００２１】
本発明は、しきい値ばらつきの小さい半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００２３】
（第１の実施形態）
第１の実施の形態に係わるＣＭＯＳＦＥＴの一例について、図１を参照して説明する。
【００２４】
図１は、第１の実施の形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図である。
【００２５】
図１に示すように、p型シリコン基板中に、p型不純物領域（p型ウェル）とn型不純物領域（n型ウェル）が、素子分離層のSiO2を介して形成されている。その上部に形成されているゲート絶縁層1は、双方とも通常のシリコン酸化膜1であり、2 nm以下が望ましい。ゲート絶縁層1の上にはそれぞれ積層構造のゲート電極5及び6が形成されており、双方ともNiシリサイドである。
【００２６】
ｐ型ウェル領域上のNiシリサイドゲート電極5は、立方晶のＮｉＳｉ２結晶相で形成されている。ゲート電極5中のいずれの領域でも、それぞれの結晶粒が立方晶CaF2型の結晶構造を有しており、そのNi：Si組成が１：２である多結晶層である。さらに、後に詳述するように、このＮｉＳｉ２結晶相は低温にて形成していることから、その格子定数は5.39Å以上5.40Å以下である。
【００２７】
一方、ｎ型ウェル上のNiシリサイドゲート電極6は、立方晶のＮｉ３Ｓｉ結晶相で形成されている。ゲート電極6中のいずれ領域でも結晶粒が立方晶AuCu3型の結晶構造を有しており、Ni：Si＝３：１の組成である多結晶層である。なお、Niシリサイドゲート電極6は、立方晶のＮｉ３Ｓｉ相の他、六方晶のＮｉ３１Ｓｉ１２相で形成されていてもよい。
【００２８】
なお、図１では、ゲート電極5の全てが上述のＮｉＳｉ２結晶相であるが、ゲート電極5におけるゲート絶縁層1との界面領域に層状に形成されていればかまわない。ゲート電極6についても同様である。
【００２９】
これらのゲート絶縁層1とゲート電極5、6から成るゲート構造のソース・ドレイン間の長さ（ゲート長）は、両導電型ともに、30nm以下が好ましい。
【００３０】
p型ウェルには、ゲート絶縁層1を挟むように、n型高濃度不純物領域であるソース領域とドレイン領域が形成されている。また、その上部にはコンタクト電極であるNiシリサイド層（NiSi層）3が形成されている。こうして、p型不純物領域にn型MISトランジスタができている。一方、n型不純物領域上には、ゲート絶縁層1を挟むようにp型高濃度不純物領域であるソース領域とドレイン領域が形成され、n型MISトランジスタ同様、コンタクト材であるNiシリサイド層（NiSi層）3が形成している。こうして、n型不純物領域にp型MISトランジスタができている。n型とp型のMISトランジスタは相補的に働き、これらでCMISデバイスが構成される。
【００３１】
本実施形態では、両導電型とも、そのゲート電極の全てが単一の結晶構造のNiシリサイドから形成することが可能である。また、それぞれの導電型において、ゲート絶縁膜直上のゲート電極部もその全ての界面領域で単一な結晶構造（単相）を有するNiシリサイドで形成することが可能である。こうすることで、閾値電圧のばらつきが0.05eVよりも小さくなり、CMISデバイスの動作に際して許容できるものとなる。これは、非特許文献１の実効仕事関数Φeffばらつきが0.1eV程度であるのに対して大きく低下した値である。
【００３２】
ここで、界面領域において単相であるとは、ゲート絶縁膜界面に接するそれぞれの電極の結晶粒を分析領域が5nm以下の局所電子線回折により分析した場合、結晶粒の向きは異なるにせよ、いずれの結晶粒の結晶構造もすべて同一であるか、または、主である結晶相に対して、その他の相の領域存在比率が1%以下である場合に単相であるとする。
【００３３】
局所電子線回折分析に当たっては、ゲート絶縁膜に接するか否かを見極めるために、ゲート電極/絶縁膜界面に対して垂直に試料を切りだし、その断面を透過型電子顕微鏡像で確認しながら行う必要がある。また、試料の奥行き方向に結晶粒が重ならず、結晶粒をそれぞれ１つずつ判別できるように、試料の厚さは、分析対象である結晶粒の1/2程度であることが望ましい。
【００３４】
なお、Ｎｉシリサイドの結晶相と結晶系との関係は、次のとおりである。
【００３５】
Ｎｉ３Ｓｉ相：立方晶（cubic）
Ｎｉ３１Ｓｉ１２相：六方晶(hexagonal)
Ｎｉ２Ｓｉ相：斜方晶(orthorhombic)
ＮｉＳｉ相：斜方晶(orthorhombic)
ＮｉＳｉ２相：立方晶（cubic）
Niシリサイドゲート電極の場合には、そのNi-Si組成によりΦeffが大きく変化することが知られている（非特許文献２参照。）。また、実際にNiSiとNiSi2が混在した電極ではそのΦeffが0.1eV程度ばらつくことが示されている（非特許文献１参照。）。
【００３６】
なお、詳細は後述する（第１または第３の実施形態−製造方法参照。）が、本実施の形態の製造方法においては、Niシリサイド化反応において、初期相（first phase）として斜方晶MnP型NiSi相よりも生成熱が負に大きく、熱力学的に安定なNiSi2相が形成する。このため、本実施の形態の製造方法では、ゲート電極におけるゲート絶縁層との界面領域において、Niが過剰に存在しない限り、上記のNiSi相とNiSi2相の混相は形成しない。
【００３７】
n型MISトランジスタのゲート電極5は、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相で形成されていることを特徴とし、5.393Å以上であることが好ましい。この格子定数は、通常のNi/Si界面反応でのNiSi2形成温度（650℃以上）よりも低温（例えば450℃）熱処理工程で形成したＮｉＳｉ２結晶相特有の構造である。以下、これについて図２０を用いて詳述する。
【００３８】
図２０に、本実施例の450℃の熱処理工程により形成したNiSi2相のX線回折スペクトルと、700℃の高温熱処理工程により形成したNiSi2相のX線回折スペクトルを示す。
【００３９】
それぞれのX線回折スペクトルとも、X線源にCuKαを用い、θ/2θ法を用いて、室温にて測定した。いずれの形成条件の場合にも立方晶のNiSi2の回折ピークが得られた。
【００４０】
なお、本XRD分析で得られるデータは、上記の局所電子線回折とは異なりゲート電極全体及びSi基板を含めた結晶構造をすべて反映した回折プロファイルである。図２０では、そのXRDプロファイルで電極シリサイド相としてNiSi2構造の回折ピークのみしか検出されていないことから、ゲート絶縁膜の界面のみではなく、ゲート電極全体が「単相」であることがわかる。
【００４１】
但し、本実施例のNiSi2結晶相の回折ピークは高温熱処理工程により形成した場合に比較し、いずれの回折ピークも低角度に表れる。すなわち、格子定数に差が生じており、本実施例の低温形成NiSi2結晶相で5.393Å、700℃の高温熱処理の場合に5.381Åであり、低温形成NiSi2の格子定数の方が、0.2％格子定数が大きい。また、バルクのNiSi2相の格子定数（5.406Å）と比較すると、低温形成の場合の方がよりバルクの値に近い。
【００４２】
これは、形成温度の差異に起因しており、低温熱処理で形成した場合の方が、熱収縮が小さいためにバルクの格子定数からのずれが小さくなる。
【００４３】
また、Siの格子定数（5.431Å）と比較しても、低温形成NiSi2の場合の格子定数差は0.6%であり、高温熱処理（0.9％）の場合よりも小さい。このことは、製造工程において多結晶Siをシリサイド化する場合の体積変化による機械的歪みの印加が小さいことを意味しており、ゲート電極に近接するゲート絶縁膜及びゲート側壁に対して与える機械的歪みが軽減され、トランジスタの信頼性が向上されるとともにチャネル部への圧縮歪み印加にともなう電子移動度の劣化が抑制され、デバイスの高速動作が可能になると考えられる。
【００４４】
図２１に、それぞれの方法で形成したNiSi2相をゲート電極に有するMOSキャパシタのリーク電流特性を示す。用いたゲート絶縁膜はSiO2でありその膜厚は7nmであった。700℃の高温熱処理により形成したNiSi2相の場合には、高温熱工程にともなうゲート絶縁膜へのNi元素拡散によりリーク電流が増大する。それに対し、本実施例の450℃低温形成NiSi2相の場合には、低温プロセスのみであるためNiのゲート絶縁膜中への元素拡散が抑えられ、それに起因するダメージは生じず、低いリーク電流特性を維持できる。
【００４５】
図２２に、本実施例の低温形成NiSi2電極と斜方晶MnP型NiSi電極をそれぞれゲート電極に有するMOSキャパシタの容量−電圧（C-V）特性を示す。
【００４６】
NiSi結晶相電極の場合に比較し、低温形成NiSi2結晶相電極のC-V特性はマイナス電圧側にシフトする。C-V特性から求まるフラットバンド（Vfb）電圧のゲート酸化膜厚依存性より酸化膜厚＝０の場合のVfb電圧を直線外装により抽出し、Si基板の不純物濃度(1x1015cm-3)から求まる基板のフェルミレベル（4.92eV）を用いて電極のΦeffを抽出した結果、低温形成NiSi2結晶相電極の場合は4.54eVであり、NiSi結晶相電極(4.66eV)に比較し0.12eV小さい。このことにより、n型MISトランジスタに本実施例のNiSi2結晶相電極を用いることでNiSi結晶相電極に対して動作閾値電圧が低減でき、デバイスの低電圧動作が可能となることがわかる。
【００４７】
なお、本実施例ではΦeffの抽出に際して、Vfbの酸化膜厚依存性より、SiO2/Si基板界面の固定電荷のみ差し引くことでΦeffを抽出しており、ゲート絶縁膜（SiO2）中に固定電荷は存在しないと仮定している。実際には界面固定電荷量よりは、1桁以上面密度としては少ないものの膜中に固定電荷は存在しており、それにより抽出されるΦeffの値は0.05eV程度の誤差を含むが、上記のNiSi結晶相に対して、NiSi2結晶相のΦeffが小さいことには変わりはない。
【００４８】
p型MISトランジスタのゲート電極6は、立方晶のＮｉ３Ｓｉ相、六方晶のＮｉ３１Ｓｉ１２相のいずれかを用いることが好ましい。
【００４９】
図２３に、NiSi結晶相、Ni2Si結晶相、Ni31Si12結晶相及びNi3Si結晶相をそれぞれゲート電極に有するMOSキャパシタの容量−電圧（C-V）特性を示す。
【００５０】
用いたゲート絶縁膜はSiO2でありその膜厚は10nmであった。なお、それぞれの結晶構造は、前記のXRD分析により単相であることを確認した。NiSi結晶相電極の場合に比較し、いずれの結晶相もC-V特性はプラス電圧側にシフトする。Vfb電圧のゲート絶縁膜厚依存性からΦeffを抽出すると斜方晶Ni2Si結晶相電極の場合に、4.75eV、六方晶Ni31Si12及び立方晶Ni3Si電極の場合に4.85eVとNi組成の増大につれてΦeffは大きくなりSi価電子帯に近づく。p型MISトランジスタでは、電極のΦeffの値がSi価電子帯に近いほど動作閾値電圧が低減できるため、上記Ni組成の大きなNiシリサイドのゲート電極に用いることでデバイスの低電圧動作が可能となり、その効果はNi組成の増大に伴って大きくなる。この結果、ＰＭＯＳメタルに、Ｎｉ３Ｓｉ相、Ｎｉ３１Ｓｉ１２相を用いることでNiSi相にくらべ0.2eVの動作閾値低減につながる。
【００５１】
なお、デバイスに要求される閾値電圧が高い場合は、Ni2Si結晶相などを用いてもよい。
【００５２】
このようにして導電型に応じて結晶構造の異なるＮｉシリサイドをゲート電極に用いることで、両導電型ともに動作電圧を下げ、デバイスに応じて最適な閾値電圧を得ることが可能となる。
【００５３】
ゲート電極5、6の高さ、すなわちシリサイド膜厚については、100nm以下が好ましく、ゲート長の縮小に応じて低くする必要がある。ゲート長に対して高すぎる場合には、機械的強度が不十分となり製造工程中にその構造を維持できず、デバイス製造を困難にする。典型的には、ゲート長の２−３倍の高さが好ましい。また、低すぎる場合にもゲート電極として必要とされるシート抵抗値を満たさずにデバイス特性の劣化を招くため、それぞれのデバイス技術世代に応じて必要とされるシート抵抗を達成するのに必要な高さを保持する必要があり、少なくとも20nm以上の高さは必要である。
【００５４】
また、シリサイドの結晶粒サイズに至っても、上記条件を満たすことが必要であると同時に、実効仕事関数（Φeff）ばらつきの観点からゲート長の1/2以下の粒サイズが好ましい。
【００５５】
図１では、ゲート絶縁膜としてシリコン酸化膜を用いているが、シリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3等がある。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、LaAl酸化物のような、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して用いればよい。以下の実施例でも、ゲート絶縁膜としてはシリコン酸化膜を用いるが、特に断らない限り高誘電体絶縁膜に置き換えることは無論有効である。
【００５６】
ゲート絶縁層としては、Hf元素を含む層を有することが好ましい。動作閾値電圧をより下げることが可能になるためである。
【００５７】
この場合、NiSi2結晶相形成によるΦeff変調効果はさらに大きくなり、低温形成のNiSi2結晶相をＮＭＯＳゲート電極に用いることでΦeff=4.3eVとなり、さらに閾値電圧を下げることができる。これは、電極/Hf系絶縁膜界面に生じるHf-Siが起因となるフェルミレベルピニングが原因である。電極側の界面におけるSi組成が大きいほどピニングの影響が大きくなる。
【００５８】
上記NiSi2結晶相/ Hf系絶縁膜の場合、NiSi2結晶相中のSiの面密度は多結晶Siの場合と同じであるため、同じ面密度でHf-Si結合が形成される。すなわち、NiSi2電極の場合は、多結晶Siの場合と同程度の大きなフェルミレベルピニングが生じ、SiO２上では4.54eVまでした小さくならなかった。これに対して、HfSiON上では仕事関数の変化は多結晶Siの場合と同じ4.3eVにまで大きく仕事関数が低下する。
【００５９】
この現象は、Hf組成が30％以上であるときに特に顕著となるが、これより小さい場合も、Hf-Si結合が界面に存在しうる限り上記ピニング現象の影響を受け、界面のHf-Si結合面密度に応じてSiO2上の4.54eVから4.3eVまでΦeffが変化する。
【００６０】
これに対し、斜方晶MnP型NiSi相の場合は電極側のSiの面密度がNiSi2の場合の1/2程度であるため、同じHf組成の絶縁膜の場合でも、NiSi2に比べてピニング率も半分であり、Φeffの低下は小さい。
【００６１】
一方、ＰＭＯＳメタルに適切なNi組成の大きなNi3Si相電極の場合には、界面のSi量が小さくなるため、ピニングの影響は小さくなりNi3Si相電極では、SiO2上のΦeffとの差は0.1eV以下であり、ほぼSiO2上と同じΦeffが実現される。Ｎｉ３１Ｓｉ１２相もほぼ同様の挙動を示す。したがって、ＮＭＯＳメタルにＮｉＳｉ２結晶相、ＰＭＯＳメタルにＮｉ３Ｓｉ相、Ｎｉ３１Ｓｉ１２相を用いた場合に、Hf元素を含む層を有するゲート絶縁層を用いると、それぞれの導電型に対して閾値電圧が特に低下でき、好ましい。
【００６２】
ゲート絶縁層は、非晶質であるＨｆＳｉＯＮを用いることがより好ましい。
【００６３】
また、ゲート絶縁層は、基板側にＳｉＯ２などで形成された界面層を有していてもかまわない。また、ゲート絶縁層は、ゲート電極側にＳｉＯ２、ＳｉＯＮ、ＳｉＮなどで形成された界面層を有していてもかまわない。ただし、上記ゲート電極側に界面層を形成する場合には、その膜厚の増大につれて、Hf-Si結合によるフェルミレベルピニング現象によるNiSi2の仕事関数低下効果が小さくなる。また、実用の観点からは、界面層厚さは５Å以下が好ましい。
【００６４】
なお、本発明は、上述のようにバルク基板上に形成したトランジスタの閾値電圧の低減に優れた仕事関数を実現できるため、図１に示したように、基板はバルク基板であることが好ましい。
【００６５】
ここでは、チャネル領域にはSiを用いているが、Siよりも移動度の大きいSiGe、Ge及び歪Si等を用いても構わない。
【００６６】
（第１の実施形態−製造方法：ゲート上部にＮｉイオン注入）
第１の実施形態の半導体装置の製造方法の一例について、図２〜図４を参照して説明する。
【００６７】
素子分離は、局所酸化法やシャロー・トレンチ法で形成することもできるし、メサ型でも構わない。その後、イオン注入によりp型不純物領域（p型ウェル）、n型不純物領域（n型ウェル）を形成する。
【００６８】
次に、シリコン基板表面にゲート絶縁膜をして用いるシリコン熱酸化膜を形成する。高誘電率膜をゲート絶縁膜に用いる場合には、シリコン熱酸化膜の代わりに、MOCVDやALD法により形成した金属酸化物及びそれにSiやN等を添加したものを用いればよい。
【００６９】
その後、減圧CVDにより、ゲート電極として用いる多結晶シリコン層を50nm及びその上部にSiNキャップ層10nmを堆積する。リソグラフィーによるパターニングを行い、異方性エッチングによりゲート電極の形状の加工を行う。
【００７０】
リンとボロンのイオン注入によりn型及びp型MISトランジスタの高不純物濃度の浅いソース／ドレイン領域（エクステンション領域）を形成する。ソース・ドレイン拡散層形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン形成の際に、同時に不純物を導入してもよい。
【００７１】
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁を形成する。先ほどよりも、大きな加速電圧によりリン及びボロンのイオン注入を行い、深いソース・ドレイン接合領域を形成する。Niを8nmスパッタ成膜し、その後400℃の熱処理を行うことで、ソース・ドレイン領域の上部にNiSiコンタクト層を形成する。それ以外の領域の未反応のNiをH2SO4溶液で選択エッチングすることでNiSiがソース・ドレイン領域にのみ選択的に形成する。
【００７２】
次に、ゲート電極上のSiNをキャップ層を除去し、その後、減圧CVDにより層間膜のシリコン酸化膜を堆積し、CMP（chemical mechanical polishing）によりゲート電極の上端を露出させる。
【００７３】
その後、図２に示すように、両導電型の多結晶Siゲート電極上部が露出した状況で、Niイオン注入を行う。加速電圧は10keVで、注入量は5x1015cm-2以上である。その後、400℃、１時間の熱工程を加えることで、多結晶Siゲート電極の上部にサイズが10nm程度の立方晶のNiSi2の結晶塊が形成する。
【００７４】
なお、上述したように、非晶質Si中にNiをイオン注入し、その後の熱処理でNiSi2相の結晶核が形成することが知られている（非特許文献４参照。）。この場合には、非晶質中からNiSi2結晶核を形成するために３時間の長時間熱処理を有しており、これをLSI製造プロセスに適用することは生産効率上、好ましくない。
【００７５】
一方、本実施例の製造方法では、多結晶中にNiイオンを注入することで、熱処理時間を短縮化が実現できる。これは、NiSi2結晶相とSiの格子構造が同じ立方晶であり、その格子定数差が１％以下と非常に近いことによる。NiSi2結晶相形成の際に、ほぼ同じ格子構造の多結晶Siを基点として、成長核の形成が行なえるためNiSi2核形成の活性化エネルギーが小さくて済む。その際、結晶核の形成は、Si結晶粒中よりも、より構造的に不安定である結晶粒界の方が生じやすく、さらに、結晶粒の３重点の方がより結晶核形成は促進される。すなわち、より多くの結晶粒が重なりあう点の方がエネルギー的に不安定であり、NiSi2結晶核形成を促進する。このため、多結晶Si中にNiをイオン注入した本実施例の方が、より短時間でNiSi2結晶相の結晶粒を形成するのに適している。
【００７６】
Niをスパッタにより20nm成膜する。その後、500℃の低温熱処理を行うことで、先に形成しているNiSi2塊を成長核としてNiSi2の結晶相が成長し、両導電型のゲート電極において、ゲート絶縁膜界面までNiSi2結晶相が形成する（図３）。
【００７７】
次に、素子分離SiO2上の未反応のNiを除去した後に、リソグラフィーによりｐ型MISトランジスタ形成領域のみ露出させ、n型MISトランジスタ領域はレジスト又は、ハードマスクにより覆う。その後、Niを50nm再度スパッタ成膜し（図４）、400℃の熱処理を行うことで、p型MISトランジスタのゲート電極のみNi3Siを形成する。こうして、実施例１の構造が製造できる（図１）。
【００７８】
この製造方法（図２〜４、図１）では、Ni層9の蒸着膜厚を多結晶Si層10の膜厚の1/2より大にしない限り、非特許文献１に示されたようなNiSi+NiSi2の混晶相がゲート絶縁膜界面に形成することはない。なぜならば、本製造方法では斜方晶MnP型NiSiよりも生成熱が負に大きな、つまり安定相であるNiSi2相の結晶を先に形成しており、それよりも不安定な斜方晶MnP型NiSiが形成することがないからである。ちなみにそれぞれの生成熱は、NiSi：21.4kcal/mol, NiSi2：22.5kcal/molである。
【００７９】
ただし、Niの量に対して、界面近傍においてNiSi2を形成するために十分なSiがない場合、つまり多結晶Siゲート高さに対して、1/2より大のNiを堆積した場合には、最終形成相は存在するNi-Si組成で決定されるためNiSiを一部の領域で形成してしまい、先述のように電極のΦeffのバラツキは0.05eVよりも大きくなる。
【００８０】
また、Ni層9の蒸着膜厚を多結晶Si層10の膜厚の5/18より小にした場合には、形成したNiSi2相がゲート絶縁膜界面まで到達せずに、未シリサイド反応の多結晶Si層がゲート絶縁膜界面に残留する。そのため、本発明の目的である金属ゲート電極形成を達成することができない。
【００８１】
したがって、Ni層の蒸着膜厚は、多結晶Si層の膜厚に比して、5/18以上1/2以下が好ましい。
【００８２】
多結晶シリコン層内にＮｉＳｉ２結晶塊を生成させる熱処理工程は、300℃以上800℃以下の必要がある。300℃より小さいとNiSi2結晶塊が形成しない。800℃より高温の場合には、ソース・ドレイン部に形成されている高濃度不純物層の急峻な不純物プロファイルが維持できず、デバイスのオン・オフ特性の劣化を招いてしまう。
【００８３】
また、この熱処理工程は、熱処理温度にも依存するが、10秒以上１時間以下行うことが好ましい。１時間より長時間であると、生産性の観点から製造コストを増大させてしまうおそれがある。10秒より小であると、素子によっては、NiSi2結晶塊が十分に成長していないものが存在するおそれがある。
【００８４】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。
【００８５】
ＮｉＳｉ２結晶塊を成長させ、多結晶シリコン層をＮｉＳｉ２結晶相にする熱処理工程は、300℃以上600℃以下である必要がある。300℃より小さいと、結晶粒成長速度が遅く生産コストを増大させ、600℃より大きいと、形成したNiSi2相がゲート絶縁膜にダメージを与え、デバイスの信頼性を劣化させる。
【００８６】
また、この熱処理工程は、熱処理温度にも依存するが、１時間以下行うことが好ましい。１時間より長時間であると、生産性の観点から製造コストを増大させてしまう。
【００８７】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。
【００８８】
（第２の実施形態：不純物偏析層）
第２の実施の形態に係わるＣＭＯＳＦＥＴの一例について、第１の実施の形態と異なる箇所について図５を参照して説明する。
【００８９】
図５は、第２の実施の形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図である。
【００９０】
図５に示すように、図１との構造的な差異は、両導電型とも、ゲート電極/ゲート絶縁膜界面に１層以下の不純物が添加された領域が存在する点である。n型MISトランジスタのゲート電極5とゲート絶縁層1との界面領域にすくなくとも第1層目にはPが偏在しており、その濃度は1x1016cm-2よりも小さい。また、ｐ型MISトランジスタのゲート電極6とゲート絶縁層1との界面領域にB(ボロン)が偏在しており、その濃度は1x1016cm-2よりも小さい。
【００９１】
Pがn型MISトランジスタのゲート電極5／ゲート絶縁層1界面の電極5側に偏析することで、界面のゲート絶縁膜側に正電荷を誘起する電気双極子が形成され、ΦeffがP濃度の増大に対して連続的に低下する。ただし、その連続的なΦeffの低下は、Pの表面密度が1層以下の場合であり、１層を超えたところでその効果は飽和する。これは、このΦeff変調効果が界面双極子の形成に起因しているからである。PによるΦeffの変調幅は最大（P偏析層が一層の場合）で0.4eV程度である。ゆえに、Pが界面に偏析することでNiSi2構造を有するｎ型MISトランジスタのゲート電極のΦeffは、Pが存在しない場合（NiSi2：4.54eV）に対して、0.4 eV小さくなり、Siの伝導帯端（Ec）に相当するΦeffが実現される。具体的には、最小で4.15eVが実現される。これは、バルク型の高速動作用n型MISトランジスタに最適なゲート電極のΦeff値である。
【００９２】
一方、同様にp型MISトランジスタでは、界面にBが偏析することで、Bが偏在していない場合のNi3SiのΦeff（4.85eV）から最大で0.4eV大きくなる。これは、Pの場合とは逆向きに界面双極子が変調されることによる。Pの偏析位置が電極/ゲート絶縁膜界面の電極側であるのに対し、Bの場合にはゲート絶縁層1側に偏析することに起因しており、界面に対して絶縁膜側の１層目に偏析したB元素によって、界面の電荷分布は添加なしの場合と比較し、負電荷がゲート絶縁膜側界面に誘起され、逆向きの双極子が形成される。このことによりSiの価電子帯端（Ev）に相当するΦeffが実現される。その変調量はPの偏析の場合と同様にBが１層以下の領域で界面のB面密度に比例して増大し、Bが１層になったところで飽和する。その最大変調量は0.4eV程度であり、5.25eVまでΦeffは増大する。これは、高濃度ｐ型多結晶Si電極と同程度のΦeffであり、バルク型の高速動作用ｐ型MISトランジスタに最適なゲート電極のΦeff値である。ただし、先述のHfSiON膜またはHfO2をゲート絶縁膜として用いる場合には、いずれの不純物とも絶縁膜中への拡散量が多く、界面に偏析しないため、上記の不純物変調効果は得られない。但し、SiO2界面層をHfSiON層上部に介在させることで、不純物はゲート電極/界面層の界面に偏析し、不純物による変調効果は得られる。
【００９３】
よって、両導電型でこれらのゲート電極構造を同時に有することにより、CMISデバイスの高速動作が可能となる。上記P,B添加濃度は、デバイスに必要とされる動作閾値電圧にあわせて、調整すればよい。たとえば、低消費電力デバイスでは、閾値電圧を高くしオフ・リーク電流を低減させる必要があるため、界面の不純物濃度を低く設定する必要がある。
【００９４】
ゲート電極/絶縁膜界面に添加する元素はP、Bだけに限らず、Ni及びSiよりも電気陰性度が大きな非金属元素を用いること不純物添加による仕事関数制御は更に容易になる。特にSb及びAsは界面のゲート電極側に偏析し、Pと同様にΦeff低下させる効果が大きく、ｎ型トランジスタに適した添加元素である。
【００９５】
上記添加不純物は界面に対して同じ側の２層目以降に偏析していても上記の変調効果に与える影響は小さい。なぜならば電極側に偏析している場合には、電極の自由電子により遮蔽されてしまい、絶縁膜側の場合にも、等方的に電気双極子が形成し、それらが打ち消し合うためである。一方、界面に対して両方に同じ元素が偏析しあう場合には、それらの双極子が互いの効果を打ち消しあいΦeffの変調効果は小さくなる。
【００９６】
ただし、いずれの元素の場合もNiシリサイド中とゲート絶縁膜中での偏析係数が異なることから、主には、どちらか一方に偏析し、上記の最大変調幅に近い値が得られる。また、添加元素はあくまで、電極材料または絶縁膜材料母体中に添加されているものであり、決して添加不純物元素のバルクの性質を有する層構造になってはならない。典型的には、５モノレイヤー以下である必要がある。５モノレイヤー以上の場合には、添加元素は双極子としての効果は有せずに添加元素層そのものの真空仕事関数によりΦeffが決定されるからであり、本発明の趣旨を逸脱する。
【００９７】
上記の偏析不純物の面密度を測定する手法としては、基板側からの低加速SIMS分析、または光電子分光法（XPS）が有効である。特にXPSを用いることで、不純物の状態が明らかにでき、それがゲート電極中に分布しているのか、絶縁膜中に分布しているのかを区別することが可能である。
【００９８】
（第２の実施形態−製造方法１：雪かき法）
第２の実施形態の半導体装置の製造工程の一例について、第１の実施形態の半導体装置の製造工程と異なる箇所について説明する。
【００９９】
P及びB偏析層の形成手法を例に説明する。まず、ソース・ドレイン形成のイオン注入時に、ゲート電極上にSiNキャップを用いずに、同時にゲート電極にもB又はP不純物を導入する。その後のシリサイド化反応時の「雪かき効果」によって、ゲート電極界面に不純物を偏析させる。
【０１００】
なお、イオン注入の条件は上記のNiシリサイド電極への注入の場合に準じ、ゲート絶縁層へのダメージが回避できる条件であればよい。
【０１０１】
（第２の実施形態−製造方法２：イオン注入法）
第２の実施形態の半導体装置の製造工程の他の例について、図６〜図７を参照して、第１の実施形態の半導体装置の製造工程と異なる箇所について説明する。
【０１０２】
図１の工程の後、ｎ型MISトランジスタ形成領域のみ露出させた状態にし、Pを５keVで1x1016cm-2注入する（図６）。また同じ方法により、ｐ型MISトランジスタ形成領域のみ露出させた状態でBを１keVで1x1016cm-2注入する（図７）。
【０１０３】
その後、500℃、1時間の熱処理によりゲート電極5、6夫々に注入されたP及びBは、多結晶Niシリサイド層の結晶粒界を拡散し、ゲート絶縁膜1界面に偏析する。こうして、図５の構造が製造できる。
【０１０４】
ゲート電極へのB及びPイオン注入の条件は上記条件に限らず、ゲート絶縁膜へのイオン照射ダメージが加わらない程度に、加速電圧が下がっていれば、任意の条件を用いてもよいし、多段階に分けてイオン注入及び熱処理を行ってもよい。典型的には、イオン注入の加速電圧は、ゲート電極上端からゲート高さの2/3のまでに、イオンの平均飛程距離が入る条件であればよく、上記熱処理も注入深さに応じて、注入元素が十分に電極/ゲート絶縁膜界面にまで拡散する条件であればよい。
【０１０５】
熱処理温度は300℃以上500℃以下が好ましい。300℃より小さいと、Niの拡散速度が遅く十分にNiが拡散するまでに時間がかかり、生産性を悪くする。なお、決して600℃を超えてはならない、その場合にはNiがゲート絶縁膜中を拡散しゲートリーク電流の増大、極端な場合には、ゲート電極とチャネル領域が短絡してしまう。
【０１０６】
また、この熱処理工程は、熱処理温度にも依存するが、10秒以上１時間以下行うことが好ましい。１時間より長いと、生産性が悪く、製造コストを増大させてしまうおそれがある。10秒より小さいと、素子によっては、NiSi2結晶塊が十分に成長していないものが存在するおそれがある。
【０１０７】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。
【０１０８】
Bの界面偏析層形成には、Niシリサイド膜中の結晶粒界を介したBの拡散速度が、多結晶Si中のBの拡散速度に対して、10倍以上速いため、前記したNi3Si形成後のイオン注入を用いた場合の方が効率よく、Bが界面偏析し、Φeff変調量は大きくなる。
【０１０９】
（第３の実施形態：ＴｉＳｉ２上層）
第３の実施の形態に係わるＣＭＯＳＦＥＴの一例について、第２の実施の形態と異なる箇所について図８を参照して説明する。
【０１１０】
図８は、第３の実施の形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図である。
【０１１１】
図８に示すように、図５と構造的に異なる点は、n型MISトランジスタのゲート電極構造であり、それ以外は、図５と同じ構造である。n型MISトランジスタの電極構造は、ゲート絶縁膜界面側の下層が、上述した結晶粒が立方晶の結晶構造を有したNi-S組成が1:2の多結晶層（立方晶のＮｉＳｉ２結晶相）であり、その上層が斜方晶Ｃ４９型のＴｉＳｉ２結晶相で形成されている。その結晶構造は斜方晶のC49型である。NiSi2層/ゲート絶縁膜界面には、図５と同様にPが偏在している。
【０１１２】
本構造では、ゲート電極/ゲート絶縁膜界面の構造は実施例２と同様であり、その効果も同じである。詳しくは、製造方法に記述するが、本実施例のゲート電極構造も500℃以下のシリサイド形成の熱工程で製造可能であり、デバイスの信頼性を損なわない。
【０１１３】
ＴｉＳｉ２結晶相の層厚は、4.6nm以上24nm以下が好ましい。後述するように、Ｔｉ薄層の厚さを好ましい範囲として製造した場合に、ＴｉＳｉ２結晶相はこの範囲の層厚となる。
【０１１４】
なお、図８では、第２の実施の形態に対応し、不純物偏析層７、８が形成されている。しかしながら、第３の実施の形態では、第１の実施の形態に対応して、これらがなくともかまわない。
【０１１５】
（第３の実施形態−製造方法：Ｔｉ薄層挿入）
第３の実施形態の半導体装置の製造方法の一例について、図９〜図１０を参照して説明する。
【０１１６】
CMP（chemical mechanical polishing）によりゲート電極の上端を露出させる工程までは、第１の実施形態−製造方法で上述した方法と同じである。ただし、ここでは、ゲート電極上にSiNキャップ層は形成せずに、ソース・ドレイン領域のP又はBのイオン注入時に同時に、ゲート電極にもｎ型MISトランジスタではPを、p型MISトランジスタではBを導入している。
【０１１７】
リソグラフィーを用い、ｎ型MISトランジスタ領域にのみ4nmのTi層を成膜する。その後、図９に示すように、両導電型の多結晶Siゲート電極上部が露出した状況で、Niを15nmスパッタ成膜する。
【０１１８】
その後、450℃、1分の熱工程を加えることで、n型MISトランジスタのゲート電極は、ゲート絶縁膜の直上に立方晶NiSi2結晶相の多結晶層が形成し、その上部に斜方晶C49型のTiSi2結晶相が86nm程度形成する。一方、p型MISトランジスタ領域のゲート電極の上部に30nmのNiSiの多結晶層が形成し、その下に多結晶Si層が20nm程度ゲート絶縁膜に接した形で形成している。この際、多結晶Si層中のP及びB元素は雪かき効果により、ゲート絶縁膜界面及びNiSi/多結晶Si界面に偏析する。
【０１１９】
次に、リソグラフィーを用い、p型MISトランジスタ領域のみ露出させ、Niをスパッタにより50nm成膜する（図１０）。
【０１２０】
その後、400℃の低温熱処理を行うことで、p型MISトランジスタのゲート電極のすべてをNi3Si結晶相の多結晶層にする。この際に多結晶Si中のB元素は雪かき効果により、ゲート絶縁膜界面に偏析する。未反応のNiを除去すると、図８の構造が製造できる。
【０１２１】
本製造方法では、Ti薄層をNi/Si界面に挿入することでNi/Si界面反応時のNiの拡散速度を制御できる。この結果、反応の第1相目（first phase）にNiSi2結晶相を形成することを可能としている。
【０１２２】
この場合、単位時間内にSiへのNi進入量を決めるのはTi膜厚と熱処理温度の２つであり、上述以外の条件においても、上記のようにNiSi2結晶相をfirst phaseとして形成するそれらの条件であれば、なんら問題ないし、Ti以外の界面挿入層を用いても、その役割が本実施例と同じようにNiの進入速度を低下させるためであれば、TiN等の界面挿入層をそれらの最適な膜厚で用いてもよい。
【０１２３】
Ti薄層の膜厚は、2nm以上10nm以下が好ましい。10nmを超えるとNiはSi層まで拡散しないおそれがある、２nmより小さいと、Niの拡散が速すぎ、NiSi2を初期層として形成できないおそれがある。
【０１２４】
NiSi2結晶相を形成する熱処理工程は、300℃以上600℃以下である必要がある。300℃より小さいと、Niの拡散速度が遅く十分にNiが拡散するまでに時間がかかり、生産性を悪くする。600℃より大きいと、形成したNiSi2相がゲート絶縁膜にダメージを与え、デバイスの信頼性を劣化させる。
【０１２５】
また、この熱処理工程は、熱処理温度にも依存するが、10秒時間以上１時間以下行うことが好ましい。１時間を超えると製造コストを増大させてしまう。10秒より小さいと、素子によっては、NiSi2結晶塊が十分に成長していないものが存在するおそれがある。
【０１２６】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。
【０１２７】
本実施例の方法をソース・ドレインに用いた場合には、NiSi2/Si界面は（111）ファセットを形成し、非常にラフな界面となってしまう（非特許文献３参照。）。しかしながら、本発明の実施例のように、ゲート電極に用いることで、NiSi2界面はゲート絶縁膜界面で原子レベルで平坦になるため、上記ラフネスは生じない。
【０１２８】
本製造方法でも、NiSi2結晶相が低温で形成しているため、余剰のNiがゲート電極中に侵入してこない限り、ゲート電極/絶縁膜界面において非特許文献１のようなNiSiとNiSi2の混晶相が形成することはない。なお、Ni層と多結晶シリコン層の層厚比は、上述したようにNiSi2結晶相形成に合わせることが好ましい。具体的には、Ｎｉ層の厚さは、多結晶シリコン層の厚さの２分の一以下が好ましい。
【０１２９】
なお、本製造方法でも、不純物の導入の方法としてはNiSi2結晶相及びNi3Si結晶相ゲート電極の形成後のイオン注入の方法を用いてもよいし、あるいは「雪かき効果」と電極形成後のイオン注入の方法を併用してもよい。
【０１３０】
（第４の実施形態：ＮｉＳｉ上層）
第４の実施の形態に係わるＣＭＯＳＦＥＴの一例について、第２の実施の形態と異なる箇所について図１１を参照して説明する。
【０１３１】
図１１は、第４の実施の形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図である。
【０１３２】
図１１に示すように、図５と構造的に異なる点は、n型MISトランジスタの電極構造であり、それ以外は、図５と同じ構造である。n型MISトランジスタの電極構造は、ゲート絶縁膜側の下層が、それぞれの結晶粒が立方晶の結晶構造を有したNi-S組成が1:2の多結晶層（立方晶のＮｉＳｉ２結晶相）であり、上層が斜方晶MnP型の結晶構造であるNiSi結晶相が形成している。NiSi2層/ゲート絶縁膜界面には、図５と同様にPが偏在している。
【０１３３】
本構造では、ゲート電極/ゲート絶縁膜界面の構造は図５と同様であり、その効果も同じである。また、NiSi2相よりも低抵抗なNiSi相が形成していることで、実施例２に比べてn型MISトランジスタのゲート電極のシート抵抗値が下げられ、より高速でのデバイス動作が可能となる。詳しくは製造方法に記述するが、本実施例のゲート電極構造も500℃以下のシリサイド形成の熱工程で製造可能であり、デバイスの信頼性を損なわない。
【０１３４】
なお、図１１では、第２の実施の形態に対応し、不純物偏析層７、８が形成されている。しかしながら、第４の実施の形態では、第１の実施の形態に対応して、これらがなくともかまわない。
【０１３５】
（第４の実施形態−製造方法１：ゲート上層 ＮｉＳｉ２⇒ＮｉＳｉ相変化）
第４の実施形態の半導体装置の製造工程の一例について、図１２〜図１３を参照して説明する。
【０１３６】
まず、上述した製造方法により図５の構造を形成する。その後に、リソグラフィーを用い、ｎ型MISトランジスタ領域にのみ5nmのNi層を成膜する（図１２）。
【０１３７】
その後、400℃、1分の熱工程を加えることで、n型MISトランジスタのゲート電極の上部はNiSi２結晶相からNiSi結晶相へと相変化する。こうして、図１３の構造が製造できる。
【０１３８】
本製造方法でも、不純物の導入はNiSi2及びNi3Siゲート電極の形成後、又はその組み合わせを用いて行ってもよい。
【０１３９】
NiSi結晶相の比抵抗値はNiSi2結晶相のおおよそ半分であり、NiSi2結晶相のゲート電極上部をNiSi結晶相化することで、ゲート電極の低抵抗化が実現でき、デバイスの更なる高速動作が実現される。
【０１４０】
（第４の実施形態−製造方法２：ゲート中部にＮｉイオン注入）
第４の実施形態の半導体装置の製造工程の一例について、図１４〜図１７を参照して説明する。
【０１４１】
CMP（chemical mechanical polishing）によりゲート電極の上端を露出させる工程までは、上述した方法と同じである。
【０１４２】
図２に示した場合と同じように、両導電型の多結晶Siゲート電極上部が露出した状況で、Niイオン注入を行う。但しこの場合、加速電圧を30keV程度にすることで、Niイオンのピーク深さ位置を多結晶Si電極の表面から20nm程度になるようにする。注入量は5x1015cm-2以上である。このときゲート電極上部はイオン注入のダメージにより非晶質構造になる。
【０１４３】
その後、350℃、30分の熱工程を加えることで、多結晶Siゲート電極の20nm程度の深さの部分にサイズが10nm程度、CaF2構造のNiSi2の結晶塊が形成する。Niをスパッタにより20nm成膜する（図１４）。その後、500℃以下の低温熱処理を行うことで、NiがSi中へ拡散し、20nmよりも浅い領域ではNiSi結晶相が形成する。同時に、NiSi2の結晶塊が形成している深さ領域（表面から20nm）より深い領域では、先に形成しているNiSi2塊を成長核としてNiSi2の結晶が成長し、ゲート絶縁膜界面までNiSi2結晶相が形成する。
【０１４４】
その後リソグラフィーを用い、p型MISトランジスタの形成領域のみに25nmのNiを成膜し（図１５）、400℃の熱処理を行うことで、p型MISトランジスタのゲート電極のみNi3Siを形成する。
【０１４５】
未反応のNiを除去した後に、リソグラフィーによりｎ型MISトランジスタ形成領域のみ露出させ、ｐ型MISトランジスタ領域はレジスト又は、ハードマスクにより覆う。その状態でPを５keVで1x1016cm-2注入する（図１６）。また同じ方法により、逆にｐ型MISトランジスタ形成領域のみ露出させた状態にし、Bを１keVで1x1016cm-2注入する（図１７）。
【０１４６】
その後に400℃、30minの熱処理によりゲート電極に注入されたB及びPは多結晶Niシリサイド層の結晶粒界を拡散し、ゲート絶縁膜界面に偏析する。こうして、図１１の構造が製造できる。本製造方法でも、不純物の添加は、ソース・ドレインへのイオン注入時に同時におこなってもよい。
【０１４７】
（変形例）
第１〜４の実施形態では、バルク基板上のプレーナー型半導体装置を用いて説明したが、第１〜４の実施の形態は、ＳＯＩ基板上のプレーナー型半導体装置、Ｆｉｎ型半導体装置についても適用できる。
【０１４８】
（変形例１：ＳＯＩ基板上のプレーナー型半導体装置）
変形例に係わるＣＭＯＳＦＥＴの一例について、図１８を参照して説明する。
【０１４９】
図１８に示すように、CMISデバイスがSOI基板上に形成している。CMISデバイスの構造自体は図１に示した構造と同じである。CMISデバイスが形成しているSOI基板のSi活性領域の厚さは15nmであり、本デバイスはいわゆる完全空乏型のCMISデバイスである。
【０１５０】
完全空乏型デバイスでは、チャネル領域の基板不純物濃度が低く、チャネル領域が完全に空乏化しているため、その高速動作の実現のために必要なゲート電極のΦeffはバルクデバイスのそれと異なる。具体的には、バルクデバイスの場合にはSiの禁制帯端であるのに対し、完全空乏型のデバイスでは、両導電型ともに、それよりも0.2eV、Si-midgapよりの値である。本実施例では、ゲート電極にそれぞれNiSi2結晶相及びNiSi3結晶相をもちいており、そのΦeffは完全空乏型デバイスの高速動作に最適な値になっている。
【０１５１】
図１８では、第１の実施形態に対応した図としたが、無論、変形例１は第２〜第４の実施形態に対応した形態でもかまわない。
【０１５２】
また、SOI基板上では、両導電型でゲート電極が入れ替わっていてもよい。本構造により、図１８の場合に比較し、動作閾値電圧が約0.5eV程度大きくなる。これは、動作待機時の待機電力の低消費電力化につながり、本構造を用いることで、低消費電力のCMISデバイスが実現可能である。
【０１５３】
（変形例２：Ｆｉｎ型半導体装置）
変形例に係わるＣＭＯＳＦＥＴの一例について、図１９を参照して説明する。
【０１５４】
図１９に示すように、ｐ型シリコン基板上には堆積シリコン酸化膜であるburied oxideが形成され、その上にトランジスタのソース・ドレインを成すＦｉｎ構造が形成されている。図示する構造では、このＦｉｎ構造は、ｎ型MISトランジスタではｐ型Ｓｉ層とＳｉＮ層との積層構造、一方、ｐ型MISトランジスタでは、ｎ型Ｓｉ層とＳｉＮ層との積層構造から構成されるが、Ｓｉ単層またはＳｉＮ以外の絶縁層により構成することもできる。
【０１５５】
こうしたＦｉｎ構造と交差するように、Niシリサイドから成るゲート電極5、6が形成されており、その接触界面にはゲート絶縁膜1としてシリコン酸化膜が形成されている。Niシリサイドから成るゲート電極は、n型MISトランジスタでは、NiSi2結晶相の多結晶膜であり、p型MISトランジスタではNi3Si結晶相の多結晶膜である。
【０１５６】
この構造は、Ｆｉｎ部の両方の側面部分にチャネル部を有するＭＩＳトランジスタが形成された、いわゆるダブルゲートＭＩＳトランジスタである。Ｆｉｎ部にＳｉ単層を用いた場合には、Ｆｉｎの上部もチャネル領域となり、トライゲートＭＩＳトランジスタとなる。
【０１５７】
図示していないが、ソース・ドレイン部としては、チャネル領域を挟むように、ｐ型のＦｉｎにはｎ型高濃度不純物領域のソース領域およびドレイン領域が形成され、ｎ型不純物のＦｉｎにはｐ型高濃度不純物領域のソース領域およびドレイン領域が形成される。また、変形例２のような三次元構造のデバイス素子では、高さ方向における不純物濃度を均一にすることが極めて困難であるので、ショットキー・ソース・ドレイン構造をとってもよい。
【０１５８】
変形例２は図１に示したゲート電極界面構造をFin型の完全空乏型トランジスタに適用した例である。本実施例の場合も、変形例１同様に完全空乏型デバイスであるので、ゲート電極のΦeffは高速動作用のCMISデバイスに最適なものである。また、ゲート電極構造を、両導電型で入れ替えることによって、低消費電力用のCMISデバイスも実現できる。
【０１５９】
このように、平面型のトランジスタに関わらず3次元構造のトランジスタにも本発明のゲート電極界面構造は適用できる。製造方法についても平面型の製造方法を最適化するのみで適用可能である。
【０１６０】
本実施形態ではＦｉｎ構造のダブルゲートＭＩＳトランジスタを用いたが、平面型ダブルゲートＣＭＩＳトランジスタ、縦型ダブルゲートＣＭＩＳトランジスタ等、その他の三次元構造のデバイス素子を用いることもできる。
【０１６１】
図１９では、第１の実施形態に対応した図としたが、無論、変形例２は第２〜第４の実施形態に対応した形態でもかまわない。
【０１６２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１６３】
【図１】第１実施形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図２】第１実施形態に係るＣＭＯＳＦＥＴの製造工程の一例を示すゲート長方向の断面模式図
【図３】第１実施形態に係るＣＭＯＳＦＥＴにおいて、図２の次の製造工程を示すゲート長方向の断面模式図
【図４】第１実施形態に係るＣＭＯＳＦＥＴにおいて、図３の次の製造工程を示すゲート長方向の断面模式図
【図５】第２実施形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図６】第２実施形態に係るＣＭＯＳＦＥＴの製造工程の一例を示すゲート長方向の断面模式図
【図７】第２実施形態に係るＣＭＯＳＦＥＴにおいて、図６の次の製造工程を示すゲート長方向の断面模式図
【図８】第３実施形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図９】第３実施形態に係るＣＭＯＳＦＥＴの製造工程の一例を示すゲート長方向の断面模式図
【図１０】第３実施形態に係るＣＭＯＳＦＥＴにおいて、図９の次の製造工程を示すゲート長方向の断面模式図
【図１１】第４実施形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図１２】第４実施形態に係るＣＭＯＳＦＥＴの製造工程の一例を示すゲート長方向の断面模式図
【図１３】第４実施形態に係るＣＭＯＳＦＥＴにおいて、図１２の次の製造工程を示すゲート長方向の断面模式図
【図１４】第４実施形態に係るＣＭＯＳＦＥＴの製造工程の他の例を示すゲート長方向の断面模式図
【図１５】第４実施形態に係るＣＭＯＳＦＥＴにおいて、図１４の次の製造工程を示すゲート長方向の断面模式図
【図１６】第４実施形態に係るＣＭＯＳＦＥＴにおいて、図１５の次の製造工程を示すゲート長方向の断面模式図
【図１７】第４実施形態に係るＣＭＯＳＦＥＴにおいて、図１６の次の製造工程を示すゲート長方向の断面模式図
【図１８】変形例１に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図１９】変形例２に係るＣＭＯＳＦＥＴの一例を示す鳥瞰図
【図２０】450℃および700℃の熱処理により形成したＮｉＳｉ２相のＸ線回折スペクトル
【図２１】450℃および700℃の熱処理により形成したＮｉＳｉ２相をゲート電極としたＭＯＳキャパシタのリーク電流特性
【図２２】低温形成ＮｉＳｉ２相および斜方晶ＭｎＰ型のＮｉＳｉ結晶相をそれぞれゲート電極としたＭＯＳキャパシタの容量−電圧（C-V）特性
【図２３】ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２およびＮｉ３Ｓｉをそれぞれゲート電極としたＭＯＳキャパシタの容量−電圧（C-V）特性
【符号の説明】
【０１６４】
1 … シリコン酸化膜（ゲート絶縁層）
2 … 素子分離シリコン酸化膜
3 … NiSi層
4 … シリコン窒化膜（ゲート電極の絶縁側壁）
5 … 立方晶CaF2型のNiSi2
6 … 立方晶AuCu3型のNi3Si
7 … リン偏析層
8 … ボロン偏析層
9 … Ni層
10 … 多結晶Si層（non-doped）
11 … レジスト
12 … リンが高濃度に添加された多結晶Si層
13 … ボロンが高濃度に添加された多結晶Si層
14 … 層間絶縁膜（シリコン酸化膜）
15 … NiSi2結晶核
16 … TiSi2層
17 … Ti層
18 … SiN層
19 … p型単結晶Si層
20 … n型単結晶Si層
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET（Metal-Oxide-Semiconductor Field Effect Transistor），CMOSFET（Complementaly MOSFET）等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００４】
メタルゲート電極形成技術の一つに、ゲート電極の全てをＮｉやＣｏでシリサイド化するフルシリサイドゲート電極技術がある。メタルゲート電極には、最適な動作閾値電圧でのデバイス動作を実現するために、導電型に応じて異なる仕事関数が必要とされている。
【０００５】
これは、MISトランジスタの動作閾値電圧はゲート電極/ゲート絶縁膜界面におけるゲート電極の仕事関数（Φeff:実効仕事関数）の変化に従って変調されるためである。よって、界面近傍でのゲート電極の仕事関数のばらつきが、そのまま、動作閾値電圧のばらつきとなる。
【０００６】
たとえば、シリサイド組成や結晶構造による仕事関数制御の試みがなされている（特許文献１、非特許文献１、２参照。）。
【０００７】
非特許文献１では、ＮｉＳｉ２組成の仕事関数は約4.4eV近傍でありＮＭＯＳメタルにふさわしく、Ｎｉ３Ｓｉ組成の仕事関数は約4.8eV近傍でありＰＭＯＳメタルにふさわしいことが開示されている。しかしながら、これら組成制御のゲート電極では、その実効仕事関数Φeffが0.1eV程度ばらつくことが示されており、ひいては閾値電圧のばらつきを生じさせてしまう。これは、ゲート電極の結晶相が単一ではなく混相であることに起因すると考えられる。したがって、仕事関数の制御には、結晶相が単相であることが望まれる。
【０００８】
また、非特許文献１では、Ｎｉ層／多結晶Ｓｉ層の層厚比（ＮｉＳｉ組成比）と、熱処理温度（350℃〜650℃）と、を変化させ、Ｎｉ層／多結晶Ｓｉ層の界面固相反応を行うことが試みられている。この結果、ＮｉＳｉ相、Ｎｉ３Ｓｉ相、Ｎｉ３Ｓｉ相とＮｉ３１Ｓｉ１２相の混相、ＮｉＳｉ相とＮｉＳｉ２相との混相を生成することが開示されている。しかしながら、例えば、ＮｉＳｉ２相の単相を形成する場合には650℃以上の熱処理が必要とされている。このような高温熱処理でシリサイド化を行うと、ゲート絶縁膜が劣化し、リーク電流が増大してしまう。
【０００９】
なお、特許文献１では、Ｎｉ層／多結晶Ｓｉ層の層厚比を変化させ、真空中で400℃、１分間の熱処理を行うことにより、Ｎｉ層／多結晶Ｓｉ層の界面固相反応を行うことが試みられている。この結果生成した（Ｎｉ＋Ｓｉ）層は、約4.4eVから約4.9eVまでの仕事関数を示すものの、Ｎｉ、Ｓｉ、種種のＮｉＳｉｘの混相と考えられ、仕事関数がばらつくことが予想される。
【００１０】
また、非特許文献１では、ＮｉＳｉｘのシリサイド組成を変化させることにより、約4.3eVから約4.9eVまでの仕事関数を示すことが開示されている。しかしながら、そのＸＲＤ結果からは、種種の結晶相が観測されており、混相が形成されていることがわかる。
【００１１】
したがって、そもそも、結晶構造が単相のＮｉシリサイドを形成することは難しかった。このため、しきい値ばらつきを低減することはできなかった。さらに、結晶構造が単相のＮｉシリサイドが形成できたとしても、ＮｉＳｉ２相のように、高温熱処理によるシリサイド反応が必要であり、リーク電流の増大を引き起こしてしまっていた。したがって、Ｎｉシリサイドの結晶相単相を両導電型（特にｎ型）のゲート電極に用いることはできなかった。
【００１２】
一方、単結晶ＳｉやアモルファスＳｉを350℃〜400℃等の低温熱処理でシリサイド化し、ＮｉＳｉ２を生成する試みが知られている（非特許文献３、４参照。）。
【００１３】
非特許文献３では、Ｎｉ／Ｔｉ薄層／単結晶Ｓｉの積層に350℃30分の熱処理を行うことにより、ＴｉＳｉ２／ＮｉＳｉ２／単結晶Ｓｉの積層を生成させることが開示されている。しかしながら、ＮｉＳｉ２／単結晶Ｓｉ界面は、（111）ファセットを形成し、ラフネスが生じてしまう。
【００１４】
また、非特許文献４では、アモルファスＳｉにＮｉをイオン注入した後に400℃３時間の熱処理を行うことにより、ＮｉＳｉ２結晶核を生成させることが開示されている。しかしながら、３時間もの長時間の熱処理は、ＬＳＩ製造プロセス上、現実的ではなかった。
【特許文献１】特開2005-129551公報
【非特許文献１】K.Takahashi et al. , ”Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation(PC-FUSI)Technique for 45nm-node LSTP and LOP Devices”, IEDM 2004, 4.4.1-4.4.4
【非特許文献２】N.Biswas et al. , “Work function tuning of nickel silicide by co-sputtering nickel and silicon”, Applied Physics Letters 87, 171908 (2005)
【非特許文献３】O.Nakatsuka et al. ,”Low-Temperature Formation of Epitaxial NiSi2 Layers with Solid-Phase Reaction in Ni/Ti/Si(001)Systems”, Japanese Journal of Applied Physics, Vol.44, No.5A,2005,pp.2945-2947
【非特許文献４】C.Hayzelder et al. , ”Silicide formation and silicide-mediated crystallization of nickel-implanted amorphous silicon thin films” , J.Appl.Phys. 73(12),15 June 1993, pp.8279-8289
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記事情に鑑みて、しきい値ばらつきの小さい半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１６】
第１の発明の半導体装置は、Ｐ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする。
【００１７】
第２の発明の半導体装置は、基板と、基板に形成されたＰ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域と、を有するＮチャネルＭＩＳトランジスタと、基板に形成されたＮ型半導体層と、Ｎ型半導体層上に形成された第２ゲート絶縁層と、第２ゲート絶縁層上に形成され、立方晶のＮｉ３Ｓｉ結晶相、六方晶のＮｉ３１Ｓｉ１２結晶相のいずれかを有する第２ゲート電極と、第２ゲート電極をゲート長方向に挟むＮ型半導体領域に形成された第２ソース・ドレイン領域と、を有するＰチャネルＭＩＳトランジスタと、を具備することを特徴とする。
【００１８】
第３の発明の半導体装置の製造方法は、Ｐ型半導体層上に、第１ゲート絶縁層を形成する工程と、第１ゲート絶縁層上に、第１多結晶シリコン層を形成する工程と、第１多結晶シリコン層を挟むＰ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、その後、第１多結晶シリコン層にＮｉをイオン注入する工程と、その後、第１多結晶シリコン層内にＮｉＳｉ２結晶塊を生成させる300℃以上800℃以下の熱処理工程と、その後、多結晶シリコン層上に、多結晶シリコン層の厚さの２分の１以下の厚さのＮｉ層を形成する工程と、その後、ＮｉＳｉ２結晶塊を成長させ、第１多結晶シリコン層をＮｉＳｉ２結晶相にする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする。
【００１９】
第４の発明の半導体装置の製造方法は、Ｐ型半導体層上に、第１ゲート絶縁層を形成する工程と、第１ゲート絶縁層上に、第１多結晶シリコン層を形成する工程と、第１多結晶シリコン層を挟むＰ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、その後、第１多結晶シリコン層上にＴｉ薄層を形成する工程と、Ｔｉ薄層上にＮｉ層を形成する工程と、その後、（Ｔｉ薄層／第１多結晶シリコン層）積層を（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする。
【００２０】
第５の発明の半導体装置の製造方法は、Ｐ型半導体層上に第１ゲート絶縁層を形成し、Ｎ型半導体層上に第２ゲート絶縁層を形成する工程と、第１ゲート絶縁層上に第１多結晶シリコン層を形成し、第２ゲート絶縁層上に第２多結晶シリコン層を形成する工程と、第１多結晶シリコン層を挟むＰ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、第２多結晶シリコン層を挟むＮ型半導体層表面に、第２ソース・ドレイン領域を形成する工程と、その後、第１多結晶シリコン層上にＴｉ薄層を形成する工程と、Ｔｉ薄層および第２多結晶シリコン層の上にＮｉ層を形成する工程と、その後、（Ｔｉ薄層／第１多結晶シリコン層）積層を（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にし、（Ｎｉ層／第２多結晶シリコン層）積層を（ＮｉＳｉ結晶相／第２多結晶シリコン層）積層にする300℃以上600℃以下の熱処理工程と、ＮｉＳｉ結晶相上にＮｉ層を形成する工程と、（Ｎｉ層／ＮｉＳｉ結晶相／第２多結晶シリコン層）積層構造をＮｉ３Ｓｉ結晶相、Ｎｉ３１Ｓｉ１２結晶相のいずれかにする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする。
【発明の効果】
【００２１】
本発明は、しきい値ばらつきの小さい半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００２３】
（第１の実施形態）
第１の実施の形態に係わるＣＭＯＳＦＥＴの一例について、図１を参照して説明する。
【００２４】
図１は、第１の実施の形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図である。
【００２５】
図１に示すように、p型シリコン基板中に、p型不純物領域（p型ウェル）とn型不純物領域（n型ウェル）が、素子分離層のSiO2を介して形成されている。その上部に形成されているゲート絶縁層1は、双方とも通常のシリコン酸化膜1であり、2 nm以下が望ましい。ゲート絶縁層1の上にはそれぞれ積層構造のゲート電極5及び6が形成されており、双方ともNiシリサイドである。
【００２６】
ｐ型ウェル領域上のNiシリサイドゲート電極5は、立方晶のＮｉＳｉ２結晶相で形成されている。ゲート電極5中のいずれの領域でも、それぞれの結晶粒が立方晶CaF2型の結晶構造を有しており、そのNi：Si組成が１：２である多結晶層である。さらに、後に詳述するように、このＮｉＳｉ２結晶相は低温にて形成していることから、その格子定数は5.39Å以上5.40Å以下である。
【００２７】
一方、ｎ型ウェル上のNiシリサイドゲート電極6は、立方晶のＮｉ３Ｓｉ結晶相で形成されている。ゲート電極6中のいずれ領域でも結晶粒が立方晶AuCu3型の結晶構造を有しており、Ni：Si＝３：１の組成である多結晶層である。なお、Niシリサイドゲート電極6は、立方晶のＮｉ３Ｓｉ相の他、六方晶のＮｉ３１Ｓｉ１２相で形成されていてもよい。
【００２８】
なお、図１では、ゲート電極5の全てが上述のＮｉＳｉ２結晶相であるが、ゲート電極5におけるゲート絶縁層1との界面領域に層状に形成されていればかまわない。ゲート電極6についても同様である。
【００２９】
これらのゲート絶縁層1とゲート電極5、6から成るゲート構造のソース・ドレイン間の長さ（ゲート長）は、両導電型ともに、30nm以下が好ましい。
【００３０】
p型ウェルには、ゲート絶縁層1を挟むように、n型高濃度不純物領域であるソース領域とドレイン領域が形成されている。また、その上部にはコンタクト電極であるNiシリサイド層（NiSi層）3が形成されている。こうして、p型不純物領域にn型MISトランジスタができている。一方、n型不純物領域上には、ゲート絶縁層1を挟むようにp型高濃度不純物領域であるソース領域とドレイン領域が形成され、n型MISトランジスタ同様、コンタクト材であるNiシリサイド層（NiSi層）3が形成している。こうして、n型不純物領域にp型MISトランジスタができている。n型とp型のMISトランジスタは相補的に働き、これらでCMISデバイスが構成される。
【００３１】
本実施形態では、両導電型とも、そのゲート電極の全てが単一の結晶構造のNiシリサイドから形成することが可能である。また、それぞれの導電型において、ゲート絶縁膜直上のゲート電極部もその全ての界面領域で単一な結晶構造（単相）を有するNiシリサイドで形成することが可能である。こうすることで、閾値電圧のばらつきが0.05eVよりも小さくなり、CMISデバイスの動作に際して許容できるものとなる。これは、非特許文献１の実効仕事関数Φeffばらつきが0.1eV程度であるのに対して大きく低下した値である。
【００３２】
ここで、界面領域において単相であるとは、ゲート絶縁膜界面に接するそれぞれの電極の結晶粒を分析領域が5nm以下の局所電子線回折により分析した場合、結晶粒の向きは異なるにせよ、いずれの結晶粒の結晶構造もすべて同一であるか、または、主である結晶相に対して、その他の相の領域存在比率が1%以下である場合に単相であるとする。
【００３３】
局所電子線回折分析に当たっては、ゲート絶縁膜に接するか否かを見極めるために、ゲート電極/絶縁膜界面に対して垂直に試料を切りだし、その断面を透過型電子顕微鏡像で確認しながら行う必要がある。また、試料の奥行き方向に結晶粒が重ならず、結晶粒をそれぞれ１つずつ判別できるように、試料の厚さは、分析対象である結晶粒の1/2程度であることが望ましい。
【００３４】
なお、Ｎｉシリサイドの結晶相と結晶系との関係は、次のとおりである。
【００３５】
Ｎｉ３Ｓｉ相：立方晶（cubic）
Ｎｉ３１Ｓｉ１２相：六方晶(hexagonal)
Ｎｉ２Ｓｉ相：斜方晶(orthorhombic)
ＮｉＳｉ相：斜方晶(orthorhombic)
ＮｉＳｉ２相：立方晶（cubic）
Niシリサイドゲート電極の場合には、そのNi-Si組成によりΦeffが大きく変化することが知られている（非特許文献２参照。）。また、実際にNiSiとNiSi2が混在した電極ではそのΦeffが0.1eV程度ばらつくことが示されている（非特許文献１参照。）。
【００３６】
なお、詳細は後述する（第１または第３の実施形態−製造方法参照。）が、本実施の形態の製造方法においては、Niシリサイド化反応において、初期相（first phase）として斜方晶MnP型NiSi相よりも生成熱が負に大きく、熱力学的に安定なNiSi2相が形成する。このため、本実施の形態の製造方法では、ゲート電極におけるゲート絶縁層との界面領域において、Niが過剰に存在しない限り、上記のNiSi相とNiSi2相の混相は形成しない。
【００３７】
n型MISトランジスタのゲート電極5は、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相で形成されていることを特徴とし、5.393Å以上であることが好ましい。この格子定数は、通常のNi/Si界面反応でのNiSi2形成温度（650℃以上）よりも低温（例えば450℃）熱処理工程で形成したＮｉＳｉ２結晶相特有の構造である。以下、これについて図２０を用いて詳述する。
【００３８】
図２０に、本実施例の450℃の熱処理工程により形成したNiSi2相のX線回折スペクトルと、700℃の高温熱処理工程により形成したNiSi2相のX線回折スペクトルを示す。
【００３９】
それぞれのX線回折スペクトルとも、X線源にCuKαを用い、θ/2θ法を用いて、室温にて測定した。いずれの形成条件の場合にも立方晶のNiSi2の回折ピークが得られた。
【００４０】
なお、本XRD分析で得られるデータは、上記の局所電子線回折とは異なりゲート電極全体及びSi基板を含めた結晶構造をすべて反映した回折プロファイルである。図２０では、そのXRDプロファイルで電極シリサイド相としてNiSi2構造の回折ピークのみしか検出されていないことから、ゲート絶縁膜の界面のみではなく、ゲート電極全体が「単相」であることがわかる。
【００４１】
但し、本実施例のNiSi2結晶相の回折ピークは高温熱処理工程により形成した場合に比較し、いずれの回折ピークも低角度に表れる。すなわち、格子定数に差が生じており、本実施例の低温形成NiSi2結晶相で5.393Å、700℃の高温熱処理の場合に5.381Åであり、低温形成NiSi2の格子定数の方が、0.2％格子定数が大きい。また、バルクのNiSi2相の格子定数（5.406Å）と比較すると、低温形成の場合の方がよりバルクの値に近い。
【００４２】
これは、形成温度の差異に起因しており、低温熱処理で形成した場合の方が、熱収縮が小さいためにバルクの格子定数からのずれが小さくなる。
【００４３】
また、Siの格子定数（5.431Å）と比較しても、低温形成NiSi2の場合の格子定数差は0.6%であり、高温熱処理（0.9％）の場合よりも小さい。このことは、製造工程において多結晶Siをシリサイド化する場合の体積変化による機械的歪みの印加が小さいことを意味しており、ゲート電極に近接するゲート絶縁膜及びゲート側壁に対して与える機械的歪みが軽減され、トランジスタの信頼性が向上されるとともにチャネル部への圧縮歪み印加にともなう電子移動度の劣化が抑制され、デバイスの高速動作が可能になると考えられる。
【００４４】
図２１に、それぞれの方法で形成したNiSi2相をゲート電極に有するMOSキャパシタのリーク電流特性を示す。用いたゲート絶縁膜はSiO2でありその膜厚は7nmであった。700℃の高温熱処理により形成したNiSi2相の場合には、高温熱工程にともなうゲート絶縁膜へのNi元素拡散によりリーク電流が増大する。それに対し、本実施例の450℃低温形成NiSi2相の場合には、低温プロセスのみであるためNiのゲート絶縁膜中への元素拡散が抑えられ、それに起因するダメージは生じず、低いリーク電流特性を維持できる。
【００４５】
図２２に、本実施例の低温形成NiSi2電極と斜方晶MnP型NiSi電極をそれぞれゲート電極に有するMOSキャパシタの容量−電圧（C-V）特性を示す。
【００４６】
NiSi結晶相電極の場合に比較し、低温形成NiSi2結晶相電極のC-V特性はマイナス電圧側にシフトする。C-V特性から求まるフラットバンド（Vfb）電圧のゲート酸化膜厚依存性より酸化膜厚＝０の場合のVfb電圧を直線外装により抽出し、Si基板の不純物濃度(1x1015cm-3)から求まる基板のフェルミレベル（4.92eV）を用いて電極のΦeffを抽出した結果、低温形成NiSi2結晶相電極の場合は4.54eVであり、NiSi結晶相電極(4.66eV)に比較し0.12eV小さい。このことにより、n型MISトランジスタに本実施例のNiSi2結晶相電極を用いることでNiSi結晶相電極に対して動作閾値電圧が低減でき、デバイスの低電圧動作が可能となることがわかる。
【００４７】
なお、本実施例ではΦeffの抽出に際して、Vfbの酸化膜厚依存性より、SiO2/Si基板界面の固定電荷のみ差し引くことでΦeffを抽出しており、ゲート絶縁膜（SiO2）中に固定電荷は存在しないと仮定している。実際には界面固定電荷量よりは、1桁以上面密度としては少ないものの膜中に固定電荷は存在しており、それにより抽出されるΦeffの値は0.05eV程度の誤差を含むが、上記のNiSi結晶相に対して、NiSi2結晶相のΦeffが小さいことには変わりはない。
【００４８】
p型MISトランジスタのゲート電極6は、立方晶のＮｉ３Ｓｉ相、六方晶のＮｉ３１Ｓｉ１２相のいずれかを用いることが好ましい。
【００４９】
図２３に、NiSi結晶相、Ni2Si結晶相、Ni31Si12結晶相及びNi3Si結晶相をそれぞれゲート電極に有するMOSキャパシタの容量−電圧（C-V）特性を示す。
【００５０】
用いたゲート絶縁膜はSiO2でありその膜厚は10nmであった。なお、それぞれの結晶構造は、前記のXRD分析により単相であることを確認した。NiSi結晶相電極の場合に比較し、いずれの結晶相もC-V特性はプラス電圧側にシフトする。Vfb電圧のゲート絶縁膜厚依存性からΦeffを抽出すると斜方晶Ni2Si結晶相電極の場合に、4.75eV、六方晶Ni31Si12及び立方晶Ni3Si電極の場合に4.85eVとNi組成の増大につれてΦeffは大きくなりSi価電子帯に近づく。p型MISトランジスタでは、電極のΦeffの値がSi価電子帯に近いほど動作閾値電圧が低減できるため、上記Ni組成の大きなNiシリサイドのゲート電極に用いることでデバイスの低電圧動作が可能となり、その効果はNi組成の増大に伴って大きくなる。この結果、ＰＭＯＳメタルに、Ｎｉ３Ｓｉ相、Ｎｉ３１Ｓｉ１２相を用いることでNiSi相にくらべ0.2eVの動作閾値低減につながる。
【００５１】
なお、デバイスに要求される閾値電圧が高い場合は、Ni2Si結晶相などを用いてもよい。
【００５２】
このようにして導電型に応じて結晶構造の異なるＮｉシリサイドをゲート電極に用いることで、両導電型ともに動作電圧を下げ、デバイスに応じて最適な閾値電圧を得ることが可能となる。
【００５３】
ゲート電極5、6の高さ、すなわちシリサイド膜厚については、100nm以下が好ましく、ゲート長の縮小に応じて低くする必要がある。ゲート長に対して高すぎる場合には、機械的強度が不十分となり製造工程中にその構造を維持できず、デバイス製造を困難にする。典型的には、ゲート長の２−３倍の高さが好ましい。また、低すぎる場合にもゲート電極として必要とされるシート抵抗値を満たさずにデバイス特性の劣化を招くため、それぞれのデバイス技術世代に応じて必要とされるシート抵抗を達成するのに必要な高さを保持する必要があり、少なくとも20nm以上の高さは必要である。
【００５４】
また、シリサイドの結晶粒サイズに至っても、上記条件を満たすことが必要であると同時に、実効仕事関数（Φeff）ばらつきの観点からゲート長の1/2以下の粒サイズが好ましい。
【００５５】
図１では、ゲート絶縁膜としてシリコン酸化膜を用いているが、シリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3等がある。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、LaAl酸化物のような、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して用いればよい。以下の実施例でも、ゲート絶縁膜としてはシリコン酸化膜を用いるが、特に断らない限り高誘電体絶縁膜に置き換えることは無論有効である。
【００５６】
ゲート絶縁層としては、Hf元素を含む層を有することが好ましい。動作閾値電圧をより下げることが可能になるためである。
【００５７】
この場合、NiSi2結晶相形成によるΦeff変調効果はさらに大きくなり、低温形成のNiSi2結晶相をＮＭＯＳゲート電極に用いることでΦeff=4.3eVとなり、さらに閾値電圧を下げることができる。これは、電極/Hf系絶縁膜界面に生じるHf-Siが起因となるフェルミレベルピニングが原因である。電極側の界面におけるSi組成が大きいほどピニングの影響が大きくなる。
【００５８】
上記NiSi2結晶相/ Hf系絶縁膜の場合、NiSi2結晶相中のSiの面密度は多結晶Siの場合と同じであるため、同じ面密度でHf-Si結合が形成される。すなわち、NiSi2電極の場合は、多結晶Siの場合と同程度の大きなフェルミレベルピニングが生じ、SiO２上では4.54eVまでした小さくならなかった。これに対して、HfSiON上では仕事関数の変化は多結晶Siの場合と同じ4.3eVにまで大きく仕事関数が低下する。
【００５９】
この現象は、Hf組成が30％以上であるときに特に顕著となるが、これより小さい場合も、Hf-Si結合が界面に存在しうる限り上記ピニング現象の影響を受け、界面のHf-Si結合面密度に応じてSiO2上の4.54eVから4.3eVまでΦeffが変化する。
【００６０】
これに対し、斜方晶MnP型NiSi相の場合は電極側のSiの面密度がNiSi2の場合の1/2程度であるため、同じHf組成の絶縁膜の場合でも、NiSi2に比べてピニング率も半分であり、Φeffの低下は小さい。
【００６１】
一方、ＰＭＯＳメタルに適切なNi組成の大きなNi3Si相電極の場合には、界面のSi量が小さくなるため、ピニングの影響は小さくなりNi3Si相電極では、SiO2上のΦeffとの差は0.1eV以下であり、ほぼSiO2上と同じΦeffが実現される。Ｎｉ３１Ｓｉ１２相もほぼ同様の挙動を示す。したがって、ＮＭＯＳメタルにＮｉＳｉ２結晶相、ＰＭＯＳメタルにＮｉ３Ｓｉ相、Ｎｉ３１Ｓｉ１２相を用いた場合に、Hf元素を含む層を有するゲート絶縁層を用いると、それぞれの導電型に対して閾値電圧が特に低下でき、好ましい。
【００６２】
ゲート絶縁層は、非晶質であるＨｆＳｉＯＮを用いることがより好ましい。
【００６３】
また、ゲート絶縁層は、基板側にＳｉＯ２などで形成された界面層を有していてもかまわない。また、ゲート絶縁層は、ゲート電極側にＳｉＯ２、ＳｉＯＮ、ＳｉＮなどで形成された界面層を有していてもかまわない。ただし、上記ゲート電極側に界面層を形成する場合には、その膜厚の増大につれて、Hf-Si結合によるフェルミレベルピニング現象によるNiSi2の仕事関数低下効果が小さくなる。また、実用の観点からは、界面層厚さは５Å以下が好ましい。
【００６４】
なお、本発明は、上述のようにバルク基板上に形成したトランジスタの閾値電圧の低減に優れた仕事関数を実現できるため、図１に示したように、基板はバルク基板であることが好ましい。
【００６５】
ここでは、チャネル領域にはSiを用いているが、Siよりも移動度の大きいSiGe、Ge及び歪Si等を用いても構わない。
【００６６】
（第１の実施形態−製造方法：ゲート上部にＮｉイオン注入）
第１の実施形態の半導体装置の製造方法の一例について、図２〜図４を参照して説明する。
【００６７】
素子分離は、局所酸化法やシャロー・トレンチ法で形成することもできるし、メサ型でも構わない。その後、イオン注入によりp型不純物領域（p型ウェル）、n型不純物領域（n型ウェル）を形成する。
【００６８】
次に、シリコン基板表面にゲート絶縁膜をして用いるシリコン熱酸化膜を形成する。高誘電率膜をゲート絶縁膜に用いる場合には、シリコン熱酸化膜の代わりに、MOCVDやALD法により形成した金属酸化物及びそれにSiやN等を添加したものを用いればよい。
【００６９】
その後、減圧CVDにより、ゲート電極として用いる多結晶シリコン層を50nm及びその上部にSiNキャップ層10nmを堆積する。リソグラフィーによるパターニングを行い、異方性エッチングによりゲート電極の形状の加工を行う。
【００７０】
リンとボロンのイオン注入によりn型及びp型MISトランジスタの高不純物濃度の浅いソース／ドレイン領域（エクステンション領域）を形成する。ソース・ドレイン拡散層形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン形成の際に、同時に不純物を導入してもよい。
【００７１】
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁を形成する。先ほどよりも、大きな加速電圧によりリン及びボロンのイオン注入を行い、深いソース・ドレイン接合領域を形成する。Niを8nmスパッタ成膜し、その後400℃の熱処理を行うことで、ソース・ドレイン領域の上部にNiSiコンタクト層を形成する。それ以外の領域の未反応のNiをH2SO4溶液で選択エッチングすることでNiSiがソース・ドレイン領域にのみ選択的に形成する。
【００７２】
次に、ゲート電極上のSiNをキャップ層を除去し、その後、減圧CVDにより層間膜のシリコン酸化膜を堆積し、CMP（chemical mechanical polishing）によりゲート電極の上端を露出させる。
【００７３】
その後、図２に示すように、両導電型の多結晶Siゲート電極上部が露出した状況で、Niイオン注入を行う。加速電圧は10keVで、注入量は5x1015cm-2以上である。その後、400℃、１時間の熱工程を加えることで、多結晶Siゲート電極の上部にサイズが10nm程度の立方晶のNiSi2の結晶塊が形成する。
【００７４】
なお、上述したように、非晶質Si中にNiをイオン注入し、その後の熱処理でNiSi2相の結晶核が形成することが知られている（非特許文献４参照。）。この場合には、非晶質中からNiSi2結晶核を形成するために３時間の長時間熱処理を有しており、これをLSI製造プロセスに適用することは生産効率上、好ましくない。
【００７５】
一方、本実施例の製造方法では、多結晶中にNiイオンを注入することで、熱処理時間を短縮化が実現できる。これは、NiSi2結晶相とSiの格子構造が同じ立方晶であり、その格子定数差が１％以下と非常に近いことによる。NiSi2結晶相形成の際に、ほぼ同じ格子構造の多結晶Siを基点として、成長核の形成が行なえるためNiSi2核形成の活性化エネルギーが小さくて済む。その際、結晶核の形成は、Si結晶粒中よりも、より構造的に不安定である結晶粒界の方が生じやすく、さらに、結晶粒の３重点の方がより結晶核形成は促進される。すなわち、より多くの結晶粒が重なりあう点の方がエネルギー的に不安定であり、NiSi2結晶核形成を促進する。このため、多結晶Si中にNiをイオン注入した本実施例の方が、より短時間でNiSi2結晶相の結晶粒を形成するのに適している。
【００７６】
Niをスパッタにより20nm成膜する。その後、500℃の低温熱処理を行うことで、先に形成しているNiSi2塊を成長核としてNiSi2の結晶相が成長し、両導電型のゲート電極において、ゲート絶縁膜界面までNiSi2結晶相が形成する（図３）。
【００７７】
次に、素子分離SiO2上の未反応のNiを除去した後に、リソグラフィーによりｐ型MISトランジスタ形成領域のみ露出させ、n型MISトランジスタ領域はレジスト又は、ハードマスクにより覆う。その後、Niを50nm再度スパッタ成膜し（図４）、400℃の熱処理を行うことで、p型MISトランジスタのゲート電極のみNi3Siを形成する。こうして、実施例１の構造が製造できる（図１）。
【００７８】
この製造方法（図２〜４、図１）では、Ni層9の蒸着膜厚を多結晶Si層10の膜厚の1/2より大にしない限り、非特許文献１に示されたようなNiSi+NiSi2の混晶相がゲート絶縁膜界面に形成することはない。なぜならば、本製造方法では斜方晶MnP型NiSiよりも生成熱が負に大きな、つまり安定相であるNiSi2相の結晶を先に形成しており、それよりも不安定な斜方晶MnP型NiSiが形成することがないからである。ちなみにそれぞれの生成熱は、NiSi：21.4kcal/mol, NiSi2：22.5kcal/molである。
【００７９】
ただし、Niの量に対して、界面近傍においてNiSi2を形成するために十分なSiがない場合、つまり多結晶Siゲート高さに対して、1/2より大のNiを堆積した場合には、最終形成相は存在するNi-Si組成で決定されるためNiSiを一部の領域で形成してしまい、先述のように電極のΦeffのバラツキは0.05eVよりも大きくなる。
【００８０】
また、Ni層9の蒸着膜厚を多結晶Si層10の膜厚の5/18より小にした場合には、形成したNiSi2相がゲート絶縁膜界面まで到達せずに、未シリサイド反応の多結晶Si層がゲート絶縁膜界面に残留する。そのため、本発明の目的である金属ゲート電極形成を達成することができない。
【００８１】
したがって、Ni層の蒸着膜厚は、多結晶Si層の膜厚に比して、5/18以上1/2以下が好ましい。
【００８２】
多結晶シリコン層内にＮｉＳｉ２結晶塊を生成させる熱処理工程は、300℃以上800℃以下の必要がある。300℃より小さいとNiSi2結晶塊が形成しない。800℃より高温の場合には、ソース・ドレイン部に形成されている高濃度不純物層の急峻な不純物プロファイルが維持できず、デバイスのオン・オフ特性の劣化を招いてしまう。
【００８３】
また、この熱処理工程は、熱処理温度にも依存するが、10秒以上１時間以下行うことが好ましい。１時間より長時間であると、生産性の観点から製造コストを増大させてしまうおそれがある。10秒より小であると、素子によっては、NiSi2結晶塊が十分に成長していないものが存在するおそれがある。
【００８４】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。
【００８５】
ＮｉＳｉ２結晶塊を成長させ、多結晶シリコン層をＮｉＳｉ２結晶相にする熱処理工程は、300℃以上600℃以下である必要がある。300℃より小さいと、結晶粒成長速度が遅く生産コストを増大させ、600℃より大きいと、形成したNiSi2相がゲート絶縁膜にダメージを与え、デバイスの信頼性を劣化させる。
【００８６】
また、この熱処理工程は、熱処理温度にも依存するが、１時間以下行うことが好ましい。１時間より長時間であると、生産性の観点から製造コストを増大させてしまう。
【００８７】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。
【００８８】
（第２の実施形態：不純物偏析層）
第２の実施の形態に係わるＣＭＯＳＦＥＴの一例について、第１の実施の形態と異なる箇所について図５を参照して説明する。
【００８９】
図５は、第２の実施の形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図である。
【００９０】
図５に示すように、図１との構造的な差異は、両導電型とも、ゲート電極/ゲート絶縁膜界面に１層以下の不純物が添加された領域が存在する点である。n型MISトランジスタのゲート電極5とゲート絶縁層1との界面領域にすくなくとも第1層目にはPが偏在しており、その濃度は1x1016cm-2よりも小さい。また、ｐ型MISトランジスタのゲート電極6とゲート絶縁層1との界面領域にB(ボロン)が偏在しており、その濃度は1x1016cm-2よりも小さい。
【００９１】
Pがn型MISトランジスタのゲート電極5／ゲート絶縁層1界面の電極5側に偏析することで、界面のゲート絶縁膜側に正電荷を誘起する電気双極子が形成され、ΦeffがP濃度の増大に対して連続的に低下する。ただし、その連続的なΦeffの低下は、Pの表面密度が1層以下の場合であり、１層を超えたところでその効果は飽和する。これは、このΦeff変調効果が界面双極子の形成に起因しているからである。PによるΦeffの変調幅は最大（P偏析層が一層の場合）で0.4eV程度である。ゆえに、Pが界面に偏析することでNiSi2構造を有するｎ型MISトランジスタのゲート電極のΦeffは、Pが存在しない場合（NiSi2：4.54eV）に対して、0.4 eV小さくなり、Siの伝導帯端（Ec）に相当するΦeffが実現される。具体的には、最小で4.15eVが実現される。これは、バルク型の高速動作用n型MISトランジスタに最適なゲート電極のΦeff値である。
【００９２】
一方、同様にp型MISトランジスタでは、界面にBが偏析することで、Bが偏在していない場合のNi3SiのΦeff（4.85eV）から最大で0.4eV大きくなる。これは、Pの場合とは逆向きに界面双極子が変調されることによる。Pの偏析位置が電極/ゲート絶縁膜界面の電極側であるのに対し、Bの場合にはゲート絶縁層1側に偏析することに起因しており、界面に対して絶縁膜側の１層目に偏析したB元素によって、界面の電荷分布は添加なしの場合と比較し、負電荷がゲート絶縁膜側界面に誘起され、逆向きの双極子が形成される。このことによりSiの価電子帯端（Ev）に相当するΦeffが実現される。その変調量はPの偏析の場合と同様にBが１層以下の領域で界面のB面密度に比例して増大し、Bが１層になったところで飽和する。その最大変調量は0.4eV程度であり、5.25eVまでΦeffは増大する。これは、高濃度ｐ型多結晶Si電極と同程度のΦeffであり、バルク型の高速動作用ｐ型MISトランジスタに最適なゲート電極のΦeff値である。ただし、先述のHfSiON膜またはHfO2をゲート絶縁膜として用いる場合には、いずれの不純物とも絶縁膜中への拡散量が多く、界面に偏析しないため、上記の不純物変調効果は得られない。但し、SiO2界面層をHfSiON層上部に介在させることで、不純物はゲート電極/界面層の界面に偏析し、不純物による変調効果は得られる。
【００９３】
よって、両導電型でこれらのゲート電極構造を同時に有することにより、CMISデバイスの高速動作が可能となる。上記P,B添加濃度は、デバイスに必要とされる動作閾値電圧にあわせて、調整すればよい。たとえば、低消費電力デバイスでは、閾値電圧を高くしオフ・リーク電流を低減させる必要があるため、界面の不純物濃度を低く設定する必要がある。
【００９４】
ゲート電極/絶縁膜界面に添加する元素はP、Bだけに限らず、Ni及びSiよりも電気陰性度が大きな非金属元素を用いること不純物添加による仕事関数制御は更に容易になる。特にSb及びAsは界面のゲート電極側に偏析し、Pと同様にΦeff低下させる効果が大きく、ｎ型トランジスタに適した添加元素である。
【００９５】
上記添加不純物は界面に対して同じ側の２層目以降に偏析していても上記の変調効果に与える影響は小さい。なぜならば電極側に偏析している場合には、電極の自由電子により遮蔽されてしまい、絶縁膜側の場合にも、等方的に電気双極子が形成し、それらが打ち消し合うためである。一方、界面に対して両方に同じ元素が偏析しあう場合には、それらの双極子が互いの効果を打ち消しあいΦeffの変調効果は小さくなる。
【００９６】
ただし、いずれの元素の場合もNiシリサイド中とゲート絶縁膜中での偏析係数が異なることから、主には、どちらか一方に偏析し、上記の最大変調幅に近い値が得られる。また、添加元素はあくまで、電極材料または絶縁膜材料母体中に添加されているものであり、決して添加不純物元素のバルクの性質を有する層構造になってはならない。典型的には、５モノレイヤー以下である必要がある。５モノレイヤー以上の場合には、添加元素は双極子としての効果は有せずに添加元素層そのものの真空仕事関数によりΦeffが決定されるからであり、本発明の趣旨を逸脱する。
【００９７】
上記の偏析不純物の面密度を測定する手法としては、基板側からの低加速SIMS分析、または光電子分光法（XPS）が有効である。特にXPSを用いることで、不純物の状態が明らかにでき、それがゲート電極中に分布しているのか、絶縁膜中に分布しているのかを区別することが可能である。
【００９８】
（第２の実施形態−製造方法１：雪かき法）
第２の実施形態の半導体装置の製造工程の一例について、第１の実施形態の半導体装置の製造工程と異なる箇所について説明する。
【００９９】
P及びB偏析層の形成手法を例に説明する。まず、ソース・ドレイン形成のイオン注入時に、ゲート電極上にSiNキャップを用いずに、同時にゲート電極にもB又はP不純物を導入する。その後のシリサイド化反応時の「雪かき効果」によって、ゲート電極界面に不純物を偏析させる。
【０１００】
なお、イオン注入の条件は上記のNiシリサイド電極への注入の場合に準じ、ゲート絶縁層へのダメージが回避できる条件であればよい。
【０１０１】
（第２の実施形態−製造方法２：イオン注入法）
第２の実施形態の半導体装置の製造工程の他の例について、図６〜図７を参照して、第１の実施形態の半導体装置の製造工程と異なる箇所について説明する。
【０１０２】
図１の工程の後、ｎ型MISトランジスタ形成領域のみ露出させた状態にし、Pを５keVで1x1016cm-2注入する（図６）。また同じ方法により、ｐ型MISトランジスタ形成領域のみ露出させた状態でBを１keVで1x1016cm-2注入する（図７）。
【０１０３】
その後、500℃、1時間の熱処理によりゲート電極5、6夫々に注入されたP及びBは、多結晶Niシリサイド層の結晶粒界を拡散し、ゲート絶縁膜1界面に偏析する。こうして、図５の構造が製造できる。
【０１０４】
ゲート電極へのB及びPイオン注入の条件は上記条件に限らず、ゲート絶縁膜へのイオン照射ダメージが加わらない程度に、加速電圧が下がっていれば、任意の条件を用いてもよいし、多段階に分けてイオン注入及び熱処理を行ってもよい。典型的には、イオン注入の加速電圧は、ゲート電極上端からゲート高さの2/3のまでに、イオンの平均飛程距離が入る条件であればよく、上記熱処理も注入深さに応じて、注入元素が十分に電極/ゲート絶縁膜界面にまで拡散する条件であればよい。
【０１０５】
熱処理温度は300℃以上500℃以下が好ましい。300℃より小さいと、Niの拡散速度が遅く十分にNiが拡散するまでに時間がかかり、生産性を悪くする。なお、決して600℃を超えてはならない、その場合にはNiがゲート絶縁膜中を拡散しゲートリーク電流の増大、極端な場合には、ゲート電極とチャネル領域が短絡してしまう。
【０１０６】
また、この熱処理工程は、熱処理温度にも依存するが、10秒以上１時間以下行うことが好ましい。１時間より長いと、生産性が悪く、製造コストを増大させてしまうおそれがある。10秒より小さいと、素子によっては、NiSi2結晶塊が十分に成長していないものが存在するおそれがある。
【０１０７】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。
【０１０８】
Bの界面偏析層形成には、Niシリサイド膜中の結晶粒界を介したBの拡散速度が、多結晶Si中のBの拡散速度に対して、10倍以上速いため、前記したNi3Si形成後のイオン注入を用いた場合の方が効率よく、Bが界面偏析し、Φeff変調量は大きくなる。
【０１０９】
（第３の実施形態：ＴｉＳｉ２上層）
第３の実施の形態に係わるＣＭＯＳＦＥＴの一例について、第２の実施の形態と異なる箇所について図８を参照して説明する。
【０１１０】
図８は、第３の実施の形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図である。
【０１１１】
図８に示すように、図５と構造的に異なる点は、n型MISトランジスタのゲート電極構造であり、それ以外は、図５と同じ構造である。n型MISトランジスタの電極構造は、ゲート絶縁膜界面側の下層が、上述した結晶粒が立方晶の結晶構造を有したNi-S組成が1:2の多結晶層（立方晶のＮｉＳｉ２結晶相）であり、その上層が斜方晶Ｃ４９型のＴｉＳｉ２結晶相で形成されている。その結晶構造は斜方晶のC49型である。NiSi2層/ゲート絶縁膜界面には、図５と同様にPが偏在している。
【０１１２】
本構造では、ゲート電極/ゲート絶縁膜界面の構造は実施例２と同様であり、その効果も同じである。詳しくは、製造方法に記述するが、本実施例のゲート電極構造も500℃以下のシリサイド形成の熱工程で製造可能であり、デバイスの信頼性を損なわない。
【０１１３】
ＴｉＳｉ２結晶相の層厚は、4.6nm以上24nm以下が好ましい。後述するように、Ｔｉ薄層の厚さを好ましい範囲として製造した場合に、ＴｉＳｉ２結晶相はこの範囲の層厚となる。
【０１１４】
なお、図８では、第２の実施の形態に対応し、不純物偏析層７、８が形成されている。しかしながら、第３の実施の形態では、第１の実施の形態に対応して、これらがなくともかまわない。
【０１１５】
（第３の実施形態−製造方法：Ｔｉ薄層挿入）
第３の実施形態の半導体装置の製造方法の一例について、図９〜図１０を参照して説明する。
【０１１６】
CMP（chemical mechanical polishing）によりゲート電極の上端を露出させる工程までは、第１の実施形態−製造方法で上述した方法と同じである。ただし、ここでは、ゲート電極上にSiNキャップ層は形成せずに、ソース・ドレイン領域のP又はBのイオン注入時に同時に、ゲート電極にもｎ型MISトランジスタではPを、p型MISトランジスタではBを導入している。
【０１１７】
リソグラフィーを用い、ｎ型MISトランジスタ領域にのみ4nmのTi層を成膜する。その後、図９に示すように、両導電型の多結晶Siゲート電極上部が露出した状況で、Niを15nmスパッタ成膜する。
【０１１８】
その後、450℃、1分の熱工程を加えることで、n型MISトランジスタのゲート電極は、ゲート絶縁膜の直上に立方晶NiSi2結晶相の多結晶層が形成し、その上部に斜方晶C49型のTiSi2結晶相が86nm程度形成する。一方、p型MISトランジスタ領域のゲート電極の上部に30nmのNiSiの多結晶層が形成し、その下に多結晶Si層が20nm程度ゲート絶縁膜に接した形で形成している。この際、多結晶Si層中のP及びB元素は雪かき効果により、ゲート絶縁膜界面及びNiSi/多結晶Si界面に偏析する。
【０１１９】
次に、リソグラフィーを用い、p型MISトランジスタ領域のみ露出させ、Niをスパッタにより50nm成膜する（図１０）。
【０１２０】
その後、400℃の低温熱処理を行うことで、p型MISトランジスタのゲート電極のすべてをNi3Si結晶相の多結晶層にする。この際に多結晶Si中のB元素は雪かき効果により、ゲート絶縁膜界面に偏析する。未反応のNiを除去すると、図８の構造が製造できる。
【０１２１】
本製造方法では、Ti薄層をNi/Si界面に挿入することでNi/Si界面反応時のNiの拡散速度を制御できる。この結果、反応の第1相目（first phase）にNiSi2結晶相を形成することを可能としている。
【０１２２】
この場合、単位時間内にSiへのNi進入量を決めるのはTi膜厚と熱処理温度の２つであり、上述以外の条件においても、上記のようにNiSi2結晶相をfirst phaseとして形成するそれらの条件であれば、なんら問題ないし、Ti以外の界面挿入層を用いても、その役割が本実施例と同じようにNiの進入速度を低下させるためであれば、TiN等の界面挿入層をそれらの最適な膜厚で用いてもよい。
【０１２３】
Ti薄層の膜厚は、2nm以上10nm以下が好ましい。10nmを超えるとNiはSi層まで拡散しないおそれがある、２nmより小さいと、Niの拡散が速すぎ、NiSi2を初期層として形成できないおそれがある。
【０１２４】
NiSi2結晶相を形成する熱処理工程は、300℃以上600℃以下である必要がある。300℃より小さいと、Niの拡散速度が遅く十分にNiが拡散するまでに時間がかかり、生産性を悪くする。600℃より大きいと、形成したNiSi2相がゲート絶縁膜にダメージを与え、デバイスの信頼性を劣化させる。
【０１２５】
また、この熱処理工程は、熱処理温度にも依存するが、10秒時間以上１時間以下行うことが好ましい。１時間を超えると製造コストを増大させてしまう。10秒より小さいと、素子によっては、NiSi2結晶塊が十分に成長していないものが存在するおそれがある。
【０１２６】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。
【０１２７】
本実施例の方法をソース・ドレインに用いた場合には、NiSi2/Si界面は（111）ファセットを形成し、非常にラフな界面となってしまう（非特許文献３参照。）。しかしながら、本発明の実施例のように、ゲート電極に用いることで、NiSi2界面はゲート絶縁膜界面で原子レベルで平坦になるため、上記ラフネスは生じない。
【０１２８】
本製造方法でも、NiSi2結晶相が低温で形成しているため、余剰のNiがゲート電極中に侵入してこない限り、ゲート電極/絶縁膜界面において非特許文献１のようなNiSiとNiSi2の混晶相が形成することはない。なお、Ni層と多結晶シリコン層の層厚比は、上述したようにNiSi2結晶相形成に合わせることが好ましい。具体的には、Ｎｉ層の厚さは、多結晶シリコン層の厚さの２分の一以下が好ましい。
【０１２９】
なお、本製造方法でも、不純物の導入の方法としてはNiSi2結晶相及びNi3Si結晶相ゲート電極の形成後のイオン注入の方法を用いてもよいし、あるいは「雪かき効果」と電極形成後のイオン注入の方法を併用してもよい。
【０１３０】
（第４の実施形態：ＮｉＳｉ上層）
第４の実施の形態に係わるＣＭＯＳＦＥＴの一例について、第２の実施の形態と異なる箇所について図１１を参照して説明する。
【０１３１】
図１１は、第４の実施の形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図である。
【０１３２】
図１１に示すように、図５と構造的に異なる点は、n型MISトランジスタの電極構造であり、それ以外は、図５と同じ構造である。n型MISトランジスタの電極構造は、ゲート絶縁膜側の下層が、それぞれの結晶粒が立方晶の結晶構造を有したNi-S組成が1:2の多結晶層（立方晶のＮｉＳｉ２結晶相）であり、上層が斜方晶MnP型の結晶構造であるNiSi結晶相が形成している。NiSi2層/ゲート絶縁膜界面には、図５と同様にPが偏在している。
【０１３３】
本構造では、ゲート電極/ゲート絶縁膜界面の構造は図５と同様であり、その効果も同じである。また、NiSi2相よりも低抵抗なNiSi相が形成していることで、実施例２に比べてn型MISトランジスタのゲート電極のシート抵抗値が下げられ、より高速でのデバイス動作が可能となる。詳しくは製造方法に記述するが、本実施例のゲート電極構造も500℃以下のシリサイド形成の熱工程で製造可能であり、デバイスの信頼性を損なわない。
【０１３４】
なお、図１１では、第２の実施の形態に対応し、不純物偏析層７、８が形成されている。しかしながら、第４の実施の形態では、第１の実施の形態に対応して、これらがなくともかまわない。
【０１３５】
（第４の実施形態−製造方法１：ゲート上層 ＮｉＳｉ２⇒ＮｉＳｉ相変化）
第４の実施形態の半導体装置の製造工程の一例について、図１２〜図１３を参照して説明する。
【０１３６】
まず、上述した製造方法により図５の構造を形成する。その後に、リソグラフィーを用い、ｎ型MISトランジスタ領域にのみ5nmのNi層を成膜する（図１２）。
【０１３７】
その後、400℃、1分の熱工程を加えることで、n型MISトランジスタのゲート電極の上部はNiSi２結晶相からNiSi結晶相へと相変化する。こうして、図１３の構造が製造できる。
【０１３８】
本製造方法でも、不純物の導入はNiSi2及びNi3Siゲート電極の形成後、又はその組み合わせを用いて行ってもよい。
【０１３９】
NiSi結晶相の比抵抗値はNiSi2結晶相のおおよそ半分であり、NiSi2結晶相のゲート電極上部をNiSi結晶相化することで、ゲート電極の低抵抗化が実現でき、デバイスの更なる高速動作が実現される。
【０１４０】
（第４の実施形態−製造方法２：ゲート中部にＮｉイオン注入）
第４の実施形態の半導体装置の製造工程の一例について、図１４〜図１７を参照して説明する。
【０１４１】
CMP（chemical mechanical polishing）によりゲート電極の上端を露出させる工程までは、上述した方法と同じである。
【０１４２】
図２に示した場合と同じように、両導電型の多結晶Siゲート電極上部が露出した状況で、Niイオン注入を行う。但しこの場合、加速電圧を30keV程度にすることで、Niイオンのピーク深さ位置を多結晶Si電極の表面から20nm程度になるようにする。注入量は5x1015cm-2以上である。このときゲート電極上部はイオン注入のダメージにより非晶質構造になる。
【０１４３】
その後、350℃、30分の熱工程を加えることで、多結晶Siゲート電極の20nm程度の深さの部分にサイズが10nm程度、CaF2構造のNiSi2の結晶塊が形成する。Niをスパッタにより20nm成膜する（図１４）。その後、500℃以下の低温熱処理を行うことで、NiがSi中へ拡散し、20nmよりも浅い領域ではNiSi結晶相が形成する。同時に、NiSi2の結晶塊が形成している深さ領域（表面から20nm）より深い領域では、先に形成しているNiSi2塊を成長核としてNiSi2の結晶が成長し、ゲート絶縁膜界面までNiSi2結晶相が形成する。
【０１４４】
その後リソグラフィーを用い、p型MISトランジスタの形成領域のみに25nmのNiを成膜し（図１５）、400℃の熱処理を行うことで、p型MISトランジスタのゲート電極のみNi3Siを形成する。
【０１４５】
未反応のNiを除去した後に、リソグラフィーによりｎ型MISトランジスタ形成領域のみ露出させ、ｐ型MISトランジスタ領域はレジスト又は、ハードマスクにより覆う。その状態でPを５keVで1x1016cm-2注入する（図１６）。また同じ方法により、逆にｐ型MISトランジスタ形成領域のみ露出させた状態にし、Bを１keVで1x1016cm-2注入する（図１７）。
【０１４６】
その後に400℃、30minの熱処理によりゲート電極に注入されたB及びPは多結晶Niシリサイド層の結晶粒界を拡散し、ゲート絶縁膜界面に偏析する。こうして、図１１の構造が製造できる。本製造方法でも、不純物の添加は、ソース・ドレインへのイオン注入時に同時におこなってもよい。
【０１４７】
（変形例）
第１〜４の実施形態では、バルク基板上のプレーナー型半導体装置を用いて説明したが、第１〜４の実施の形態は、ＳＯＩ基板上のプレーナー型半導体装置、Ｆｉｎ型半導体装置についても適用できる。
【０１４８】
（変形例１：ＳＯＩ基板上のプレーナー型半導体装置）
変形例に係わるＣＭＯＳＦＥＴの一例について、図１８を参照して説明する。
【０１４９】
図１８に示すように、CMISデバイスがSOI基板上に形成している。CMISデバイスの構造自体は図１に示した構造と同じである。CMISデバイスが形成しているSOI基板のSi活性領域の厚さは15nmであり、本デバイスはいわゆる完全空乏型のCMISデバイスである。
【０１５０】
完全空乏型デバイスでは、チャネル領域の基板不純物濃度が低く、チャネル領域が完全に空乏化しているため、その高速動作の実現のために必要なゲート電極のΦeffはバルクデバイスのそれと異なる。具体的には、バルクデバイスの場合にはSiの禁制帯端であるのに対し、完全空乏型のデバイスでは、両導電型ともに、それよりも0.2eV、Si-midgapよりの値である。本実施例では、ゲート電極にそれぞれNiSi2結晶相及びNiSi3結晶相をもちいており、そのΦeffは完全空乏型デバイスの高速動作に最適な値になっている。
【０１５１】
図１８では、第１の実施形態に対応した図としたが、無論、変形例１は第２〜第４の実施形態に対応した形態でもかまわない。
【０１５２】
また、SOI基板上では、両導電型でゲート電極が入れ替わっていてもよい。本構造により、図１８の場合に比較し、動作閾値電圧が約0.5eV程度大きくなる。これは、動作待機時の待機電力の低消費電力化につながり、本構造を用いることで、低消費電力のCMISデバイスが実現可能である。
【０１５３】
（変形例２：Ｆｉｎ型半導体装置）
変形例に係わるＣＭＯＳＦＥＴの一例について、図１９を参照して説明する。
【０１５４】
図１９に示すように、ｐ型シリコン基板上には堆積シリコン酸化膜であるburied oxideが形成され、その上にトランジスタのソース・ドレインを成すＦｉｎ構造が形成されている。図示する構造では、このＦｉｎ構造は、ｎ型MISトランジスタではｐ型Ｓｉ層とＳｉＮ層との積層構造、一方、ｐ型MISトランジスタでは、ｎ型Ｓｉ層とＳｉＮ層との積層構造から構成されるが、Ｓｉ単層またはＳｉＮ以外の絶縁層により構成することもできる。
【０１５５】
こうしたＦｉｎ構造と交差するように、Niシリサイドから成るゲート電極5、6が形成されており、その接触界面にはゲート絶縁膜1としてシリコン酸化膜が形成されている。Niシリサイドから成るゲート電極は、n型MISトランジスタでは、NiSi2結晶相の多結晶膜であり、p型MISトランジスタではNi3Si結晶相の多結晶膜である。
【０１５６】
この構造は、Ｆｉｎ部の両方の側面部分にチャネル部を有するＭＩＳトランジスタが形成された、いわゆるダブルゲートＭＩＳトランジスタである。Ｆｉｎ部にＳｉ単層を用いた場合には、Ｆｉｎの上部もチャネル領域となり、トライゲートＭＩＳトランジスタとなる。
【０１５７】
図示していないが、ソース・ドレイン部としては、チャネル領域を挟むように、ｐ型のＦｉｎにはｎ型高濃度不純物領域のソース領域およびドレイン領域が形成され、ｎ型不純物のＦｉｎにはｐ型高濃度不純物領域のソース領域およびドレイン領域が形成される。また、変形例２のような三次元構造のデバイス素子では、高さ方向における不純物濃度を均一にすることが極めて困難であるので、ショットキー・ソース・ドレイン構造をとってもよい。
【０１５８】
変形例２は図１に示したゲート電極界面構造をFin型の完全空乏型トランジスタに適用した例である。本実施例の場合も、変形例１同様に完全空乏型デバイスであるので、ゲート電極のΦeffは高速動作用のCMISデバイスに最適なものである。また、ゲート電極構造を、両導電型で入れ替えることによって、低消費電力用のCMISデバイスも実現できる。
【０１５９】
このように、平面型のトランジスタに関わらず3次元構造のトランジスタにも本発明のゲート電極界面構造は適用できる。製造方法についても平面型の製造方法を最適化するのみで適用可能である。
【０１６０】
本実施形態ではＦｉｎ構造のダブルゲートＭＩＳトランジスタを用いたが、平面型ダブルゲートＣＭＩＳトランジスタ、縦型ダブルゲートＣＭＩＳトランジスタ等、その他の三次元構造のデバイス素子を用いることもできる。
【０１６１】
図１９では、第１の実施形態に対応した図としたが、無論、変形例２は第２〜第４の実施形態に対応した形態でもかまわない。
【０１６２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１６３】
【図１】第１実施形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図２】第１実施形態に係るＣＭＯＳＦＥＴの製造工程の一例を示すゲート長方向の断面模式図
【図３】第１実施形態に係るＣＭＯＳＦＥＴにおいて、図２の次の製造工程を示すゲート長方向の断面模式図
【図４】第１実施形態に係るＣＭＯＳＦＥＴにおいて、図３の次の製造工程を示すゲート長方向の断面模式図
【図５】第２実施形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図６】第２実施形態に係るＣＭＯＳＦＥＴの製造工程の一例を示すゲート長方向の断面模式図
【図７】第２実施形態に係るＣＭＯＳＦＥＴにおいて、図６の次の製造工程を示すゲート長方向の断面模式図
【図８】第３実施形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図９】第３実施形態に係るＣＭＯＳＦＥＴの製造工程の一例を示すゲート長方向の断面模式図
【図１０】第３実施形態に係るＣＭＯＳＦＥＴにおいて、図９の次の製造工程を示すゲート長方向の断面模式図
【図１１】第４実施形態に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図１２】第４実施形態に係るＣＭＯＳＦＥＴの製造工程の一例を示すゲート長方向の断面模式図
【図１３】第４実施形態に係るＣＭＯＳＦＥＴにおいて、図１２の次の製造工程を示すゲート長方向の断面模式図
【図１４】第４実施形態に係るＣＭＯＳＦＥＴの製造工程の他の例を示すゲート長方向の断面模式図
【図１５】第４実施形態に係るＣＭＯＳＦＥＴにおいて、図１４の次の製造工程を示すゲート長方向の断面模式図
【図１６】第４実施形態に係るＣＭＯＳＦＥＴにおいて、図１５の次の製造工程を示すゲート長方向の断面模式図
【図１７】第４実施形態に係るＣＭＯＳＦＥＴにおいて、図１６の次の製造工程を示すゲート長方向の断面模式図
【図１８】変形例１に係るＣＭＯＳＦＥＴの一例を示すゲート長方向の断面模式図
【図１９】変形例２に係るＣＭＯＳＦＥＴの一例を示す鳥瞰図
【図２０】450℃および700℃の熱処理により形成したＮｉＳｉ２相のＸ線回折スペクトル
【図２１】450℃および700℃の熱処理により形成したＮｉＳｉ２相をゲート電極としたＭＯＳキャパシタのリーク電流特性
【図２２】低温形成ＮｉＳｉ２相および斜方晶ＭｎＰ型のＮｉＳｉ結晶相をそれぞれゲート電極としたＭＯＳキャパシタの容量−電圧（C-V）特性
【図２３】ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２およびＮｉ３Ｓｉをそれぞれゲート電極としたＭＯＳキャパシタの容量−電圧（C-V）特性
【符号の説明】
【０１６４】
1 … シリコン酸化膜（ゲート絶縁層）
2 … 素子分離シリコン酸化膜
3 … NiSi層
4 … シリコン窒化膜（ゲート電極の絶縁側壁）
5 … 立方晶CaF2型のNiSi2
6 … 立方晶AuCu3型のNi3Si
7 … リン偏析層
8 … ボロン偏析層
9 … Ni層
10 … 多結晶Si層（non-doped）
11 … レジスト
12 … リンが高濃度に添加された多結晶Si層
13 … ボロンが高濃度に添加された多結晶Si層
14 … 層間絶縁膜（シリコン酸化膜）
15 … NiSi2結晶核
16 … TiSi2層
17 … Ti層
18 … SiN層
19 … p型単結晶Si層
20 … n型単結晶Si層
【特許請求の範囲】
【請求項１】
Ｐ型半導体層と、
前記Ｐ型半導体層上に形成された第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、
前記第１ゲート電極をゲート長方向に挟む前記Ｐ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする半導体装置。
【請求項２】
基板と、
前記基板に形成されたＰ型半導体層と、前記Ｐ型半導体層上に形成された第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、前記第１ゲート電極をゲート長方向に挟む前記Ｐ型半導体領域に形成された第１ソース・ドレイン領域と、を有するＮチャネルＭＩＳトランジスタと、
前記基板に形成されたＮ型半導体層と、前記Ｎ型半導体層上に形成された第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成され、立方晶のＮｉ３Ｓｉ結晶相、六方晶のＮｉ３１Ｓｉ１２結晶相のいずれかを有する第２ゲート電極と、前記第２ゲート電極をゲート長方向に挟む前記Ｎ型半導体領域に形成された第２ソース・ドレイン領域と、を有するＰチャネルＭＩＳトランジスタと、を具備することを特徴とする半導体装置。
【請求項３】
前記ＮｉＳｉ２結晶相は、多結晶であり、かつ単相であることを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項４】
前記第１ゲート電極と前記第１ゲート絶縁層との界面の前記第１ゲート電極側にリン、砒素、アンチモンの何れかが偏析して形成された第１元素偏析層と、
前記第２ゲート電極と前記第２ゲート絶縁層との界面の前記第２ゲート絶縁層側にボロンが偏析して形成された第２元素偏析層と、を具備することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ゲート電極は、斜方晶のＴｉＳｉ２結晶相で形成された上層と、前記ＮｉＳｉ２結晶相で形成された下層と、を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項６】
前記第１ゲート電極は、斜方晶のＴｉＳｉ２結晶相で形成され層厚4.6nm以上24nm以下の上層と、前記ＮｉＳｉ２結晶相で形成された下層と、を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項７】
前記第１ゲート電極は、斜方晶のＮｉＳｉ結晶相で形成された上層と、前記ＮｉＳｉ２結晶相で形成された下層と、を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート絶縁層は、Ｈｆ元素を含む層を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート絶縁層は、ＨｆＳｉＯＮで形成された層を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項１０】
前記基板は、バルク基板であることを特徴とする請求項２に記載の半導体装置。
【請求項１１】
Ｐ型半導体層上に、第１ゲート絶縁層を形成する工程と、
前記第１ゲート絶縁層上に、第１多結晶シリコン層を形成する工程と、
前記第１多結晶シリコン層を挟む前記Ｐ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、
その後、前記第１多結晶シリコン層にＮｉをイオン注入する工程と、
その後、前記第１多結晶シリコン層内にＮｉＳｉ２結晶塊を生成させる300℃以上800℃以下の熱処理工程と、
その後、前記多結晶シリコン層上に、前記多結晶シリコン層の厚さに比して5/18以上1/2以下の厚さのＮｉ層を形成する工程と、
その後、前記ＮｉＳｉ２結晶塊を成長させ、前記第１多結晶シリコン層をＮｉＳｉ２結晶相にする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項１２】
Ｐ型半導体層上に、第１ゲート絶縁層を形成する工程と、
前記第１ゲート絶縁層上に、第１多結晶シリコン層を形成する工程と、
前記第１多結晶シリコン層を挟む前記Ｐ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、
その後、前記第１多結晶シリコン層上にＴｉ薄層を形成する工程と、
前記Ｔｉ薄層上にＮｉ層を形成する工程と、
その後、前記（Ｔｉ薄層／第１多結晶シリコン層）積層を（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項１３】
Ｐ型半導体層上に第１ゲート絶縁層を形成し、Ｎ型半導体層上に第２ゲート絶縁層を形成する工程と、
前記第１ゲート絶縁層上に第１多結晶シリコン層を形成し、前記第２ゲート絶縁層上に第２多結晶シリコン層を形成する工程と、
前記第１多結晶シリコン層を挟む前記Ｐ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、
前記第２多結晶シリコン層を挟む前記Ｎ型半導体層表面に、第２ソース・ドレイン領域を形成する工程と、
その後、前記第１多結晶シリコン層上にＴｉ薄層を形成する工程と、
前記Ｔｉ薄層および前記第２多結晶シリコン層の上にＮｉ層を形成する工程と、
その後、前記（Ｔｉ薄層／第１多結晶シリコン層）積層を（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にし、前記（Ｎｉ層／第２多結晶シリコン層）積層を（ＮｉＳｉ結晶相／第２多結晶シリコン層）積層にする300℃以上600℃以下の熱処理工程と、
前記ＮｉＳｉ結晶相上にＮｉ層を形成する工程と、
前記（Ｎｉ層／ＮｉＳｉ結晶相／第２多結晶シリコン層）積層をＮｉ３Ｓｉ結晶相、Ｎｉ３１Ｓｉ１２結晶相のいずれかにする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項１４】
前記Ｔｉ薄層形成工程の前に、
前記第１多結晶シリコン層にリン、砒素、アンチモンの何れかをイオン注入する工程と、
前記第２多結晶シリコン層にボロンをイオン注入する工程と、を具備することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記Ｎｉ３Ｓｉ結晶相、Ｎｉ３１Ｓｉ１２結晶相のいずれかを形成する熱処理工程の後に、
前記（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にリン、砒素、アンチモンの何れかをイオン注入する工程と、
前記Ｎｉ３Ｓｉ結晶相、Ｎｉ３１Ｓｉ１２結晶相のいずれかにボロンをイオン注入する工程と、
を具備することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記Ｔｉ薄層は、2ｎｍ以上10ｎｍ以下であることを特徴とする請求項１２または１３記載の半導体装置の製造方法。
【請求項１】
Ｐ型半導体層と、
前記Ｐ型半導体層上に形成された第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、
前記第１ゲート電極をゲート長方向に挟む前記Ｐ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする半導体装置。
【請求項２】
基板と、
前記基板に形成されたＰ型半導体層と、前記Ｐ型半導体層上に形成された第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ２結晶相を有する第１ゲート電極と、前記第１ゲート電極をゲート長方向に挟む前記Ｐ型半導体領域に形成された第１ソース・ドレイン領域と、を有するＮチャネルＭＩＳトランジスタと、
前記基板に形成されたＮ型半導体層と、前記Ｎ型半導体層上に形成された第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成され、立方晶のＮｉ３Ｓｉ結晶相、六方晶のＮｉ３１Ｓｉ１２結晶相のいずれかを有する第２ゲート電極と、前記第２ゲート電極をゲート長方向に挟む前記Ｎ型半導体領域に形成された第２ソース・ドレイン領域と、を有するＰチャネルＭＩＳトランジスタと、を具備することを特徴とする半導体装置。
【請求項３】
前記ＮｉＳｉ２結晶相は、多結晶であり、かつ単相であることを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項４】
前記第１ゲート電極と前記第１ゲート絶縁層との界面の前記第１ゲート電極側にリン、砒素、アンチモンの何れかが偏析して形成された第１元素偏析層と、
前記第２ゲート電極と前記第２ゲート絶縁層との界面の前記第２ゲート絶縁層側にボロンが偏析して形成された第２元素偏析層と、を具備することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ゲート電極は、斜方晶のＴｉＳｉ２結晶相で形成された上層と、前記ＮｉＳｉ２結晶相で形成された下層と、を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項６】
前記第１ゲート電極は、斜方晶のＴｉＳｉ２結晶相で形成され層厚4.6nm以上24nm以下の上層と、前記ＮｉＳｉ２結晶相で形成された下層と、を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項７】
前記第１ゲート電極は、斜方晶のＮｉＳｉ結晶相で形成された上層と、前記ＮｉＳｉ２結晶相で形成された下層と、を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート絶縁層は、Ｈｆ元素を含む層を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート絶縁層は、ＨｆＳｉＯＮで形成された層を有することを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項１０】
前記基板は、バルク基板であることを特徴とする請求項２に記載の半導体装置。
【請求項１１】
Ｐ型半導体層上に、第１ゲート絶縁層を形成する工程と、
前記第１ゲート絶縁層上に、第１多結晶シリコン層を形成する工程と、
前記第１多結晶シリコン層を挟む前記Ｐ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、
その後、前記第１多結晶シリコン層にＮｉをイオン注入する工程と、
その後、前記第１多結晶シリコン層内にＮｉＳｉ２結晶塊を生成させる300℃以上800℃以下の熱処理工程と、
その後、前記多結晶シリコン層上に、前記多結晶シリコン層の厚さに比して5/18以上1/2以下の厚さのＮｉ層を形成する工程と、
その後、前記ＮｉＳｉ２結晶塊を成長させ、前記第１多結晶シリコン層をＮｉＳｉ２結晶相にする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項１２】
Ｐ型半導体層上に、第１ゲート絶縁層を形成する工程と、
前記第１ゲート絶縁層上に、第１多結晶シリコン層を形成する工程と、
前記第１多結晶シリコン層を挟む前記Ｐ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、
その後、前記第１多結晶シリコン層上にＴｉ薄層を形成する工程と、
前記Ｔｉ薄層上にＮｉ層を形成する工程と、
その後、前記（Ｔｉ薄層／第１多結晶シリコン層）積層を（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項１３】
Ｐ型半導体層上に第１ゲート絶縁層を形成し、Ｎ型半導体層上に第２ゲート絶縁層を形成する工程と、
前記第１ゲート絶縁層上に第１多結晶シリコン層を形成し、前記第２ゲート絶縁層上に第２多結晶シリコン層を形成する工程と、
前記第１多結晶シリコン層を挟む前記Ｐ型半導体層表面に、第１ソース・ドレイン領域を形成する工程と、
前記第２多結晶シリコン層を挟む前記Ｎ型半導体層表面に、第２ソース・ドレイン領域を形成する工程と、
その後、前記第１多結晶シリコン層上にＴｉ薄層を形成する工程と、
前記Ｔｉ薄層および前記第２多結晶シリコン層の上にＮｉ層を形成する工程と、
その後、前記（Ｔｉ薄層／第１多結晶シリコン層）積層を（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にし、前記（Ｎｉ層／第２多結晶シリコン層）積層を（ＮｉＳｉ結晶相／第２多結晶シリコン層）積層にする300℃以上600℃以下の熱処理工程と、
前記ＮｉＳｉ結晶相上にＮｉ層を形成する工程と、
前記（Ｎｉ層／ＮｉＳｉ結晶相／第２多結晶シリコン層）積層をＮｉ３Ｓｉ結晶相、Ｎｉ３１Ｓｉ１２結晶相のいずれかにする300℃以上600℃以下の熱処理工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項１４】
前記Ｔｉ薄層形成工程の前に、
前記第１多結晶シリコン層にリン、砒素、アンチモンの何れかをイオン注入する工程と、
前記第２多結晶シリコン層にボロンをイオン注入する工程と、を具備することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記Ｎｉ３Ｓｉ結晶相、Ｎｉ３１Ｓｉ１２結晶相のいずれかを形成する熱処理工程の後に、
前記（ＴｉＳｉ２結晶相／ＮｉＳｉ２結晶相）積層にリン、砒素、アンチモンの何れかをイオン注入する工程と、
前記Ｎｉ３Ｓｉ結晶相、Ｎｉ３１Ｓｉ１２結晶相のいずれかにボロンをイオン注入する工程と、
を具備することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記Ｔｉ薄層は、2ｎｍ以上10ｎｍ以下であることを特徴とする請求項１２または１３記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
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【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００７−２４２８９４（Ｐ２００７−２４２８９４Ａ）
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００６−６３２９０（Ｐ２００６−６３２９０）
【出願日】平成１８年３月８日（２００６．３．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願日】平成１８年３月８日（２００６．３．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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