半導体装置
【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、銅配線の上に炭化シリコン層を形成する工程と、 前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、を含むことを特徴とする。
【解決手段】 半導体装置の製造方法は、ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、銅配線の上に炭化シリコン層を形成する工程と、 前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に銅配線を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ回路の高速化、低消費電力化のために、素子の微細化、低電圧化と共に配線の低抵抗化が図られている。配線の低抵抗化のためには、従来用いられているＡｌ配線よりも抵抗率の低いＣｕ配線が用いられるようになってきた。Ｃｕ膜は微細加工が困難であり、ダマシン構造が多く採用される。素子の高速化、低消費電力化のためには、低電圧においてトランジスタの高速動作を実現することが望まれ、ゲート絶縁膜の実質的薄膜化が進められている。
【０００３】
Ｃｕは、層間絶縁膜である酸化シリコン膜中での拡散速度が非常に早い。Ｃｕが層間絶縁膜中を拡散すると、トランジスタ特性を劣化させる。Ｃｕを配線として用いる場合、Ｃｕ配線の周囲に拡散防止膜を用いることが必要である。Ｃｕの拡散は、酸化膜ではほとんど抑制できない。
【０００４】
下層配線または下層導電層を露出するように酸化シリコン層中に形成されたトレンチ(または/およびビア)内に銅配線を堆積する場合、Ｃｕの拡散防止膜としての機能を有するバリアメタル層と銅層とを積層する。銅層と酸化シリコン層との間にバリアメタル層が介在し、銅の酸化シリコン層中への拡散を防止する。酸化シリコン層上の金属層は化学機械研磨（ＣＭＰ）等で除去する。この上に酸化シリコン層を形成すると、露出した銅層から上の酸化シリコン層へ銅の拡散が可能となる。Ｃｕの拡散防止膜としての機能を有する絶縁体として窒化シリコン膜がダマシン配線の銅層を覆って形成される。
【０００５】
ゲート絶縁膜としては、広く酸化シリコン膜が用いられている。ゲート酸化膜を薄膜化すると、ゲート酸化膜を貫通する直接トンネル電流が増加し、ゲートリーク電流が増大する。このゲートリーク電流を抑制するためには、ゲート絶縁膜の物理的膜厚を増加させればよい。
【０００６】
ゲート絶縁膜の厚さを増加させ、かつゲート酸化膜を薄膜化したのと同様の駆動力を実現するためには、ゲート絶縁膜を高誘電率の絶縁物で形成することが必要となる。ゲート絶縁膜の誘電率を増加させれば物理的膜厚を増加させ、かつ電気的なゲート絶縁膜厚の薄膜化を可能にできる。ゲートリーク電流の抑制とトランジスタ駆動力の向上を同時に達成できる。
【０００７】
表面チャネル型ｐチャネルトランジスタにおいてはゲート電極中のボロン不純物がゲート絶縁膜を拡散し、チャネル領域へ到達すると、トランジスタ特性を劣化させるという問題も生じる。
この問題を抑制するために、ゲート絶縁膜に窒素を添加する技術が用いられている。ゲート絶縁膜中の窒素濃度を濃くし過ぎると、ゲート絶縁膜と半導体基板の界面の窒素濃度も濃くなり、この窒素により基板表面に形成されるチャネルを流れる電子／正孔の動作が阻害される。
【０００８】
トランジスタに流れるドレイン電流を劣化させる現象をネガティブバイアス温度不安定性（negative bias temperatureinstability, ＮＢＴＩ）と呼ぶ。これは、ｐチャネルＭＯＳトランジスタのゲートに負電圧を印加し、温度を上昇させて加速試験を行なった場合のドレイン電流の低下を示す。アルミニウム配線に比べ銅配線の場合、同一ストレス時間に対するドレイン電流劣化△Ｉｄｓが大きくなる。
【０００９】
ゲート絶縁膜厚を増加させ、直接トンネル電流を低下させたとしても、ＮＢＴＩ効果が問題となる。ゲート絶縁膜中の窒素濃度を増大させると、ＮＢＴＩ効果が増大してしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上説明したように、ＬＳＩの動作特性向上のために、ゲート絶縁膜を薄膜化すると、種々の問題が生じる。これらの問題を解決できる新規なトランジスタ構造が求められている。
【００１１】
本発明の目的は、ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置の製造方法を提供することである。
【００１２】
本発明の他の目的は、ゲートのリーク電流が少なく、優れたトランジスタ特性を発揮するトランジスタ構造を有する半導体装置の製造方法を提供することである。
【００１３】
本発明のさらに他の目的は、特性の優れた微細化トランジスタを有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、
ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、
前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、を含むことを特徴とする半導体装置の製造方法
が提供される。
【発明の効果】
【００１５】
ＮＢＴＩ劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
まず、本発明者等が行なった実験とその結果について説明する。
【００１７】
図１（Ａ）は、本発明の予備実験に用いたサンプルの構成を示す断面図である。シリコン基板１１の表面に、ホトレジストによりエッチングマスクを形成し、シリコン基板１１を例えば深さ３００ｎｍエッチングし、トレンチを形成する。トレンチ内を埋め込むように、例えば厚さ約５００ｎｍの酸化シリコン膜を堆積させ、化学機械研磨（ＣＭＰ）によりシリコン基板１１表面上の酸化シリコン膜を除去する。トレンチ内にのみ、酸化シリコン膜１２が残り、シャロートレンチアイソレーション（ＳＴＩ）が形成される。
【００１８】
ウエル領域を開口するレジストパターンを形成し、シリコン基板１１にＰ+イオンを加速エネルギ６００ｋｅＶ、ドーズ量３×１０13ｃｍ-2でイオン注入し、ｎウエルを形成する。
【００１９】
シリコン基板１１、少なくともその活性領域表面上に、窒素を４％含む酸化シリコンからなるゲート絶縁膜１３を形成する。窒素濃度は１ａｔ％以上が好ましい。窒素濃度１ａｔ％以上の層と１ａｔ％未満の層とを積層してもよい。ゲート絶縁膜の上に、多結晶シリコンでゲート電極１４を形成する。
【００２０】
ゲート電極層１４をパターニングした後、その側壁上に窒化シリコン膜１５、酸化シリコン膜１６の積層からなるサイドウォールスペーサを形成する。例えば、厚さ約２０ｎｍの窒化シリコン膜１５を熱ＣＶＤで堆積し、続いて厚さ約８０ｎｍのアンドープシリケートガラス層１６をＣＶＤで堆積する。リアクティブイオンエッチング（ＲＩＥ）により平坦面上の絶縁膜１６、１５を除去し、ゲート電極１４側壁上にのみ酸化シリコン膜１６、窒化シリコン膜１５を残す。
【００２１】
サイドウォールスペーサの形成前、又はサイドウォールスペーサ形成前後に、ｐ型不純物のイオン注入を行ない、ゲート電極１４の両側に、ｐ型不純物を添加したソース／ドレイン領域１８を形成する。
【００２２】
その後、シリコン基板１１表面上に、化学気相堆積（ＣＶＤ）により、窒化シリコン膜２０を堆積する。この窒化シリコン膜は、その上に形成する酸化シリコン膜のエッチングに対し、エッチストッパとしての機能を有する膜である。エッチストッパ層２０の堆積後、例えばフォスフォシリケートガラス（ＰＳＧ）から形成される層間絶縁膜２１をＣＶＤで形成する。
【００２３】
層間絶縁膜２１の表面は、ＣＭＰ、リフロ−、エッチバック等により平坦化される。層間絶縁膜２１上に、所要個所に開口を有するレジストパターンを形成し、接続孔を形成する。接続孔を埋め込んで、導電性プラグ２２が形成される。例えば、Ｔｉ／ＴｉＮ／Ｗの積層構造を用い、Ｗプラグ２２が形成される。層間絶縁膜２１表面上に堆積した導電層は、ＣＭＰ等により除去される。
【００２４】
層間絶縁膜２１の表面上に、例えば厚さ１５０ｎｍの低誘電率絶縁膜（例えば商標ＳｉＬＫ）層２４と、例えば厚さ１００ｎｍのアンドープシリケートガラス層２５との積層層間絶縁層が形成される。アンドープシリケートガラス層２５の表面は、ＣＭＰ等により平坦化される。
【００２５】
平坦化された表面から、層間絶縁膜２４、２５を貫通するトレンチが形成される。このトレンチを埋め込むように、バリアメタル層２６、銅層２７が堆積され、層間絶縁膜２５表面上の不要な導電層がＣＭＰ等により除去される。バリアメタル層２６は、例えば厚さ２５ｎｍのＴａＮ層である。その後、Ｃｕの拡散防止絶縁層２９が形成される。拡散防止層２９は、例えば厚さ約７０ｎｍのＳｉＣ層、又はＳｉＮ層で形成される。
【００２６】
ＳｉＣ層は、テトラメチルシラン（Ｓｉ（ＣＨ3）4）と２酸化炭素（ＣＯ2）をソースガスとしたプラズマ（Ｐ−）ＣＶＤで形成する。ＳｉＮ層は、シラン（ＳｉＨ4）とアンモニア（ＮＨ3）をソースガスとしたＰ−ＣＶＤで形成する。ＳｉＮ拡散防止層を有するサンプルを以下ｓｎで示す。ＳｉＣ拡散防止層を有するサンプルを以下ｓｃで示す。
【００２７】
図１（Ｂ）は、Ａｌ配線の構造例を示す。層間絶縁膜２１、層間絶縁膜中を貫通する導電体プラグ２２の構成は、図１（Ａ）に示した構造と同様である。層間絶縁膜２１の上に、例えば厚さ４０ｎｍのＴｉ層３１、例えば厚さ３０ｎｍのＴｉＮ層３２、例えば厚さ１００ｎｍのＡｌ配線層３３、例えば厚さ７０ｎｍのＴｉＮ層３４が積層され、レジストパターンを用いてパターニングされ、配線構造が作成される。この配線構造を埋め込むように、例えばアンドープシリケートガラス層３５が形成され、その表面がＣＭＰ等により平坦化される。
【００２８】
図１（Ｃ）は、図１（Ａ）、（Ｂ）に示した構造を用いて測定されたＮＢＴＩ劣化の測定結果を示すグラフである。図中、横軸はストレスタイムを単位秒で示し、縦軸は飽和ドレイン電流の劣化ΔＩｄｓ ｓａｔを単位％で示す。ＮＢＴＩ劣化は、ゲート電極への印加電圧−１．９Ｖ、温度１２５℃、ゲート長Ｌ／ゲート幅Ｗ＝０．２４／１μｍで測定した。
【００２９】
曲線ｓｎは、従来技術に従いＣｕ拡散防止膜としてＳｉＮ膜を用いた場合の結果を示す。曲線ｓｃは、拡散防止膜としてＳｉＣ膜を用いた場合の結果を示す。曲線ｐは、従来技術に従い、配線層としてＡｌ配線を用いた場合の結果を示す曲線である。
【００３０】
図から明らかなように、拡散防止膜としてＳｉＮ膜を用いた特性ｓｎは、ＮＢＴＩ劣化が大きい。これに対し、拡散防止膜としてＳｉＣ膜を用いた場合、ＮＢＴＩ劣化は従来問題とならなかったＡｌ配線を用いた場合の特性ｐとほぼ同様となり、ＮＢＴＩ劣化の問題を解消することができる。
【００３１】
すなわち、ゲート絶縁膜として窒素含む酸化シリコン膜を用いた場合、Ｃｕ配線層形成後にＳｉＮ膜をＣｕ拡散防止膜として用いると、ＮＢＴＩ劣化が問題となるが、Ｃｕ拡散防止膜としてＳｉＮ膜の代りにＳｉＣ膜を用いると、ＮＢＴＩ劣化は許容できる程度となる。
【００３２】
ＮＢＴＩ劣化の原因を確認するため、銅配線形成後、ＳｉＮ拡散防止層を形成しないサンプルを作成した。
【００３３】
図２（Ａ）、（Ｂ）は、ＮＢＴＩ劣化の原因を確認するための実験を説明するための図である。
【００３４】
図２（Ａ）は、図１（Ａ）に示す構造と比較し、Ｃｕ配線形成後、ＳｉＮ層２９を形成しない場合の構造を示す概略断面図である。その他の構成は、図１（Ａ）に示す構成と同様である。
【００３５】
図２（Ｂ）は、図２（Ａ）に示す構成のＮＢＴＩ劣化の測定データを、比較データと共に示す。
【００３６】
図中、横軸はストレスタイムを単位秒で表わし、縦軸はＮＢＴＩ劣化を示すΔＩｄｓ ｓａｔを単位％で示すグラフである。曲線ｂｂは、図２（Ａ）に示す構造により、Ｃｕ配線形成後、ＳｉＮ拡散防止層を形成しなかった場合の特性を示す。曲線ｐは、Ａｌ配線の場合の特性を示す。曲線ｓｎは、Ｃｕ拡散防止層としてＳｉＮ層を用いた図１（Ａ）の構造の場合の特性を示す。
【００３７】
図から明らかなように、Ｃｕ配線形成後に、Ｃｕ拡散防止膜としてＳｉＮ膜を形成した場合の特性ｓｎは、ＮＢＴＩ劣化ΔＩｄｓ ｓａｔが大きい。これに対し、Ｃｕ拡散防止膜として機能するＳｉＮ膜を形成しなかった図２（Ａ）の構成の場合の特性ｂｂは、Ａｌ配線の場合の特性ｐと同様にＮＢＴＩ劣化が少なく，許容範囲内である。
【００３８】
上述の実験においては、銅配線のバリアメタル層として厚さ約２５ｎｍのＴａＮ層を用いた。バリアメタルを変更した時に、ＮＢＴＩ劣化がどのように変化するかを調べた。
【００３９】
図３（Ａ）は、サンプルの構成を概略的に示す。この構成は、図１（Ａ）に示す構成と同様であるが、バリアメタル層２６として図３（Ｂ）に示す３種類を用いた。すなわち、図１（Ａ）に示すサンプルと同様、バリアメタル層２６をＴａＮ層で形成したサンプルｓｎ１、バリアメタル層として厚さ２５ｎｍのＴａ純金属を用いたサンプルｓｎ２、バリアメタル層として厚さ約４０ｎｍのＴｉ純金属及びその上に厚さ約３０ｎｍのＴｉＮ層、厚さ約２５ｎｍのＴａＮ層の３層の積層構造を用いたサンプルｓｎ３を作成した。銅配線上の拡散防止層は厚さ約７０ｎｍのＳｉＮ層である。
【００４０】
図３（Ｃ）は測定結果を示す。サンプルｓｎ２、ｓｎ３のＮＢＴＩ劣化は許容範囲内に収まるのに対し、サンプルｓｎ１の測定結果は許容できないＮＢＴＩ劣化を示している。
【００４１】
すなわち、拡散防止層としてＳｉＮ層を用いても、バリアメタル層をＴａ又はＴｉの純金属を用いて作成すると、ＮＢＴＩ劣化を抑制することが可能である。
【００４２】
上述の実験においては、サイドウォールスペーサとして厚さ約２０ｎｍのＳｉＮ層と厚さ約８０ｎｍのアンドープシリケートガラス層の積層を用いた。サイドウォールスペーサを酸化シリコン単層で作成した場合の影響を調べた。
【００４３】
図４（Ａ）はサンプルの構成を概略的に示す。サイドウォールスペーサ１７は、厚さ約１３０ｎｍのアンドープシリケートガラスで形成されている。バリアメタル層２６は、厚さ約２５ｎｍのＴａ純金属層で形成している。拡散防止層２９は、厚さ約７０ｎｍのＳｉＮ層で形成されている。
【００４４】
図４（Ｂ）にサンプルの種類を示す。図１（Ａ）に示すようにサイドウォールスペーサをＳｉＮ層１５とアンドープシリケートガラス層１６の積層で形成し，バリアメタル層２６を厚さ２５ｎｍのＴａ層で形成したサンプルｓｎｄと、図４（Ａ）に示すようにサイドウォールスペーサを単層のアンドープシリケートガラス層１７で形成し，バリアメタル層２６を厚さ２５ｎｍのＴａ層で形成したサンプルｓｎｓを用い、ＮＢＴＩ劣化を測定した。
【００４５】
図４（Ｃ）は測定結果を示す。サイドウォールスペーサをＳｉＮ層とアンドープシリケートガラス層の積層で形成したサンプルｓｎｄは、ＮＢＴＩ劣化が抑制され、許容範囲内に収まっている。
【００４６】
これに対し、サイドウォールスペーサを単層のアンドープシリケートガラス層１７で形成したサンプルｓｎｓはＮＢＴＩ劣化が増大し、許容範囲を超している。
【００４７】
バリアメタルにＴａ純金属層を用いても、サイドウォールスペーサを酸化シリコン単層にすると、ＮＢＴＩ劣化が生じることが分かる。
【００４８】
上述の実験において、ＮＢＴＩ劣化は、銅配線形成後にＳｉＮ拡散防止層を形成した場合に生じている。ＳｉＮ拡散防止層は、ソースガスとしてシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を用いてプラズマＣＶＤ（ＰＣＶＤ）により作成している。ＳｉＮ層成長条件を変更し、シラン流量を半減してＳｉＮ層を形成したサンプルを作成した。このシラン量を半減したＳｉＮ層を用いたサンプルをｓｎｈで示す。
【００４９】
図５（Ａ）は、従来のＡｌ配線を用いたサンプルｐ、銅配線上に従来のＳｉＮ層を形成したサンプルｓｎ、シラン流量を半減させた条件でＳｉＮ層を形成したサンプルｓｎｈ及び拡散防止層としてＳｉＣ層を用いたサンプルｓｃの測定結果を示す。
【００５０】
たとえば、Novellus社Concept Two SequelにおけるＳｉＮ膜の成膜におけるＳｉＨ４／ＮＨ３ガス流量比は、１）（スタンダード）11.1％、２）（３/４）7.7％、３）（1/2）5.9％である。従来はスタンダード条件でＳｉＮ膜を成膜していた。上述のシラン流量を半減させた条件は、SiN4/NH3ガス流量比を６%以下とした条件である。
【００５１】
従来のＳｉＮ層を用いたサンプルｓｎが大きなＮＢＴＩ劣化を示しているのに対し、他の３つのサンプルは全てＮＢＴＩ劣化が抑制されていることが分かる。ＳｉＮ層をシラン流量を減少させた条件で作成すると、ＮＢＴＩ劣化を生じさせる効果が減少することが分かる。
【００５２】
図５（Ｂ）は、サンプルｓｃ、ｓｎｈ、ｓｎの拡散防止層のフーリエ分光測定結果を示す。図中，横軸は波数を単位ｃｍ-1で示し，縦軸は吸収を正規化した任意単位で示す。Ｓｉ−Ｈの吸収を示す波数２２００ｃｍ-1のピークが、サンプルｓｎでは明瞭であるのに対し、サンプルｓｃ及びｓｎｈにおいては極めて小さくなっている。
【００５３】
なお、Ｎ−Ｈの吸収を示す波数３４００ｃｍ-1付近のピークは、サンプルｓｎｈで最も顕著であり、サンプルｓｎでは若干弱い。サンプルｓｃにおいては全く観察されない。これらの結果から推察すると、ＮＢＴＩ劣化はＳｉ−Ｈ結合の濃度に影響されている可能性が強い。シラン流量を半減させて成膜したＳｉＮ膜は、スタンダード条件で成膜したＳｉＮ膜と明らかに異なる特性を示している。
【００５４】
上述の実験において、サイドウォールスペーサをアンドープシリケートガラス層単層で形成すると、ＮＢＴＩ劣化が生じ易いことが分かった。サイドウォールスペーサを単層の酸化シリコン層で形成し、拡散防止層としてＳｉＣ層を用いた場合ＮＢＴＩ劣化がどのようになるかを調べた。
【００５５】
図６（Ａ）はサンプルの構成を概略的に示す。図の構成は、図４（Ａ）に示す構成と同様である。バリアメタル層２６としては厚さ約２５ｎｍのＴａ層を用いた。拡散防止層２９としては、厚さ約７０ｎｍのＳｉＣ層を用いた。このサンプルをｓｃで示す。
【００５６】
図６（Ｂ）は、測定結果を示す。拡散防止層に厚さ約７０ｎｍのＳｉＮ層を用いたサンプルｓｎと、シラン流量を半減してＳｉＮ層を形成したサンプルｓｎｈとのデータを併せて示す。サイドウォールスペーサを単層の酸化シリコン層で形成しても、拡散防止絶縁層としてＳｉＣを用いたサンプルｓｃは、ＮＢＴＩ劣化が抑制されている。
【００５７】
通常のＳｉＮ層及びシラン流量を低減して作成したＳｉＮ層を用いたサンプルｓｎ、ｓｎｈは、ＮＢＴＩ劣化が抑制できず、許容範囲を越えている。シラン流量を低減して作成したＳｉＮ層は、窒化シリコン層と酸化シリコン層との積層サイドウォールスペーサと組合わせると、ＮＢＴＩ劣化抑制に有効であったが、サイドウォールスペーサを単層の酸化シリコン層とするとＮＢＴＩ劣化が生じてしまう。
【００５８】
以上の実験結果を総合すると、拡散防止絶縁層としてＳｉＮ層の代りにＳｉＣ層を用いれば、ＮＢＴＩ劣化が抑制できることが分かる。
【００５９】
サイドウォールスペーサを単層の酸化シリコン層ではなく、窒化シリコン層と酸化シリコン層の積層で形成した場合、銅配線のバリアメタル層としてＴａやＴｉの純金属層を用いることにより、ＮＢＴＩ劣化を抑制することができる。
【００６０】
又、サイドウォールスペーサを窒化シリコン層と酸化シリコン層の積層で形成した場合、拡散防止絶縁層としてシラン流量を低減したＳｉＮ層で形成することにより、ＮＢＴＩ劣化を抑制することができる。
【００６１】
図７は、拡散防止層を形成した後の温度（加熱）処理によって、ＮＢＴＩ劣化がどのように変化するかを示すグラフである。破線は、拡散防止絶縁層をＳｉＣ層で形成した場合の測定結果を示す。拡散防止層をＳｉＣ層で形成すれば、その後の温度処理の温度によらずＮＢＴＩ劣化は増大しない。拡散防止層をＳｉＮ層で形成したサンプルｓｎは、温度処理の温度が約３４０℃を超えると、ＮＢＴＩ劣化が増大していることが分かる。ＳｉＮで拡散防止絶縁層を形成した後、３４０℃以上の温度処理を行うと、ＮＢＴＩ劣化が避け難いことが分かる。
【００６２】
後に説明するように、拡散防止層の上には上層の層間絶縁膜を形成し、上層の配線を形成する工程を所望回数繰り返す。層間絶縁膜の形成工程はＣＶＤ工程を含む。ＣＶＤ工程は通常３４０℃以上の温度処理を伴う。銅の拡散防止膜をＳｉＣ層で形成した場合、後のＣＶＤ工程によるＮＢＴＩ劣化を抑制できるであろう。
【００６３】
図８は、上述の実験結果を考慮して設計された半導体装置の構成を概略的に示す。シリコン基板１１の表面には、素子分離用溝が形成され、酸化膜が埋め込まれてシャロートレンチアイソレーション１２が形成されている。
【００６４】
シャロートレンチアイソレーション１２で画定された活性領域内に、窒素を含む酸化膜で形成されたゲート絶縁膜１３、シリコンゲート電極１４により絶縁ゲート電極が形成されている。ゲート電極の側壁は、単層の酸化シリコン層で形成されたサイドウオールスペーサ１７により覆われている。
【００６５】
ゲート電極、サイドウォールスペーサを覆って、ＳｉＮ層で形成されたエッチストッパ層２０が形成されている。エッチストッパ層２０を覆うように、ホスホシリケートガラスで形成された層間絶縁膜２１が作成される。層間絶縁膜２１の表面からトランジスタに達する接続孔を形成し、Ｔｉ層、ＴｉＮ層，Ｗ層を積層し，不要部をＣＭＰで除去することによりタングステンプラグ２２が形成されている。
【００６６】
層間絶縁膜２１の上に、低誘電率絶縁（登録商標ＳｉＬＫ）層２４、酸化シリコン層２５の積層で絶縁層が形成されている。この積層絶縁層２５，２４を貫通するようにトレンチが形成され、バリアメタル層２６、銅配線層２７が埋め込まれている。
【００６７】
この銅配線層を覆うように、ＳｉＣで形成された拡散防止絶縁層２９が形成され、その上に酸化シリコン層４０、低誘電率絶縁（登録商標ＳｉＬＫ）層４１、酸化シリコン層４２の層間絶縁膜が形成されている。低誘電率絶縁（登録商標ＳｉＬＫ）層は、有機塗布絶縁膜である。酸化シリコン層は、ＣＶＤで形成される。この層間絶縁膜に、デュアルダマシン構造のトレンチ及びビア孔が形成され、バリアメタル層４４、銅配線層４５が埋め込まれている。
【００６８】
拡散防止層２９としてＳｉＣ層を用いたことにより、ＮＢＴＩ劣化が抑制され、ドレイン電流の劣化ΔＩｄｓを抑制できる。
【００６９】
なお、図８（Ｂ）に示すように、ゲート絶縁膜を第１ゲート絶縁膜１３−１、第２ゲート絶縁膜１３−２の積層構造としても良い。積層構造を採用する場合、例えば第１ゲート絶縁膜１３−１を酸化シリコン層で形成し、第２ゲート絶縁膜１３−２を誘電率の高い窒化シリコン層、酸化ハフニウム（ＨｆＯ2）層等で形成しても良い。又、始めに酸化シリコン層又は窒化酸化シリコン層を形成し、表面をさらに窒化することにより、窒素濃度の高い第２窒化酸化シリコン層１３−２と窒素濃度の低い窒化酸化シリコン層又は酸化シリコン層１３−１でゲート絶縁膜を構成してもよい。酸化ハフニウムは、窒化シリコンより高い誘電率を有する酸化物である。
【００７０】
なお、ＮＢＴＩ劣化は、ｐチャネルＭＯＳトランジスタで顕著に生じる現象である。ＣＭＯＳ回路を形成する場合、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとは、一部のプロセスを共通にして作成される。以下、ＣＭＯＳ回路を製造する工程について説明する。
【００７１】
図９（Ａ）に示すように、シリコン基板１１の表面にトレンチを形成し、酸化シリコン層を埋め込んでシャロートレンチアイソレーション１２を作成する。なお、素子分離領域としてＬＯＣＯＳ層を用いても良い。イオン注入を行うことにより所望領域にｎウエルＷｎ及びｐウエルＷｐを作成する。
【００７２】
図９（Ｂ）に示すように、半導体基板表面上に、第１ゲート絶縁層１３−１、第２ゲート絶縁層１３−２を形成し、ゲート絶縁層１３を作成する。第１ゲート絶縁層１３−１が酸化シリコン層の場合、この第１ゲート絶縁層１３−１は熱酸化により形成することができる。第２ゲート絶縁層１３−２は、例えばＣＶＤにより形成した他の種類の絶縁層である。第２ゲート絶縁層１３−２を窒化工程などにより形成することもできる。ゲート絶縁層１３の上に、多結晶シリコン層１４をＣＶＤにより堆積する。
【００７３】
図９（Ｃ）に示すように、多結晶シリコン層１４の上にホトレジストパターンＰＲを作成し、多結晶シリコン層１４、ゲート絶縁層１３をエッチングする。エッチング後ホトレジストパターンＰＲは除去する。レジストパターンとゲート電極をマスクとし、ｐウエルＷｐ及びｎウエルＷｎに対しそれぞれ別個のイオン注入を行ない、ＬＤＤ領域を形成する。
【００７４】
図１０（Ｄ）に示すように、酸化シリコン層をＣＶＤで堆積し、異方性エッチングを行うことにより、絶縁ゲート電極の側壁上にサイドウォールスペーサ１７を残す。その後、ｎウエルＷｎ及びｐウエルＷｐに対しそれぞれ別個のイオン注入を行ない、高不純物濃度のソース／ドレイン領域１８ｐおよび１８ｎを作成する。このイオン注入により、多結晶ゲート電極１４も不純物を添加され、ｐ型多結晶ゲート電極１４ｐ及びｎ型多結晶ゲート電極１４ｎとなる。
【００７５】
図１０（Ｅ）に示すように、例えばＣｏ層を表面に堆積し、熱処理を行うことによってシリコン層表面にシリサイド層１９を形成する。未反応金属層は除去する。その後基板全面にＳｉＮ層のエッチストッパ層２０をＣＶＤにより作成する。
【００７６】
図１０（Ｆ）に示すように、エッチストッパ層２０を覆うように例えばホスホシリケートガラスの層間絶縁層２１を形成し、表面を平坦化する。層間絶縁層２１の表面からコンタクト孔を形成し、Ｗ層を埋め込んで導電性プラグ２２を作成する。層間絶縁層２１表面上の金属層を除去し、さらに上層の絶縁層２３を形成する。絶縁層２３にトレンチを形成し、バリアメタル層２６、銅配線層２７を堆積し、銅配線を形成する。絶縁層２３表面上の金属層を除去した後、ＳｉＣ層で形成された銅拡散防止絶縁層２９を形成する。なお、さらに上層配線層を任意層数形成することができる。
【００７７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７８】
以下、本発明の特徴を付記する。
【００７９】
(付記１)（１） ｎ型領域を有するシリコン基板と、
前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
酸化シリコンを用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、下地のバリア層とその上の銅領域を含む銅配線と、
前記銅配線を覆って、前記層間絶縁膜上に形成された炭化シリコン層と、
を有する半導体装置。
【００８０】
(付記２)（２） 前記サイドウォールスペーサが、単層の酸化シリコン層で形成された請求項１記載の半導体装置。
【００８１】
(付記３)（３） 前記サイドウォールスペーサが、窒化シリコン層とその上の酸化シリコン層との積層を含む請求項１記載の半導体装置。
【００８２】
(付記４)（４） 前記ゲート絶縁膜の酸化シリコンが１ａｔ％以上の窒素を含む請求項１〜３のいずれか１項記載の半導体装置。
【００８３】
(付記５)（５） 前記層間絶縁膜が、最下層として窒化シリコンで形成されたエッチストッパ層を含む請求項１〜４のいずれか１項記載の半導体装置。
【００８４】
(付記６)（６） 前記ゲート絶縁膜が、酸化シリコン層と窒化シリコン層との積層、表面で窒素濃度を高めた窒素を含む酸化シリコン層、窒素を含む酸化シリコン層と窒化シリコンより誘電率の高い酸化物層との積層、窒化シリコン層と窒化シリコンより誘電率の高い酸化物層との積層のいずれかを含む請求項１〜４のいずれか１項記載の半導体装置。
【００８５】
(付記７)（７） ｎ型領域を有するシリコン基板と、
前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、ＴａまたはＴｉで形成された下地バリア層とその上の銅領域を含む銅配線と、
を有する半導体装置。
【００８６】
(付記８)（８） ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、
前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線を覆って、前記層間絶縁膜上に炭化シリコン層を形成する工程と、
前記シリコン基板を３４０℃以上の温度で熱処理する工程と、
を含む半導体装置の製造方法。
【００８７】
(付記９)（９） ｎ型領域を有するシリコン基板と、
前記ｎ型領域上に、誘電率の異なる２層以上の積層構造で形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
前記ゲート電極を覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める銅配線と、
前記銅配線の上または下に形成された窒素を含まない銅の拡散防止絶縁膜と、を有する半導体装置。
【００８８】
(付記１０)（１０） 前記ゲート絶縁膜が、窒素含有量が１ａｔ％未満の下層絶縁膜と、窒素含有量が１ａｔ％以上の上層絶縁膜を含む請求項９記載の半導体装置。
【００８９】
(付記１１) （ａ）ｎ型領域を有するシリコン基板の前記ｎ型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を、前記ゲート電極の側壁上に酸化シリコンを用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
（ｂ）前記絶縁ゲート型トランジスタを覆って、平坦化された第１表面を有する第１層間絶縁膜と平坦化された第２表面を有する第２層間絶縁膜とを形成する工程と、
（ｃ）前記第１表面から前記絶縁ゲート型トランジスタに達する孔部と前記第２表面から前記孔部に達する凹部とを形成する工程と、
（ｄ）前記孔部内に導電性接続部を、前記凹部内に下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
（ｅ）前記銅配線を覆って、前記第２層間絶縁膜上に炭化シリコン層を形成する工程と、
を含む半導体装置の製造方法。
【００９０】
（付記１２） 前記工程（ｂ）、（ｃ）、（ｄ）が、
（ｘ１）前記第１層間絶縁膜を形成する工程と、
（ｘ２）前記孔部を形成する工程と、
（ｘ３）前記導電性接続部を形成する工程と、
（ｘ４）前記第２層間絶縁膜を形成する工程と、
（ｘ５）前記凹部を形成する工程と、
（ｘ６）前記銅配線を形成する工程と、
を含む付記１１記載の半導体装置の製造方法。
【００９１】
（付記１３）前記工程（ｄ）が、前記孔部と前記凹部とに前記バリア層と前記銅層とを埋め込む工程を含む請求項１１記載の半導体装置の製造方法。
【００９２】
（付記１４）（ａ）ｎ型領域を有するシリコン基板の前記ｎ型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を、前記ゲート電極の側壁上に酸化シリコン層と窒化シリコン層との積層を用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
（ｂ）前記絶縁ゲート型トランジスタを覆って、平坦化された第１表面を有する第１層間絶縁膜と平坦化された第２表面を有する第２層間絶縁膜とを形成する工程と、
（ｃ）前記第１表面から前記絶縁ゲート型トランジスタに達する孔部と前記第２表面から前記孔部に達する凹部とを形成する工程と、
（ｄ）前記孔部内に導電性接続部を、前記凹部内にＴａまたはＴｉで形成された下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
を含む半導体装置の製造方法。
【００９３】
（付記１５）さらに、
（ｅ）前記銅配線を覆って、前記第２層間絶縁膜上に炭化シリコン層を形成する工程、
を含む付記１４記載の半導体装置の製造方法。
【００９４】
（付記１６） 前記工程（ｂ）、（ｃ）、（ｄ）が、
（ｘ１）前記第１層間絶縁膜を形成する工程と、
（ｘ２）前記孔部を形成する工程と、
（ｘ３）前記導電性接続部を形成する工程と、
（ｘ４）前記第２層間絶縁膜を形成する工程と、
（ｘ５）前記凹部を形成する工程と、
（ｘ６）前記銅配線を形成する工程と、
を含む付記１４または１５記載の半導体装置の製造方法。
【００９５】
（付記１７）前記工程（ｄ）が、前記孔部と前記凹部とに前記バリア層と前記銅層とを埋め込む工程を含む請求項１４または１５記載の半導体装置の製造方法。
【００９６】
（付記１８） （ａ）ｎ型領域を有するシリコン基板の前記ｎ型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を、前記ゲート電極の側壁上に酸化シリコンを用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
（ｂ）前記絶縁ゲート型トランジスタを覆い、平坦化された第１表面を有する第１層間絶縁膜を形成する工程と、
（ｃ）前記第１表面から前記絶縁ゲート型トランジスタに達する孔部を形成する工程と、
（ｄ）前記孔部内に導電性接続部を形成する工程と、
（ｅ）前記導電性接続部を覆って、平坦化された第２表面を有する第２層間絶縁膜を形成する工程と、
（ｆ）前記第２表面から前記孔部に達する凹部を形成する工程と、
（ｇ）前記凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
（ｈ）前記銅配線を覆って、前記層間絶縁膜上に炭化シリコン層を形成する工程と、
（ｉ）前記シリコン基板を３４０℃以上の温度で熱処理する工程と、
を含む半導体装置の製造方法。
【００９７】
（付記１９） （ａ）ｎ型領域を有するシリコン基板の前記ｎ型領域上に誘電率の異なる２層以上の積層構造で形成されたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成し、絶縁ゲート型トランジスタを構成する工程と、
（ｂ）前記絶縁ゲート型トランジスタを覆って、平坦化された第１表面を有する第１層間絶縁膜と平坦化された第２表面を有する第２層間絶縁膜を形成する工程と、
（ｃ）前記第１表面から前記絶縁ゲート型トランジスタに達する孔部と前記第２表面から前記孔部に達する凹部を形成する工程と、
（ｄ）前記孔部内に導電性接続部を、前記凹部内に下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
（ｅ）前記銅配線の上または下に窒素を含まない銅の拡散防止絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【００９８】
（付記２０） 前記工程（ｂ）、（ｃ）、（ｄ）が、
（ｘ１）前記第１層間絶縁膜を形成する工程と、
（ｘ２）前記孔部を形成する工程と、
（ｘ３）前記導電性接続部を形成する工程と、
（ｘ４）前記第２層間絶縁膜を形成する工程と、
（ｘ５）前記凹部を形成する工程と、
（ｘ６）前記銅配線を形成する工程と、
を含む付記１９記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９９】
【図１】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図２】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図３】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図４】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図５】測定結果を示すグラフである。
【図６】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図７】実験結果を示すグラフである。
【図８】実施例による半導体装置の構成を概略的に示す断面図である。
【図９】実施例による半導体装置の製造工程を示す概略断面図である。
【図１０】実施例による半導体装置の製造工程を示す概略断面図である。
【符号の説明】
【０１００】
１１ シリコン基板
１２ シャロートレンチアイソレーション
１３ ゲート絶縁層
１４ ゲート電極
１５ 窒化シリコン層（積層サイドウォールスペーサ）
１６ 酸化シリコン層（積層サイドウォールスペーサ）
１７ 酸化シリコン層（単層サイドウォールスペーサ）
１８ ソース／ドレイン領域
２０ 窒化シリコン層（エッチストッパ）
２１ 層間絶縁膜
２２ タングステンプラグ
２４、２５ 絶縁層
２６ バリアメタル層
２７ 銅層
２９ 銅拡散防止絶縁層
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に銅配線を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ回路の高速化、低消費電力化のために、素子の微細化、低電圧化と共に配線の低抵抗化が図られている。配線の低抵抗化のためには、従来用いられているＡｌ配線よりも抵抗率の低いＣｕ配線が用いられるようになってきた。Ｃｕ膜は微細加工が困難であり、ダマシン構造が多く採用される。素子の高速化、低消費電力化のためには、低電圧においてトランジスタの高速動作を実現することが望まれ、ゲート絶縁膜の実質的薄膜化が進められている。
【０００３】
Ｃｕは、層間絶縁膜である酸化シリコン膜中での拡散速度が非常に早い。Ｃｕが層間絶縁膜中を拡散すると、トランジスタ特性を劣化させる。Ｃｕを配線として用いる場合、Ｃｕ配線の周囲に拡散防止膜を用いることが必要である。Ｃｕの拡散は、酸化膜ではほとんど抑制できない。
【０００４】
下層配線または下層導電層を露出するように酸化シリコン層中に形成されたトレンチ(または/およびビア)内に銅配線を堆積する場合、Ｃｕの拡散防止膜としての機能を有するバリアメタル層と銅層とを積層する。銅層と酸化シリコン層との間にバリアメタル層が介在し、銅の酸化シリコン層中への拡散を防止する。酸化シリコン層上の金属層は化学機械研磨（ＣＭＰ）等で除去する。この上に酸化シリコン層を形成すると、露出した銅層から上の酸化シリコン層へ銅の拡散が可能となる。Ｃｕの拡散防止膜としての機能を有する絶縁体として窒化シリコン膜がダマシン配線の銅層を覆って形成される。
【０００５】
ゲート絶縁膜としては、広く酸化シリコン膜が用いられている。ゲート酸化膜を薄膜化すると、ゲート酸化膜を貫通する直接トンネル電流が増加し、ゲートリーク電流が増大する。このゲートリーク電流を抑制するためには、ゲート絶縁膜の物理的膜厚を増加させればよい。
【０００６】
ゲート絶縁膜の厚さを増加させ、かつゲート酸化膜を薄膜化したのと同様の駆動力を実現するためには、ゲート絶縁膜を高誘電率の絶縁物で形成することが必要となる。ゲート絶縁膜の誘電率を増加させれば物理的膜厚を増加させ、かつ電気的なゲート絶縁膜厚の薄膜化を可能にできる。ゲートリーク電流の抑制とトランジスタ駆動力の向上を同時に達成できる。
【０００７】
表面チャネル型ｐチャネルトランジスタにおいてはゲート電極中のボロン不純物がゲート絶縁膜を拡散し、チャネル領域へ到達すると、トランジスタ特性を劣化させるという問題も生じる。
この問題を抑制するために、ゲート絶縁膜に窒素を添加する技術が用いられている。ゲート絶縁膜中の窒素濃度を濃くし過ぎると、ゲート絶縁膜と半導体基板の界面の窒素濃度も濃くなり、この窒素により基板表面に形成されるチャネルを流れる電子／正孔の動作が阻害される。
【０００８】
トランジスタに流れるドレイン電流を劣化させる現象をネガティブバイアス温度不安定性（negative bias temperatureinstability, ＮＢＴＩ）と呼ぶ。これは、ｐチャネルＭＯＳトランジスタのゲートに負電圧を印加し、温度を上昇させて加速試験を行なった場合のドレイン電流の低下を示す。アルミニウム配線に比べ銅配線の場合、同一ストレス時間に対するドレイン電流劣化△Ｉｄｓが大きくなる。
【０００９】
ゲート絶縁膜厚を増加させ、直接トンネル電流を低下させたとしても、ＮＢＴＩ効果が問題となる。ゲート絶縁膜中の窒素濃度を増大させると、ＮＢＴＩ効果が増大してしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上説明したように、ＬＳＩの動作特性向上のために、ゲート絶縁膜を薄膜化すると、種々の問題が生じる。これらの問題を解決できる新規なトランジスタ構造が求められている。
【００１１】
本発明の目的は、ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置の製造方法を提供することである。
【００１２】
本発明の他の目的は、ゲートのリーク電流が少なく、優れたトランジスタ特性を発揮するトランジスタ構造を有する半導体装置の製造方法を提供することである。
【００１３】
本発明のさらに他の目的は、特性の優れた微細化トランジスタを有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、
ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、
前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、を含むことを特徴とする半導体装置の製造方法
が提供される。
【発明の効果】
【００１５】
ＮＢＴＩ劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
まず、本発明者等が行なった実験とその結果について説明する。
【００１７】
図１（Ａ）は、本発明の予備実験に用いたサンプルの構成を示す断面図である。シリコン基板１１の表面に、ホトレジストによりエッチングマスクを形成し、シリコン基板１１を例えば深さ３００ｎｍエッチングし、トレンチを形成する。トレンチ内を埋め込むように、例えば厚さ約５００ｎｍの酸化シリコン膜を堆積させ、化学機械研磨（ＣＭＰ）によりシリコン基板１１表面上の酸化シリコン膜を除去する。トレンチ内にのみ、酸化シリコン膜１２が残り、シャロートレンチアイソレーション（ＳＴＩ）が形成される。
【００１８】
ウエル領域を開口するレジストパターンを形成し、シリコン基板１１にＰ+イオンを加速エネルギ６００ｋｅＶ、ドーズ量３×１０13ｃｍ-2でイオン注入し、ｎウエルを形成する。
【００１９】
シリコン基板１１、少なくともその活性領域表面上に、窒素を４％含む酸化シリコンからなるゲート絶縁膜１３を形成する。窒素濃度は１ａｔ％以上が好ましい。窒素濃度１ａｔ％以上の層と１ａｔ％未満の層とを積層してもよい。ゲート絶縁膜の上に、多結晶シリコンでゲート電極１４を形成する。
【００２０】
ゲート電極層１４をパターニングした後、その側壁上に窒化シリコン膜１５、酸化シリコン膜１６の積層からなるサイドウォールスペーサを形成する。例えば、厚さ約２０ｎｍの窒化シリコン膜１５を熱ＣＶＤで堆積し、続いて厚さ約８０ｎｍのアンドープシリケートガラス層１６をＣＶＤで堆積する。リアクティブイオンエッチング（ＲＩＥ）により平坦面上の絶縁膜１６、１５を除去し、ゲート電極１４側壁上にのみ酸化シリコン膜１６、窒化シリコン膜１５を残す。
【００２１】
サイドウォールスペーサの形成前、又はサイドウォールスペーサ形成前後に、ｐ型不純物のイオン注入を行ない、ゲート電極１４の両側に、ｐ型不純物を添加したソース／ドレイン領域１８を形成する。
【００２２】
その後、シリコン基板１１表面上に、化学気相堆積（ＣＶＤ）により、窒化シリコン膜２０を堆積する。この窒化シリコン膜は、その上に形成する酸化シリコン膜のエッチングに対し、エッチストッパとしての機能を有する膜である。エッチストッパ層２０の堆積後、例えばフォスフォシリケートガラス（ＰＳＧ）から形成される層間絶縁膜２１をＣＶＤで形成する。
【００２３】
層間絶縁膜２１の表面は、ＣＭＰ、リフロ−、エッチバック等により平坦化される。層間絶縁膜２１上に、所要個所に開口を有するレジストパターンを形成し、接続孔を形成する。接続孔を埋め込んで、導電性プラグ２２が形成される。例えば、Ｔｉ／ＴｉＮ／Ｗの積層構造を用い、Ｗプラグ２２が形成される。層間絶縁膜２１表面上に堆積した導電層は、ＣＭＰ等により除去される。
【００２４】
層間絶縁膜２１の表面上に、例えば厚さ１５０ｎｍの低誘電率絶縁膜（例えば商標ＳｉＬＫ）層２４と、例えば厚さ１００ｎｍのアンドープシリケートガラス層２５との積層層間絶縁層が形成される。アンドープシリケートガラス層２５の表面は、ＣＭＰ等により平坦化される。
【００２５】
平坦化された表面から、層間絶縁膜２４、２５を貫通するトレンチが形成される。このトレンチを埋め込むように、バリアメタル層２６、銅層２７が堆積され、層間絶縁膜２５表面上の不要な導電層がＣＭＰ等により除去される。バリアメタル層２６は、例えば厚さ２５ｎｍのＴａＮ層である。その後、Ｃｕの拡散防止絶縁層２９が形成される。拡散防止層２９は、例えば厚さ約７０ｎｍのＳｉＣ層、又はＳｉＮ層で形成される。
【００２６】
ＳｉＣ層は、テトラメチルシラン（Ｓｉ（ＣＨ3）4）と２酸化炭素（ＣＯ2）をソースガスとしたプラズマ（Ｐ−）ＣＶＤで形成する。ＳｉＮ層は、シラン（ＳｉＨ4）とアンモニア（ＮＨ3）をソースガスとしたＰ−ＣＶＤで形成する。ＳｉＮ拡散防止層を有するサンプルを以下ｓｎで示す。ＳｉＣ拡散防止層を有するサンプルを以下ｓｃで示す。
【００２７】
図１（Ｂ）は、Ａｌ配線の構造例を示す。層間絶縁膜２１、層間絶縁膜中を貫通する導電体プラグ２２の構成は、図１（Ａ）に示した構造と同様である。層間絶縁膜２１の上に、例えば厚さ４０ｎｍのＴｉ層３１、例えば厚さ３０ｎｍのＴｉＮ層３２、例えば厚さ１００ｎｍのＡｌ配線層３３、例えば厚さ７０ｎｍのＴｉＮ層３４が積層され、レジストパターンを用いてパターニングされ、配線構造が作成される。この配線構造を埋め込むように、例えばアンドープシリケートガラス層３５が形成され、その表面がＣＭＰ等により平坦化される。
【００２８】
図１（Ｃ）は、図１（Ａ）、（Ｂ）に示した構造を用いて測定されたＮＢＴＩ劣化の測定結果を示すグラフである。図中、横軸はストレスタイムを単位秒で示し、縦軸は飽和ドレイン電流の劣化ΔＩｄｓ ｓａｔを単位％で示す。ＮＢＴＩ劣化は、ゲート電極への印加電圧−１．９Ｖ、温度１２５℃、ゲート長Ｌ／ゲート幅Ｗ＝０．２４／１μｍで測定した。
【００２９】
曲線ｓｎは、従来技術に従いＣｕ拡散防止膜としてＳｉＮ膜を用いた場合の結果を示す。曲線ｓｃは、拡散防止膜としてＳｉＣ膜を用いた場合の結果を示す。曲線ｐは、従来技術に従い、配線層としてＡｌ配線を用いた場合の結果を示す曲線である。
【００３０】
図から明らかなように、拡散防止膜としてＳｉＮ膜を用いた特性ｓｎは、ＮＢＴＩ劣化が大きい。これに対し、拡散防止膜としてＳｉＣ膜を用いた場合、ＮＢＴＩ劣化は従来問題とならなかったＡｌ配線を用いた場合の特性ｐとほぼ同様となり、ＮＢＴＩ劣化の問題を解消することができる。
【００３１】
すなわち、ゲート絶縁膜として窒素含む酸化シリコン膜を用いた場合、Ｃｕ配線層形成後にＳｉＮ膜をＣｕ拡散防止膜として用いると、ＮＢＴＩ劣化が問題となるが、Ｃｕ拡散防止膜としてＳｉＮ膜の代りにＳｉＣ膜を用いると、ＮＢＴＩ劣化は許容できる程度となる。
【００３２】
ＮＢＴＩ劣化の原因を確認するため、銅配線形成後、ＳｉＮ拡散防止層を形成しないサンプルを作成した。
【００３３】
図２（Ａ）、（Ｂ）は、ＮＢＴＩ劣化の原因を確認するための実験を説明するための図である。
【００３４】
図２（Ａ）は、図１（Ａ）に示す構造と比較し、Ｃｕ配線形成後、ＳｉＮ層２９を形成しない場合の構造を示す概略断面図である。その他の構成は、図１（Ａ）に示す構成と同様である。
【００３５】
図２（Ｂ）は、図２（Ａ）に示す構成のＮＢＴＩ劣化の測定データを、比較データと共に示す。
【００３６】
図中、横軸はストレスタイムを単位秒で表わし、縦軸はＮＢＴＩ劣化を示すΔＩｄｓ ｓａｔを単位％で示すグラフである。曲線ｂｂは、図２（Ａ）に示す構造により、Ｃｕ配線形成後、ＳｉＮ拡散防止層を形成しなかった場合の特性を示す。曲線ｐは、Ａｌ配線の場合の特性を示す。曲線ｓｎは、Ｃｕ拡散防止層としてＳｉＮ層を用いた図１（Ａ）の構造の場合の特性を示す。
【００３７】
図から明らかなように、Ｃｕ配線形成後に、Ｃｕ拡散防止膜としてＳｉＮ膜を形成した場合の特性ｓｎは、ＮＢＴＩ劣化ΔＩｄｓ ｓａｔが大きい。これに対し、Ｃｕ拡散防止膜として機能するＳｉＮ膜を形成しなかった図２（Ａ）の構成の場合の特性ｂｂは、Ａｌ配線の場合の特性ｐと同様にＮＢＴＩ劣化が少なく，許容範囲内である。
【００３８】
上述の実験においては、銅配線のバリアメタル層として厚さ約２５ｎｍのＴａＮ層を用いた。バリアメタルを変更した時に、ＮＢＴＩ劣化がどのように変化するかを調べた。
【００３９】
図３（Ａ）は、サンプルの構成を概略的に示す。この構成は、図１（Ａ）に示す構成と同様であるが、バリアメタル層２６として図３（Ｂ）に示す３種類を用いた。すなわち、図１（Ａ）に示すサンプルと同様、バリアメタル層２６をＴａＮ層で形成したサンプルｓｎ１、バリアメタル層として厚さ２５ｎｍのＴａ純金属を用いたサンプルｓｎ２、バリアメタル層として厚さ約４０ｎｍのＴｉ純金属及びその上に厚さ約３０ｎｍのＴｉＮ層、厚さ約２５ｎｍのＴａＮ層の３層の積層構造を用いたサンプルｓｎ３を作成した。銅配線上の拡散防止層は厚さ約７０ｎｍのＳｉＮ層である。
【００４０】
図３（Ｃ）は測定結果を示す。サンプルｓｎ２、ｓｎ３のＮＢＴＩ劣化は許容範囲内に収まるのに対し、サンプルｓｎ１の測定結果は許容できないＮＢＴＩ劣化を示している。
【００４１】
すなわち、拡散防止層としてＳｉＮ層を用いても、バリアメタル層をＴａ又はＴｉの純金属を用いて作成すると、ＮＢＴＩ劣化を抑制することが可能である。
【００４２】
上述の実験においては、サイドウォールスペーサとして厚さ約２０ｎｍのＳｉＮ層と厚さ約８０ｎｍのアンドープシリケートガラス層の積層を用いた。サイドウォールスペーサを酸化シリコン単層で作成した場合の影響を調べた。
【００４３】
図４（Ａ）はサンプルの構成を概略的に示す。サイドウォールスペーサ１７は、厚さ約１３０ｎｍのアンドープシリケートガラスで形成されている。バリアメタル層２６は、厚さ約２５ｎｍのＴａ純金属層で形成している。拡散防止層２９は、厚さ約７０ｎｍのＳｉＮ層で形成されている。
【００４４】
図４（Ｂ）にサンプルの種類を示す。図１（Ａ）に示すようにサイドウォールスペーサをＳｉＮ層１５とアンドープシリケートガラス層１６の積層で形成し，バリアメタル層２６を厚さ２５ｎｍのＴａ層で形成したサンプルｓｎｄと、図４（Ａ）に示すようにサイドウォールスペーサを単層のアンドープシリケートガラス層１７で形成し，バリアメタル層２６を厚さ２５ｎｍのＴａ層で形成したサンプルｓｎｓを用い、ＮＢＴＩ劣化を測定した。
【００４５】
図４（Ｃ）は測定結果を示す。サイドウォールスペーサをＳｉＮ層とアンドープシリケートガラス層の積層で形成したサンプルｓｎｄは、ＮＢＴＩ劣化が抑制され、許容範囲内に収まっている。
【００４６】
これに対し、サイドウォールスペーサを単層のアンドープシリケートガラス層１７で形成したサンプルｓｎｓはＮＢＴＩ劣化が増大し、許容範囲を超している。
【００４７】
バリアメタルにＴａ純金属層を用いても、サイドウォールスペーサを酸化シリコン単層にすると、ＮＢＴＩ劣化が生じることが分かる。
【００４８】
上述の実験において、ＮＢＴＩ劣化は、銅配線形成後にＳｉＮ拡散防止層を形成した場合に生じている。ＳｉＮ拡散防止層は、ソースガスとしてシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を用いてプラズマＣＶＤ（ＰＣＶＤ）により作成している。ＳｉＮ層成長条件を変更し、シラン流量を半減してＳｉＮ層を形成したサンプルを作成した。このシラン量を半減したＳｉＮ層を用いたサンプルをｓｎｈで示す。
【００４９】
図５（Ａ）は、従来のＡｌ配線を用いたサンプルｐ、銅配線上に従来のＳｉＮ層を形成したサンプルｓｎ、シラン流量を半減させた条件でＳｉＮ層を形成したサンプルｓｎｈ及び拡散防止層としてＳｉＣ層を用いたサンプルｓｃの測定結果を示す。
【００５０】
たとえば、Novellus社Concept Two SequelにおけるＳｉＮ膜の成膜におけるＳｉＨ４／ＮＨ３ガス流量比は、１）（スタンダード）11.1％、２）（３/４）7.7％、３）（1/2）5.9％である。従来はスタンダード条件でＳｉＮ膜を成膜していた。上述のシラン流量を半減させた条件は、SiN4/NH3ガス流量比を６%以下とした条件である。
【００５１】
従来のＳｉＮ層を用いたサンプルｓｎが大きなＮＢＴＩ劣化を示しているのに対し、他の３つのサンプルは全てＮＢＴＩ劣化が抑制されていることが分かる。ＳｉＮ層をシラン流量を減少させた条件で作成すると、ＮＢＴＩ劣化を生じさせる効果が減少することが分かる。
【００５２】
図５（Ｂ）は、サンプルｓｃ、ｓｎｈ、ｓｎの拡散防止層のフーリエ分光測定結果を示す。図中，横軸は波数を単位ｃｍ-1で示し，縦軸は吸収を正規化した任意単位で示す。Ｓｉ−Ｈの吸収を示す波数２２００ｃｍ-1のピークが、サンプルｓｎでは明瞭であるのに対し、サンプルｓｃ及びｓｎｈにおいては極めて小さくなっている。
【００５３】
なお、Ｎ−Ｈの吸収を示す波数３４００ｃｍ-1付近のピークは、サンプルｓｎｈで最も顕著であり、サンプルｓｎでは若干弱い。サンプルｓｃにおいては全く観察されない。これらの結果から推察すると、ＮＢＴＩ劣化はＳｉ−Ｈ結合の濃度に影響されている可能性が強い。シラン流量を半減させて成膜したＳｉＮ膜は、スタンダード条件で成膜したＳｉＮ膜と明らかに異なる特性を示している。
【００５４】
上述の実験において、サイドウォールスペーサをアンドープシリケートガラス層単層で形成すると、ＮＢＴＩ劣化が生じ易いことが分かった。サイドウォールスペーサを単層の酸化シリコン層で形成し、拡散防止層としてＳｉＣ層を用いた場合ＮＢＴＩ劣化がどのようになるかを調べた。
【００５５】
図６（Ａ）はサンプルの構成を概略的に示す。図の構成は、図４（Ａ）に示す構成と同様である。バリアメタル層２６としては厚さ約２５ｎｍのＴａ層を用いた。拡散防止層２９としては、厚さ約７０ｎｍのＳｉＣ層を用いた。このサンプルをｓｃで示す。
【００５６】
図６（Ｂ）は、測定結果を示す。拡散防止層に厚さ約７０ｎｍのＳｉＮ層を用いたサンプルｓｎと、シラン流量を半減してＳｉＮ層を形成したサンプルｓｎｈとのデータを併せて示す。サイドウォールスペーサを単層の酸化シリコン層で形成しても、拡散防止絶縁層としてＳｉＣを用いたサンプルｓｃは、ＮＢＴＩ劣化が抑制されている。
【００５７】
通常のＳｉＮ層及びシラン流量を低減して作成したＳｉＮ層を用いたサンプルｓｎ、ｓｎｈは、ＮＢＴＩ劣化が抑制できず、許容範囲を越えている。シラン流量を低減して作成したＳｉＮ層は、窒化シリコン層と酸化シリコン層との積層サイドウォールスペーサと組合わせると、ＮＢＴＩ劣化抑制に有効であったが、サイドウォールスペーサを単層の酸化シリコン層とするとＮＢＴＩ劣化が生じてしまう。
【００５８】
以上の実験結果を総合すると、拡散防止絶縁層としてＳｉＮ層の代りにＳｉＣ層を用いれば、ＮＢＴＩ劣化が抑制できることが分かる。
【００５９】
サイドウォールスペーサを単層の酸化シリコン層ではなく、窒化シリコン層と酸化シリコン層の積層で形成した場合、銅配線のバリアメタル層としてＴａやＴｉの純金属層を用いることにより、ＮＢＴＩ劣化を抑制することができる。
【００６０】
又、サイドウォールスペーサを窒化シリコン層と酸化シリコン層の積層で形成した場合、拡散防止絶縁層としてシラン流量を低減したＳｉＮ層で形成することにより、ＮＢＴＩ劣化を抑制することができる。
【００６１】
図７は、拡散防止層を形成した後の温度（加熱）処理によって、ＮＢＴＩ劣化がどのように変化するかを示すグラフである。破線は、拡散防止絶縁層をＳｉＣ層で形成した場合の測定結果を示す。拡散防止層をＳｉＣ層で形成すれば、その後の温度処理の温度によらずＮＢＴＩ劣化は増大しない。拡散防止層をＳｉＮ層で形成したサンプルｓｎは、温度処理の温度が約３４０℃を超えると、ＮＢＴＩ劣化が増大していることが分かる。ＳｉＮで拡散防止絶縁層を形成した後、３４０℃以上の温度処理を行うと、ＮＢＴＩ劣化が避け難いことが分かる。
【００６２】
後に説明するように、拡散防止層の上には上層の層間絶縁膜を形成し、上層の配線を形成する工程を所望回数繰り返す。層間絶縁膜の形成工程はＣＶＤ工程を含む。ＣＶＤ工程は通常３４０℃以上の温度処理を伴う。銅の拡散防止膜をＳｉＣ層で形成した場合、後のＣＶＤ工程によるＮＢＴＩ劣化を抑制できるであろう。
【００６３】
図８は、上述の実験結果を考慮して設計された半導体装置の構成を概略的に示す。シリコン基板１１の表面には、素子分離用溝が形成され、酸化膜が埋め込まれてシャロートレンチアイソレーション１２が形成されている。
【００６４】
シャロートレンチアイソレーション１２で画定された活性領域内に、窒素を含む酸化膜で形成されたゲート絶縁膜１３、シリコンゲート電極１４により絶縁ゲート電極が形成されている。ゲート電極の側壁は、単層の酸化シリコン層で形成されたサイドウオールスペーサ１７により覆われている。
【００６５】
ゲート電極、サイドウォールスペーサを覆って、ＳｉＮ層で形成されたエッチストッパ層２０が形成されている。エッチストッパ層２０を覆うように、ホスホシリケートガラスで形成された層間絶縁膜２１が作成される。層間絶縁膜２１の表面からトランジスタに達する接続孔を形成し、Ｔｉ層、ＴｉＮ層，Ｗ層を積層し，不要部をＣＭＰで除去することによりタングステンプラグ２２が形成されている。
【００６６】
層間絶縁膜２１の上に、低誘電率絶縁（登録商標ＳｉＬＫ）層２４、酸化シリコン層２５の積層で絶縁層が形成されている。この積層絶縁層２５，２４を貫通するようにトレンチが形成され、バリアメタル層２６、銅配線層２７が埋め込まれている。
【００６７】
この銅配線層を覆うように、ＳｉＣで形成された拡散防止絶縁層２９が形成され、その上に酸化シリコン層４０、低誘電率絶縁（登録商標ＳｉＬＫ）層４１、酸化シリコン層４２の層間絶縁膜が形成されている。低誘電率絶縁（登録商標ＳｉＬＫ）層は、有機塗布絶縁膜である。酸化シリコン層は、ＣＶＤで形成される。この層間絶縁膜に、デュアルダマシン構造のトレンチ及びビア孔が形成され、バリアメタル層４４、銅配線層４５が埋め込まれている。
【００６８】
拡散防止層２９としてＳｉＣ層を用いたことにより、ＮＢＴＩ劣化が抑制され、ドレイン電流の劣化ΔＩｄｓを抑制できる。
【００６９】
なお、図８（Ｂ）に示すように、ゲート絶縁膜を第１ゲート絶縁膜１３−１、第２ゲート絶縁膜１３−２の積層構造としても良い。積層構造を採用する場合、例えば第１ゲート絶縁膜１３−１を酸化シリコン層で形成し、第２ゲート絶縁膜１３−２を誘電率の高い窒化シリコン層、酸化ハフニウム（ＨｆＯ2）層等で形成しても良い。又、始めに酸化シリコン層又は窒化酸化シリコン層を形成し、表面をさらに窒化することにより、窒素濃度の高い第２窒化酸化シリコン層１３−２と窒素濃度の低い窒化酸化シリコン層又は酸化シリコン層１３−１でゲート絶縁膜を構成してもよい。酸化ハフニウムは、窒化シリコンより高い誘電率を有する酸化物である。
【００７０】
なお、ＮＢＴＩ劣化は、ｐチャネルＭＯＳトランジスタで顕著に生じる現象である。ＣＭＯＳ回路を形成する場合、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとは、一部のプロセスを共通にして作成される。以下、ＣＭＯＳ回路を製造する工程について説明する。
【００７１】
図９（Ａ）に示すように、シリコン基板１１の表面にトレンチを形成し、酸化シリコン層を埋め込んでシャロートレンチアイソレーション１２を作成する。なお、素子分離領域としてＬＯＣＯＳ層を用いても良い。イオン注入を行うことにより所望領域にｎウエルＷｎ及びｐウエルＷｐを作成する。
【００７２】
図９（Ｂ）に示すように、半導体基板表面上に、第１ゲート絶縁層１３−１、第２ゲート絶縁層１３−２を形成し、ゲート絶縁層１３を作成する。第１ゲート絶縁層１３−１が酸化シリコン層の場合、この第１ゲート絶縁層１３−１は熱酸化により形成することができる。第２ゲート絶縁層１３−２は、例えばＣＶＤにより形成した他の種類の絶縁層である。第２ゲート絶縁層１３−２を窒化工程などにより形成することもできる。ゲート絶縁層１３の上に、多結晶シリコン層１４をＣＶＤにより堆積する。
【００７３】
図９（Ｃ）に示すように、多結晶シリコン層１４の上にホトレジストパターンＰＲを作成し、多結晶シリコン層１４、ゲート絶縁層１３をエッチングする。エッチング後ホトレジストパターンＰＲは除去する。レジストパターンとゲート電極をマスクとし、ｐウエルＷｐ及びｎウエルＷｎに対しそれぞれ別個のイオン注入を行ない、ＬＤＤ領域を形成する。
【００７４】
図１０（Ｄ）に示すように、酸化シリコン層をＣＶＤで堆積し、異方性エッチングを行うことにより、絶縁ゲート電極の側壁上にサイドウォールスペーサ１７を残す。その後、ｎウエルＷｎ及びｐウエルＷｐに対しそれぞれ別個のイオン注入を行ない、高不純物濃度のソース／ドレイン領域１８ｐおよび１８ｎを作成する。このイオン注入により、多結晶ゲート電極１４も不純物を添加され、ｐ型多結晶ゲート電極１４ｐ及びｎ型多結晶ゲート電極１４ｎとなる。
【００７５】
図１０（Ｅ）に示すように、例えばＣｏ層を表面に堆積し、熱処理を行うことによってシリコン層表面にシリサイド層１９を形成する。未反応金属層は除去する。その後基板全面にＳｉＮ層のエッチストッパ層２０をＣＶＤにより作成する。
【００７６】
図１０（Ｆ）に示すように、エッチストッパ層２０を覆うように例えばホスホシリケートガラスの層間絶縁層２１を形成し、表面を平坦化する。層間絶縁層２１の表面からコンタクト孔を形成し、Ｗ層を埋め込んで導電性プラグ２２を作成する。層間絶縁層２１表面上の金属層を除去し、さらに上層の絶縁層２３を形成する。絶縁層２３にトレンチを形成し、バリアメタル層２６、銅配線層２７を堆積し、銅配線を形成する。絶縁層２３表面上の金属層を除去した後、ＳｉＣ層で形成された銅拡散防止絶縁層２９を形成する。なお、さらに上層配線層を任意層数形成することができる。
【００７７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７８】
以下、本発明の特徴を付記する。
【００７９】
(付記１)（１） ｎ型領域を有するシリコン基板と、
前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
酸化シリコンを用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、下地のバリア層とその上の銅領域を含む銅配線と、
前記銅配線を覆って、前記層間絶縁膜上に形成された炭化シリコン層と、
を有する半導体装置。
【００８０】
(付記２)（２） 前記サイドウォールスペーサが、単層の酸化シリコン層で形成された請求項１記載の半導体装置。
【００８１】
(付記３)（３） 前記サイドウォールスペーサが、窒化シリコン層とその上の酸化シリコン層との積層を含む請求項１記載の半導体装置。
【００８２】
(付記４)（４） 前記ゲート絶縁膜の酸化シリコンが１ａｔ％以上の窒素を含む請求項１〜３のいずれか１項記載の半導体装置。
【００８３】
(付記５)（５） 前記層間絶縁膜が、最下層として窒化シリコンで形成されたエッチストッパ層を含む請求項１〜４のいずれか１項記載の半導体装置。
【００８４】
(付記６)（６） 前記ゲート絶縁膜が、酸化シリコン層と窒化シリコン層との積層、表面で窒素濃度を高めた窒素を含む酸化シリコン層、窒素を含む酸化シリコン層と窒化シリコンより誘電率の高い酸化物層との積層、窒化シリコン層と窒化シリコンより誘電率の高い酸化物層との積層のいずれかを含む請求項１〜４のいずれか１項記載の半導体装置。
【００８５】
(付記７)（７） ｎ型領域を有するシリコン基板と、
前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、ＴａまたはＴｉで形成された下地バリア層とその上の銅領域を含む銅配線と、
を有する半導体装置。
【００８６】
(付記８)（８） ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、
前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線を覆って、前記層間絶縁膜上に炭化シリコン層を形成する工程と、
前記シリコン基板を３４０℃以上の温度で熱処理する工程と、
を含む半導体装置の製造方法。
【００８７】
(付記９)（９） ｎ型領域を有するシリコン基板と、
前記ｎ型領域上に、誘電率の異なる２層以上の積層構造で形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、
前記ゲート電極を覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める銅配線と、
前記銅配線の上または下に形成された窒素を含まない銅の拡散防止絶縁膜と、を有する半導体装置。
【００８８】
(付記１０)（１０） 前記ゲート絶縁膜が、窒素含有量が１ａｔ％未満の下層絶縁膜と、窒素含有量が１ａｔ％以上の上層絶縁膜を含む請求項９記載の半導体装置。
【００８９】
(付記１１) （ａ）ｎ型領域を有するシリコン基板の前記ｎ型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を、前記ゲート電極の側壁上に酸化シリコンを用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
（ｂ）前記絶縁ゲート型トランジスタを覆って、平坦化された第１表面を有する第１層間絶縁膜と平坦化された第２表面を有する第２層間絶縁膜とを形成する工程と、
（ｃ）前記第１表面から前記絶縁ゲート型トランジスタに達する孔部と前記第２表面から前記孔部に達する凹部とを形成する工程と、
（ｄ）前記孔部内に導電性接続部を、前記凹部内に下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
（ｅ）前記銅配線を覆って、前記第２層間絶縁膜上に炭化シリコン層を形成する工程と、
を含む半導体装置の製造方法。
【００９０】
（付記１２） 前記工程（ｂ）、（ｃ）、（ｄ）が、
（ｘ１）前記第１層間絶縁膜を形成する工程と、
（ｘ２）前記孔部を形成する工程と、
（ｘ３）前記導電性接続部を形成する工程と、
（ｘ４）前記第２層間絶縁膜を形成する工程と、
（ｘ５）前記凹部を形成する工程と、
（ｘ６）前記銅配線を形成する工程と、
を含む付記１１記載の半導体装置の製造方法。
【００９１】
（付記１３）前記工程（ｄ）が、前記孔部と前記凹部とに前記バリア層と前記銅層とを埋め込む工程を含む請求項１１記載の半導体装置の製造方法。
【００９２】
（付記１４）（ａ）ｎ型領域を有するシリコン基板の前記ｎ型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を、前記ゲート電極の側壁上に酸化シリコン層と窒化シリコン層との積層を用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
（ｂ）前記絶縁ゲート型トランジスタを覆って、平坦化された第１表面を有する第１層間絶縁膜と平坦化された第２表面を有する第２層間絶縁膜とを形成する工程と、
（ｃ）前記第１表面から前記絶縁ゲート型トランジスタに達する孔部と前記第２表面から前記孔部に達する凹部とを形成する工程と、
（ｄ）前記孔部内に導電性接続部を、前記凹部内にＴａまたはＴｉで形成された下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
を含む半導体装置の製造方法。
【００９３】
（付記１５）さらに、
（ｅ）前記銅配線を覆って、前記第２層間絶縁膜上に炭化シリコン層を形成する工程、
を含む付記１４記載の半導体装置の製造方法。
【００９４】
（付記１６） 前記工程（ｂ）、（ｃ）、（ｄ）が、
（ｘ１）前記第１層間絶縁膜を形成する工程と、
（ｘ２）前記孔部を形成する工程と、
（ｘ３）前記導電性接続部を形成する工程と、
（ｘ４）前記第２層間絶縁膜を形成する工程と、
（ｘ５）前記凹部を形成する工程と、
（ｘ６）前記銅配線を形成する工程と、
を含む付記１４または１５記載の半導体装置の製造方法。
【００９５】
（付記１７）前記工程（ｄ）が、前記孔部と前記凹部とに前記バリア層と前記銅層とを埋め込む工程を含む請求項１４または１５記載の半導体装置の製造方法。
【００９６】
（付記１８） （ａ）ｎ型領域を有するシリコン基板の前記ｎ型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を、前記ゲート電極の側壁上に酸化シリコンを用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
（ｂ）前記絶縁ゲート型トランジスタを覆い、平坦化された第１表面を有する第１層間絶縁膜を形成する工程と、
（ｃ）前記第１表面から前記絶縁ゲート型トランジスタに達する孔部を形成する工程と、
（ｄ）前記孔部内に導電性接続部を形成する工程と、
（ｅ）前記導電性接続部を覆って、平坦化された第２表面を有する第２層間絶縁膜を形成する工程と、
（ｆ）前記第２表面から前記孔部に達する凹部を形成する工程と、
（ｇ）前記凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
（ｈ）前記銅配線を覆って、前記層間絶縁膜上に炭化シリコン層を形成する工程と、
（ｉ）前記シリコン基板を３４０℃以上の温度で熱処理する工程と、
を含む半導体装置の製造方法。
【００９７】
（付記１９） （ａ）ｎ型領域を有するシリコン基板の前記ｎ型領域上に誘電率の異なる２層以上の積層構造で形成されたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成し、絶縁ゲート型トランジスタを構成する工程と、
（ｂ）前記絶縁ゲート型トランジスタを覆って、平坦化された第１表面を有する第１層間絶縁膜と平坦化された第２表面を有する第２層間絶縁膜を形成する工程と、
（ｃ）前記第１表面から前記絶縁ゲート型トランジスタに達する孔部と前記第２表面から前記孔部に達する凹部を形成する工程と、
（ｄ）前記孔部内に導電性接続部を、前記凹部内に下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
（ｅ）前記銅配線の上または下に窒素を含まない銅の拡散防止絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【００９８】
（付記２０） 前記工程（ｂ）、（ｃ）、（ｄ）が、
（ｘ１）前記第１層間絶縁膜を形成する工程と、
（ｘ２）前記孔部を形成する工程と、
（ｘ３）前記導電性接続部を形成する工程と、
（ｘ４）前記第２層間絶縁膜を形成する工程と、
（ｘ５）前記凹部を形成する工程と、
（ｘ６）前記銅配線を形成する工程と、
を含む付記１９記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９９】
【図１】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図２】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図３】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図４】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図５】測定結果を示すグラフである。
【図６】実験に用いたサンプルの構成を示す断面図及び測定結果を示すグラフである。
【図７】実験結果を示すグラフである。
【図８】実施例による半導体装置の構成を概略的に示す断面図である。
【図９】実施例による半導体装置の製造工程を示す概略断面図である。
【図１０】実施例による半導体装置の製造工程を示す概略断面図である。
【符号の説明】
【０１００】
１１ シリコン基板
１２ シャロートレンチアイソレーション
１３ ゲート絶縁層
１４ ゲート電極
１５ 窒化シリコン層（積層サイドウォールスペーサ）
１６ 酸化シリコン層（積層サイドウォールスペーサ）
１７ 酸化シリコン層（単層サイドウォールスペーサ）
１８ ソース／ドレイン領域
２０ 窒化シリコン層（エッチストッパ）
２１ 層間絶縁膜
２２ タングステンプラグ
２４、２５ 絶縁層
２６ バリアメタル層
２７ 銅層
２９ 銅拡散防止絶縁層
【特許請求の範囲】
【請求項１】
ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、
前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１】
ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、
前記ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−１８９２４３（Ｐ２００７−１８９２４３Ａ）
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００７−６２５３１（Ｐ２００７−６２５３１）
【出願日】平成１９年３月１２日（２００７．３．１２）
【分割の表示】特願２００２−９１３０６（Ｐ２００２−９１３０６）の分割
【原出願日】平成１４年３月２８日（２００２．３．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願日】平成１９年３月１２日（２００７．３．１２）
【分割の表示】特願２００２−９１３０６（Ｐ２００２−９１３０６）の分割
【原出願日】平成１４年３月２８日（２００２．３．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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