【課題】 電気的特性および電気的耐久性が優れた電極を低コストで形成することができ、高性能で長寿命の発光ダイオードを低コストで得ることができる発光ダイオードの製造方法を提供する。
【解決手段】 ＧａＮ系発光ダイオードにおいて、ｐ型ＧａＮ層１５上に所定形状のＡｇ膜１７を形成した後、無電解めっき法により、このＡｇ膜１７の上面および側面にのみＮｉ膜１８を形成する。Ａｇ膜１７およびＮｉ膜１８によりｐ側電極１９が形成される。Ｎｉ膜１８を形成する前に、Ａｇ膜１７上にこれと同一形状にＮｉ膜を形成したり、Ａｇ膜１７の表面にＰｄ触媒層を形成したりしてもよい。 （もっと読む）

【課題】 庇状の断面形状を有するように開口された２層レジスト構造を化合物半導体表面に作成し、導電層を形成する方法において、従来よりも微細加工精度を向上させる方法を提供すること。
【解決手段】 本方法は、半導体表面に下位のレジスト層２１０を形成する工程と、下位のレジスト層に水溶性樹脂層２１２を形成する工程と、下位のレジスト層上及び水溶性樹脂層の間に有機不溶性の架橋層２１１が形成されるように、熱処理を行う熱処理工程と、感光剤を含むレジストを塗布し、架橋層に上位のレジスト層２１４を形成する工程と、上位及び下位のレジスト層に、露光光線を照射する工程と、上位のレジスト層及び架橋層の一部を現像液で除去し、上位開口を形成する工程と、下位のレジスト層の一部を現像液で除去し、上位開口より広い下位開口を形成する工程と、上位及び下位開口を通じて化合物半導体表面に導電層３０２を設ける工程とを有する方法である。 （もっと読む）

【課題】 ヘテロ接合型バイポーラトランジスタにおいて、ベース面積ないしはベース・コレクタメサ面積の縮小化を図って高速性を高めることができるようにする。
【解決手段】 ベースメサないしはベース・コレクタメサ４の上面に、ベース電極とエミッタメサとが平面的に配置形成されて、エミッタメサ７上のエミッタ電極８の周縁部８ｅとベースメサないしはベース・コレクタメサ４の周縁部４ｅを自己整合する構成とする。 （もっと読む）

【課題】歩留を向上させて、製造コストを低減することができる半導体装置の製造方法、半導体装置、半導体レーザ装置、光伝送モジュールおよび光ディスク装置を提供する。
【解決手段】ｎ−ＧａＡｓ基板１０１上にはｐ−Ａｌ_0.5Ｇａ_0.5Ａｓ第２上クラッド層１１１’を形成する。ｐ−Ａｌ_0.5Ｇａ_0.5Ａｓ第２上クラッド層１１１’上には、ｐ−Ａｌ_0.5Ｇａ_0.5Ａｓ第２上クラッド層１１１’のエッチング速度よりも遅いエッチング速度を持つＩｎ_0.25Ｇａ_0.75Ａｓ_0.54Ｐ_0.46エッチング減速層１１２’を形成する。このＩｎ_0.25Ｇａ_0.75Ａｓ_0.54Ｐ_0.46エッチング減速層１１２’上には、Ｉｎ_0.25Ｇａ_0.75Ａｓ_0.54Ｐ_0.46エッチング減速層１１２’のエッチング速度よりも速いエッチング速度を持つｐ⁺⁺−ＧａＡｓ第２コンタクト層１１４’を形成する。 （もっと読む）

【課題】 半導体装置例えばＨＥＭＴにおけるしきい値電圧Ｖthの安定化等の半導体装置における特性の安定化を図る事ができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基体１上の、素子構成層３と、この素子構成層３によって構成する半導体素子または／および回路素子の不純物導入ないしは電極の形成層上に、この形成層に比してエッチング性の高いエッチング選択性を呈するエッチング犠牲層２０を形成する工程と、このエッチング犠牲層２０上に絶縁層１２を形成する工程と、絶縁層１２を貫通し、エッチング犠牲層２０を貫通することがない深さの第１の開口部３１をエッチングによって形成する第１のエッチング工程と、この第１の開口部３１を通じて、エッチング犠牲層２０を貫通する第２の開口部３２を形成して第１および第２の開口部３１および３２が貫通して形成された貫通開口３３を形成する第２のエッチング工程とを有する。 （もっと読む）

望ましくないインダクタンスを引き起こし得るワイヤーボンディングを排除する、炭化珪素基板上で集積回路を作製する方法。該方法は、炭化珪素基板の表面上のエピタキシャル層において半導体デバイスを作成し、該エピタキシャル層の最上位表面上においてデバイスのための少なくとも１つの金属コンタクトを作製することを含む。次に、実質的に透明になるまで、基板の反対側の表面を研削及び研磨する。次に、該方法は、炭化珪素基板の該研磨された表面をマスキングして、エピタキシャル層の最上位表面上にあるデバイス金属コンタクトとは反対側に存在する少なくとも１つのビアのために所定の位置を画成する工程；所望のビアをエッチングする工程を含む。第１のエッチング工程は、エッチングがエピタキシャル層に達するまで、所望のマスキングされた場所の炭化珪素基板を貫通させてエッチングする。第２のエッチング工程は、エピタキシャル層を貫通させてデバイスコンタクトまでエッチングする。最後に、ビアをメタライズして、基板の第一表面から、金属コンタクト及び基板の第二表面上にあるデバイスに至る導電経路を提供する。
（もっと読む）

【課題】 半導体層間の接合の端面におけるリーク電流を抑え、かつ、水分の侵入や放熱不足の問題を解消できるパッシベーション膜を備えたヘテロ接合半導体装置及びその製造方法を提供すること。
【解決手段】 半絶縁性基板１の上にメサ構造に加工した半導体層２〜６を形成する。エミッタメサおよびベース・コレクタメサの端部に凹部１１および１２を形成し、これらの凹部にそれぞれ絶縁性有機膜１３および１４を形成して、エミッタ層５の端面とベース層４との界面、およびベース層４とコレクタ層３との界面を絶縁性有機膜で被覆する。さらに、半導体層２〜６を被覆する緻密な無機パッシベーション膜１５を、例えばプラズマＣＶＤ法による窒化シリコン膜によって形成し、開口部に電極７〜９を形成する。ＨＢＴ１０では、接合の端面が絶縁性有機膜１３および１４によって被覆されているので、接合部にプラズマダメージが生じることはない。 （もっと読む）

【課題】ゲートバイアス下でソースとドレイン間の印加電圧(Ｖｄｓ)に対するドレイン電流(Ｉｄｓ)の特性で定義されるしきい値電圧（Ｖｔｈ）を実際に測定しながらゲート領域の追い込み拡散を行うことが可能で、これにより高精度に諸特性が制御された半導体装置を得ることが可能な半導体装置を提供する。
【解決手段】表面側に活性領域１acを備えた半導体基板１上に、活性領域１acに対してオーミック接続させた状態で高融点金属からなるソース電極７ｓおよびドレイン電極７ｄを形成する。ソース電極７ｓ−ドレイン電極７ｄ間における活性領域１acの表面層にｐ型不純物を拡散させてゲート領域９ｂを形成する。ソース電極７ｓ、ドレイン電極７ｄ、ゲート領域９ｂに連続して形成されたｐ型のパッド領域１０ｂに端子を接続させ電気的特性を測定する。 （もっと読む）

【課題】 オン状態の挿入損失が減少し、オフ状態の隔離度が増加するように、エピ基板の構造を最適化する。
【解決手段】 本発明に係る半導体素子のトランジスタは、半絶縁基板上に、緩衝層、第１のシリコンドーピング層、第１の伝導層、前記第１のシリコンドーピング層と異なるドーピング濃度を有する第２のシリコンドーピング層及び第２の伝導層が順次に積層されたエピ基板と、前記第１のシリコンドーピング層の所定深さまでに浸透するように前記第２の伝導層の両側上に形成され、オーム接触を形成するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極間の第２の伝導層上に形成され、前記第２の伝導層とコンタクトを形成するゲート電極とを備え、前記ゲート電極と前記ソース電極及び前記ドレイン電極の間は、絶縁膜により電気的に絶縁され、前記ゲート電極の上部が前記ソース電極及び前記ドレイン電極の少なくとも一方に部分的に重なって形成される。 （もっと読む）

【課題】オーミック電極である第１ソース電極と第１ドレイン電極は、ゲートのリセスエッチングのためのマスクとしての窒化膜を開口して形成されるため、窒化膜との間に隙間Ｇが形成される。このためガルバニック効果によりオーミック電極端部のキャップ層がエッチングされ、オン抵抗が増大する問題がある。
【解決手段】初期窒化膜を全面除去した後、オーミック電極を形成し、キャップ層とオーミック電極の段差を密着して覆う第１窒化膜を形成する。ゲートのリセスエッチングは、第１窒化膜をマスクとして行うと、オーミック電極の端部に隙間Ｇが形成されない。従って、ガルバニック効果を抑制し、オン抵抗の増大を抑制できる。 （もっと読む）

【課題】ＨＥＭＴのゲートのリセスエッチングのマスクとなる窒化膜は、所定の耐圧を確保するためキャップ層をサイドエッチすることにより、ひさし部が形成される。このひさし部を除去するためプラズマエッチングを行うと、このとき露出している動作領域表面の障壁層にダメージを与え、オン抵抗が増大する問題があった。
【解決手段】キャップ層の下層として安定層を設け、ひさし部のプラズマエッチング時においてプラズマにさらされる動作領域表面は、安定層が露出するようにしておく。これにより動作領域表面は安定層で保護され、ひさし部をプラズマエッチングにより除去しても、チャンネルがプラズマダメージを受けることは無いため、オン抵抗が増大するのを防ぐことができる。 （もっと読む）

【課題】 ＨＢＴ（Hetero-junction Bipolar Transistor）の特性を向上させる。
【解決手段】 ＨＢＴ（Ｑ）は、化合物からなる基板の主面上に順に形成されたコレクタ層、ベース層、エミッタ層およびそれぞれに電気的に接続されたコレクタ電極９ａ、ベース電極８、エミッタ電極７を有し、さらにエミッタ電極７とエミッタ層との間に形成されたエミッタコンタクト層６を有する。その基板の主面に平行な平面において、エミッタコンタクト層６およびエミッタ電極７の平面形状は、ベース電極８を囲う略環状形状を有し、エミッタコンタクト層６の最小寸法Ｌｅは、１．２μｍ以上である。 （もっと読む）

【課題】 少ない工数で耐圧を任意に調整できるダイオード、特に保護ダイオードを提供する。また、この保護ダイオードとバイポーラトランジスタを備えた半導体装置を提供する。
【解決手段】 ダイオードは、接合を形成する一方の半導体層となるエピタキシャル成長された第１導電型の第１半導体層に、第１導電型の不純物が追加して導入されて成る。
このダイオードをバイポーラトランジスタの保護ダイオードに用いて半導体装置を構成する。 （もっと読む）

【課題】 本発明は、上述の点に鑑み、断面Ｔ字型エミッタ電極の微細化を可能にし、且つ高精度の製造を可能にしたヘテロ接合バイポーラトランジスタ及びその製造方法を提供するものである。
【解決手段】 本発明のヘテロ接合バイポーラトランジスタ１は、コレクタ層２、ベース層３、エミッタ層４及びエミッタキャップ層５を積層し、エミッタキャップ層５のメサ７端部にほぼ一致する断面Ｔ字型のエミッタ電極１２ｂを有することを特徴とする。 （もっと読む）

【課題】理想的な特性に近いショットキー電極を製造する方法を提供する。
【解決手段】ＧａＡｓ基板１０１にリセス１０７を形成するためのエッチングを行う際に、このリセス１０７の表面に、水酸基を多く含むＧａ酸化膜１０８が形成される。このＧａ酸化膜１０８はショットキー電極の特性を悪化させる原因になる。このため、エッチング後、このＧａＡｓ基板１０１をホットプレートで加熱することにより、このＧａ酸化膜１０８から水酸基を取り除き、絶縁性の高いＧａ酸化膜１０９に変質させる。その後、Ｇａ酸化膜１０９上にショットキー電極１１１を形成し、レジストパターン１０６や金属層１１０を取り除いた後、保護膜１１３を形成する。この発明によれば、Ｇａ酸化膜１０８内の水酸基が水に変化する反応を加熱処理によって促進させることができ、これにより水酸基を取り除くことができるので、理想的な特性に近いショットキー電極１１１を得ることができる。 （もっと読む）

Ｔ字型ゲート（１０）を有する電界効果トランジスタにおいて、ゲートはネック部（１６）と該ネック部から張り出したＴバー部（１８）とを有し、ネック部（１６）は複数の相隔てられたピラー（２０）を有する。ネック部を複数の相隔てられたピラーから形成することにより、ゲートとチャネルとの接触面積すなわち“実効ゲート幅”が狭くされる一方で、Ｔバー部（１８）がピラー（２０）を橋渡しすることによりゲートを通じての電気的な連続性を確保している。これにより入力ゲート容量が低減され、向上されたデバイス性能を備えたＦＥＴがもたらされる。
（もっと読む）

【課題】貫通転移などの欠陥やひび割れが少なく高品質窒化物結晶層をサファイア基板上に均一に形成することにより、高性能な窒化物系III−Ｖ族化合物半導体素子、その製造方法及びその製造に用いるエピタキシャル成長基板及びその製造方法を提供する。
【解決手段】基板１１と、この基板１１上のバッファ層（１２，１３）と、このバッファ層（１２，１３）上の、周期表第４及び第５周期に含まれるIV族元素を濃度１×１０¹⁷ｃｍ^-3以上、１×１０¹⁹ｃｍ^-3以下で含む、基板１１とは格子定数の異なる窒化物系III−Ｖ族化合物半導体単結晶層からなる欠陥低減層１６とを備える。 （もっと読む）

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】ｐｎ接合、ショットキー接合、または容量を有する被保護素子の２端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を並列に接続する。第１ｎ＋型領域および第２ｎ＋型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第１、第２ｎ＋領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。 （もっと読む）

【課題】通常の紫外線露光により形成したゲート電極開口を厚肉化して開口寸法を縮小することにより、微細なゲート電極を効率的に製造可能な半導体装置の製造方法等の提供。
【解決手段】本発明の半導体装置の製造方法は、ゲート電極形成対象面上に、紫外線レジスト層２を少なくとも１層含むゲート電極開口形成用層を形成し、該ゲート電極開口形成用層にゲート電極開口１０ａを形成するゲート電極開口形成工程と、前記ゲート電極開口形成用層上に、ゲート電極におけるオーバーゲート部を形成するためのオーバーゲート形成用層３，４を形成するオーバーゲート形成用層形成工程と、前記ゲート電極開口の開口径を縮小させるゲート電極開口縮小工程と、前記ゲート電極開口にゲート電極３０を形成するゲート電極形成工程とを含むことを特徴とする。 （もっと読む）

【課題】良好な電気特性を有し、歩留が改善する半導体装置の製造方法を提供すること。
【解決手段】電子供給層１３およびキャップ層１４を設けた半導体基板１０上に第１絶縁膜１５を堆積する第１工程と、半導体基板１０上にレジスト膜１６を形成する第２工程と、レジスト膜１６に開口１６ａを形成する第３工程と、開口１６ａを通して第１絶縁膜１５をエッチングし開口１５ａを形成する第４工程と、レジスト膜１６を剥離する第５工程と、第１絶縁膜１５の開口１５ａを通して、電子供給層１３と選択的にキャップ層１４をエッチングし開口１４ａを形成する第６工程と、キャップ層１４の開口１４ａを塞がない膜厚の第２絶縁膜１７を堆積する第７工程と、第２絶縁膜１７にエッチバック処理を行い電子供給層１３を露出させる第８工程と、第２絶縁膜１７をマスクにして電子供給層１３を所定の深さまでエッチングする第９工程と、電子供給層１３上にゲートメタル２０を形成する第１０工程とからなる。 （もっと読む）