【課題】浅いソース、ドレイン接合位置を保ちつつ、ソース、ドレインがシリサイド化され、かつ、接合リークが低く抑えられた半導体装置の製造方法および半導体装置を提供する。
【解決手段】ＭＩＳＦＥＴ（金属絶縁物半導体電界効果トランジスタ）を有する半導体装置の製造方法であって、シリコン基板１１００の表面に、このＭＩＳＦＥＴのゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成し、このゲート電極の両側に、｛１１０｝面方位を有するシリコン面上に設けられ、このシリコン面上の＜１００＞方向に垂直な長辺と、この＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈し、ＭＩＳＦＥＴのソース、ドレイン領域の一部を構成する複数のニッケルシリサイド（ＮｉＳｉ）領域５０１ａ、５０２ａを形成する。 （もっと読む）

【課題】チャネル領域に歪みを有するＭＩＳ型電界効果トランジスタに関し、低抵抗な接合界面を実現する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１００上にゲート絶縁膜１０１を介してゲート電極１０２を形成するステップと、ゲート電極１０２の両側の、半導体基板中または基板上に、不純物濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以上１０^２１ａｔｏｍｓ／ｃｍ^３以下のｐ型の高濃度不純物層１０８を形成するステップと、高濃度不純物層１０８に圧縮歪みがかかっている状態で、高濃度不純物層１０８を金属と反応させシリサイド化するステップを有することを特徴とする半導体装置の製造方法およびその製造方法によって形成される半導体装置。 （もっと読む）

【課題】チャネル領域に応力を印加しつつ、シリサイド層を安定した膜厚で形成する半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、Ｓｉ基板１１上にゲート絶縁膜１３を介してゲート電極１４を形成する。次に、ゲート電極１４をマスクにしたエッチングにより、Ｓｉ基板１１の表面層を掘り下げる。次いで、掘り下げられたＳｉ基板１１の表面に、ＳｉＧｅ層からなる第１の層２１ａをエピタキシャル成長させる。続いて、第１の層２１ａ上に、第１の層２１ａよりもＧｅ濃度の低いＳｉＧｅ層またはＳｉ層からなる第２の層２１ｂをエピタキシャル成長させる。次いで、第２の層２１ｂ上に、第２の層２１ｂよりもＧｅ濃度の高いＳｉＧｅ層からなる第３の層２１ｃをエピタキシャル成長させる。その後の第６工程では、第３の層２１ｃと第２の層２１ｂにシリサイド層２２を形成することを特徴とする半導体装置の製造方法および半導体装置である。 （もっと読む）

【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】接合リーク電流の発生を抑えつつ、効果的に歪みシリコン技術の導入を図り得る半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板内に形成されて素子形成領域を画定する素子分離領域と、前記素子形成領域における半導体基板の一部の上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域と前記素子分離領域との間の素子形成領域にエピタキシャル成長され、前記チャネル領域に歪みを付与する歪み付与層と、前記歪み付与層上に形成されたシリサイド層と、前記素子分離領域近傍で前記シリサイド層と前記半導体基板との間に介在するように、前記素子分離領域に隣接する前記歪み付与層の底面下に形成された前記半導体基板の改質層と、少なくとも前記歪み付与層内および前記素子分離領域近傍の前記改質層内に形成されたソース・ドレイン領域と、を有する。 （もっと読む）

【課題】 埋設シリコン・ゲルマニウム合金及びシリコン炭素合金は、特に応力エンジニアリングによってＭＯＳＦＥＴの移動度を向上させるために、多くの有用な用途を提供するが、これらの表面上の合金化シリサイドの形成はデバイス性能を低下させる。
【解決手段】 本発明は、半導体基板上に配置されたそのようなシリコン合金表面上に非合金化シリサイドを設けるための構造体及び方法を提供する。これにより、同じ半導体基板上の埋設ＳｉＧｅによって移動度が高められたＰＦＥＴ及び埋設Ｓｉ：Ｃによって移動度が高められたＮＦＥＴの両方に対して、低抵抗コンタクトの形成が可能になる。さらに、本発明は、トランジスタ・デバイスのチャネル上の応力を増大させるために、ゲート誘電体のレベルを上回る厚いエピタキシャル・シリコン合金、特に厚いエピタキシャルＳｉ：Ｃ合金についての方法を提供する。 （もっと読む）

【課題】 結晶欠陥が小さくかつ表面粗さの特性が良好なチャンネル膜を有する半導体装置の製造方法を提供する。
【解決手段】 チャンネル膜を有する半導体装置の製造方法は、チャンネルシリコン膜を形成するために、まず単結晶シリコン基板１００上に、上部表面から延長して突出した部位を含む第１単結晶シリコン膜１１０を形成する。第１単結晶シリコン膜１１０の上部表面に犠牲膜１１２を形成する。第１単結晶シリコン膜１１０の前記突出した部位及び犠牲膜１１２の一部が除去されるように第１単結晶シリコン膜１１０及び犠牲膜１１２を１次研磨して第２単結晶シリコン膜及び犠牲膜パターンを形成する。前記犠牲膜パターンを除去し、前記第２単結晶シリコン膜を研磨してチャンネルシリコン膜を形成する。前記工程によると、単結晶シリコン膜の研磨厚さを減少させることができ、チャンネルシリコン膜は表面粗さの特性が良好であり、厚さが平坦となる。 （もっと読む）

【課題】エピタキシャル半導体層をチャネル領域から遠ざけることなく、エピタキシャル半導体層上に形成されるサリサイド膜と、ソース／ドレイン領域と半導体基板との間に形成される接合とを遠ざけることができる半導体装置を提供する。
【解決手段】素子分離領域１２間のシリコン基板１１上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはゲート電極１４が形成されている。素子分離領域１２とゲート電極１４との間のシリコン基板１１に形成されたトレンチ内には、エピタキシャル成長法によりエピタキシャルＳｉＧｅ層１６が形成されている。素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。さらに、エピタキシャルＳｉＧｅ層１６上にはシリサイド膜１８が形成され、エピタキシャルＳｉＧｅ層１６下のシリコン基板１１にはｐ型半導体領域１７が形成されている。 （もっと読む）

【課題】 開口部ＴＨの形成時におけるサイドウォールの膜減りにより、共通コンタクトの形成部分で配線層から半導体基板のウェル領域に電流漏れが生じるおそれがある。
【解決手段】 第１トランジスタのゲート電極と第２トランジスタの拡散領域とを第１開口部内で接続する第１配線層を備えるＳＲＡＭセルであって、第１配線層は、第１開口部内において、第１トランジスタ及び第２トランジスタが形成される半導体基板の主面と離間して形成される。 （もっと読む）

【課題】ｐ型ＦＥＴにおいて、浅いエクステンション層を維持しながら、接合リークを抑制しつつ、ソース・ドレイン層上にシリサイド層を形成した半導体装置を提供する。
【解決手段】半導体装置は、ゲート２と、エクステンション層４と、ソース・ドレイン層６と、シリサイド層８とを具備する。ゲート２は、ｎ型の半導体基板１上にゲート絶縁膜３を介して設けられている。エクステンション層４は、前記ゲート２の両側面のサイドウォール５下部に設けられ、ｐ型である。ソース・ドレイン層６は、エクステンション層４の外側に接して設けられ、ｐ型である。シリサイド層８は、ソース・ドレイン層８の表面部分に設けられている。エクステンション層４は、エクステンション層４のｐ型の不純物の拡散を抑制する抑制元素を含む。シリサイド層８は、抑制元素を含まない。 （もっと読む）

【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。 （もっと読む）

【課題】ＤＲＡＭ素子の微細化を進めた場合における、周辺回路側のトランジスタの短チャネル効果を抑制すると共に、コンタクト抵抗を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１の表面に形成されたＭＯＳトランジスタＴｒ_２と、ＭＯＳトランジスタＴｒ_２のソース１０８Ａ及びドレイン１０８Ｂにそれぞれ接続されるコンタクトプラグ１１Ａとを具備してなり、コンタクトプラグ１１Ａが、ソース１０８Ａ及びドレイン１０８Ｂ上に形成されて不純物が拡散されたエピタキシャル成長層を含んでなることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】チャネル領域に応力を印加しつつ、シリサイド層を膜状に形成するとともに、シリサイド層の異常成長が抑制された半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、第１工程では、シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成する。次に、第２工程では、ゲート電極１３をマスクにしたエッチングにより、シリコン基板１１の表面層を掘り下げる。次いで、第３工程では、掘り下げられたシリコン基板１１の表面に、ＳｉＧｅ層からなる第１の層２１をエピタキシャル成長させる。続いて、第４工程では、第１の層２１上に、第１の層２１よりもＧｅ濃度の低いＳｉＧｅ層またはＳｉ層からなる第２の層２２を形成する。その後の第５工程では、第２の層２２の少なくとも表面側をシリサイド化して、シリサイド層Ｓを形成する。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】隣接するコンタクト層同士の接触を抑えつつ、コンタクト抵抗を低減したコンタクトプラグを形成する。
【解決手段】配線構造１４から露出するシリコン基板１１の表面に、単結晶シリコン層をエピタキシャル成長し、第１コンタクト層２１を形成するステップと、第１コンタクト層２１の表面を露出するコンタクトホール２４を有する層間絶縁膜２３を形成するステップと、コンタクトホール２４から露出する第１コンタクト層２１の表面に単結晶シリコン層をエピタキシャル成長し、第２コンタクト層２５を形成するステップとを有する。 （もっと読む）

【課題】
表面荒れの抑制されたニッケルシリサイドを有する半導体装置、またはその製造方法を提供する。
【解決手段】
半導体装置の製造方法は、シリコン領域又はポリシリコン領域の上に、ニッケルプラチナ合金層を形成する工程と、プラチナが拡散しない温度で、ニッケルプラチナ合金層とシリコン領域又はポリシリコン領域とのシリサイド反応を生じさせ、ニッケルプラチナシリサイド層を形成する１次熱処理を行う工程と、薬液による面荒れを実質的に生じることなく、未反応ニッケルプラチナ合金層を薬液でウォッシュアウトする工程と、ニッケルプラチナシリサイド層をニッケルプラチナモノシリサイド層に変換する２次熱処理を行う工程と、を含む。 （もっと読む）

【課題】半導体装置において隣接するポリシリコンパッド間のショートを防止する技術を提供する。
【解決手段】半導体装置の製造方法は、（ａ）第１絶縁膜１３を介して下面を基板１表面に接するサイドウォール１２、１３、１４を備えるゲート２１を、基板１上に形成する工程と、（ｂ）ゲート２１間において、基板１内の拡散領域４１上にエピタキシャル膜３１を形成する工程と、（ｃ）拡散領域４１間に隣接する素子分離領域上に第２絶縁膜３２、３３を形成する工程と、（ｄ）拡散領域４１のエピタキシャル膜３１上にコンタクトプラグ１１を形成する工程とを具備する。（ｃ）工程は、（ｃ１）第２絶縁膜３２、３３の膜厚が第１絶縁膜１３よりも厚くなるように第２絶縁膜３２、３３を形成する工程を備えていても良い。 （もっと読む）

【課題】従来の不具合を抑制しながらキャリアの移動度を高くすることができる半導体装置及びその製造方法を提供する。
【解決手段】溝８内にｐ型のＳｉＧｅ混晶層４９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層４９ｂがエピタキシャル成長法により形成されている。更に、ＳｉＧｅ混晶層４９ｂ上にｐ型のＳｉＧｅ混晶層４９ｃがエピタキシャル成長法により形成されている。なお、ＳｉＧｅ混晶層４９ａの最表面の溝８の底からの高さａ₄は、シリコン基板１の表面を基準としたときの溝８の深さよりも低い。また、ＳｉＧｅ混晶層４９ｂの最表面の溝８の底からの高さｂ₄は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層４９ａ及び４９ｃ中のＧｅ濃度は、ＳｉＧｅ混晶層４９ｂ中のＧｅ濃度より低い。 （もっと読む）

【課題】接触抵抗の低減されたポリシリコンプラグを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上の絶縁層に形成されたホール中に、ポリシリコンプラグが埋めこまれた構造を有する半導体装置の製造方法において、半導体基板上の絶縁層にホールを形成する工程と、前記ホールを埋めるようにポリシリコンを形成させるポリシリコン形成工程と、前記ポリシリコンを、水素雰囲気下で加熱する水素ベーク工程と、を具備する。 （もっと読む）

【課題】チャネル領域の裏面側に応力膜を形成することでチャネル領域に歪みを導入し易くして、ＭＯＳＦＥＴのオン電流を向上するとともに、短チャネル効果の抑制を可能とする。
【解決手段】チャネル層１２上にゲート絶縁膜１４を介してゲート電極１５を備えた半導体装置１であって、前記チャネル層１２の下部に前記チャネル層１２を歪ませる応力を有する応力膜１３が形成されているものであり、応力膜１３は、ＰＭＯＳＦＥＴの場合には膜中に引張応力が内在する引張応力膜で形成され、ＮＭＯＳＦＥＴの場合には膜中に圧縮応力が内在する圧縮応力膜で形成されていることを特徴とする。 （もっと読む）