【課題】性能や信頼性の向上が図られたＭＩＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体装置２１は、半導体基板１上に積層されたゲート絶縁膜３およびゲート電極４と、電極４および絶縁膜３の側面を覆う下層ゲート側壁６と、側壁６、電極４、絶縁膜３を間に挟み、側壁６から離間されて基板１の表層部に埋め込まれ、上部が基板１の表面よりも高い位置に形成され、かつ基板１から露出された領域の表層部にシリサイド層１６が形成されたＳｉＧｅ膜１０等を具備する。ＳｉＧｅ膜１０の電極４と対向する側の下端部は基板１の表面に対して垂直な方向に沿っているとともに、下端部から上側の部分は基板１の表面から離れるに連れてゲート電極４から遠ざかるように傾斜している。少なくともＳｉＧｅ膜１０のゲート電極４と対向する側のシリサイド層１６の表面はチャネル領域２３よりも高い位置に形成されている。 （もっと読む）

【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。 （もっと読む）

【課題】メモリセルトランジスタのコンタクト抵抗を低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数の絶縁ゲート型電界効果トランジスタが設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部には凹部形状のポリシリコンプラグ１１が設けられる。ポリシリコンプラグ１１上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。 （もっと読む）

一又は複数のナノ構造の作成方法が開示されており、当該方法は：基板の上部表面上に導電層を形成すること；導電層上に触媒のパターン層を形成すること；触媒層上に一又は複数のナノ構造を成長させること；及び一又は複数のナノ構造の間及び周囲の導電層を選択的に除去することを含んでなる。デバイスもまた開示されており、該デバイスは、基板、ここで基板は一又は複数の絶縁領域によって隔てられた一又は複数の露出金属島を含んでなる；一又は複数の露出金属島又は絶縁領域の少なくともいくつかを覆う基板上に配された導電性補助層；導電性補助層上に配された触媒層；及び触媒層上に配された一又は複数のナノ構造を含んでなる。 （もっと読む）

【課題】リーク電流の発生なくｐ型領域やｎ型領域を半導体基板上に結晶成長させてなるサイリスタ構成の素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、少なくとも１つの領域が半導体基板１の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法において、第１ｎ領域２５および第２ｐ領域２７を結晶成長層として形成する際には、半導体基板１上に第１絶縁膜１７と第２絶縁膜１９との積層膜を成膜する第１工程と、第２絶縁膜１９のエッチングに続けて第１絶縁膜１７をウェットエッチングすることによって半導体基板１に達する開口を形成する第２工程と、開口底部に露出する半導体基板１の表面に、第１ｎ領域２５および第２ｐ領域２７を選択的に結晶成長させる第３工程とを行う。 （もっと読む）

【課題】ゲルマニウム層に浅いｎ型不純物拡散領域を形成可能とした半導体装置を提供する。
【解決手段】ゲルマニウムを主成分とするｐ型半導体と、前記ｐ型半導体の表面に選択的に設けられた一対のｎ型不純物拡散領域と、前記一対のｎ型不純物拡散領域により挟まれた前記ｐ型半導体の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上に設けられたゲート電極と、を備え、前記ｎ型不純物拡散領域の少なくとも一部は、シリコン及び炭素から選択された少なくともいずれかの添加元素を含有していることを特徴とする半導体装置が提供される。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】 メタルの侵入を防ぎ、コンタクトホール下部への侵入による消費電流の増大を無くした半導体装置を提供する
【解決手段】 コンタクトホール底面に低濃度不純物層をエピタキシャル成長させることでアスペクト比を小さくしコンタクトホール側壁部の窒化チタン膜のカバレッジを良くし、メタルのコンタクトホール側壁部からの高不純物ドープ活性領域への侵入を防止する。 （もっと読む）

【課題】 ソース／ドレイン領域にシリコン層を成長する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上にゲート絶縁層，ポリシリコン層の積層を形成する工程と、前記ポリシリコン層の表面に第１の加速エネルギでｐ型不純物を高濃度にドープする工程と、前記ポリシリコン層，ゲート絶縁層をパターニングし，ゲート電極を形成すると共に，その両側に基板シリコン表面を露出する工程と，前記露出した基板シリコン表面に前記第１の加速エネルギより高い第２の加速エネルギでｐ型不純物を深くイオン注入する工程と、シリコン層を、前記ポリシリコン層表面上には成長させず、前記基板シリコン表面上にのみ成長する工程と、
を有する。 （もっと読む）

【課題】半導体装置を高集積化および高性能化することのできる技術を提供する。
【解決手段】ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。ここで、積上げ層２４の厚さが、積上げ層２５の厚さよりも厚く、ゲート電極３５ａ、３５ｂの全体、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレインの一部、およびバルク−ＭＩＳＦＥＴのソース・ドレインの一部がシリサイド化されている。 （もっと読む）

【課題】歪み技術を適用した半導体装置のシリサイド化に起因したリーク電流の発生を抑制する。
【解決手段】半導体基板２の素子分離領域３で画定された素子領域２０上に、ゲート絶縁膜５を介してゲート電極６を形成し、そのゲート電極６の両側の素子領域２０内に、エクステンション領域８およびソース・ドレイン領域９を形成すると共に、半導体基板２と格子定数の異なる半導体層１０を素子分離領域３の少なくとも一部と離間して形成する。これにより、シリサイド層１１の形成を行った場合にも、素子分離領域３の近傍でのスパイクの形成が抑えられ、そのようなスパイクに起因したリーク電流の発生が抑えられるようになる。 （もっと読む）

【課題】電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域に導入される歪み量を大幅に高め、動作速度を向上させることを可能とする信頼性の高い半導体装置を実現する。
【解決手段】サイドウォール５内には、シリコン基板１とゲート絶縁膜３との界面位置よりも高い位置、ここではシリコン基板１の表面上に例えばエピタキシャル成長によりせり上げ形成されたＳｉエピ層６が形成され、シリコン基板１のソース／ドレイン領域８の上部には凹部１ａが形成される。そして、Ｓｉエピ層６と接触してシリコン基板１の表面から上部が突出するように凹部１ａ内にＳｉＧｅエピ層９が形成される。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域及びｐ型ＭＩＳトランジスタのソース・ドレイン形成領域の一方に、シリコン混晶層を精度良く形成する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート電極１４ａの側面上に形成され断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａとを備え、第２のＭＩＳトランジスタは、第２のゲート電極１４ｂの側面上に形成され断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂと、第２の活性領域におけるソース・ドレイン形成領域に設けられたトレンチ２１内に形成され、第２の活性領域におけるチャネル領域に第１の応力を生じさせるシリコン混晶層２２とを備え、第２の内側サイドウォールの上端高さは、第１の内側サイドウォールの上端高さよりも低い。 （もっと読む）

【課題】縦型ＭＯＳトランジスタが密集するアレイ部において、設計自由度の高いゲート電極への電位供給手段を有した半導体装置を提供する。
【解決手段】第１の導電型のゲート電極（２）を共有した複数の角柱縦型ＭＯＳトランジスタを有する半導体装置であって、角柱縦型ＭＯＳトランジスタが第１の角柱（３，４，５）の周りに形成されたゲート絶縁膜（１８）を介して前記ゲート電極と対峙して成り、該ゲート電極への電位供給（６）を、前記第１の角柱と同時に形成され、かつ、ゲート電極の導電型と同じ第１の導電型であり、少なくとも一部分のゲート絶縁膜を除去した部分で前記ゲート電極に接している第２の柱（８）を介して行う。 （もっと読む）

【課題】Ｓｉ（１１０）基板に形成され、シリサイド化されたソース／ドレイン領域を有するＮチャネルＭＩＳＦＥＴにおいて、オフリーク電流を抑制する。
【解決手段】半導体装置は、面方位が（１１０）面たる主表面を有する半導体基板上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える。そのうちチャネル幅が４００ｎｍ未満であるＮチャネルＭＩＳＦＥＴは、チャネル長方向を結晶方位＜１００＞となるようにレイアウトする。 （もっと読む）

【課題】ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることを可能にする。
【解決手段】半導体領域７を有するシリコン基板２と、半導体領域に離間して形成されたソース／ドレイン領域１１ａ、１５ａ、１１ｂ１５ｂと、ソース領域とドレイン領域との間の半導体領域上に形成された絶縁膜９ａと、絶縁膜上に形成されたゲート電極１０ａと、ゲート電極の側部に形成された側壁絶縁膜１３ａと、第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する単結晶シリコン層１７ａ、１７ｂと、少なくとも単結晶シリコン層の｛１１１｝面上に形成され、かつ側壁絶縁膜に接する部分を有し、この部分と単結晶シリコン層との界面が単結晶シリコン層の｛１１１｝面であるＮｉＳｉ層２１ａ、２１ｂと、ＮｉＳｉ層に接する第１のＴｉＮ膜２３ａ、２３ｂと、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。 （もっと読む）

【課題】チャネル領域を挟むソース／ドレイン領域にｅＳｉＧｅ層などを埋め込んだ構造において、接合リークの低減をはかる。
【解決手段】ソース／ドレイン領域に半導体エピタキシャル層を埋め込んだ半導体装置であって、半導体基板１００の主表面に形成され、素子分離領域１０２で囲まれた素子形成領域上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４下のチャネル領域を挟むソース／ドレイン領域に形成され、基板１００とは異なる材料からなる第１の半導体膜１１１，１１３でそれよりもシリサイド化反応の高い第２の半導体膜１１２を挟んだ３層構造を有する半導体エピタキシャル層１１０と、ゲート電極１０４及びエピタキシャル１１０層上に形成され、且つ基板１００とエピタキシャル層１１０との界面に沿って半導体膜１１２に延伸して形成されたシリサイド層１２６とを備えた。 （もっと読む）

【課題】 シリサイドの異常成長によるリーク電流の増加を抑制できる半導体装置を提供すること。
【解決手段】 半導体装置は、半導体基板１００と、半導体基板１００に形成されたＭＩＳ型ＦＥＴであって、半導体基板１００上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７と、前記ＭＩＳ型ＦＥＴのチャネル領域を挟むように形成され、半導体基板１００とは格子間隔が異なり、かつ、高さが一定のＳｉＣ層１０３で構成されたソース／ドレイン層と、ＳｉＣ層１０３の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層１１０とを備えた前記ＭＩＳ型ＦＥＴとを具備している。 （もっと読む）

【課題】キャリア移動度を一層向上できる半導体装置を提供する。
【解決手段】この半導体装置は、ゲート３の側面とソース／ドレイン６のエクステンション領域６ａとを被覆する様に側面視断面Ｌ字状に形成されたサイドウォール５ｂと、ゲート３上およびソース／ドレイン６のコンタクト領域６ｂ上に形成されたシリサイド層７と、サイドウォール５ｂおよびシリサイド層７を被覆する様に形成されたストレスライナー膜８とを備え、ソース／ドレイン６のコンタクト領域６ｂが半導体基板１の半導体素材（Ｓｉ）よりも格子間隔の大きい半導体素材（ＳｉＧｅ）により形成され且つストレスライナー膜８が圧縮型であり、または、ソース／ドレイン６のコンタクト領域６ｂが半導体基板１の半導体素材（Ｓｉ）よりも格子間隔の小さい半導体素材（ＳｉＣ）により形成され且つストレスライナー膜８が引張型であるものである。 （もっと読む）

ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を作製する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
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