半導体装置及びその製造方法
【課題】チャネル領域を挟むソース/ドレイン領域にeSiGe層などを埋め込んだ構造において、接合リークの低減をはかる。
【解決手段】ソース/ドレイン領域に半導体エピタキシャル層を埋め込んだ半導体装置であって、半導体基板100の主表面に形成され、素子分離領域102で囲まれた素子形成領域上にゲート絶縁膜103を介して形成されたゲート電極104と、ゲート電極104下のチャネル領域を挟むソース/ドレイン領域に形成され、基板100とは異なる材料からなる第1の半導体膜111,113でそれよりもシリサイド化反応の高い第2の半導体膜112を挟んだ3層構造を有する半導体エピタキシャル層110と、ゲート電極104及びエピタキシャル110層上に形成され、且つ基板100とエピタキシャル層110との界面に沿って半導体膜112に延伸して形成されたシリサイド層126とを備えた。
【解決手段】ソース/ドレイン領域に半導体エピタキシャル層を埋め込んだ半導体装置であって、半導体基板100の主表面に形成され、素子分離領域102で囲まれた素子形成領域上にゲート絶縁膜103を介して形成されたゲート電極104と、ゲート電極104下のチャネル領域を挟むソース/ドレイン領域に形成され、基板100とは異なる材料からなる第1の半導体膜111,113でそれよりもシリサイド化反応の高い第2の半導体膜112を挟んだ3層構造を有する半導体エピタキシャル層110と、ゲート電極104及びエピタキシャル110層上に形成され、且つ基板100とエピタキシャル層110との界面に沿って半導体膜112に延伸して形成されたシリサイド層126とを備えた。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、チャネル領域に応力を加えるためにソース/ドレイン領域に半導体エピタキシャル層を埋め込み、このエピタキシャル層上にシリサイド層を形成した半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体プロセスノードの90nm世代以降、チャネル領域に応力をかけることでトランジスタの性能を向上させる技術が用いられるようになっている。例えば、ストレスライナーを用いてnMOSFETの性能を向上させたのを初め、n/pそれぞれに最適なストレスライナーを用いたDSL(Dual Stress Liner)、SiGeをソース/ドレイン領域に埋め込んだeSiGe(embedded SiGe)技術が導入されている。
【0003】
eSiGe技術では、Siチャネルを挟むソース/ドレイン領域にSiGe層を埋め込むことにより、Siチャネルに圧縮歪みを与えることができ、移動度の向上をはかることができる。さらに、SiGe層上にシリサイド層を形成することにより、ソース/ドレインの低抵抗化をはかることができる。
【0004】
しかし、この種のeSiGe技術においては、次のような問題があった。即ち、SiGe層上に形成すべきシリサイドは、SiGe層のシリサイド化により形成するが、このシリサイド化の際にSiGeよりもシリサイド化反応の高い基板Siの方へシリサイドが異常成長してしまう。そして、この基板Siへのシリサイドの異常成長は接合リークを増大させる要因となっていた。
【特許文献1】米国特許 US 6,885,084
【非特許文献1】A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors, T. Ghani et al,IEDM 2003
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、チャネル領域を挟むソース/ドレイン領域にeSiGe層などを埋め込んだ構造において、接合リークの低減をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一態様に係わる半導体装置は、半導体基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、前記半導体基板とは材料又は組成が異なる第1の半導体膜で該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜を挟んだ3層構造を有する半導体エピタキシャル層と、前記ゲート電極上及び前記半導体エピタキシャル層上に形成され、且つ前記半導体基板と前記半導体エピタキシャル層との界面に沿って前記第2の半導体膜に延伸して形成されたシリサイド層と、を具備したことを特徴とする。
【0007】
また、本発明の別の一態様に係わる半導体装置は、Si基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、SiGeからなる第1の半導体膜で該第1の半導体膜よりもGe濃度の低いSiGe又はSiからなる第2の半導体膜を挟んだ3層構造を有する半導体エピタキシャル層と、前記ゲート電極上及び前記半導体エピタキシャル層上に形成された第1のシリサイド層と、前記Si基板と前記半導体エピタキシャル層との界面に沿って前記第1のシリサイド層から前記第2の半導体膜に延伸するように形成された第2のシリサイド層と、を具備したことを特徴とする。
【0008】
また、本発明の別の一態様に係わる半導体装置は、Si基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、SiCからなる第1の半導体膜で該第1の半導体膜よりもC濃度の低いSiC又はSiからなる第2の半導体膜を挟んだ少なくとも3層構造を有する半導体エピタキシャル層と、前記半導体エピタキシャル層上に形成された第1のシリサイド層と、前記Si基板と前記半導体エピタキシャル層との界面に沿って前記第1のシリサイド層から前記第2の半導体膜に延伸するように形成された第2のシリサイド層と、を具備したことを特徴とする。
【0009】
また、本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板の主表面に、素子形成領域を囲むように素子分離領域を形成する工程と、前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクに前記素子形成領域を選択的にエッチングすることにより溝を形成する工程と、前記溝内に、前記基板とは材料又は組成が異なる第1の半導体膜、該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜、及び該第1の半導体膜と同じ構成材料からなる第3の半導体膜を順に成長することにより半導体エピタキシャル層を形成する工程と、前記ゲート電極上及び前記半導体エピタキシャル層上に第1のシリサイド層を形成すると共に、前記基板と前記半導体エピタキシャル層との界面に沿って前記第2の半導体膜に延伸する第2のシリサイド層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、シリサイド反応性の高い層をシリサイド化反応性の低い層で挟み込むことにより、シリサイドを反応性の高い層へ導くことができる。これにより、基板Siなどの他の反応性の高い層への異常な成長を抑制することで接合リークの悪化を防ぐことができる。また、シリサイドを任意の反応性の高い層へ潜り込ませることで、シリサイド化時の体積膨張を利用して、さらなる応力をチャネル領域に加えることが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の詳細を図示の実施形態によって説明する。
【0012】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わるMOS型半導体装置の概略構成を示す断面図である。この半導体装置は、pチャネルMOSFETのソース/ドレイン領域にSiGeを埋め込むことによりチャネル領域に圧縮応力を加え、素子の駆動力を向上させたものである。
【0013】
図中100はn型Si基板であり、この基板100の主面に素子形成領域を囲むようにシリコン酸化膜からなる素子分離領域102が形成されている。Si基板100の素子形成領域上に、シリコン酸化膜からなるゲート絶縁膜103を介して多結晶Siからなるゲート電極104が形成されている。ゲート電極104の側部には、シリコン窒化膜からなる側壁絶縁膜121が形成されている。
【0014】
ゲート電極104及びゲート側壁絶縁膜121からなるゲート部を挟むソース/ドレイン領域にはエッチングにより溝が形成されており、この溝内にp型のソース/ドレイン領域として機能する半導体エピタキシャル層110が形成されている。この半導体エピタキシャル層110は、SiGe層(第1の半導体膜)111,Si層112(第2の半導体膜),SiGe層(第3の半導体膜)113を順に積層成長したものである。また、このエピタキシャル層110とチャネル領域との間には、p型の拡散層(ソース/ドレイン・エクステンション領域)115が形成されている。
【0015】
半導体エピタキシャル層110及びゲート電極104の表面部には、Niシリサイド層(第1のシリサイド層)125が形成されている。また、エピタキシャル層110において、基板100とエピタキシャル層110との界面に沿って、シリサイド層125からSi層112に延伸するようにシリサイド層(第2のシリサイド層)126が形成されている。
【0016】
次に、本実施形態の半導体装置の製造方法を、図2及び図3を参照して説明する。
【0017】
まず、図2(a)に示すように、n型Si基板100上に、素子形成領域を囲むように、シリコン酸化膜からなる素子分離領域102を形成する。続いて、シリコン酸化膜(ゲート絶縁膜103),多結晶シリコン膜(ゲート電極)104,キャップ層105を形成した後、これらを周知のリソグラフィによりゲートパターンに加工する。その後、ゲート電極104の側面にシリコン窒化膜からなる側壁絶縁膜107を形成する。
【0018】
次いで、図2(b)に示すように、ゲート部及び側壁絶縁膜107をマスクに基板100を選択エッチングすることにより、ソース/ドレイン領域形成のための溝108を形成する。
【0019】
次いで、図2(c)に示すように、エピタキシャル成長を用いて、SiGe/Si/SiGeの半導体エピタキシャル層110を形成する。具体的には、CVD法でGe濃度が20atm%のSiGe層111を成長した後、ガス種を変えてSi層112を成長し、更にガス種を元に戻してSiGe層111と同様の組成のSiGe層113を成長する。このとき、半導体エピタキシャル層110は基板Siの露出部分のみに選択的に成長させることができる。
【0020】
ここで、図2(c)に示す構造において、エピタキシャル層110の基板面に垂直方向(T方向)のGe濃度は、図4に示すようになる。即ち、Si層112の存在により、SiGe層111,113のGeがSi層112に拡散することにより、SiGe層111,113のSi層112に近いところでGe濃度が低くなる。その結果として、Ge濃度は、Si層112の中央部付近で約5%と低くなり、SiGe層113のSi層112から離れたところでは約20%となっていた。
【0021】
次いで、図3(d)に示すように、キャップ層105及び側壁絶縁膜107を除去する。その後、ゲート電極104をマスクに用い、基板100の表面部に硼素などの不純物をイオン注入することによりp型の拡散層(ソース/ドレイン・エクステンション領域)115を形成する。
【0022】
次いで、図3(e)に示すように、再度シリコン窒化膜からなる側壁絶縁膜121を形成する。その後、図3(f)に示すように、全面にNi膜122を堆積する。
【0023】
次いで、熱処理を施すことにより、Ni膜122に接している半導体領域をシリサイド化し、Niシリサイド膜125を形成し、シリサイド化されずに残ったNi膜122を除去することにより、前記図1に示す構造が得られる。
【0024】
このシリサイド化に際して、SiGeよりもSiの方がシリサイド化されやすいので、Si層112では、エピタキシャル層110と基板100との界面に沿ってシリサイド層126が延伸することになる。そして、Si層112のシリサイド化によりNiが消費されるため、Si基板100側へのシリサイドの延伸が抑制されることになる。
【0025】
ここで、比較のために従来のeSiGe技術における素子構造を、図11に示す。図中の900はn型Si基板、902は素子分離領域、903はゲート絶縁膜、904はゲート電極、910はSiGeからなる半導体エピタキシャル層、915はソース/ドレイン・エクステンション領域、921は側壁絶縁膜、926はシリサイド層を示している。
【0026】
図11の構造では、シリサイド層925を形成する際にSiGe層910よりもシリサイド化反応の高い基板Siの方へシリサイドが異常成長(926)してしまう。これに対し本実施形態では、半導体エピタキシャル層110としてSiGe/Si/SiGeの3層構造を採用することにより、Si層112のシリサイド化によりNiを消費させることができ、Si基板100側へのシリサイドの延伸を抑制することが可能となるのである。
【0027】
このように本実施形態によれば、エピタキシャル成長によるeSiGe形成において、SiGe/Si/SiGeというように、シリサイド反応の低いSiGe、シリサイド反応の高いSi、シリサイド反応の低いSiGeを積層にした後にシリサイドを行うことにより、Niがシリサイド反応の高いSi層112へ積極的に潜り込むことになる。即ち、Niのシリサイド反応性の違いを用いて、Niを反応しやすい層へ導くことにより、基板Siへのシリサイドの異常成長を抑制することで接合リークを低減させることができる。また、Si層112へ潜り込んだシリサイドの体積膨張により、Siチャネル領域に更なる圧縮応力が加えられるため、pチャネルMOSFETの更なる移動時の向上をはかることができる。
【0028】
(第2の実施形態)
図5及び図6は、本発明の第2の実施形態に係わる半導体装置を説明するためのもので、図5は製造途中の断面図、図6は製造終了時の断面図である。なお、図1〜図3と同一部分には同一符号を付して、その詳しい説明は省略する。
【0029】
本実施形態が先に説明した第1の実施形態と異なる点は、半導体エピタキシャル層の層数を増やしたことにあり、半導体エピタキシャル層210は、SiGe層(第1の半導体膜)211,Si層(第2の半導体膜)212,SiGe層(第3の半導体膜)213,Si層(第4の半導体膜)214,SiGe層(第5の半導体膜)215を順に積層成長することにより形成されている。即ち、eSiGe形成において、SiGe/Si/SiGe/Si/SiGeというように形成したものである。SiGe層211,213,215のGe濃度は、SiGe層111,113と同様に約20%である。
【0030】
このような構成であれば、先の第1の実施形態と同様の効果が得られるのは勿論のこと、Si層212のみではなくSi層214でもシリサイドの延伸があるために、体積膨張によるSiチャネルへの圧縮応力増大の効果がより大きくなる。
【0031】
(第3の実施形態)
図7は、本発明の第3の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1〜図3と同一部分には同一符号を付して、その詳しい説明は省略する。
【0032】
本実施形態が先に説明した第1の実施形態と異なる点は、エピタキシャル成長実施前の素子領域リセス時に、異方性の高いエッチングを行うことにより、ソース/ドレイン領域の溝の側部に素子分離領域102に接した基板Si領域を残した点にある。
【0033】
本実施形態の構成では、チャネル領域側のみではなく、素子分離領域102側においても溝内にエピタキシャル層310が基板表面まで形成されている。このため、素子分離領域102との界面におけるシリサイドの基板100への延伸を抑制することができる。また、仮に基板100側へシリサイドが延伸したとしても、素子分離領域102との界面において、基板100の最上部がソース/ドレイン領域となるエピタキシャル層310の底部よりも上に位置するため、基板100側へのシリサイドの延伸によりリークが発生することはない。
【0034】
図8は、本実施形態の半導体装置の製造工程を示す断面図である。
【0035】
基本的には、第1の実施形態と同様であり、ソース/ドレイン領域の溝を形成する工程が異なるのみである。
【0036】
前記図2(a)と同様に、Si基板100の素子形成領域上に、ゲート絶縁膜103,多結晶シリコン膜104,キャップ層105からなるゲート部を形成した後、ゲート部の側面に側壁絶縁膜107を形成する。
【0037】
次いで、図8(a)に示すように、ゲート部及び側壁絶縁膜107をマスクに基板100をRIEで垂直にエッチングすることにより、ソース/ドレイン領域形成のための溝308を形成する。このとき、素子分離領域102側に基板Siの薄い壁を残す。このように、基板100を垂直にエッチングすることにより基板Siの薄い壁が残るのは、素子分離領域102の側面が基板100と垂直ではなく僅かに傾いているためである。
【0038】
これ以降は、先の第1の実施形態と同様に、図8(b)に示すように、SiGe/Si/SiGeのエピタキシャル層310を形成する。具体的には、CVD法でGe濃度が20atm%のSiGe層311を成長した後、ガス種を変えてSi層312を成長し、更にガス種を元に戻してSiGe層311と同様の組成のSiGe層313を成長する。
【0039】
次いで、先の第1の実施形態と同様に、図8(c)に示すように、キャップ層105及び側壁絶縁膜107を除去した後に、再度側壁絶縁膜121を形成する。次いで、Ni膜を形成した後に、熱処理してシリサイド化してシリサイド層325,326を形成することにより、前記図7に示す構造が得られる。
【0040】
このような構成であっても、先の第1の実施形態と同様の効果が得られるのは勿論のことである。
【0041】
(第4の実施形態)
図9及び図10は、本発明の第4の実施形態に係わる半導体装置を説明するためのもので、図9は製造途中の断面図、図10は製造終了時の断面図である。なお、図1〜図3と同一部分には同一符号を付して、その詳しい説明は省略する。
【0042】
本実施形態が先に説明した第3の実施形態と異なる点は、半導体エピタキシャル層の層数を増やしたことにあり、半導体エピタキシャル層410は、SiGe層411,Si層412,SiGe層413,Si層414,SiGe層415を順に積層成長することにより形成されている。即ち、eSiGe形成において、SiGe/Si/SiGe/Si/SiGeというように形成したものである。SiGe層311,313,315のGe濃度は、SiGe層111,113と同様に約20%である。
【0043】
このような構成であれば、先の第3の実施形態と同様の効果が得られるのは勿論のこと、体積膨張によるSiチャネルへの圧縮応力増大の効果がより大きくなる。
【0044】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、基板としてSi、半導体エピタキシャル層としてSiGe層(第1,第3の半導体膜)でSi層(第2の半導体膜)を挟んだ構造を用いたが、第2の半導体膜の代わりに第1の半導体膜よりもGe濃度の低いSiGe層を用いても良い。また、nチャネルMOSFETに適用する場合、Siチャネルに引っ張り応力を加えるために、半導体エピタキシャル層として、SiCからなる第1の半導体膜で該第1の半導体膜よりもC濃度の低いSiC又はSiからなる第2の半導体膜を挟んだ構造にすればよい。
【0045】
また、基板としてSi以外の半導体材料を用いることも可能である。この場合、ソース/ドレイン領域に埋め込む半導体エピタキシャル層としては、基板とは異なる材料又は組成からなる第1の半導体膜で該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜を挟んだ構造にすればよい。さらに、シリサイドを形成するための金属もNiに限るものではなく、Ti,W、その他の金属材料を用いることも可能である。また、製造方法は図2、図3及び図8に示す工程に何ら限定されるものではなく、仕様に応じて適宜変更可能である。
【0046】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【0047】
【図1】第1の実施形態に係わる半導体装置の概略構成を示す断面図。
【図2】第1の実施形態の半導体装置の製造工程を示す断面図。
【図3】第1の実施形態の半導体装置の製造工程を示す断面図。
【図4】半導体エピタキシャル層における厚さ方向のGe濃度分布を示す図。
【図5】第2の実施形態に係わる半導体装置を説明するためのもので、製造途中の断面図。
【図6】第2の実施形態に係わる半導体装置を説明するためのもので、製造終了時の断面図。
【図7】第3の実施形態に係わる半導体装置の概略構成を示す断面図。
【図8】第3の実施形態の半導体装置の製造工程を示す断面図。
【図9】第4の実施形態に係わる半導体装置を説明するためのもので、製造途中の断面図。
【図10】第4の実施形態に係わる半導体装置を説明するためのもので、製造終了時の断面図。
【図11】eSiGe技術を用いた従来の素子構造を示す断面図。
【符号の説明】
【0048】
100…Si基板
102…素子分離領域
103…ゲート絶縁膜
104…ゲート電極
105…キャップ層
107…側壁絶縁膜
108…溝部
110,210,310,410…半導体エピタキシャル層
111,211,311,411…SiGe層(第1の半導体膜)
112,212,312,412…Si層(第2の半導体膜)
113,213,313,413…SiGe層(第3の半導体膜)
214,414…Si層(第4の半導体膜)
215,415…SiGe層(第5の半導体膜)
121…側壁絶縁膜
122…Ni膜
125,225,325,425…Niシリサイド層(第1のシリサイド層)
126,226,326,426…Niシリサイド層(第2のシリサイド層)
【技術分野】
【0001】
本発明は、チャネル領域に応力を加えるためにソース/ドレイン領域に半導体エピタキシャル層を埋め込み、このエピタキシャル層上にシリサイド層を形成した半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体プロセスノードの90nm世代以降、チャネル領域に応力をかけることでトランジスタの性能を向上させる技術が用いられるようになっている。例えば、ストレスライナーを用いてnMOSFETの性能を向上させたのを初め、n/pそれぞれに最適なストレスライナーを用いたDSL(Dual Stress Liner)、SiGeをソース/ドレイン領域に埋め込んだeSiGe(embedded SiGe)技術が導入されている。
【0003】
eSiGe技術では、Siチャネルを挟むソース/ドレイン領域にSiGe層を埋め込むことにより、Siチャネルに圧縮歪みを与えることができ、移動度の向上をはかることができる。さらに、SiGe層上にシリサイド層を形成することにより、ソース/ドレインの低抵抗化をはかることができる。
【0004】
しかし、この種のeSiGe技術においては、次のような問題があった。即ち、SiGe層上に形成すべきシリサイドは、SiGe層のシリサイド化により形成するが、このシリサイド化の際にSiGeよりもシリサイド化反応の高い基板Siの方へシリサイドが異常成長してしまう。そして、この基板Siへのシリサイドの異常成長は接合リークを増大させる要因となっていた。
【特許文献1】米国特許 US 6,885,084
【非特許文献1】A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors, T. Ghani et al,IEDM 2003
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、チャネル領域を挟むソース/ドレイン領域にeSiGe層などを埋め込んだ構造において、接合リークの低減をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一態様に係わる半導体装置は、半導体基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、前記半導体基板とは材料又は組成が異なる第1の半導体膜で該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜を挟んだ3層構造を有する半導体エピタキシャル層と、前記ゲート電極上及び前記半導体エピタキシャル層上に形成され、且つ前記半導体基板と前記半導体エピタキシャル層との界面に沿って前記第2の半導体膜に延伸して形成されたシリサイド層と、を具備したことを特徴とする。
【0007】
また、本発明の別の一態様に係わる半導体装置は、Si基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、SiGeからなる第1の半導体膜で該第1の半導体膜よりもGe濃度の低いSiGe又はSiからなる第2の半導体膜を挟んだ3層構造を有する半導体エピタキシャル層と、前記ゲート電極上及び前記半導体エピタキシャル層上に形成された第1のシリサイド層と、前記Si基板と前記半導体エピタキシャル層との界面に沿って前記第1のシリサイド層から前記第2の半導体膜に延伸するように形成された第2のシリサイド層と、を具備したことを特徴とする。
【0008】
また、本発明の別の一態様に係わる半導体装置は、Si基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、SiCからなる第1の半導体膜で該第1の半導体膜よりもC濃度の低いSiC又はSiからなる第2の半導体膜を挟んだ少なくとも3層構造を有する半導体エピタキシャル層と、前記半導体エピタキシャル層上に形成された第1のシリサイド層と、前記Si基板と前記半導体エピタキシャル層との界面に沿って前記第1のシリサイド層から前記第2の半導体膜に延伸するように形成された第2のシリサイド層と、を具備したことを特徴とする。
【0009】
また、本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板の主表面に、素子形成領域を囲むように素子分離領域を形成する工程と、前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクに前記素子形成領域を選択的にエッチングすることにより溝を形成する工程と、前記溝内に、前記基板とは材料又は組成が異なる第1の半導体膜、該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜、及び該第1の半導体膜と同じ構成材料からなる第3の半導体膜を順に成長することにより半導体エピタキシャル層を形成する工程と、前記ゲート電極上及び前記半導体エピタキシャル層上に第1のシリサイド層を形成すると共に、前記基板と前記半導体エピタキシャル層との界面に沿って前記第2の半導体膜に延伸する第2のシリサイド層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、シリサイド反応性の高い層をシリサイド化反応性の低い層で挟み込むことにより、シリサイドを反応性の高い層へ導くことができる。これにより、基板Siなどの他の反応性の高い層への異常な成長を抑制することで接合リークの悪化を防ぐことができる。また、シリサイドを任意の反応性の高い層へ潜り込ませることで、シリサイド化時の体積膨張を利用して、さらなる応力をチャネル領域に加えることが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の詳細を図示の実施形態によって説明する。
【0012】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わるMOS型半導体装置の概略構成を示す断面図である。この半導体装置は、pチャネルMOSFETのソース/ドレイン領域にSiGeを埋め込むことによりチャネル領域に圧縮応力を加え、素子の駆動力を向上させたものである。
【0013】
図中100はn型Si基板であり、この基板100の主面に素子形成領域を囲むようにシリコン酸化膜からなる素子分離領域102が形成されている。Si基板100の素子形成領域上に、シリコン酸化膜からなるゲート絶縁膜103を介して多結晶Siからなるゲート電極104が形成されている。ゲート電極104の側部には、シリコン窒化膜からなる側壁絶縁膜121が形成されている。
【0014】
ゲート電極104及びゲート側壁絶縁膜121からなるゲート部を挟むソース/ドレイン領域にはエッチングにより溝が形成されており、この溝内にp型のソース/ドレイン領域として機能する半導体エピタキシャル層110が形成されている。この半導体エピタキシャル層110は、SiGe層(第1の半導体膜)111,Si層112(第2の半導体膜),SiGe層(第3の半導体膜)113を順に積層成長したものである。また、このエピタキシャル層110とチャネル領域との間には、p型の拡散層(ソース/ドレイン・エクステンション領域)115が形成されている。
【0015】
半導体エピタキシャル層110及びゲート電極104の表面部には、Niシリサイド層(第1のシリサイド層)125が形成されている。また、エピタキシャル層110において、基板100とエピタキシャル層110との界面に沿って、シリサイド層125からSi層112に延伸するようにシリサイド層(第2のシリサイド層)126が形成されている。
【0016】
次に、本実施形態の半導体装置の製造方法を、図2及び図3を参照して説明する。
【0017】
まず、図2(a)に示すように、n型Si基板100上に、素子形成領域を囲むように、シリコン酸化膜からなる素子分離領域102を形成する。続いて、シリコン酸化膜(ゲート絶縁膜103),多結晶シリコン膜(ゲート電極)104,キャップ層105を形成した後、これらを周知のリソグラフィによりゲートパターンに加工する。その後、ゲート電極104の側面にシリコン窒化膜からなる側壁絶縁膜107を形成する。
【0018】
次いで、図2(b)に示すように、ゲート部及び側壁絶縁膜107をマスクに基板100を選択エッチングすることにより、ソース/ドレイン領域形成のための溝108を形成する。
【0019】
次いで、図2(c)に示すように、エピタキシャル成長を用いて、SiGe/Si/SiGeの半導体エピタキシャル層110を形成する。具体的には、CVD法でGe濃度が20atm%のSiGe層111を成長した後、ガス種を変えてSi層112を成長し、更にガス種を元に戻してSiGe層111と同様の組成のSiGe層113を成長する。このとき、半導体エピタキシャル層110は基板Siの露出部分のみに選択的に成長させることができる。
【0020】
ここで、図2(c)に示す構造において、エピタキシャル層110の基板面に垂直方向(T方向)のGe濃度は、図4に示すようになる。即ち、Si層112の存在により、SiGe層111,113のGeがSi層112に拡散することにより、SiGe層111,113のSi層112に近いところでGe濃度が低くなる。その結果として、Ge濃度は、Si層112の中央部付近で約5%と低くなり、SiGe層113のSi層112から離れたところでは約20%となっていた。
【0021】
次いで、図3(d)に示すように、キャップ層105及び側壁絶縁膜107を除去する。その後、ゲート電極104をマスクに用い、基板100の表面部に硼素などの不純物をイオン注入することによりp型の拡散層(ソース/ドレイン・エクステンション領域)115を形成する。
【0022】
次いで、図3(e)に示すように、再度シリコン窒化膜からなる側壁絶縁膜121を形成する。その後、図3(f)に示すように、全面にNi膜122を堆積する。
【0023】
次いで、熱処理を施すことにより、Ni膜122に接している半導体領域をシリサイド化し、Niシリサイド膜125を形成し、シリサイド化されずに残ったNi膜122を除去することにより、前記図1に示す構造が得られる。
【0024】
このシリサイド化に際して、SiGeよりもSiの方がシリサイド化されやすいので、Si層112では、エピタキシャル層110と基板100との界面に沿ってシリサイド層126が延伸することになる。そして、Si層112のシリサイド化によりNiが消費されるため、Si基板100側へのシリサイドの延伸が抑制されることになる。
【0025】
ここで、比較のために従来のeSiGe技術における素子構造を、図11に示す。図中の900はn型Si基板、902は素子分離領域、903はゲート絶縁膜、904はゲート電極、910はSiGeからなる半導体エピタキシャル層、915はソース/ドレイン・エクステンション領域、921は側壁絶縁膜、926はシリサイド層を示している。
【0026】
図11の構造では、シリサイド層925を形成する際にSiGe層910よりもシリサイド化反応の高い基板Siの方へシリサイドが異常成長(926)してしまう。これに対し本実施形態では、半導体エピタキシャル層110としてSiGe/Si/SiGeの3層構造を採用することにより、Si層112のシリサイド化によりNiを消費させることができ、Si基板100側へのシリサイドの延伸を抑制することが可能となるのである。
【0027】
このように本実施形態によれば、エピタキシャル成長によるeSiGe形成において、SiGe/Si/SiGeというように、シリサイド反応の低いSiGe、シリサイド反応の高いSi、シリサイド反応の低いSiGeを積層にした後にシリサイドを行うことにより、Niがシリサイド反応の高いSi層112へ積極的に潜り込むことになる。即ち、Niのシリサイド反応性の違いを用いて、Niを反応しやすい層へ導くことにより、基板Siへのシリサイドの異常成長を抑制することで接合リークを低減させることができる。また、Si層112へ潜り込んだシリサイドの体積膨張により、Siチャネル領域に更なる圧縮応力が加えられるため、pチャネルMOSFETの更なる移動時の向上をはかることができる。
【0028】
(第2の実施形態)
図5及び図6は、本発明の第2の実施形態に係わる半導体装置を説明するためのもので、図5は製造途中の断面図、図6は製造終了時の断面図である。なお、図1〜図3と同一部分には同一符号を付して、その詳しい説明は省略する。
【0029】
本実施形態が先に説明した第1の実施形態と異なる点は、半導体エピタキシャル層の層数を増やしたことにあり、半導体エピタキシャル層210は、SiGe層(第1の半導体膜)211,Si層(第2の半導体膜)212,SiGe層(第3の半導体膜)213,Si層(第4の半導体膜)214,SiGe層(第5の半導体膜)215を順に積層成長することにより形成されている。即ち、eSiGe形成において、SiGe/Si/SiGe/Si/SiGeというように形成したものである。SiGe層211,213,215のGe濃度は、SiGe層111,113と同様に約20%である。
【0030】
このような構成であれば、先の第1の実施形態と同様の効果が得られるのは勿論のこと、Si層212のみではなくSi層214でもシリサイドの延伸があるために、体積膨張によるSiチャネルへの圧縮応力増大の効果がより大きくなる。
【0031】
(第3の実施形態)
図7は、本発明の第3の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1〜図3と同一部分には同一符号を付して、その詳しい説明は省略する。
【0032】
本実施形態が先に説明した第1の実施形態と異なる点は、エピタキシャル成長実施前の素子領域リセス時に、異方性の高いエッチングを行うことにより、ソース/ドレイン領域の溝の側部に素子分離領域102に接した基板Si領域を残した点にある。
【0033】
本実施形態の構成では、チャネル領域側のみではなく、素子分離領域102側においても溝内にエピタキシャル層310が基板表面まで形成されている。このため、素子分離領域102との界面におけるシリサイドの基板100への延伸を抑制することができる。また、仮に基板100側へシリサイドが延伸したとしても、素子分離領域102との界面において、基板100の最上部がソース/ドレイン領域となるエピタキシャル層310の底部よりも上に位置するため、基板100側へのシリサイドの延伸によりリークが発生することはない。
【0034】
図8は、本実施形態の半導体装置の製造工程を示す断面図である。
【0035】
基本的には、第1の実施形態と同様であり、ソース/ドレイン領域の溝を形成する工程が異なるのみである。
【0036】
前記図2(a)と同様に、Si基板100の素子形成領域上に、ゲート絶縁膜103,多結晶シリコン膜104,キャップ層105からなるゲート部を形成した後、ゲート部の側面に側壁絶縁膜107を形成する。
【0037】
次いで、図8(a)に示すように、ゲート部及び側壁絶縁膜107をマスクに基板100をRIEで垂直にエッチングすることにより、ソース/ドレイン領域形成のための溝308を形成する。このとき、素子分離領域102側に基板Siの薄い壁を残す。このように、基板100を垂直にエッチングすることにより基板Siの薄い壁が残るのは、素子分離領域102の側面が基板100と垂直ではなく僅かに傾いているためである。
【0038】
これ以降は、先の第1の実施形態と同様に、図8(b)に示すように、SiGe/Si/SiGeのエピタキシャル層310を形成する。具体的には、CVD法でGe濃度が20atm%のSiGe層311を成長した後、ガス種を変えてSi層312を成長し、更にガス種を元に戻してSiGe層311と同様の組成のSiGe層313を成長する。
【0039】
次いで、先の第1の実施形態と同様に、図8(c)に示すように、キャップ層105及び側壁絶縁膜107を除去した後に、再度側壁絶縁膜121を形成する。次いで、Ni膜を形成した後に、熱処理してシリサイド化してシリサイド層325,326を形成することにより、前記図7に示す構造が得られる。
【0040】
このような構成であっても、先の第1の実施形態と同様の効果が得られるのは勿論のことである。
【0041】
(第4の実施形態)
図9及び図10は、本発明の第4の実施形態に係わる半導体装置を説明するためのもので、図9は製造途中の断面図、図10は製造終了時の断面図である。なお、図1〜図3と同一部分には同一符号を付して、その詳しい説明は省略する。
【0042】
本実施形態が先に説明した第3の実施形態と異なる点は、半導体エピタキシャル層の層数を増やしたことにあり、半導体エピタキシャル層410は、SiGe層411,Si層412,SiGe層413,Si層414,SiGe層415を順に積層成長することにより形成されている。即ち、eSiGe形成において、SiGe/Si/SiGe/Si/SiGeというように形成したものである。SiGe層311,313,315のGe濃度は、SiGe層111,113と同様に約20%である。
【0043】
このような構成であれば、先の第3の実施形態と同様の効果が得られるのは勿論のこと、体積膨張によるSiチャネルへの圧縮応力増大の効果がより大きくなる。
【0044】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、基板としてSi、半導体エピタキシャル層としてSiGe層(第1,第3の半導体膜)でSi層(第2の半導体膜)を挟んだ構造を用いたが、第2の半導体膜の代わりに第1の半導体膜よりもGe濃度の低いSiGe層を用いても良い。また、nチャネルMOSFETに適用する場合、Siチャネルに引っ張り応力を加えるために、半導体エピタキシャル層として、SiCからなる第1の半導体膜で該第1の半導体膜よりもC濃度の低いSiC又はSiからなる第2の半導体膜を挟んだ構造にすればよい。
【0045】
また、基板としてSi以外の半導体材料を用いることも可能である。この場合、ソース/ドレイン領域に埋め込む半導体エピタキシャル層としては、基板とは異なる材料又は組成からなる第1の半導体膜で該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜を挟んだ構造にすればよい。さらに、シリサイドを形成するための金属もNiに限るものではなく、Ti,W、その他の金属材料を用いることも可能である。また、製造方法は図2、図3及び図8に示す工程に何ら限定されるものではなく、仕様に応じて適宜変更可能である。
【0046】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【0047】
【図1】第1の実施形態に係わる半導体装置の概略構成を示す断面図。
【図2】第1の実施形態の半導体装置の製造工程を示す断面図。
【図3】第1の実施形態の半導体装置の製造工程を示す断面図。
【図4】半導体エピタキシャル層における厚さ方向のGe濃度分布を示す図。
【図5】第2の実施形態に係わる半導体装置を説明するためのもので、製造途中の断面図。
【図6】第2の実施形態に係わる半導体装置を説明するためのもので、製造終了時の断面図。
【図7】第3の実施形態に係わる半導体装置の概略構成を示す断面図。
【図8】第3の実施形態の半導体装置の製造工程を示す断面図。
【図9】第4の実施形態に係わる半導体装置を説明するためのもので、製造途中の断面図。
【図10】第4の実施形態に係わる半導体装置を説明するためのもので、製造終了時の断面図。
【図11】eSiGe技術を用いた従来の素子構造を示す断面図。
【符号の説明】
【0048】
100…Si基板
102…素子分離領域
103…ゲート絶縁膜
104…ゲート電極
105…キャップ層
107…側壁絶縁膜
108…溝部
110,210,310,410…半導体エピタキシャル層
111,211,311,411…SiGe層(第1の半導体膜)
112,212,312,412…Si層(第2の半導体膜)
113,213,313,413…SiGe層(第3の半導体膜)
214,414…Si層(第4の半導体膜)
215,415…SiGe層(第5の半導体膜)
121…側壁絶縁膜
122…Ni膜
125,225,325,425…Niシリサイド層(第1のシリサイド層)
126,226,326,426…Niシリサイド層(第2のシリサイド層)
【特許請求の範囲】
【請求項1】
半導体基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、前記半導体基板とは材料又は組成が異なる第1の半導体膜で該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜を挟んだ3層構造を有する半導体エピタキシャル層と、
前記ゲート電極上及び前記半導体エピタキシャル層上に形成され、且つ前記半導体基板と前記半導体エピタキシャル層との界面に沿って前記第2の半導体膜に延伸して形成されたシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項2】
Si基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、SiGeからなる第1の半導体膜で該第1の半導体膜よりもGe濃度の低いSiGe又はSiからなる第2の半導体膜を挟んだ3層構造を有する半導体エピタキシャル層と、
前記ゲート電極上及び前記半導体エピタキシャル層上に形成された第1のシリサイド層と、
前記Si基板と前記半導体エピタキシャル層との界面に沿って前記第1のシリサイド層から前記第2の半導体膜に延伸するように形成された第2のシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項3】
Si基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、SiCからなる第1の半導体膜で該第1の半導体膜よりもC濃度の低いSiC又はSiからなる第2の半導体膜を挟んだ少なくとも3層構造を有する半導体エピタキシャル層と、
前記半導体エピタキシャル層上に形成された第1のシリサイド層と、
前記Si基板と前記半導体エピタキシャル層との界面に沿って前記第1のシリサイド層から前記第2の半導体膜に延伸するように形成された第2のシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項4】
前記第2のシリサイド層は、前記Si基板の主面と垂直方向に延在して形成され、第2の半導体膜のシリサイド化による膨張で、前記ゲート電極下のSiチャネルの圧縮歪みを拡大していることを特徴とする請求項2記載の半導体装置。
【請求項5】
半導体基板の主表面に、素子形成領域を囲むように素子分離領域を形成する工程と、
前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに前記素子形成領域を選択的にエッチングすることにより溝を形成する工程と、
前記溝内に、前記基板とは材料又は組成が異なる第1の半導体膜、該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜、及び該第1の半導体膜と同じ構成材料からなる第3の半導体膜を順に成長することにより半導体エピタキシャル層を形成する工程と、
前記ゲート電極上及び前記半導体エピタキシャル層上に第1のシリサイド層を形成すると共に、前記基板と前記半導体エピタキシャル層との界面に沿って前記第2の半導体膜に延伸する第2のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、前記半導体基板とは材料又は組成が異なる第1の半導体膜で該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜を挟んだ3層構造を有する半導体エピタキシャル層と、
前記ゲート電極上及び前記半導体エピタキシャル層上に形成され、且つ前記半導体基板と前記半導体エピタキシャル層との界面に沿って前記第2の半導体膜に延伸して形成されたシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項2】
Si基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、SiGeからなる第1の半導体膜で該第1の半導体膜よりもGe濃度の低いSiGe又はSiからなる第2の半導体膜を挟んだ3層構造を有する半導体エピタキシャル層と、
前記ゲート電極上及び前記半導体エピタキシャル層上に形成された第1のシリサイド層と、
前記Si基板と前記半導体エピタキシャル層との界面に沿って前記第1のシリサイド層から前記第2の半導体膜に延伸するように形成された第2のシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項3】
Si基板の主表面に形成され、素子分離領域で囲まれた素子形成領域と、
前記素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟み前記素子形成領域のソース/ドレイン領域に形成され、SiCからなる第1の半導体膜で該第1の半導体膜よりもC濃度の低いSiC又はSiからなる第2の半導体膜を挟んだ少なくとも3層構造を有する半導体エピタキシャル層と、
前記半導体エピタキシャル層上に形成された第1のシリサイド層と、
前記Si基板と前記半導体エピタキシャル層との界面に沿って前記第1のシリサイド層から前記第2の半導体膜に延伸するように形成された第2のシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項4】
前記第2のシリサイド層は、前記Si基板の主面と垂直方向に延在して形成され、第2の半導体膜のシリサイド化による膨張で、前記ゲート電極下のSiチャネルの圧縮歪みを拡大していることを特徴とする請求項2記載の半導体装置。
【請求項5】
半導体基板の主表面に、素子形成領域を囲むように素子分離領域を形成する工程と、
前記素子形成領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに前記素子形成領域を選択的にエッチングすることにより溝を形成する工程と、
前記溝内に、前記基板とは材料又は組成が異なる第1の半導体膜、該第1の半導体膜よりもシリサイド化反応の高い第2の半導体膜、及び該第1の半導体膜と同じ構成材料からなる第3の半導体膜を順に成長することにより半導体エピタキシャル層を形成する工程と、
前記ゲート電極上及び前記半導体エピタキシャル層上に第1のシリサイド層を形成すると共に、前記基板と前記半導体エピタキシャル層との界面に沿って前記第2の半導体膜に延伸する第2のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2009−43916(P2009−43916A)
【公開日】平成21年2月26日(2009.2.26)
【国際特許分類】
【出願番号】特願2007−206951(P2007−206951)
【出願日】平成19年8月8日(2007.8.8)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年2月26日(2009.2.26)
【国際特許分類】
【出願日】平成19年8月8日(2007.8.8)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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