【課題】シリサイド層とＳｉ層との界面における抵抗が低いＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成された、チャネル移動度に実質的な影響を与えないＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、半導体基板２、ＳｉＧｅ層１５、およびＳｉ層１６内のゲート電極１２の両側に形成されたｎ型ソース・ドレイン領域１９と、Ｓｉ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】より高い耐熱性を有するシリサイド層を備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００の製造方法は、半導体基板２上にゲート絶縁膜４を介してゲート電極５を形成する工程と、半導体基板２上のゲート電極５の両側に、Ｇｅ含有領域８を形成する工程と、半導体基板２およびＧｅ含有領域８のゲート電極５の両側の領域中に、ソース・ドレイン領域９を形成する工程と、Ｇｅ含有領域８上に、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層１１を形成する工程と、シリサイド層１１を形成した後、半導体基板２に６５０〜７５０℃の熱処理を施す工程と、を含む。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】 半導体装置に関し、ソース・ドレイン領域を実効的に埋込Ｓｉ混晶層で構成する際の電気的特性を向上する
【解決手段】 一導電型シリコン基体と、一導電型シリコン基体上に設けたゲート絶縁膜と、ゲート絶縁膜の上に設けたゲート電極とゲート電極の両側の一導電型シリコン基体に設けた逆導電型エクステンション領域と、逆導電型エクステンション領域に接するとともに、一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、逆導電型Ｓｉ混晶層が、第１不純物濃度Ｓｉ混晶層／第２不純物濃度Ｓｉ混晶層／第３不純物濃度Ｓｉ混晶層を有し、第２不純物濃度を第１不純物濃度及び第３不純物濃度よりも高くする。 （もっと読む）

【課題】低いシート抵抗を得る不純物活性化方法、および、ソース・ドレイン拡張部を均一な深さで再現性よく形成する製造方法を提供。
【解決手段】半導体基板２１において半導体基板２１よりも不純物濃度が高いボロンイオン注入層４３が形成されており、ボロンイオン注入層４３にパルス幅が１０〜１０００フェムト秒のパルスレーザー光を照射して、ボロンイオン注入層４３を活性化させる。パルスレーザー光におけるパルス幅、レーザーフルーエンスおよび照射パルス数を含む照射条件を変更することにより、パルスレーザー光照射後のボロンイオン注入層４３のシート抵抗を制御する。 （もっと読む）

【課題】ソース・ドレイン領域にエピタキシャル結晶を含み、エピタキシャル結晶上の金属シリサイドに起因する接合リークの発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、ファセット面１３ｆを有するエピタキシャル結晶層１３を有するＭＩＳＦＥＴ１０と、ＭＩＳＦＥＴ１０を他の素子から電気的に分離し、上層３ａのゲート電極１２側の端部の水平方向の位置が下層３ｂのそれよりもゲート電極１２に近く、上層３ａの一部がファセット面１３ｆに接する素子分離絶縁膜３と、エピタキシャル結晶層１３の上面、およびファセット面１３ｆの上層３ａとの接触部よりも上側の領域に形成されたシリサイド層１８と、を有する。 （もっと読む）

【課題】同一の工程で、同一半導体基板上に異なる構造のトランジスタを形成する半導体装置の提供。
【解決手段】半導体基板上に第一及び第二のゲート電極４０，４１を形成する工程と、第一のゲート電極の側壁面に第一の絶縁層１２２を形成するとともに、第二のゲート電極のゲート幅方向両側の半導体基板上にエピタキシャル成長層９ａを形成する工程と、第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、第一の絶縁層及び第二の絶縁層を覆うように第三の絶縁層を形成する工程と、第二の絶縁層を覆う第三の絶縁層を除去する工程と、第一のゲート電極のゲート幅方向両側の半導体基板及びエピタキシャル成長層にそれぞれ不純物を拡散させて、第一及び第二の不純物拡散領域６，８を形成する工程と、第一及び第二の不純物拡散領域にコンタクトプラグ１２，１５を接続させる工程と、を具備してなることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上部のシリサイドの細線効果を低減すること、また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善すること、またコンタクトとゲート間のショートが発生しない構造を実現すること。
【解決手段】柱状半導体層と、前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、前記柱状半導体層上面上部に形成されるエピタキシャル半導体層とを含み、前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタ。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】高集積であり且つビット線を埋め込む必要のない３次元トランジスタを有する半導体記憶装置を提供する。
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。 （もっと読む）

【課題】ｎＭＯＳＦＥＴのソース／ドレイン領域にはＳｉＧｅを埋め込まず、ｐＭＯＳＦＥＴのソース／ドレイン領域にのみＳｉＧｅを再現性よく埋め込むことが可能な製造方法を提供する。
【解決手段】第１活性領域１２と交差する第１ゲート電極２１、及び第２活性領域１３と交差する第２ゲート電極２２を形成し、第１及び第２ゲート電極を覆うように、第１キャップ膜３５を形成する。第１活性領域上の第１キャップ膜３５を、エッチングして除去する。半導体基板全面に、第２キャップ膜を形成３７する。第２活性領域上の第２キャップ膜３７を第２マスクパターンで覆い、第１活性領域上の第２キャップ膜３７をエッチングして除去する。第２活性領域を第１及び第２キャップ膜で覆った状態で、第１活性領域において、ソース／ドレイン領域をエッチングすることにより、凹部を形成する。凹部内を、埋込部材で埋め込む。 （もっと読む）

【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】製造工程におけるエピタキシャル結晶層への熱的負荷を低減することのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１の結晶からなる第１のエピタキシャル結晶層、を含む第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２の結晶からなる第２のエピタキシャル結晶層、前記第２のエピタキシャル結晶層上に形成された前記第１の結晶からなる第３のエピタキシャル結晶層、を含む、前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、を有する。 （もっと読む）

【課題】ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制する。
【解決手段】基板上に、第１ゲートと、第１ゲートに隣接する第２ゲートを形成する工程、第１ゲートの側壁に第１サイドウォールを、第２ゲートの側壁に第２サイドウォールを形成する工程、第１ゲート、第１サイドウォール、第２ゲート、第２サイドウォールをマスクとして、基板に第１不純物の注入を行う工程、全面に絶縁膜を堆積した後、絶縁膜をエッチングして、第１サイドウォールの側面に第３サイドウォールを、第２サイドウォールの側面に第４サイドウォールを、第１ゲートと第２ゲートの間において第３サイドウォールと第４サイドウォールとが接触するように形成する工程、第１ゲート、第１及び第３サイドウォール、第２ゲート、第２及び第４サイドウォールをマスクとして、基板に第２不純物の注入を行う工程、第３及び第４サイドウォールを除去する工程、を有する。 （もっと読む）

【課題】極浅接合の深さが精密制御された半導体装置およびその製造方法を提供する。
【解決手段】主面が第１面方位である第１導電型の第１半導体層１１と、第１半導体層１１上に直接接合され、主面が第１面方位と異なる第２面方位である第１導電型の第２半導体層１２と、第２半導体層１２に連接して第１半導体層１１上に形成され、主面が第１面方位である第３半導体層１３ａ、１３ｂと、第２半導体層１２上にゲート絶縁膜を介して形成されたゲート電極１５と、ゲート電極１５をゲート長方向に挟むように第２半導体層１２に形成され、第１半導体層１１と第２半導体層１２との接合面１６に至る第２導電型の第１不純物拡散領域１７ａ、１７ｂと、第１不純物拡散領域１７ａ、１７ｂをゲート長方向に挟むように第３半導体層１３ａ、１３ｂから第１半導体層１１の上部にかけて形成された第２導電型の第２不純物拡散領域１８ａ、１８ｂと、を具備する。 （もっと読む）

【課題】より微細化が可能な半導体装置を提供する。
【解決手段】基板の表面から所定の深さまでの領域に設けられたソース電極およびドレイン電極と、これら２つの電極よりも基板内の深い位置に設けられたゲート電極とを含むＭＯＳトランジスタが複数設けられ、複数のＭＯＳトランジスタのソース電極またはドレイン電極と接続され、基板においてソース電極およびドレイン電極と同層または基板の表面よりも深い位置に設けられた配線を有する。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。 （もっと読む）

【課題】高い精度で安定的にパターンを形成することができる、半導体装置の製造方法を提供する。
【解決手段】被加工膜ＰＳ上に、第１無機材料からなる第１無機膜ＨＵと、第２無機材料からなりかつ第１無機膜ＨＵと被加工膜ＰＳとの間に位置する第２無機膜ＨＤとが形成される。第１無機膜ＨＵ上の第１フォトレジストマスクＲ１をマスクとして用いて第１無機膜ＨＵがエッチングされる。第２無機膜ＨＤ上に第２フォトレジストマスクＲ２が形成される。第２フォトレジストマスクＲ２および第１無機膜ＨＵをマスクとして用いて第２無機膜ＨＤがエッチングされる。第２無機膜ＨＤをマスクとして用いて被加工膜ＰＳがエッチングされる。 （もっと読む）

【課題】本発明は、ゲート構造の劣化を抑制した半導体装置の製造方法および半導体装置を提供することを目的とする。
【解決手段】本発明の一実施形態による半導体装置の製造方法は、Ｓｉ基板１上にゲート絶縁膜３およびＳｉＮ４を積層して仮ゲートパターンを形成し、Ｓｉ基板１に一部が埋め込まれたソース５およびドレイン５を仮ゲートパターンを挟んで離間して形成し、ソース５、ドレイン５、およびＳｉＮ４上にＳｉＯ₂４を形成し、ＳｉＯ₂４を平坦化しＳｉＮ４を除去して形成されたゲート開口部の側面にＳｉＮ８を形成し、ゲート開口部にゲート電極材料９を埋め込むことを特徴とする。 （もっと読む）