半導体装置の製造方法
【課題】ｎＭＯＳＦＥＴのソース／ドレイン領域にはＳｉＧｅを埋め込まず、ｐＭＯＳＦＥＴのソース／ドレイン領域にのみＳｉＧｅを再現性よく埋め込むことが可能な製造方法を提供する。
【解決手段】第１活性領域１２と交差する第１ゲート電極２１、及び第２活性領域１３と交差する第２ゲート電極２２を形成し、第１及び第２ゲート電極を覆うように、第１キャップ膜３５を形成する。第１活性領域上の第１キャップ膜３５を、エッチングして除去する。半導体基板全面に、第２キャップ膜を形成３７する。第２活性領域上の第２キャップ膜３７を第２マスクパターンで覆い、第１活性領域上の第２キャップ膜３７をエッチングして除去する。第２活性領域を第１及び第２キャップ膜で覆った状態で、第１活性領域において、ソース／ドレイン領域をエッチングすることにより、凹部を形成する。凹部内を、埋込部材で埋め込む。
【解決手段】第１活性領域１２と交差する第１ゲート電極２１、及び第２活性領域１３と交差する第２ゲート電極２２を形成し、第１及び第２ゲート電極を覆うように、第１キャップ膜３５を形成する。第１活性領域上の第１キャップ膜３５を、エッチングして除去する。半導体基板全面に、第２キャップ膜を形成３７する。第２活性領域上の第２キャップ膜３７を第２マスクパターンで覆い、第１活性領域上の第２キャップ膜３７をエッチングして除去する。第２活性領域を第１及び第２キャップ膜で覆った状態で、第１活性領域において、ソース／ドレイン領域をエッチングすることにより、凹部を形成する。凹部内を、埋込部材で埋め込む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域に歪を生じさせるための埋込部材を、ゲート電極の両側に埋め込んだ半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの高速化の方法の一つとして、歪みをチャネルに導入することによってチャネル材料の物性を変え、キャリアの移動度を向上させる方法が知られている。例えば、ｐＭＯＳＦＥＴのソース及びドレイン領域にＳｉＧｅを埋め込むことにより、チャネル領域に面内方向の圧縮応力を印加することができる。これにより、正孔の移動度を高めることができる。
【０００３】
ＭＯＳＦＥＴのソース及びドレイン領域にＳｉＧｅを埋め込むことにより、ｐＭＯＳＦＥＴの性能を高めることができるが、ｎＭＯＳＦＥＴのソース及びドレイン領域にＳｉＧｅが埋め込まれると、性能が低下してしまう。ｐＭＯＳＦＥＴのソース及びドレイン領域にＳｉＧｅを埋め込み、ｎＭＯＳＦＥＴのソース及びドレイン領域にはＳｉＧｅを埋め込まないようにすることが好ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２９４７７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１つの活性領域内に複数のｐＭＯＳＦＥＴが配置され、ゲート電極同士の間隔が狭まると、ｎＭＯＳＦＥＴのソース及びドレイン領域にはＳｉＧｅを埋め込まず、ｐＭＯＳＦＥＴのソース及びドレイン領域にのみＳｉＧｅを再現性よく埋め込むことが困難になる。
【課題を解決するための手段】
【０００６】
上記課題を解決する半導体装置の製造方法は、
半導体基板の表層部に、第１の活性領域及び第２の活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上に、前記第１の活性領域と交差し、相互に間隔を隔てて配置された少なくとも２つの第１のゲート電極、及び前記第２の活性領域と交差し、相互に間隔を隔てて配置された少なくとも２つの第２のゲート電極を形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、前記半導体基板の上に、第１のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第１のキャップ膜を、第１のマスクパターンで覆う工程と、
前記第１のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第１のキャップ膜をエッチングして除去し、その後、前記第１のマスクパターンを除去する工程と、
前記第１のマスクパターンを除去した後、前記第２の活性領域においては、前記第１のキャップ膜の上に、前記第１の活性領域においては、前記第１のゲート電極を覆うように前記半導体基板の上に、第２のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第２のキャップ膜を、第２のマスクパターンで覆う工程と、
前記第２のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第２のキャップ膜をエッチングして除去する工程と、
前記第２の活性領域を前記第１及び第２のキャップ膜で覆った状態で、前記第１の活性領域において、前記第１のゲート電極の各々の両側の前記半導体基板の表層部をエッチングすることにより、凹部を形成する工程と、
前記凹部内を、前記半導体基板とは格子定数の異なる半導体材料からなる埋込部材で埋め込む工程と、
前記第２の活性領域において、前記第２のゲート電極の各々の両側に不純物を注入することにより、ソース及びドレインを形成する工程と
を有する。
【発明の効果】
【０００７】
第１の活性領域において、第１のキャップ膜が除去された後に第２のキャップ膜が形成されるため、第１の活性領域上に第１のキャップ膜と第２のキャップ膜との両方が堆積することがない。このため、第１及び第２のキャップ膜を容易に除去することが可能になる。また、第２の活性領域は、第１及び第２のキャップ膜の少なくとも２層で被覆されるため、被覆不良の発生が抑制される。
【図面の簡単な説明】
【０００８】
【図１−１】（１Ａ）〜（１Ｄ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その１）である。
【図１−２】（１Ｅ）〜（１Ｇ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その２）である。
【図１−３】（１Ｈ）〜（１Ｊ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その３）である。
【図１−４】（１Ｋ）〜（１Ｌ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その４）である。
【図１−５】（１Ｍ）〜（１Ｎ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その５）である。
【図１−６】（１Ｏ）〜（１Ｐ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その６）である。
【図１−７】（１Ｑ）〜（１Ｒ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その７）である。
【図１−８】（１Ｓ）〜（１Ｔ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その８）である。
【図１−９】（１Ｕ）〜（１Ｖ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その９）である。
【図１−１０】（１Ｗ）〜（１Ｘ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その１０）である。
【図１−１１】（１Ｙ）〜（１Ｚ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その１１）である。
【図２】（２Ａ）〜（２Ｃ）は、比較例１による半導体装置の製造方法の製造途中段階における装置断面図である。
【図３−１】（３Ａ）〜（３Ｂ）は、比較例２による半導体装置の製造方法の製造途中段階における装置断面図（その１）である。
【図３−２】（３Ｃ）は、比較例２による半導体装置の製造方法の製造途中段階における装置断面図（その２）である。
【図４】第１のゲート電極の間隙部分の模式的な断面図である。
【図５】キャップ膜の厚さを異ならせて作製した複数の試料の欠陥の有無を評価した結果を示すグラフである。
【図６】実施例による半導体装置が適用される論理回路の等価回路図である。
【発明を実施するための形態】
【０００９】
図１Ａ〜図１Ｚを参照して、実施例による半導体装置の製造方法について説明する。
【００１０】
図１Ａに示すように、シリコンからなる半導体基板１０の表層部に、例えばシャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜１１を形成する。素子分離絶縁膜１１は、ｐＭＯＳＦＥＴ用の第１の活性領域１２及びｎＭＯＳＦＥＴ用の第２の活性領域１３を画定する。
【００１１】
以下、素子分離絶縁膜１１の形成方法について説明する。まず、反応性イオンエッチング（ＲＩＥ）により、半導体基板１０の表層部に素子分離溝を形成する。プラズマ励起化学気相成長（ＰＥＣＶＤ）により、半導体基板１０の上に酸化シリコン膜を堆積させると共に、素子分離溝内を酸化シリコンで埋め込む。化学機械研磨（ＣＭＰ）により、半導体基板１０の表面上の酸化シリコン膜を除去し、素子分離溝内には、酸化シリコンを残す。これにより、酸化シリコンからなる素子分離絶縁膜１１が形成される。なお、素子分離絶縁膜１１内にＳｉＮが含まれる構造を採用してもよい。
【００１２】
図１Ｂに示した構造に至るまでの工程について説明する。第１の活性領域１２をレジストパターンで覆い、第２の活性領域１３の表層部にｐ型不純物を注入することにより、ｐ型ウェル１５を形成する。イオン注入条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ １００ｋｅＶ
・ドーズ量 １×１０１３〜５×１０１３ｃｍ−２
必要に応じて、チャネルストップ注入及びしきい値制御用のイオン注入を行う。チャネルストップ注入の条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ １５〜２５ｋｅＶ
・ドーズ量 ５×１０１２ｃｍ−２
しきい値制御用のイオン注入の条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ １０ｋｅＶ
・ドーズ量 ０．５×１０１３〜２×１０１３ｃｍ−２
これらのイオン注入後、第１の活性領域１２を覆っていたレジストパターンをアッシング処理または硫酸と過酸化水素水との混合液を用いたウェット処理により除去する。
【００１３】
次に、第２の活性領域１３を、レジストパターンで覆い、第１の活性領域１２の表層部にｎ型不純物を注入することにより、ｎ型ウェル１４を形成する。イオン注入条件は、例えば下記の通りである。
・不純物 リン （Ｐ）
・加速エネルギ ２５０〜３５０ｋｅＶ
・ドーズ量 １×１０１３〜５×１０１３ｃｍ−２
必要に応じて、チャネルストップ注入及びしきい値制御用のイオン注入を行う。チャネルストップ注入の条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ １００〜１５０ｋｅＶ
・ドーズ量 １×１０１２〜５×１０１２ｃｍ−２
しきい値制御用のイオン注入の条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ ５０〜１００ｋｅＶ
・ドーズ量 ０．５×１０１３〜２×１０１３ｃｍ−２
これらのイオン注入後、第２の活性領域１３を覆っていたレジストパターンをアッシング処理または硫酸過酸化水素混合液を用いたウェット処理により除去する。
【００１４】
さらに、不純物を活性化させるために、例えば１０００℃で１０秒間のスパイクアニールを行う。
【００１５】
図１Ｃに示すように、半導体基板１０の表面を約９００℃でドライ熱酸化することにより、厚さ約１ｎｍの下地酸化膜を形成する。この下地酸化膜に、ＮＯ雰囲気中でプラズマ窒化処理を施すことにより、酸窒化シリコンからなるゲート絶縁膜１８を形成する。なお、Ｎ２Ｏ雰囲気またはＮＨ３雰囲気でプラズマ窒化処理を行ってもよい。また、ゲート絶縁膜１８に、酸化シリコンや窒化シリコンよりも誘電率の高い高誘電率絶縁材料、いわゆるｈｉｇｈ−ｋ材料を用いてもよい。第１の活性領域１２と第２の活性領域１３とで、形成されるゲート絶縁膜１８の厚さを異ならせてもよい。
【００１６】
図１Ｄに示したように、第１の活性領域１２上に複数の第１のゲート電極２１を形成し、第２の活性領域１３上に複数の第２のゲート電極２２を形成する。複数の第１のゲート電極２１は、間隙を隔てて相互に平行に配置され、その各々は、平面視において第１の活性領域１２と交差する。同様に、複数の第２のゲート電極２２は、間隙を隔てて相互に平行に配置され、その各々は、平面視において第２の活性領域１３と交差する。
【００１７】
以下、第１のゲート電極２１及び第２のゲート電極２２の形成方法について説明する。まず、ゲート絶縁膜１８を形成した半導体基板１０の上に、減圧化学気相成長（ＬＰＣＶＤ）により、ポリシリコンからなる厚さ１００ｎｍのゲート電極膜を形成する。成膜温度は、例えば６００℃とする。なお、ゲート電極膜をアモルファスシリコンで形成してもよい。
【００１８】
第１の活性領域１２上のゲート電極膜をレジストパターンで覆い、第２の活性領域１３上のゲート電極膜にｎ型不純物を注入する。注入条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ ２０〜３０ｋｅＶ
・ドーズ量 ３×１０１５〜５×１０１５ｃｍ−２
第１の活性領域１２上のレジストパターンを除去した後、第２の活性領域１３上のゲート電極膜を新たなレジストパターンで覆い、第１の活性領域１２上のゲート電極膜にｐ型不純物を注入する。注入条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ ３〜５ｋｅＶ
・ドーズ量 ３×１０１５〜５×１０１５ｃｍ−２
イオン注入後、レジストパターンを除去する。必要に応じて、ゲート電極膜中に注入された不純物の拡散を促進させるために、温度１０００℃、時間５秒の条件で、スパイクアニールを行ってもよい。
【００１９】
これらのイオン注入後、ゲート電極膜をパターニングすることにより、第１のゲート電極２１及び第２のゲート電極２２を形成する。必要に応じて、レジスト塗布前に、ゲート電極膜の上に反射防止膜を形成しておいてもよい。ゲート電極膜のエッチングには、例えばＲＩＥが適用される。
【００２０】
図１Ｅに示すように、第１のゲート電極２１及び第２のゲート電極２２の側面上に、酸化シリコンからなる厚さ約１０ｎｍの第１のサイドウォールスペーサ２４を形成する。以下、第１のサイドウォールスペーサ２４の形成方法について説明する。
【００２１】
まず、半導体基板１０の表面、第１のゲート電極２１の表面、及び第２のゲート電極２２の表面を覆うように、厚さ約１０ｎｍの酸化シリコン膜を形成する。この酸化シリコン膜は、原料として酸素（Ｏ２）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用い、成膜温度６００℃の条件で、ＬＰＣＶＤにより形成される。なお、酸化シリコン膜に代えて、窒化シリコン膜を形成してもよい。窒化シリコン膜の形成には、原料として、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用い、成膜温度を６５０℃とする。
【００２２】
この酸化シリコン膜に異方性エッチングを施すことにより、平坦面上の酸化シリコン膜を除去し、第１のゲート電極２１及び第２のゲート電極２２の側面上に、酸化シリコンからなる第１のサイドウォールスペーサ２４を残す。
【００２３】
図１Ｆに示す構造に至るまでの工程について説明する。第１の活性領域１２をレジストパターンで覆い、第２の活性領域１３に、第２のゲート電極２２及び第１のサイドウォールスペーサ２４をマスクとしてｎ型不純物を注入することにより、エクステンション領域２６を形成する。注入条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ １〜３ｋｅＶ
・ドーズ量 １×１０１５〜２×１０１５ｃｍ−２
さらに、ポケット領域（図示せず）を形成するためのｐ型不純物の注入を行う。注入条件は、例えば下記の通りである。
・ボロン （Ｂ）
・加速エネルギ ３〜６ｋｅＶ
・ドーズ量 ０．４×１０１３〜１×１０１３ｃｍ−２
・注入方位 ４方向注入
・注入角 チルト角２０〜３０°
ポケット領域は、エクステンション領域２６よりも深くなる。エクステンション領域２６の不純物としてリン（Ｐ）を用いてもよいし、ポケット領域の不純物としてインジウム（Ｉｎ）を用いてもよい。また、エクステンション注入及びポケット注入を、ｎＭＯＳＦＥＴ用の活性領域ごとに異なる条件で行ってもよい。また、窒素（Ｎ）やゲルマニウム（Ｇｅ）を用いたコ・インプラント技術を適用してもよい。
【００２４】
第１の活性領域１２を覆っていたレジストパターンを除去し、第２の活性領域１３を新たなレジストパターンで覆う。第１の活性領域１２に、第１のゲート電極２１及び第１のサイドウォールスペーサ２４をマスクとしてｐ型不純物を注入することにより、エクステンション領域２５を形成する。注入条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ ０．５ｋｅＶ
・ドーズ量 １×１０１５〜２×１０１５ｃｍ−２
さらに、ポケット領域（図示せず）を形成するためのｎ型不純物の注入を行う。注入条件は、例えば下記の通りである。
・砒素 （Ａｓ）
・加速エネルギ ２５〜４０ｋｅＶ
・ドーズ量 ０．４×１０１３〜１×１０１３ｃｍ−２
・注入方位 ４方向注入
・注入角 チルト角２０〜３０°
ポケット領域は、エクステンション領域２５よりも深くなる。ポケット領域の不純物としてアンチモン（Ｓｂ）を用いてもよい。また、エクステンション注入及びポケット注入を、ｐＭＯＳＦＥＴ用の活性領域ごとに異なる条件で行ってもよい。
【００２５】
第１のサイドウォールスペーサ２４は、エクステンション領域２５、２６及びポケット領域を、チャネル領域からオフセットさせる機能を持つ。オフセットが不要である場合には、第１のサイドウォールスペーサ２４を形成しなくてもよい。
【００２６】
図１Ｇに示すように、第１のゲート電極２１及び第２のゲート電極２２の側面上に、第１のサイドウォールスペーサ２４を介して、酸窒化シリコン（ＳｉＯＮ）からなる第２のサイドウォールスペーサ２８を形成する。以下、第２のサイドウォールスペーサ２８の形成方法について説明する。
【００２７】
まず、ＬＰＣＶＤにより、露出している表面全域に、成膜温度６００℃以下の低温で厚さ２０〜４０ｎｍのＳｉＯＮ膜を形成する。ＲＩＥにより、このＳｉＯＮ膜を異方性エッチバックすることにより、平坦面上のＳｉＯＮ膜を除去し、第１及び第２のゲート電極２１、２２の側面上に第２のサイドウォールスペーサ２８を残す。なお、第２のサイドウォールスペーサ２８に、窒化シリコン（ＳｉＮ）を用いてもよい。また、原子層堆積（ＡＬＤ）により形成したＳｉＮを用いてもよい。ＳｉＮは、ＳｉＯＮよりもフッ酸に対して高いエッチング耐性を持つ。このため、第２のサイドウォールスペーサ２８にＳｉＮを用いた場合には、フッ酸を用いたウェット処理時における膜厚の減少を抑制することができる。
【００２８】
図１Ｈに示す構造に至るまでの工程について説明する。まず、第１の活性領域１２をレジストパターンで覆う。第２のゲート電極２２、第１のサイドウォールスペーサ２４及び第２のサイドウォールスペーサ２８をマスクとして、第２の活性領域１３の表層部にｎ型不純物を注入することにより、バッファ領域３１を形成する。注入条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ １０〜１５ｋｅＶ
・ドーズ量 １×１０１５〜５×１０１５ｃｍ−２
第１の活性領域１２を覆っているレジストパターンを除去し、第２の活性領域１３を新たなレジストパターンで覆う。第１のゲート電極２１、第１のサイドウォールスペーサ２４及び第２のサイドウォールスペーサ２８をマスクとして、第１の活性領域１２の表層部にｐ型不純物を注入することにより、バッファ領域３０を形成する。注入条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ １０〜１５ｋｅＶ
・ドーズ量 １×１０１５〜５×１０１５ｃｍ−２
第１の活性領域１２に形成されたバッファ領域３０は、エクステンション領域２５よりも深く、第２の活性領域１３に形成されたバッファ領域３１は、エクステンション領域２６よりも深い。その後、第２の活性領域１３を覆っているレジストパターンを除去する。
【００２９】
図１Ｉに示すように、露出している表面全域を、酸化シリコンからなる第１のキャップ膜３５で覆う。第１のキャップ膜３５は、例えばＬＰＣＶＤにより、成膜温度５５０℃以下の条件で形成される。
【００３０】
第１のキャップ膜３５の厚さは、相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に形成される第１のキャップ膜３５同士が直接接触しない厚さとする。例えば、第１のゲート電極２１の相互に対向する側面上に形成されている第２のサイドウォールスペーサ２８の最下端の間隔Ｗｒｅｃが３５ｎｍである場合、第１のキャップ膜３５の厚さを１０ｎｍとする。
【００３１】
図１Ｊに示すように、第２の活性領域１３上の第１のキャップ膜３５を、フォトレジスト等からなる第１のマスクパターン３６で覆う。
【００３２】
図１Ｋに示すように、第１のマスクパターン３６をエッチングマスクとして用い、第１の活性領域１２上の第１のキャップ膜３５をエッチングする。第１のキャップ膜３５のエッチングには、例えばフッ酸を用いたウェットエッチングが用いられる。なお、ドライエッチングを用いてもよい。ドライエッチングを用いる場合には、ゲート電極側面上のキャップ膜を除去するために、等方性のエッチング条件を適用することが望ましい。また、適宜異方性のエッチング条件を適用してもよい。等方性のエッチングと異方性のエッチングとを組み合わせてもよいし、ドライエッチングとウェットエッチングとを組み合わせてもよい。
【００３３】
第１のキャップ膜３５をエッチングした後、第１のマスクパターン３６を除去する。第１のゲート電極２１、第１のサイドウォールスペーサ２４及び第２のサイドウォールスペーサ２８からなるゲート構造体の表面、及び第１の活性領域１２の表面が露出した状態になっている。第２のサイドウォールスペーサ２８は、ＳｉＯＮまたはＳｉＮで形成されているため、酸化シリコンに比べて、フッ酸に対するエッチング耐性が高い。このため、第２のサイドウォールスペーサ２８は、ほとんどエッチングされない。
【００３４】
図１Ｌに示すように、露出している表面全域に、酸化シリコンからなる第２のキャップ膜３７を形成する。第２のキャップ膜３７は、第１のキャップ膜３５と同じ方法で形成される。第２のキャップ膜３７の厚さは、第１のキャップ膜３５と同様に、相互に隣り合う第１のゲート電極２１の相互に対向する側面上に形成される第２のキャップ膜３７同士が直接接触しない厚さとする。
【００３５】
第１の活性領域１２は、第２のキャップ膜３７のみで覆われた状態になり、第２の活性領域１３は、第１のキャップ膜３５と第２のキャップ膜３７との２層で覆われた状態になる。
【００３６】
図１Ｍに示すように、第２のキャップ膜３７の上に、ＰＥＣＶＤにより酸化シリコンからなる第３のキャップ膜３８を形成する。ＰＥＣＶＤは、ＬＰＣＶＤに比べて成長の異方性が強いため、側面上に形成される膜が、平坦面上に形成される膜よりも薄くなる。第３のキャップ膜３８の厚さは、例えば、平坦面上において２０〜４０ｎｍとする。第３のキャップ膜３８は、第２の活性領域１３の被覆をより確実にするためのものである。第１及び第２のキャップ膜３５、３７で十分な被覆がなされている場合には、第３のキャップ膜３８の形成工程を省略してもよい。「十分な被覆」の程度については、後に図５を参照して説明する。
【００３７】
図１Ｎに示すように、第２の活性領域１３上の第３のキャップ膜３８を、フォトレジストからなる第２マスクパターン４０で覆う。
【００３８】
図１Ｏに示すように、第２のマスクパターン４０をエッチングマスクとして、第１の活性領域１２上の第２のキャップ膜３７及び第３のキャップ膜３８をエッチングして除去する。第２のキャップ膜３７及び第３のキャップ膜３８の除去には、ＲＩＥを用いることができる。なお、フッ酸を用いたウェット処理により除去してもよい。
【００３９】
図１Ｐに示すように、第２のマスクパターン４０を除去する。
【００４０】
図１Ｑに示すように、第１の活性領域１２において、第１のゲート電極２１、第１及び第２のサイドウォールスペーサ２４、２８をエッチングマスクとして、半導体基板１０の表層部をエッチングし、凹部４１を形成する。このとき、第１のゲート電極２１も、その上面から部分的にエッチングされ、第１のゲート電極２１の上面が、第１及び第２のサイドウォールスペーサ２４、２８の上端よりも低くなる。
【００４１】
第２の活性領域１３は、第１〜第３のキャップ膜３５、３７、３８で覆われているため、第２の活性領域１３内には凹部が形成されない。半導体基板１０のエッチングには、異方性のＲＩＥを適用することができる。なお、等方性のＲＩＥを使用してもよいし、異方性のドライエッチングと等方性のドライエッチングとを組み合わせて使用してもよい。
【００４２】
次に、凹部４１を横方向に拡張するために、凹部４１の内面に、エッチャントとして、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）のような有機アルカリを含むエッチャントを用いた異方性のウェットエッチングを施す。ＴＭＡＨを用いた場合には、凹部４１の側面にシリコンの（１１１）面が露出するようにエッチングが進行する。これにより、凹部４１の側面が、第２のサイドウォールスペーサ２８の縁よりも内側まで入り込む。なお、エッチャントとして、アンモニア加水や、アンモニア添加の水素水等の無機アルカリを含むエッチャントを用いた等方性のウェットエッチングを施してもよいし、異方性のウェットエッチングと等方性のウェットエッチングとを組み合わせて使用してもよい。
【００４３】
図１Ｒに示すように、凹部４１内を、ＳｉＧｅからなる埋込部材４３で埋め込む。以下、埋込部材４３の形成方法について説明する。
【００４４】
まず、凹部４１内の露出しているシリコン表面をドライエッチングにより薄く削る。このドライエッチングにより、シリコン表面の自然酸化膜や付着有機物が除去される。絶縁膜上には成長せず、シリコン表面にのみ成長する条件で、ＳｉＧｅをＣＶＤにより成長させる。成長条件は、例えば下記の通りである。
・成長温度 ４５０〜７５０℃
・ガス ＳｉＨ４、ＧｅＨ４、Ｂ２Ｈ６、ＨＣｌ、Ｈ２
・厚さ ３０〜１００ｎｍ
・Ｇｅ濃度 １０〜３５原子％
これにより、凹部４１内がＳｉＧｅからなる埋込部材４３で埋め込まれると共に、第１のゲート電極２１の上にもＳｉＧｅからなる埋込部材４４が形成される。埋込部材４３は、半導体基板１０の結晶性を引き継いで、単結晶になる。第１のゲート電極２１はポリシリコンで形成されているため、その上の埋込部材４４は多結晶になる。ＳｉＧｅ及びＳｉの選択成長時のシリコンの原料として、ＳｉＨ４に代えてジクロロシラン（ＳｉＨ２Ｃｌ２）やトリクロロシラン（ＳｉＨ１Ｃｌ３）を用いてもよい。また、ｐ型ドーパントであるボロン（Ｂ）の原料として、Ｂ２Ｈ６に代えて、ＢＣｌ３を用いてもよい。
【００４５】
ＳｉＧｅの格子定数は、Ｓｉの格子定数よりも大きいため、埋込部材４３には、圧縮応力が内在し、圧縮歪が生じる。このため、埋込部材４３は、第１のゲート電極２１の下のチャネル領域に、面内方向の圧縮応力を印加する。図１Ｑの工程で、凹部４１を横方向に拡張させたのは、チャネル領域に効率的に圧縮応力を印加するためである。
【００４６】
埋込部材４３、４４を形成した後、絶縁膜上に付着しているＳｉＧｅを取り除くためのエッチング処理を行ってもよい。また、ＳｉＧｅ中に、Ｓｉ及びＧｅと同じＩＶ族元素であるＣを添加してもよい。また、Ｇｅ濃度が膜厚方向に異なるように組成分布を持たせても良い。
【００４７】
図１Ｓに示すように、埋込部材４３、４４の上に、それぞれシリコン層４５、４６をＣＶＤにより選択成長させる。成長条件は、例えば下記の通りである。
・成長温度 ４５０〜７５０℃
・ガス ＳｉＨ４、Ｂ２Ｈ６、ＨＣｌ、Ｈ２
・厚さ ３０ｎｍ以下
図１Ｔに示すように、フッ酸を用いたウェット処理により、第２の活性領域１３上の第１〜第３のキャップ膜３５、３７、３８を除去する。図１Ｋ及び図１Ｏに示した第１の活性領域１２上のキャップ膜を除去する際には、それぞれフォトレジスト材からなる第１のマスクパターン３６及び第２のマスクパターン４０がエッチングマスクとして利用された。エッチャントであるフッ酸の、マスクパターンへの染み込みが懸念されるため、一部をマスクパターンで覆った状態で厚いキャップ膜を除去するのは困難である。図１Ｔの工程では、マスクパターンを用いることなく、基板全面にフッ酸処理を施せばよい。このため、第１〜第３のキャップ膜３５、３７、３８の３層が積層された厚いキャップ膜を再現性よく除去することができる。なお、第１の活性領域１２上の第２のサイドウォールスペーサ２８は、ＳｉＯＮまたはＳｉＮで形成されているため、フッ酸に対する高いエッチング耐性を有する。このため、第２のサイドウォールスペーサ２８は、ほとんどエッチングされない。
【００４８】
図１Ｕに示すように、第１のゲート電極２１及び第２のゲート電極２２の側面上に、第１及び第２のサイドウォールスペーサ２４、２８を介して、酸化シリコンからなる第３のサイドウォールスペーサ４８を形成する。以下、第３のサイドウォールスペーサ４８の形成方法について説明する。
【００４９】
まず、露出している表面の全域に、ＬＰＣＶＤにより、温度５５０℃の条件で厚さ５０ｎｍの酸化シリコン膜を堆積させる。この酸化シリコン膜を、異方性のＲＩＥによりエッチバックする。これにより、第１及び第２のゲート電極２１、２２の側面上にのみ、第３のサイドウォールスペーサ４８が残る。
【００５０】
図１Ｖに示すように、第１の活性領域１２上にフォトレジスト材からなる第３のマスクパターン５０を形成する。第２の活性領域１３の表層部に、第２のゲート電極２２、第１〜第３のサイドウォールスペーサ２４、２８、４８をマスクとして、ｎ型不純物を注入することにより、深いソース及びドレイン５３を形成する。注入条件は、例えば下記の通りである。
・不純物 リン（Ｐ）
・加速エネルギ ５〜１０ｋｅＶ
・ドーズ量 １×１０１５〜５×１０１５ｃｍ−２
第１の活性領域１２においては、ｐ型の埋め込み部材４３が、チャネル領域に応力を印加するためのストレッサの機能を持つと共に、ｐＭＯＳＦＥＴの深いソース及びドレインの役割を担う。第１のゲート電極２１と埋込部材４３との間隔（オフセット）は、主として第２のサイドウォールスペーサ２８の厚さによって決定される。これに対し、第２のゲート電極２２と深いソース及びドレイ５３との間隔は、第２及び第３のサイドウォールスペーサ２８、４８の合計の厚さによって決定される。このため、第２のゲート電極２２と深いソース及びドレイン５３との間隔を、第１のゲート電極２１と埋込部材４３との間隔とは独立して設定することが可能になる。
【００５１】
第３のマスクパターン５０を除去した後、不純物を活性化させるためのスパイクＲＴＡ（ラピッドサーマルアニール）を、例えば温度１０５０℃の条件で行う。なお、不純物の活性化率を高めるため、及び不純物の異常拡散防止のために、温度１１５０℃以上、時間数ミリ秒程度の条件で、フラッシュランプアニールまたはレーザスパイクアニールを行ってもよい。
【００５２】
不純物の活性化の後、第３のサイドウォールスペーサ４８を、フッ酸を用いたウェット処理により除去する。
【００５３】
図１Ｗに示すように、露出しているシリコン表面に、ＮｉＳｉ等の金属シリサイド膜５５を形成する。第１の活性領域１２においては、図１Ｓの工程で形成したシリコン層４５、４６を、金属シリサイド化することにより、金属シリサイド膜５５が形成される。第２の活性領域１３においては、深いソース及びドレイン５３、バッファ領域３１、及び第２のゲート電極２２の露出した表面に、金属シリサイド膜５５が形成される。
【００５４】
図１Ｘに示すように、第２の活性領域１３の上に、面内方向に引っ張り歪を持つ引張応力膜５８を形成する。以下、引張応力膜５８の形成方法について説明する。
【００５５】
まず、露出した表面の全域に、窒化シリコン膜をＰＥＣＶＤにより形成する。この窒化シリコン膜の厚さは、３０〜１００ｎｍとする。第２の活性領域１３上の窒化シリコン膜を、レジストパターンで覆う。このレジストパターンをエッチングマスクとして、ＲＩＥにより第１の活性領域１２上の窒化シリコン膜を除去する。その後、レジストパターンを除去する。これにより、第２の活性領域１３上に、窒化シリコンからなる引張応力膜５８が形成される。
【００５６】
引張応力膜５８は、ｎＭＯＳＦＥＴの第２のゲート電極２２の下のチャネル領域に、面内方向の引っ張り歪を生じさせる。これにより、チャネル領域の電子の移動度が向上する。
【００５７】
図１Ｙに示すように、第１の活性領域１２の上に、面内方向に圧縮歪を持つ圧縮応力膜５７を形成する。以下、圧縮応力膜５７の形成方法について説明する。
【００５８】
まず、露出した表面の全域に、窒化シリコン膜をＰＥＣＶＤにより形成する。この窒化シリコン膜の厚さは、３０〜１００ｎｍとする。第１の活性領域１２上の窒化シリコン膜を、レジストパターンで覆う。このレジストパターンをエッチングマスクとして、ＲＩＥにより第２の活性領域１３上の窒化シリコン膜を除去する。その後、レジストパターンを除去する。これにより、第１の活性領域１２上に、窒化シリコンからなる圧縮応力膜５７が形成される。
【００５９】
圧縮応力膜５７は、ｐＭＯＳＦＥＴの第１のゲート電極２１の下のチャネル領域に、面内方向の圧縮歪を生じさせる。埋込部材４３及び圧縮応力膜５７により、チャネル領域に圧縮歪が発生するため、チャネル領域の正孔の移動度を高めることができる。
【００６０】
図１Ｚに示すように、圧縮応力膜５７及び引張応力膜５８の上に、酸化シリコンからなる厚さ０．５〜０．７μｍの層間絶縁膜６０を形成する。層間絶縁膜６０は、例えば原料としてＯ２とＴＥＯＳとを用いたＣＶＤにより形成することができる。層間絶縁膜６０の表面を、化学機械研磨（ＣＭＰ）により平坦化する。この層間絶縁膜６０にコンタクトホールを形成し、コンタクトホール内をタングステン（Ｗ）等の導電プラグ６１で埋め込む。なお、コンタクトホールの内面は、ＴｉＮとＴｉとの２層構造を有する拡散防止膜で被覆される。
【００６１】
次に、図２Ａ〜図２Ｃを参照して、比較例１について説明する。
【００６２】
図２Ａに示す第１のキャップ膜３５を形成するまでの工程は、実施例の図１Ａから図１Ｉまでの工程と共通である。上記実施例では、第２及び第３のキャップ膜３７、３８を形成したが、この比較例１では、第２及び第３のキャップ膜３７、３８を形成しない。第１のキャップ膜３５は、第１〜第３のキャップ膜３５、３７、３８の合計の厚さよりも薄い。このため、被覆不良が発生しやすい。図２Ａでは、第２の活性領域１３の半導体基板１０の表面上に被覆不良箇所７１が発生し、第２のゲート電極２２の肩部に被覆不良箇所７２が発生している例を示す。
【００６３】
図２Ｂに示すように、第１の活性領域１２の表層部に凹部４１を形成する際に、被覆不良箇所７１の半導体基板１０もエッチングされ、凹部７３が形成される。また、被覆不良箇所７２の第２のゲート電極２２もエッチングされ、空洞７４が形成される。この空洞７４の発生は、実際にＳＥＭによる観察で確認された。
【００６４】
図２Ｃに示すように、ＳｉＧｅの選択成長の際に、第２の活性領域１３に発生している凹部７３内及び空洞７４内にもＳｉＧｅが成長し、不要なＳｉＧｅ部材７５及び７６が形成されてしまう。このＳｉＧｅ部材７５及び７６は、ｎＭＯＳＦＥＴの歩留まり低下、及び特性劣化の要因になる。
【００６５】
上記実施例では、凹部４１の形成時、及びＳｉＧｅの選択成長時に、第２の活性領域１３が第１のキャップ膜３５のみならず、第２及び第３のキャップ膜３７、３８でも覆われている。このため、被覆不良の発生を抑制することができる。
【００６６】
次に、図３Ａ及び図３Ｂを参照して、比較例２について説明する。
【００６７】
図３Ａに示した第１のキャップ膜３５Ａを形成するまでの工程は、実施例の図１Ａ〜図１Ｉに示した工程と共通である。ただし、この比較例２においては、第１のキャップ膜３５Ａの厚さが、実施例における第１〜第３のキャップ膜３５、３７、３８の合計の厚さとほぼ等しくなるように設定されている。第１のキャップ膜３５Ａが厚いため、比較例１の図２Ａに示した被覆不良は発生しにくい。
【００６８】
ところが、相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に形成される第１のキャップ膜３５Ａ同士が、直接接触してしまう場合がある。第１のキャップ膜３５Ａ同士が直接接触すると、第１のゲート電極２１の間の間隙部の平坦面上に堆積した第１のキャップ膜３５Ａの厚さが、目標とする厚さよりも厚くなってしまう。図３Ａでは、間隙部８０の平坦面上に堆積している第１のキャップ膜３５Ａが、目標とする厚さよりも厚くなっている例を示している。
【００６９】
図３Ｂに示すように、第２の活性領域１３上の第１のキャップ膜３５Ａを、第１のマスクパターン３６Ａで覆う。第１のマスクパターン３６Ａをエッチングマスクとして、第１の活性領域１２上の第１のキャップ膜３５Ａをエッチング除去する。間隙部８０の平坦面上の厚さが、目標とする厚さよりも厚くなっていたため、この部分に、エッチング残渣８１が残りやすい。
【００７０】
図３Ｃに示すように、第１の活性領域１２の表層部をエッチングすることにより、凹部４１を形成する。エッチング残渣８１が残っている部分においては、エッチング残渣８１がエッチングマスクとして作用するため、凹部が形成されない。
【００７１】
上述の実施例においては、図１Ｋの工程で第１のキャップ膜３５をエッチングし、図１Ｏの工程で、第２及び第３のキャップ膜３７、３８をエッチングする。実施例で用いる第１のキャップ膜３５は、比較例２で用いる第１のキャップ膜３５Ａよりも薄いため、エッチング残渣が残り難い。また、第２及び第３のキャップ膜３７、３８を成膜するときには、第１の活性領域１２上の第１のキャップ膜３５が既に除去されている。このため、第１のゲート電極２１の間隙部の平坦面上に、目標厚さよりも厚いキャップ膜が形成されることを防止できる。
【００７２】
図４を参照して、第１のキャップ膜３５の厚さの好適な範囲の上限値について説明する。なお、第２のキャップ膜３７の厚さの好適な範囲の上限値も、第１のキャップ膜３５の厚さの好適な範囲の上限値と同一である。
【００７３】
第１のゲート電極２１の、チャネル長の方向（キャリアの移動方向）に関する配列周期をＷｐｉｔｃｈとする。第１のサイドウォールスペーサ２４と第２のサイドウォールスペーサ２８との合計の厚さをＷｓｗとする。第１のゲート電極２１の各々のゲート長をＷｐｏｌｙとする。相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に形成された第２のサイドウォールスペーサ２８の間の領域のうち最も狭い部分の間隔をＷｒｅｃとする。間隔Ｗｒｅｃは、
Ｗｒｅｃ＝Ｗｐｉｔｃｈ−Ｗｐｏｌｙ−２Ｗｓｗ
と表される。
【００７４】
第１のゲート電極２１の側面上に堆積している第１のキャップ膜３５の厚さをＴｓとする。相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に堆積している第１のキャップ膜３５の表面の最近接部の間隔Ｗａは、
Ｗａ＝Ｗｒｅｃ−２Ｔｓ
と表される。
【００７５】
間隔Ｗａが正である場合には、相互に隣接する第１のゲート電極２１の間の平坦面上における第１のキャップ膜３５が、第１のゲート電極２１上における厚さＴｔとほぼ等しくなる。間隔Ｗａが負になる場合、すなわち相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に堆積している第１のキャップ膜３５同士が、図３Ａに示した間隙部８０上の第１のキャップ膜３５Ａのように直接接触してしまう場合には、間隙部の平坦面上の第１のキャップ膜３５が、厚さＴｔよりも厚くなってしまう。この場合、図３Ｂに示したように、エッチング残渣８１が残り易い。
【００７６】
第１のキャップ膜３５の異方性エッチング時に、オーバエッチングを行うことを考慮すると、相互に隣り合う第１のゲート電極２１の間の半導体基板１０上に形成された第１のキャップ膜３５の厚さが、第１のゲート電極２１上の第１のキャップ膜の厚さＴｔ未満になる条件で、第１のキャップ膜３５を形成することが好ましい。
【００７７】
次に、図５を参照して、第１のキャップ膜３５と第２のキャップ膜３７との合計の厚さの好適な範囲の下限値について説明する。
【００７８】
図１Ｐに示した第１のキャップ膜３５と第２のキャップ膜３７との合計の厚さが異なる複数の評価用試料を作製し、図１Ｑに示した凹部４１を形成した。評価用試料においては、第３のキャップ膜３８は形成しなかった。各試料について、第２の活性領域１３に、図２Ｂに示した凹部７３や空洞７４に相当する欠陥が形成されているか否かを観察した。
【００７９】
図５に観察結果を示す。横軸は試料のロット番号に対応し、縦軸は、第１及び第２のキャップ膜３５、３７の合計の厚さを、単位「ｎｍ」で表す。１つのロットにつき、３枚のウエハを抜き取り、欠陥の有無を観察した。第１及び第２のキャップ膜３５、３７の合計の厚さは、図１Ｒに示した埋込部材４３を形成した後に、十分広い平坦な領域において測定した。この厚さは、第２のゲート電極２２の上面における厚さとほぼ等しいと考えられる。
【００８０】
欠陥が観察されなかったロットを白抜き記号で表し、欠陥が観察されたロットを、中黒記号で表す。第１及び第２のキャップ膜３５、３７の合計の厚さを２０ｎｍ以上にした試料においては、欠陥が観察されないことがわかる。欠陥が観察された試料は、第１及び第２のキャップ膜３５、３７の合計の厚さが２０ｎｍ未満のものに集中的に分布していることがわかる。この結果から、図１Ｑに示した凹部４１を形成した後に、第２の活性領域１３上における第１及び第２のキャップ膜３５、３７の合計の厚さが２０ｎｍ以上になるように、プロセス条件を設定しておくことが好ましいと考えられる。
【００８１】
これらのキャップ膜は、成膜直後から、凹部４１の形成後までの種々の洗浄工程やエッチング工程で薄くなってしまう。この厚さの目減りは１０ｎｍ程度であると考えられる。この厚さの目減りを考慮すると、第１及び第２のキャップ膜３５、３７の成膜直後における各膜の厚さの合計を３０ｎｍ以上にすることが好ましい。ここでは、「厚さ」は、第２のゲート電極２２の上面における厚さを意味する。
【００８２】
なお、実施例では、第３のキャップ膜３８を形成しているため、この第１及び第２のキャップ膜３５、３７の合計の厚さの好適条件の下限値は、より緩和される。この場合には、第１〜第３のキャップ膜３５、３７、３８の成膜直後における厚さの合計が３０ｎｍ以上であればよい。
【００８３】
上記実施例では、図１Ｔに示した工程で、第２の活性領域１３上の第１〜第３のキャップ膜３５、３７、３８を完全に除去した。ただし、この段階では、必ずしも完全に除去する必要はない。図１Ｖに示した深いソース及びドレイン５３のオフセットを、十分な精度で制御できるという条件が満たされれば、第１〜第３のキャップ膜３５、３７、３８が部分的に残っていてもよい。部分的に残されたキャップ膜は、図１Ｖに示した第３のサイドウォールスペーサ４８を除去する工程で、一緒に除去される。
【００８４】
上記実施例では、半導体基板１０にシリコンを用い、図１Ｒの工程で形成した埋込部材４３にＳｉＧｅを用いた。この材料の組み合わせは一例であり、他の組合せとしてもよい。一般的に、埋込部材４３には、半導体基板１０の格子定数とは異なる格子定数を持ち、半導体基板１０の表面にエピタキシャル成長する半導体材料を用いればよい。格子定数の大小関係は、チャネル領域に印加したい応力が圧縮応力であるか、引張応力であるかに依存する。
【００８５】
また、上記実施例では、１つの活性領域内に複数のゲート電極が交差する場合を示した。１つの活性領域に１つのゲート電極のみが交差する場合には、図３Ａ〜図３Ｃに示したようにゲート電極の間隙部８０にエッチング残渣８１が残ってしまうという現象自体が生じない。以下、１つの活性領域に１つのゲート電極のみが交差する場合の効果について説明する。
【００８６】
図３Ａに示したように、第１のキャップ膜３５Ａを厚くした場合には、図３Ｂのエッチング工程において、第１のマスクパターン３６Ａをエッチングマスクとして、厚いキャップ膜３５Ａをエッチングしなければならない。フッ酸を用いて第１のキャップ膜３５Ａをエッチングする際に、エッチング時間が長いと、フォトレジスト等の第１のマスクパターン３６Ａにフッ酸が染み込み、十分なマスク機能が得られなくなる場合がある。
【００８７】
上記実施例のように、キャップ膜を第１のキャップ膜３５と第２のキャップ膜３７との少なくとも２層に分け、別々のマスクパターンを用いてエッチングすることにより、１回あたりのエッチング時間を短くすることができる。このため、マスクパターンの十分なマスク機能を維持しつつ、キャップ膜を再現性よく除去することが可能になる。
【００８８】
図６に、上記実施例による半導体装置を用いた論理回路の一例を示す。３入力ＣＭＯＳ−ＮＡＮＤ回路９０が、３個のｐＭＯＳＦＥＴ９２と３個のｎＭＯＳＦＥＴ９３とを含み、３入力ＣＭＯＳ−ＮＯＲ回路９１が、３個のｐＭＯＳＦＥＴ９４と３個のｎＭＯＳＦＥＴ９５とを含む。ＮＯＲ回路９１の３個のｐＭＯＳＦＥＴ９４が、図１Ｚに示したｐＭＯＳＦＥＴ用の第１の活性領域１２内のｐＭＯＳＦＥＴに対応し、ＮＡＮＤ回路９０の３個のｎＭＯＳＦＥＴ９３が、図１Ｚに示したｎＭＯＳＦＥＴ用の第２の活性領域１３内のｎＭＯＳＦＥＴに対応する。
【００８９】
ＣＭＯＳ−ＮＡＮＤ回路９０及びＣＭＯＳ−ＮＯＲ回路９１の作製に、上記実施例による方法を適用することにより、歩留まりの低下を抑制することができる。なお、１つのｐＭＯＳＦＥＴ用活性領域内に、２個のｐＭＯＳＦＥＴを配置する場合、及び４個以上のｐＭＯＳＦＥＴを配置する場合にも、上記実施例による方法が適用可能である。
【００９０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００９１】
１０ 半導体基板
１１ 素子分離絶縁膜
１２ ｐＭＯＳＦＥＴ用の第１の活性領域
１３ ｎＭＯＳＦＥＴ用の第２の活性領域
１４ ｎ型ウェル
１５ ｐ型ウェル
１８ ゲート絶縁膜
２１ 第１のゲート電極
２２ 第２のゲート電極
２４ 第１のサイドウォールスペーサ
２５、２６ エクステンション領域
２８ 第２のサイドウォールスペーサ
３０、３１ バッファ領域
３５、３５Ａ 第１のキャップ膜
３６、３６Ａ 第１のマスクパターン
３７ 第２のキャップ膜
３８ 第３のキャップ膜
４０ 第２のマスクパターン
４１ 凹部
４３、４４ ＳｉＧｅ埋込部材
４５、４６ シリコン層
４８ 第３のサイドウォールスペーサ
５０ 第３のマスクパターン
５３ 深いソース及びドレイン
５５ 金属シリサイド膜
５７ 圧縮応力膜
５８ 引張応力膜
６０ 層間絶縁膜
７１、７２ 被覆不良箇所
７３ 凹部
７４ 空洞
７５、７６ ＳｉＧｅ部材
８０ 間隙部
８１ エッチング残渣
９０ ＣＭＯＳ−ＮＡＭＤ回路
９１ ＣＭＯＳ−ＮＯＲ回路
９２、９４ ｐＭＯＳＦＥＴ
９３、９５ ｎＭＯＳＦＥＴ
【技術分野】
【０００１】
本発明は、チャネル領域に歪を生じさせるための埋込部材を、ゲート電極の両側に埋め込んだ半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの高速化の方法の一つとして、歪みをチャネルに導入することによってチャネル材料の物性を変え、キャリアの移動度を向上させる方法が知られている。例えば、ｐＭＯＳＦＥＴのソース及びドレイン領域にＳｉＧｅを埋め込むことにより、チャネル領域に面内方向の圧縮応力を印加することができる。これにより、正孔の移動度を高めることができる。
【０００３】
ＭＯＳＦＥＴのソース及びドレイン領域にＳｉＧｅを埋め込むことにより、ｐＭＯＳＦＥＴの性能を高めることができるが、ｎＭＯＳＦＥＴのソース及びドレイン領域にＳｉＧｅが埋め込まれると、性能が低下してしまう。ｐＭＯＳＦＥＴのソース及びドレイン領域にＳｉＧｅを埋め込み、ｎＭＯＳＦＥＴのソース及びドレイン領域にはＳｉＧｅを埋め込まないようにすることが好ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２９４７７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１つの活性領域内に複数のｐＭＯＳＦＥＴが配置され、ゲート電極同士の間隔が狭まると、ｎＭＯＳＦＥＴのソース及びドレイン領域にはＳｉＧｅを埋め込まず、ｐＭＯＳＦＥＴのソース及びドレイン領域にのみＳｉＧｅを再現性よく埋め込むことが困難になる。
【課題を解決するための手段】
【０００６】
上記課題を解決する半導体装置の製造方法は、
半導体基板の表層部に、第１の活性領域及び第２の活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上に、前記第１の活性領域と交差し、相互に間隔を隔てて配置された少なくとも２つの第１のゲート電極、及び前記第２の活性領域と交差し、相互に間隔を隔てて配置された少なくとも２つの第２のゲート電極を形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、前記半導体基板の上に、第１のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第１のキャップ膜を、第１のマスクパターンで覆う工程と、
前記第１のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第１のキャップ膜をエッチングして除去し、その後、前記第１のマスクパターンを除去する工程と、
前記第１のマスクパターンを除去した後、前記第２の活性領域においては、前記第１のキャップ膜の上に、前記第１の活性領域においては、前記第１のゲート電極を覆うように前記半導体基板の上に、第２のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第２のキャップ膜を、第２のマスクパターンで覆う工程と、
前記第２のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第２のキャップ膜をエッチングして除去する工程と、
前記第２の活性領域を前記第１及び第２のキャップ膜で覆った状態で、前記第１の活性領域において、前記第１のゲート電極の各々の両側の前記半導体基板の表層部をエッチングすることにより、凹部を形成する工程と、
前記凹部内を、前記半導体基板とは格子定数の異なる半導体材料からなる埋込部材で埋め込む工程と、
前記第２の活性領域において、前記第２のゲート電極の各々の両側に不純物を注入することにより、ソース及びドレインを形成する工程と
を有する。
【発明の効果】
【０００７】
第１の活性領域において、第１のキャップ膜が除去された後に第２のキャップ膜が形成されるため、第１の活性領域上に第１のキャップ膜と第２のキャップ膜との両方が堆積することがない。このため、第１及び第２のキャップ膜を容易に除去することが可能になる。また、第２の活性領域は、第１及び第２のキャップ膜の少なくとも２層で被覆されるため、被覆不良の発生が抑制される。
【図面の簡単な説明】
【０００８】
【図１−１】（１Ａ）〜（１Ｄ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その１）である。
【図１−２】（１Ｅ）〜（１Ｇ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その２）である。
【図１−３】（１Ｈ）〜（１Ｊ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その３）である。
【図１−４】（１Ｋ）〜（１Ｌ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その４）である。
【図１−５】（１Ｍ）〜（１Ｎ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その５）である。
【図１−６】（１Ｏ）〜（１Ｐ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その６）である。
【図１−７】（１Ｑ）〜（１Ｒ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その７）である。
【図１−８】（１Ｓ）〜（１Ｔ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その８）である。
【図１−９】（１Ｕ）〜（１Ｖ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その９）である。
【図１−１０】（１Ｗ）〜（１Ｘ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その１０）である。
【図１−１１】（１Ｙ）〜（１Ｚ）は、実施例による半導体装置の製造方法の製造途中段階における装置断面図（その１１）である。
【図２】（２Ａ）〜（２Ｃ）は、比較例１による半導体装置の製造方法の製造途中段階における装置断面図である。
【図３−１】（３Ａ）〜（３Ｂ）は、比較例２による半導体装置の製造方法の製造途中段階における装置断面図（その１）である。
【図３−２】（３Ｃ）は、比較例２による半導体装置の製造方法の製造途中段階における装置断面図（その２）である。
【図４】第１のゲート電極の間隙部分の模式的な断面図である。
【図５】キャップ膜の厚さを異ならせて作製した複数の試料の欠陥の有無を評価した結果を示すグラフである。
【図６】実施例による半導体装置が適用される論理回路の等価回路図である。
【発明を実施するための形態】
【０００９】
図１Ａ〜図１Ｚを参照して、実施例による半導体装置の製造方法について説明する。
【００１０】
図１Ａに示すように、シリコンからなる半導体基板１０の表層部に、例えばシャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜１１を形成する。素子分離絶縁膜１１は、ｐＭＯＳＦＥＴ用の第１の活性領域１２及びｎＭＯＳＦＥＴ用の第２の活性領域１３を画定する。
【００１１】
以下、素子分離絶縁膜１１の形成方法について説明する。まず、反応性イオンエッチング（ＲＩＥ）により、半導体基板１０の表層部に素子分離溝を形成する。プラズマ励起化学気相成長（ＰＥＣＶＤ）により、半導体基板１０の上に酸化シリコン膜を堆積させると共に、素子分離溝内を酸化シリコンで埋め込む。化学機械研磨（ＣＭＰ）により、半導体基板１０の表面上の酸化シリコン膜を除去し、素子分離溝内には、酸化シリコンを残す。これにより、酸化シリコンからなる素子分離絶縁膜１１が形成される。なお、素子分離絶縁膜１１内にＳｉＮが含まれる構造を採用してもよい。
【００１２】
図１Ｂに示した構造に至るまでの工程について説明する。第１の活性領域１２をレジストパターンで覆い、第２の活性領域１３の表層部にｐ型不純物を注入することにより、ｐ型ウェル１５を形成する。イオン注入条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ １００ｋｅＶ
・ドーズ量 １×１０１３〜５×１０１３ｃｍ−２
必要に応じて、チャネルストップ注入及びしきい値制御用のイオン注入を行う。チャネルストップ注入の条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ １５〜２５ｋｅＶ
・ドーズ量 ５×１０１２ｃｍ−２
しきい値制御用のイオン注入の条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ １０ｋｅＶ
・ドーズ量 ０．５×１０１３〜２×１０１３ｃｍ−２
これらのイオン注入後、第１の活性領域１２を覆っていたレジストパターンをアッシング処理または硫酸と過酸化水素水との混合液を用いたウェット処理により除去する。
【００１３】
次に、第２の活性領域１３を、レジストパターンで覆い、第１の活性領域１２の表層部にｎ型不純物を注入することにより、ｎ型ウェル１４を形成する。イオン注入条件は、例えば下記の通りである。
・不純物 リン （Ｐ）
・加速エネルギ ２５０〜３５０ｋｅＶ
・ドーズ量 １×１０１３〜５×１０１３ｃｍ−２
必要に応じて、チャネルストップ注入及びしきい値制御用のイオン注入を行う。チャネルストップ注入の条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ １００〜１５０ｋｅＶ
・ドーズ量 １×１０１２〜５×１０１２ｃｍ−２
しきい値制御用のイオン注入の条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ ５０〜１００ｋｅＶ
・ドーズ量 ０．５×１０１３〜２×１０１３ｃｍ−２
これらのイオン注入後、第２の活性領域１３を覆っていたレジストパターンをアッシング処理または硫酸過酸化水素混合液を用いたウェット処理により除去する。
【００１４】
さらに、不純物を活性化させるために、例えば１０００℃で１０秒間のスパイクアニールを行う。
【００１５】
図１Ｃに示すように、半導体基板１０の表面を約９００℃でドライ熱酸化することにより、厚さ約１ｎｍの下地酸化膜を形成する。この下地酸化膜に、ＮＯ雰囲気中でプラズマ窒化処理を施すことにより、酸窒化シリコンからなるゲート絶縁膜１８を形成する。なお、Ｎ２Ｏ雰囲気またはＮＨ３雰囲気でプラズマ窒化処理を行ってもよい。また、ゲート絶縁膜１８に、酸化シリコンや窒化シリコンよりも誘電率の高い高誘電率絶縁材料、いわゆるｈｉｇｈ−ｋ材料を用いてもよい。第１の活性領域１２と第２の活性領域１３とで、形成されるゲート絶縁膜１８の厚さを異ならせてもよい。
【００１６】
図１Ｄに示したように、第１の活性領域１２上に複数の第１のゲート電極２１を形成し、第２の活性領域１３上に複数の第２のゲート電極２２を形成する。複数の第１のゲート電極２１は、間隙を隔てて相互に平行に配置され、その各々は、平面視において第１の活性領域１２と交差する。同様に、複数の第２のゲート電極２２は、間隙を隔てて相互に平行に配置され、その各々は、平面視において第２の活性領域１３と交差する。
【００１７】
以下、第１のゲート電極２１及び第２のゲート電極２２の形成方法について説明する。まず、ゲート絶縁膜１８を形成した半導体基板１０の上に、減圧化学気相成長（ＬＰＣＶＤ）により、ポリシリコンからなる厚さ１００ｎｍのゲート電極膜を形成する。成膜温度は、例えば６００℃とする。なお、ゲート電極膜をアモルファスシリコンで形成してもよい。
【００１８】
第１の活性領域１２上のゲート電極膜をレジストパターンで覆い、第２の活性領域１３上のゲート電極膜にｎ型不純物を注入する。注入条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ ２０〜３０ｋｅＶ
・ドーズ量 ３×１０１５〜５×１０１５ｃｍ−２
第１の活性領域１２上のレジストパターンを除去した後、第２の活性領域１３上のゲート電極膜を新たなレジストパターンで覆い、第１の活性領域１２上のゲート電極膜にｐ型不純物を注入する。注入条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ ３〜５ｋｅＶ
・ドーズ量 ３×１０１５〜５×１０１５ｃｍ−２
イオン注入後、レジストパターンを除去する。必要に応じて、ゲート電極膜中に注入された不純物の拡散を促進させるために、温度１０００℃、時間５秒の条件で、スパイクアニールを行ってもよい。
【００１９】
これらのイオン注入後、ゲート電極膜をパターニングすることにより、第１のゲート電極２１及び第２のゲート電極２２を形成する。必要に応じて、レジスト塗布前に、ゲート電極膜の上に反射防止膜を形成しておいてもよい。ゲート電極膜のエッチングには、例えばＲＩＥが適用される。
【００２０】
図１Ｅに示すように、第１のゲート電極２１及び第２のゲート電極２２の側面上に、酸化シリコンからなる厚さ約１０ｎｍの第１のサイドウォールスペーサ２４を形成する。以下、第１のサイドウォールスペーサ２４の形成方法について説明する。
【００２１】
まず、半導体基板１０の表面、第１のゲート電極２１の表面、及び第２のゲート電極２２の表面を覆うように、厚さ約１０ｎｍの酸化シリコン膜を形成する。この酸化シリコン膜は、原料として酸素（Ｏ２）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用い、成膜温度６００℃の条件で、ＬＰＣＶＤにより形成される。なお、酸化シリコン膜に代えて、窒化シリコン膜を形成してもよい。窒化シリコン膜の形成には、原料として、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用い、成膜温度を６５０℃とする。
【００２２】
この酸化シリコン膜に異方性エッチングを施すことにより、平坦面上の酸化シリコン膜を除去し、第１のゲート電極２１及び第２のゲート電極２２の側面上に、酸化シリコンからなる第１のサイドウォールスペーサ２４を残す。
【００２３】
図１Ｆに示す構造に至るまでの工程について説明する。第１の活性領域１２をレジストパターンで覆い、第２の活性領域１３に、第２のゲート電極２２及び第１のサイドウォールスペーサ２４をマスクとしてｎ型不純物を注入することにより、エクステンション領域２６を形成する。注入条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ １〜３ｋｅＶ
・ドーズ量 １×１０１５〜２×１０１５ｃｍ−２
さらに、ポケット領域（図示せず）を形成するためのｐ型不純物の注入を行う。注入条件は、例えば下記の通りである。
・ボロン （Ｂ）
・加速エネルギ ３〜６ｋｅＶ
・ドーズ量 ０．４×１０１３〜１×１０１３ｃｍ−２
・注入方位 ４方向注入
・注入角 チルト角２０〜３０°
ポケット領域は、エクステンション領域２６よりも深くなる。エクステンション領域２６の不純物としてリン（Ｐ）を用いてもよいし、ポケット領域の不純物としてインジウム（Ｉｎ）を用いてもよい。また、エクステンション注入及びポケット注入を、ｎＭＯＳＦＥＴ用の活性領域ごとに異なる条件で行ってもよい。また、窒素（Ｎ）やゲルマニウム（Ｇｅ）を用いたコ・インプラント技術を適用してもよい。
【００２４】
第１の活性領域１２を覆っていたレジストパターンを除去し、第２の活性領域１３を新たなレジストパターンで覆う。第１の活性領域１２に、第１のゲート電極２１及び第１のサイドウォールスペーサ２４をマスクとしてｐ型不純物を注入することにより、エクステンション領域２５を形成する。注入条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ ０．５ｋｅＶ
・ドーズ量 １×１０１５〜２×１０１５ｃｍ−２
さらに、ポケット領域（図示せず）を形成するためのｎ型不純物の注入を行う。注入条件は、例えば下記の通りである。
・砒素 （Ａｓ）
・加速エネルギ ２５〜４０ｋｅＶ
・ドーズ量 ０．４×１０１３〜１×１０１３ｃｍ−２
・注入方位 ４方向注入
・注入角 チルト角２０〜３０°
ポケット領域は、エクステンション領域２５よりも深くなる。ポケット領域の不純物としてアンチモン（Ｓｂ）を用いてもよい。また、エクステンション注入及びポケット注入を、ｐＭＯＳＦＥＴ用の活性領域ごとに異なる条件で行ってもよい。
【００２５】
第１のサイドウォールスペーサ２４は、エクステンション領域２５、２６及びポケット領域を、チャネル領域からオフセットさせる機能を持つ。オフセットが不要である場合には、第１のサイドウォールスペーサ２４を形成しなくてもよい。
【００２６】
図１Ｇに示すように、第１のゲート電極２１及び第２のゲート電極２２の側面上に、第１のサイドウォールスペーサ２４を介して、酸窒化シリコン（ＳｉＯＮ）からなる第２のサイドウォールスペーサ２８を形成する。以下、第２のサイドウォールスペーサ２８の形成方法について説明する。
【００２７】
まず、ＬＰＣＶＤにより、露出している表面全域に、成膜温度６００℃以下の低温で厚さ２０〜４０ｎｍのＳｉＯＮ膜を形成する。ＲＩＥにより、このＳｉＯＮ膜を異方性エッチバックすることにより、平坦面上のＳｉＯＮ膜を除去し、第１及び第２のゲート電極２１、２２の側面上に第２のサイドウォールスペーサ２８を残す。なお、第２のサイドウォールスペーサ２８に、窒化シリコン（ＳｉＮ）を用いてもよい。また、原子層堆積（ＡＬＤ）により形成したＳｉＮを用いてもよい。ＳｉＮは、ＳｉＯＮよりもフッ酸に対して高いエッチング耐性を持つ。このため、第２のサイドウォールスペーサ２８にＳｉＮを用いた場合には、フッ酸を用いたウェット処理時における膜厚の減少を抑制することができる。
【００２８】
図１Ｈに示す構造に至るまでの工程について説明する。まず、第１の活性領域１２をレジストパターンで覆う。第２のゲート電極２２、第１のサイドウォールスペーサ２４及び第２のサイドウォールスペーサ２８をマスクとして、第２の活性領域１３の表層部にｎ型不純物を注入することにより、バッファ領域３１を形成する。注入条件は、例えば下記の通りである。
・不純物 砒素（Ａｓ）
・加速エネルギ １０〜１５ｋｅＶ
・ドーズ量 １×１０１５〜５×１０１５ｃｍ−２
第１の活性領域１２を覆っているレジストパターンを除去し、第２の活性領域１３を新たなレジストパターンで覆う。第１のゲート電極２１、第１のサイドウォールスペーサ２４及び第２のサイドウォールスペーサ２８をマスクとして、第１の活性領域１２の表層部にｐ型不純物を注入することにより、バッファ領域３０を形成する。注入条件は、例えば下記の通りである。
・不純物 ボロン（Ｂ）
・加速エネルギ １０〜１５ｋｅＶ
・ドーズ量 １×１０１５〜５×１０１５ｃｍ−２
第１の活性領域１２に形成されたバッファ領域３０は、エクステンション領域２５よりも深く、第２の活性領域１３に形成されたバッファ領域３１は、エクステンション領域２６よりも深い。その後、第２の活性領域１３を覆っているレジストパターンを除去する。
【００２９】
図１Ｉに示すように、露出している表面全域を、酸化シリコンからなる第１のキャップ膜３５で覆う。第１のキャップ膜３５は、例えばＬＰＣＶＤにより、成膜温度５５０℃以下の条件で形成される。
【００３０】
第１のキャップ膜３５の厚さは、相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に形成される第１のキャップ膜３５同士が直接接触しない厚さとする。例えば、第１のゲート電極２１の相互に対向する側面上に形成されている第２のサイドウォールスペーサ２８の最下端の間隔Ｗｒｅｃが３５ｎｍである場合、第１のキャップ膜３５の厚さを１０ｎｍとする。
【００３１】
図１Ｊに示すように、第２の活性領域１３上の第１のキャップ膜３５を、フォトレジスト等からなる第１のマスクパターン３６で覆う。
【００３２】
図１Ｋに示すように、第１のマスクパターン３６をエッチングマスクとして用い、第１の活性領域１２上の第１のキャップ膜３５をエッチングする。第１のキャップ膜３５のエッチングには、例えばフッ酸を用いたウェットエッチングが用いられる。なお、ドライエッチングを用いてもよい。ドライエッチングを用いる場合には、ゲート電極側面上のキャップ膜を除去するために、等方性のエッチング条件を適用することが望ましい。また、適宜異方性のエッチング条件を適用してもよい。等方性のエッチングと異方性のエッチングとを組み合わせてもよいし、ドライエッチングとウェットエッチングとを組み合わせてもよい。
【００３３】
第１のキャップ膜３５をエッチングした後、第１のマスクパターン３６を除去する。第１のゲート電極２１、第１のサイドウォールスペーサ２４及び第２のサイドウォールスペーサ２８からなるゲート構造体の表面、及び第１の活性領域１２の表面が露出した状態になっている。第２のサイドウォールスペーサ２８は、ＳｉＯＮまたはＳｉＮで形成されているため、酸化シリコンに比べて、フッ酸に対するエッチング耐性が高い。このため、第２のサイドウォールスペーサ２８は、ほとんどエッチングされない。
【００３４】
図１Ｌに示すように、露出している表面全域に、酸化シリコンからなる第２のキャップ膜３７を形成する。第２のキャップ膜３７は、第１のキャップ膜３５と同じ方法で形成される。第２のキャップ膜３７の厚さは、第１のキャップ膜３５と同様に、相互に隣り合う第１のゲート電極２１の相互に対向する側面上に形成される第２のキャップ膜３７同士が直接接触しない厚さとする。
【００３５】
第１の活性領域１２は、第２のキャップ膜３７のみで覆われた状態になり、第２の活性領域１３は、第１のキャップ膜３５と第２のキャップ膜３７との２層で覆われた状態になる。
【００３６】
図１Ｍに示すように、第２のキャップ膜３７の上に、ＰＥＣＶＤにより酸化シリコンからなる第３のキャップ膜３８を形成する。ＰＥＣＶＤは、ＬＰＣＶＤに比べて成長の異方性が強いため、側面上に形成される膜が、平坦面上に形成される膜よりも薄くなる。第３のキャップ膜３８の厚さは、例えば、平坦面上において２０〜４０ｎｍとする。第３のキャップ膜３８は、第２の活性領域１３の被覆をより確実にするためのものである。第１及び第２のキャップ膜３５、３７で十分な被覆がなされている場合には、第３のキャップ膜３８の形成工程を省略してもよい。「十分な被覆」の程度については、後に図５を参照して説明する。
【００３７】
図１Ｎに示すように、第２の活性領域１３上の第３のキャップ膜３８を、フォトレジストからなる第２マスクパターン４０で覆う。
【００３８】
図１Ｏに示すように、第２のマスクパターン４０をエッチングマスクとして、第１の活性領域１２上の第２のキャップ膜３７及び第３のキャップ膜３８をエッチングして除去する。第２のキャップ膜３７及び第３のキャップ膜３８の除去には、ＲＩＥを用いることができる。なお、フッ酸を用いたウェット処理により除去してもよい。
【００３９】
図１Ｐに示すように、第２のマスクパターン４０を除去する。
【００４０】
図１Ｑに示すように、第１の活性領域１２において、第１のゲート電極２１、第１及び第２のサイドウォールスペーサ２４、２８をエッチングマスクとして、半導体基板１０の表層部をエッチングし、凹部４１を形成する。このとき、第１のゲート電極２１も、その上面から部分的にエッチングされ、第１のゲート電極２１の上面が、第１及び第２のサイドウォールスペーサ２４、２８の上端よりも低くなる。
【００４１】
第２の活性領域１３は、第１〜第３のキャップ膜３５、３７、３８で覆われているため、第２の活性領域１３内には凹部が形成されない。半導体基板１０のエッチングには、異方性のＲＩＥを適用することができる。なお、等方性のＲＩＥを使用してもよいし、異方性のドライエッチングと等方性のドライエッチングとを組み合わせて使用してもよい。
【００４２】
次に、凹部４１を横方向に拡張するために、凹部４１の内面に、エッチャントとして、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）のような有機アルカリを含むエッチャントを用いた異方性のウェットエッチングを施す。ＴＭＡＨを用いた場合には、凹部４１の側面にシリコンの（１１１）面が露出するようにエッチングが進行する。これにより、凹部４１の側面が、第２のサイドウォールスペーサ２８の縁よりも内側まで入り込む。なお、エッチャントとして、アンモニア加水や、アンモニア添加の水素水等の無機アルカリを含むエッチャントを用いた等方性のウェットエッチングを施してもよいし、異方性のウェットエッチングと等方性のウェットエッチングとを組み合わせて使用してもよい。
【００４３】
図１Ｒに示すように、凹部４１内を、ＳｉＧｅからなる埋込部材４３で埋め込む。以下、埋込部材４３の形成方法について説明する。
【００４４】
まず、凹部４１内の露出しているシリコン表面をドライエッチングにより薄く削る。このドライエッチングにより、シリコン表面の自然酸化膜や付着有機物が除去される。絶縁膜上には成長せず、シリコン表面にのみ成長する条件で、ＳｉＧｅをＣＶＤにより成長させる。成長条件は、例えば下記の通りである。
・成長温度 ４５０〜７５０℃
・ガス ＳｉＨ４、ＧｅＨ４、Ｂ２Ｈ６、ＨＣｌ、Ｈ２
・厚さ ３０〜１００ｎｍ
・Ｇｅ濃度 １０〜３５原子％
これにより、凹部４１内がＳｉＧｅからなる埋込部材４３で埋め込まれると共に、第１のゲート電極２１の上にもＳｉＧｅからなる埋込部材４４が形成される。埋込部材４３は、半導体基板１０の結晶性を引き継いで、単結晶になる。第１のゲート電極２１はポリシリコンで形成されているため、その上の埋込部材４４は多結晶になる。ＳｉＧｅ及びＳｉの選択成長時のシリコンの原料として、ＳｉＨ４に代えてジクロロシラン（ＳｉＨ２Ｃｌ２）やトリクロロシラン（ＳｉＨ１Ｃｌ３）を用いてもよい。また、ｐ型ドーパントであるボロン（Ｂ）の原料として、Ｂ２Ｈ６に代えて、ＢＣｌ３を用いてもよい。
【００４５】
ＳｉＧｅの格子定数は、Ｓｉの格子定数よりも大きいため、埋込部材４３には、圧縮応力が内在し、圧縮歪が生じる。このため、埋込部材４３は、第１のゲート電極２１の下のチャネル領域に、面内方向の圧縮応力を印加する。図１Ｑの工程で、凹部４１を横方向に拡張させたのは、チャネル領域に効率的に圧縮応力を印加するためである。
【００４６】
埋込部材４３、４４を形成した後、絶縁膜上に付着しているＳｉＧｅを取り除くためのエッチング処理を行ってもよい。また、ＳｉＧｅ中に、Ｓｉ及びＧｅと同じＩＶ族元素であるＣを添加してもよい。また、Ｇｅ濃度が膜厚方向に異なるように組成分布を持たせても良い。
【００４７】
図１Ｓに示すように、埋込部材４３、４４の上に、それぞれシリコン層４５、４６をＣＶＤにより選択成長させる。成長条件は、例えば下記の通りである。
・成長温度 ４５０〜７５０℃
・ガス ＳｉＨ４、Ｂ２Ｈ６、ＨＣｌ、Ｈ２
・厚さ ３０ｎｍ以下
図１Ｔに示すように、フッ酸を用いたウェット処理により、第２の活性領域１３上の第１〜第３のキャップ膜３５、３７、３８を除去する。図１Ｋ及び図１Ｏに示した第１の活性領域１２上のキャップ膜を除去する際には、それぞれフォトレジスト材からなる第１のマスクパターン３６及び第２のマスクパターン４０がエッチングマスクとして利用された。エッチャントであるフッ酸の、マスクパターンへの染み込みが懸念されるため、一部をマスクパターンで覆った状態で厚いキャップ膜を除去するのは困難である。図１Ｔの工程では、マスクパターンを用いることなく、基板全面にフッ酸処理を施せばよい。このため、第１〜第３のキャップ膜３５、３７、３８の３層が積層された厚いキャップ膜を再現性よく除去することができる。なお、第１の活性領域１２上の第２のサイドウォールスペーサ２８は、ＳｉＯＮまたはＳｉＮで形成されているため、フッ酸に対する高いエッチング耐性を有する。このため、第２のサイドウォールスペーサ２８は、ほとんどエッチングされない。
【００４８】
図１Ｕに示すように、第１のゲート電極２１及び第２のゲート電極２２の側面上に、第１及び第２のサイドウォールスペーサ２４、２８を介して、酸化シリコンからなる第３のサイドウォールスペーサ４８を形成する。以下、第３のサイドウォールスペーサ４８の形成方法について説明する。
【００４９】
まず、露出している表面の全域に、ＬＰＣＶＤにより、温度５５０℃の条件で厚さ５０ｎｍの酸化シリコン膜を堆積させる。この酸化シリコン膜を、異方性のＲＩＥによりエッチバックする。これにより、第１及び第２のゲート電極２１、２２の側面上にのみ、第３のサイドウォールスペーサ４８が残る。
【００５０】
図１Ｖに示すように、第１の活性領域１２上にフォトレジスト材からなる第３のマスクパターン５０を形成する。第２の活性領域１３の表層部に、第２のゲート電極２２、第１〜第３のサイドウォールスペーサ２４、２８、４８をマスクとして、ｎ型不純物を注入することにより、深いソース及びドレイン５３を形成する。注入条件は、例えば下記の通りである。
・不純物 リン（Ｐ）
・加速エネルギ ５〜１０ｋｅＶ
・ドーズ量 １×１０１５〜５×１０１５ｃｍ−２
第１の活性領域１２においては、ｐ型の埋め込み部材４３が、チャネル領域に応力を印加するためのストレッサの機能を持つと共に、ｐＭＯＳＦＥＴの深いソース及びドレインの役割を担う。第１のゲート電極２１と埋込部材４３との間隔（オフセット）は、主として第２のサイドウォールスペーサ２８の厚さによって決定される。これに対し、第２のゲート電極２２と深いソース及びドレイ５３との間隔は、第２及び第３のサイドウォールスペーサ２８、４８の合計の厚さによって決定される。このため、第２のゲート電極２２と深いソース及びドレイン５３との間隔を、第１のゲート電極２１と埋込部材４３との間隔とは独立して設定することが可能になる。
【００５１】
第３のマスクパターン５０を除去した後、不純物を活性化させるためのスパイクＲＴＡ（ラピッドサーマルアニール）を、例えば温度１０５０℃の条件で行う。なお、不純物の活性化率を高めるため、及び不純物の異常拡散防止のために、温度１１５０℃以上、時間数ミリ秒程度の条件で、フラッシュランプアニールまたはレーザスパイクアニールを行ってもよい。
【００５２】
不純物の活性化の後、第３のサイドウォールスペーサ４８を、フッ酸を用いたウェット処理により除去する。
【００５３】
図１Ｗに示すように、露出しているシリコン表面に、ＮｉＳｉ等の金属シリサイド膜５５を形成する。第１の活性領域１２においては、図１Ｓの工程で形成したシリコン層４５、４６を、金属シリサイド化することにより、金属シリサイド膜５５が形成される。第２の活性領域１３においては、深いソース及びドレイン５３、バッファ領域３１、及び第２のゲート電極２２の露出した表面に、金属シリサイド膜５５が形成される。
【００５４】
図１Ｘに示すように、第２の活性領域１３の上に、面内方向に引っ張り歪を持つ引張応力膜５８を形成する。以下、引張応力膜５８の形成方法について説明する。
【００５５】
まず、露出した表面の全域に、窒化シリコン膜をＰＥＣＶＤにより形成する。この窒化シリコン膜の厚さは、３０〜１００ｎｍとする。第２の活性領域１３上の窒化シリコン膜を、レジストパターンで覆う。このレジストパターンをエッチングマスクとして、ＲＩＥにより第１の活性領域１２上の窒化シリコン膜を除去する。その後、レジストパターンを除去する。これにより、第２の活性領域１３上に、窒化シリコンからなる引張応力膜５８が形成される。
【００５６】
引張応力膜５８は、ｎＭＯＳＦＥＴの第２のゲート電極２２の下のチャネル領域に、面内方向の引っ張り歪を生じさせる。これにより、チャネル領域の電子の移動度が向上する。
【００５７】
図１Ｙに示すように、第１の活性領域１２の上に、面内方向に圧縮歪を持つ圧縮応力膜５７を形成する。以下、圧縮応力膜５７の形成方法について説明する。
【００５８】
まず、露出した表面の全域に、窒化シリコン膜をＰＥＣＶＤにより形成する。この窒化シリコン膜の厚さは、３０〜１００ｎｍとする。第１の活性領域１２上の窒化シリコン膜を、レジストパターンで覆う。このレジストパターンをエッチングマスクとして、ＲＩＥにより第２の活性領域１３上の窒化シリコン膜を除去する。その後、レジストパターンを除去する。これにより、第１の活性領域１２上に、窒化シリコンからなる圧縮応力膜５７が形成される。
【００５９】
圧縮応力膜５７は、ｐＭＯＳＦＥＴの第１のゲート電極２１の下のチャネル領域に、面内方向の圧縮歪を生じさせる。埋込部材４３及び圧縮応力膜５７により、チャネル領域に圧縮歪が発生するため、チャネル領域の正孔の移動度を高めることができる。
【００６０】
図１Ｚに示すように、圧縮応力膜５７及び引張応力膜５８の上に、酸化シリコンからなる厚さ０．５〜０．７μｍの層間絶縁膜６０を形成する。層間絶縁膜６０は、例えば原料としてＯ２とＴＥＯＳとを用いたＣＶＤにより形成することができる。層間絶縁膜６０の表面を、化学機械研磨（ＣＭＰ）により平坦化する。この層間絶縁膜６０にコンタクトホールを形成し、コンタクトホール内をタングステン（Ｗ）等の導電プラグ６１で埋め込む。なお、コンタクトホールの内面は、ＴｉＮとＴｉとの２層構造を有する拡散防止膜で被覆される。
【００６１】
次に、図２Ａ〜図２Ｃを参照して、比較例１について説明する。
【００６２】
図２Ａに示す第１のキャップ膜３５を形成するまでの工程は、実施例の図１Ａから図１Ｉまでの工程と共通である。上記実施例では、第２及び第３のキャップ膜３７、３８を形成したが、この比較例１では、第２及び第３のキャップ膜３７、３８を形成しない。第１のキャップ膜３５は、第１〜第３のキャップ膜３５、３７、３８の合計の厚さよりも薄い。このため、被覆不良が発生しやすい。図２Ａでは、第２の活性領域１３の半導体基板１０の表面上に被覆不良箇所７１が発生し、第２のゲート電極２２の肩部に被覆不良箇所７２が発生している例を示す。
【００６３】
図２Ｂに示すように、第１の活性領域１２の表層部に凹部４１を形成する際に、被覆不良箇所７１の半導体基板１０もエッチングされ、凹部７３が形成される。また、被覆不良箇所７２の第２のゲート電極２２もエッチングされ、空洞７４が形成される。この空洞７４の発生は、実際にＳＥＭによる観察で確認された。
【００６４】
図２Ｃに示すように、ＳｉＧｅの選択成長の際に、第２の活性領域１３に発生している凹部７３内及び空洞７４内にもＳｉＧｅが成長し、不要なＳｉＧｅ部材７５及び７６が形成されてしまう。このＳｉＧｅ部材７５及び７６は、ｎＭＯＳＦＥＴの歩留まり低下、及び特性劣化の要因になる。
【００６５】
上記実施例では、凹部４１の形成時、及びＳｉＧｅの選択成長時に、第２の活性領域１３が第１のキャップ膜３５のみならず、第２及び第３のキャップ膜３７、３８でも覆われている。このため、被覆不良の発生を抑制することができる。
【００６６】
次に、図３Ａ及び図３Ｂを参照して、比較例２について説明する。
【００６７】
図３Ａに示した第１のキャップ膜３５Ａを形成するまでの工程は、実施例の図１Ａ〜図１Ｉに示した工程と共通である。ただし、この比較例２においては、第１のキャップ膜３５Ａの厚さが、実施例における第１〜第３のキャップ膜３５、３７、３８の合計の厚さとほぼ等しくなるように設定されている。第１のキャップ膜３５Ａが厚いため、比較例１の図２Ａに示した被覆不良は発生しにくい。
【００６８】
ところが、相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に形成される第１のキャップ膜３５Ａ同士が、直接接触してしまう場合がある。第１のキャップ膜３５Ａ同士が直接接触すると、第１のゲート電極２１の間の間隙部の平坦面上に堆積した第１のキャップ膜３５Ａの厚さが、目標とする厚さよりも厚くなってしまう。図３Ａでは、間隙部８０の平坦面上に堆積している第１のキャップ膜３５Ａが、目標とする厚さよりも厚くなっている例を示している。
【００６９】
図３Ｂに示すように、第２の活性領域１３上の第１のキャップ膜３５Ａを、第１のマスクパターン３６Ａで覆う。第１のマスクパターン３６Ａをエッチングマスクとして、第１の活性領域１２上の第１のキャップ膜３５Ａをエッチング除去する。間隙部８０の平坦面上の厚さが、目標とする厚さよりも厚くなっていたため、この部分に、エッチング残渣８１が残りやすい。
【００７０】
図３Ｃに示すように、第１の活性領域１２の表層部をエッチングすることにより、凹部４１を形成する。エッチング残渣８１が残っている部分においては、エッチング残渣８１がエッチングマスクとして作用するため、凹部が形成されない。
【００７１】
上述の実施例においては、図１Ｋの工程で第１のキャップ膜３５をエッチングし、図１Ｏの工程で、第２及び第３のキャップ膜３７、３８をエッチングする。実施例で用いる第１のキャップ膜３５は、比較例２で用いる第１のキャップ膜３５Ａよりも薄いため、エッチング残渣が残り難い。また、第２及び第３のキャップ膜３７、３８を成膜するときには、第１の活性領域１２上の第１のキャップ膜３５が既に除去されている。このため、第１のゲート電極２１の間隙部の平坦面上に、目標厚さよりも厚いキャップ膜が形成されることを防止できる。
【００７２】
図４を参照して、第１のキャップ膜３５の厚さの好適な範囲の上限値について説明する。なお、第２のキャップ膜３７の厚さの好適な範囲の上限値も、第１のキャップ膜３５の厚さの好適な範囲の上限値と同一である。
【００７３】
第１のゲート電極２１の、チャネル長の方向（キャリアの移動方向）に関する配列周期をＷｐｉｔｃｈとする。第１のサイドウォールスペーサ２４と第２のサイドウォールスペーサ２８との合計の厚さをＷｓｗとする。第１のゲート電極２１の各々のゲート長をＷｐｏｌｙとする。相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に形成された第２のサイドウォールスペーサ２８の間の領域のうち最も狭い部分の間隔をＷｒｅｃとする。間隔Ｗｒｅｃは、
Ｗｒｅｃ＝Ｗｐｉｔｃｈ−Ｗｐｏｌｙ−２Ｗｓｗ
と表される。
【００７４】
第１のゲート電極２１の側面上に堆積している第１のキャップ膜３５の厚さをＴｓとする。相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に堆積している第１のキャップ膜３５の表面の最近接部の間隔Ｗａは、
Ｗａ＝Ｗｒｅｃ−２Ｔｓ
と表される。
【００７５】
間隔Ｗａが正である場合には、相互に隣接する第１のゲート電極２１の間の平坦面上における第１のキャップ膜３５が、第１のゲート電極２１上における厚さＴｔとほぼ等しくなる。間隔Ｗａが負になる場合、すなわち相互に隣り合う第１のゲート電極２１の、相互に対向する側面上に堆積している第１のキャップ膜３５同士が、図３Ａに示した間隙部８０上の第１のキャップ膜３５Ａのように直接接触してしまう場合には、間隙部の平坦面上の第１のキャップ膜３５が、厚さＴｔよりも厚くなってしまう。この場合、図３Ｂに示したように、エッチング残渣８１が残り易い。
【００７６】
第１のキャップ膜３５の異方性エッチング時に、オーバエッチングを行うことを考慮すると、相互に隣り合う第１のゲート電極２１の間の半導体基板１０上に形成された第１のキャップ膜３５の厚さが、第１のゲート電極２１上の第１のキャップ膜の厚さＴｔ未満になる条件で、第１のキャップ膜３５を形成することが好ましい。
【００７７】
次に、図５を参照して、第１のキャップ膜３５と第２のキャップ膜３７との合計の厚さの好適な範囲の下限値について説明する。
【００７８】
図１Ｐに示した第１のキャップ膜３５と第２のキャップ膜３７との合計の厚さが異なる複数の評価用試料を作製し、図１Ｑに示した凹部４１を形成した。評価用試料においては、第３のキャップ膜３８は形成しなかった。各試料について、第２の活性領域１３に、図２Ｂに示した凹部７３や空洞７４に相当する欠陥が形成されているか否かを観察した。
【００７９】
図５に観察結果を示す。横軸は試料のロット番号に対応し、縦軸は、第１及び第２のキャップ膜３５、３７の合計の厚さを、単位「ｎｍ」で表す。１つのロットにつき、３枚のウエハを抜き取り、欠陥の有無を観察した。第１及び第２のキャップ膜３５、３７の合計の厚さは、図１Ｒに示した埋込部材４３を形成した後に、十分広い平坦な領域において測定した。この厚さは、第２のゲート電極２２の上面における厚さとほぼ等しいと考えられる。
【００８０】
欠陥が観察されなかったロットを白抜き記号で表し、欠陥が観察されたロットを、中黒記号で表す。第１及び第２のキャップ膜３５、３７の合計の厚さを２０ｎｍ以上にした試料においては、欠陥が観察されないことがわかる。欠陥が観察された試料は、第１及び第２のキャップ膜３５、３７の合計の厚さが２０ｎｍ未満のものに集中的に分布していることがわかる。この結果から、図１Ｑに示した凹部４１を形成した後に、第２の活性領域１３上における第１及び第２のキャップ膜３５、３７の合計の厚さが２０ｎｍ以上になるように、プロセス条件を設定しておくことが好ましいと考えられる。
【００８１】
これらのキャップ膜は、成膜直後から、凹部４１の形成後までの種々の洗浄工程やエッチング工程で薄くなってしまう。この厚さの目減りは１０ｎｍ程度であると考えられる。この厚さの目減りを考慮すると、第１及び第２のキャップ膜３５、３７の成膜直後における各膜の厚さの合計を３０ｎｍ以上にすることが好ましい。ここでは、「厚さ」は、第２のゲート電極２２の上面における厚さを意味する。
【００８２】
なお、実施例では、第３のキャップ膜３８を形成しているため、この第１及び第２のキャップ膜３５、３７の合計の厚さの好適条件の下限値は、より緩和される。この場合には、第１〜第３のキャップ膜３５、３７、３８の成膜直後における厚さの合計が３０ｎｍ以上であればよい。
【００８３】
上記実施例では、図１Ｔに示した工程で、第２の活性領域１３上の第１〜第３のキャップ膜３５、３７、３８を完全に除去した。ただし、この段階では、必ずしも完全に除去する必要はない。図１Ｖに示した深いソース及びドレイン５３のオフセットを、十分な精度で制御できるという条件が満たされれば、第１〜第３のキャップ膜３５、３７、３８が部分的に残っていてもよい。部分的に残されたキャップ膜は、図１Ｖに示した第３のサイドウォールスペーサ４８を除去する工程で、一緒に除去される。
【００８４】
上記実施例では、半導体基板１０にシリコンを用い、図１Ｒの工程で形成した埋込部材４３にＳｉＧｅを用いた。この材料の組み合わせは一例であり、他の組合せとしてもよい。一般的に、埋込部材４３には、半導体基板１０の格子定数とは異なる格子定数を持ち、半導体基板１０の表面にエピタキシャル成長する半導体材料を用いればよい。格子定数の大小関係は、チャネル領域に印加したい応力が圧縮応力であるか、引張応力であるかに依存する。
【００８５】
また、上記実施例では、１つの活性領域内に複数のゲート電極が交差する場合を示した。１つの活性領域に１つのゲート電極のみが交差する場合には、図３Ａ〜図３Ｃに示したようにゲート電極の間隙部８０にエッチング残渣８１が残ってしまうという現象自体が生じない。以下、１つの活性領域に１つのゲート電極のみが交差する場合の効果について説明する。
【００８６】
図３Ａに示したように、第１のキャップ膜３５Ａを厚くした場合には、図３Ｂのエッチング工程において、第１のマスクパターン３６Ａをエッチングマスクとして、厚いキャップ膜３５Ａをエッチングしなければならない。フッ酸を用いて第１のキャップ膜３５Ａをエッチングする際に、エッチング時間が長いと、フォトレジスト等の第１のマスクパターン３６Ａにフッ酸が染み込み、十分なマスク機能が得られなくなる場合がある。
【００８７】
上記実施例のように、キャップ膜を第１のキャップ膜３５と第２のキャップ膜３７との少なくとも２層に分け、別々のマスクパターンを用いてエッチングすることにより、１回あたりのエッチング時間を短くすることができる。このため、マスクパターンの十分なマスク機能を維持しつつ、キャップ膜を再現性よく除去することが可能になる。
【００８８】
図６に、上記実施例による半導体装置を用いた論理回路の一例を示す。３入力ＣＭＯＳ−ＮＡＮＤ回路９０が、３個のｐＭＯＳＦＥＴ９２と３個のｎＭＯＳＦＥＴ９３とを含み、３入力ＣＭＯＳ−ＮＯＲ回路９１が、３個のｐＭＯＳＦＥＴ９４と３個のｎＭＯＳＦＥＴ９５とを含む。ＮＯＲ回路９１の３個のｐＭＯＳＦＥＴ９４が、図１Ｚに示したｐＭＯＳＦＥＴ用の第１の活性領域１２内のｐＭＯＳＦＥＴに対応し、ＮＡＮＤ回路９０の３個のｎＭＯＳＦＥＴ９３が、図１Ｚに示したｎＭＯＳＦＥＴ用の第２の活性領域１３内のｎＭＯＳＦＥＴに対応する。
【００８９】
ＣＭＯＳ−ＮＡＮＤ回路９０及びＣＭＯＳ−ＮＯＲ回路９１の作製に、上記実施例による方法を適用することにより、歩留まりの低下を抑制することができる。なお、１つのｐＭＯＳＦＥＴ用活性領域内に、２個のｐＭＯＳＦＥＴを配置する場合、及び４個以上のｐＭＯＳＦＥＴを配置する場合にも、上記実施例による方法が適用可能である。
【００９０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００９１】
１０ 半導体基板
１１ 素子分離絶縁膜
１２ ｐＭＯＳＦＥＴ用の第１の活性領域
１３ ｎＭＯＳＦＥＴ用の第２の活性領域
１４ ｎ型ウェル
１５ ｐ型ウェル
１８ ゲート絶縁膜
２１ 第１のゲート電極
２２ 第２のゲート電極
２４ 第１のサイドウォールスペーサ
２５、２６ エクステンション領域
２８ 第２のサイドウォールスペーサ
３０、３１ バッファ領域
３５、３５Ａ 第１のキャップ膜
３６、３６Ａ 第１のマスクパターン
３７ 第２のキャップ膜
３８ 第３のキャップ膜
４０ 第２のマスクパターン
４１ 凹部
４３、４４ ＳｉＧｅ埋込部材
４５、４６ シリコン層
４８ 第３のサイドウォールスペーサ
５０ 第３のマスクパターン
５３ 深いソース及びドレイン
５５ 金属シリサイド膜
５７ 圧縮応力膜
５８ 引張応力膜
６０ 層間絶縁膜
７１、７２ 被覆不良箇所
７３ 凹部
７４ 空洞
７５、７６ ＳｉＧｅ部材
８０ 間隙部
８１ エッチング残渣
９０ ＣＭＯＳ−ＮＡＭＤ回路
９１ ＣＭＯＳ−ＮＯＲ回路
９２、９４ ｐＭＯＳＦＥＴ
９３、９５ ｎＭＯＳＦＥＴ
【特許請求の範囲】
【請求項１】
半導体基板の表層部に、第１の活性領域及び第２の活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上に、前記第１の活性領域と交差し、相互に間隔を隔てて配置された少なくとも２つの第１のゲート電極、及び前記第２の活性領域と交差し、相互に間隔を隔てて配置された少なくとも２つの第２のゲート電極を形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、前記半導体基板の上に、第１のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第１のキャップ膜を、第１のマスクパターンで覆う工程と、
前記第１のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第１のキャップ膜をエッチングして除去し、その後、前記第１のマスクパターンを除去する工程と、
前記第１のマスクパターンを除去した後、前記第２の活性領域においては、前記第１のキャップ膜の上に、前記第１の活性領域においては、前記第１のゲート電極を覆うように前記半導体基板の上に、第２のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第２のキャップ膜を、第２のマスクパターンで覆う工程と、
前記第２のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第２のキャップ膜をエッチングして除去する工程と、
前記第２の活性領域を前記第１及び第２のキャップ膜で覆った状態で、前記第１の活性領域において、前記第１のゲート電極の各々の両側の前記半導体基板の表層部をエッチングすることにより、凹部を形成する工程と、
前記凹部内を、前記半導体基板とは格子定数の異なる半導体材料からなる埋込部材で埋め込む工程と、
前記第２の活性領域において、前記第２のゲート電極の各々の両側に不純物を注入することにより、ソース及びドレインを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記半導体基板の少なくとも表層部がシリコンで形成されており、前記第１の活性領域がｐＭＯＳＦＥＴ用であり、前記第２の活性領域がｎＭＯＳＦＥＴ用であり、前記埋込部材がＳｉ及びＧｅを含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のキャップ膜及び第２のキャップ膜を、熱化学気相成長により形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２のキャップ膜を形成した後、前記第２のマスクパターンを形成する前に、さらに、前記第２のキャップ膜の上に、プラズマ励起化学気相成長により第３のキャップ膜を形成する工程を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のゲート電極を形成した後、前記第１のキャップ膜を形成する前に、さらに、前記第１及び第２のゲート電極の各々の側面上に、前記第１のキャップ膜とはエッチング耐性の異なる絶縁材料からなるサイドウォールスペーサを形成する工程を有し、
前記凹部を形成する工程において、前記第１のゲート電極と、その側面上に形成されている前記サイドウォールスペーサとをエッチングマスクとして、前記半導体基板の表層部をエッチングする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記埋込部材を形成した後、さらに、
前記埋込部材の上に、シリコン膜を形成する工程と、
前記第２の活性領域上に残っている前記第１及び第２のキャップ膜を除去する工程と、
前記埋込部材の表面に金属シリサイド膜を形成すると共に、前記第２の活性領域のうち前記第２のゲート電極及びその側面上の前記サイドウォールスペーサを含むゲート構造体で覆われていない領域にも金属シリサイド膜を形成する工程と
を有する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１のキャップ膜を形成する工程において、相互に隣り合う前記第１のゲート電極の間の前記半導体基板上に形成された前記第１のキャップ膜の厚さが、前記第１のゲート電極の上面の上に形成された前記第１のキャップ膜の厚さ未満であり、
前記第２のキャップ膜を形成する工程において、相互に隣り合う前記第１のゲート電極の間の前記半導体基板上に形成された前記第２のキャップ膜の厚さが、前記第１のゲート電極の上面の上に形成された前記第２のキャップ膜の厚さ未満である請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１の活性領域上の前記第２のキャップ膜を除去した後に、前記第２のゲート電極の上面の上に形成されている前記キャップ膜の合計の厚さが３０ｎｍ以上である請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板の表層部に、第１の活性領域及び第２の活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上に、前記第１の活性領域と交差する第１のゲート電極、及び前記第２の活性領域と交差する第２のゲート電極を形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、前記半導体基板の上に、第１のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第１のキャップ膜を、第１のマスクパターンで覆う工程と、
前記第１のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第１のキャップ膜をエッチングして除去し、その後、前記第１のマスクパターンを除去する工程と、
前記第１のマスクパターンを除去した後、前記第２の活性領域においては、前記第１のキャップ膜の上に、前記第１の活性領域においては、前記第１のゲート電極を覆うように前記半導体基板の上に、第２のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第２のキャップ膜を、第２のマスクパターンで覆う工程と、
前記第２のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第２のキャップ膜をエッチングして除去する工程と、
前記第２の活性領域を前記第１及び第２のキャップ膜で覆った状態で、前記第１の活性領域において、前記第１のゲート電極の両側の前記半導体基板の表層部をエッチングすることにより、凹部を形成する工程と、
前記凹部内を、前記半導体基板とは格子定数の異なる半導体材料からなる埋込部材で埋め込む工程と、
前記第２の活性領域において、前記第２のゲート電極の両側に不純物を注入することにより、ソース及びドレインを形成する工程と
を有する半導体装置の製造方法。
【請求項１】
半導体基板の表層部に、第１の活性領域及び第２の活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上に、前記第１の活性領域と交差し、相互に間隔を隔てて配置された少なくとも２つの第１のゲート電極、及び前記第２の活性領域と交差し、相互に間隔を隔てて配置された少なくとも２つの第２のゲート電極を形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、前記半導体基板の上に、第１のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第１のキャップ膜を、第１のマスクパターンで覆う工程と、
前記第１のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第１のキャップ膜をエッチングして除去し、その後、前記第１のマスクパターンを除去する工程と、
前記第１のマスクパターンを除去した後、前記第２の活性領域においては、前記第１のキャップ膜の上に、前記第１の活性領域においては、前記第１のゲート電極を覆うように前記半導体基板の上に、第２のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第２のキャップ膜を、第２のマスクパターンで覆う工程と、
前記第２のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第２のキャップ膜をエッチングして除去する工程と、
前記第２の活性領域を前記第１及び第２のキャップ膜で覆った状態で、前記第１の活性領域において、前記第１のゲート電極の各々の両側の前記半導体基板の表層部をエッチングすることにより、凹部を形成する工程と、
前記凹部内を、前記半導体基板とは格子定数の異なる半導体材料からなる埋込部材で埋め込む工程と、
前記第２の活性領域において、前記第２のゲート電極の各々の両側に不純物を注入することにより、ソース及びドレインを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記半導体基板の少なくとも表層部がシリコンで形成されており、前記第１の活性領域がｐＭＯＳＦＥＴ用であり、前記第２の活性領域がｎＭＯＳＦＥＴ用であり、前記埋込部材がＳｉ及びＧｅを含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のキャップ膜及び第２のキャップ膜を、熱化学気相成長により形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２のキャップ膜を形成した後、前記第２のマスクパターンを形成する前に、さらに、前記第２のキャップ膜の上に、プラズマ励起化学気相成長により第３のキャップ膜を形成する工程を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のゲート電極を形成した後、前記第１のキャップ膜を形成する前に、さらに、前記第１及び第２のゲート電極の各々の側面上に、前記第１のキャップ膜とはエッチング耐性の異なる絶縁材料からなるサイドウォールスペーサを形成する工程を有し、
前記凹部を形成する工程において、前記第１のゲート電極と、その側面上に形成されている前記サイドウォールスペーサとをエッチングマスクとして、前記半導体基板の表層部をエッチングする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記埋込部材を形成した後、さらに、
前記埋込部材の上に、シリコン膜を形成する工程と、
前記第２の活性領域上に残っている前記第１及び第２のキャップ膜を除去する工程と、
前記埋込部材の表面に金属シリサイド膜を形成すると共に、前記第２の活性領域のうち前記第２のゲート電極及びその側面上の前記サイドウォールスペーサを含むゲート構造体で覆われていない領域にも金属シリサイド膜を形成する工程と
を有する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１のキャップ膜を形成する工程において、相互に隣り合う前記第１のゲート電極の間の前記半導体基板上に形成された前記第１のキャップ膜の厚さが、前記第１のゲート電極の上面の上に形成された前記第１のキャップ膜の厚さ未満であり、
前記第２のキャップ膜を形成する工程において、相互に隣り合う前記第１のゲート電極の間の前記半導体基板上に形成された前記第２のキャップ膜の厚さが、前記第１のゲート電極の上面の上に形成された前記第２のキャップ膜の厚さ未満である請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１の活性領域上の前記第２のキャップ膜を除去した後に、前記第２のゲート電極の上面の上に形成されている前記キャップ膜の合計の厚さが３０ｎｍ以上である請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板の表層部に、第１の活性領域及び第２の活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上に、前記第１の活性領域と交差する第１のゲート電極、及び前記第２の活性領域と交差する第２のゲート電極を形成する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、前記半導体基板の上に、第１のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第１のキャップ膜を、第１のマスクパターンで覆う工程と、
前記第１のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第１のキャップ膜をエッチングして除去し、その後、前記第１のマスクパターンを除去する工程と、
前記第１のマスクパターンを除去した後、前記第２の活性領域においては、前記第１のキャップ膜の上に、前記第１の活性領域においては、前記第１のゲート電極を覆うように前記半導体基板の上に、第２のキャップ膜を形成する工程と、
前記第２の活性領域上の前記第２のキャップ膜を、第２のマスクパターンで覆う工程と、
前記第２のマスクパターンをエッチングマスクとして、前記第１の活性領域上の前記第２のキャップ膜をエッチングして除去する工程と、
前記第２の活性領域を前記第１及び第２のキャップ膜で覆った状態で、前記第１の活性領域において、前記第１のゲート電極の両側の前記半導体基板の表層部をエッチングすることにより、凹部を形成する工程と、
前記凹部内を、前記半導体基板とは格子定数の異なる半導体材料からなる埋込部材で埋め込む工程と、
前記第２の活性領域において、前記第２のゲート電極の両側に不純物を注入することにより、ソース及びドレインを形成する工程と
を有する半導体装置の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図１−６】
【図１−７】
【図１−８】
【図１−９】
【図１−１０】
【図１−１１】
【図２】
【図３−１】
【図３−２】
【図４】
【図５】
【図６】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図１−６】
【図１−７】
【図１−８】
【図１−９】
【図１−１０】
【図１−１１】
【図２】
【図３−１】
【図３−２】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１９２６０９（Ｐ２０１０−１９２６０９Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３４２５９（Ｐ２００９−３４２５９）
【出願日】平成２１年２月１７日（２００９．２．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月１７日（２００９．２．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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