【課題】不純物濃度を抑えることなくエピタキシャル成長層の端面での垂直成長面の発生を防止でき、これにより特性の優れた半導体装置を得ることが可能な製造方法を提供する。
【解決手段】ゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを備えた半導体装置の製造方法であって、シリコンからなる半導体基板１上にゲート絶縁膜２ａを介してゲート電極３ａを形成し、ゲート絶縁膜２ａおよびゲート電極３ａの側壁にＴＥＯＳサイドウォール５を形成する。ゲート電極３ａおよびＴＥＯＳサイドウォール５から露出された半導体基板１の表面層に対して、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応による前処理を行い、自然酸化膜６を除去する。その後、前処理された半導体基板１の露出表面上に、ソース・ドレインのエクステンション領域７をエピタキシャル成長させる。 （もっと読む）

サリサイドの接触形成を向上させ、かつ、トランジスタの外部抵抗を減らす方法および装置が開示される。基板の表面上にゲート電極が形成される。基板内にソース領域およびドレイン領域が等方性エッチングされる。ソース領域およびドレイン領域において、シリコンゲルマニウム合金がその場でホウ素によりドーピングされる。シリコンゲルマニウム合金上にシリコンが堆積される。シリコン上にニッケルが堆積される。シリコンゲルマニウム合金上にニッケルシリコンゲルマニウムシリサイド層が形成される。ニッケルシリコンゲルマニウムシリサイド層上にニッケルシリコンシリサイド層が形成される。 （もっと読む）

【課題】シリコン−ゲルマニウム立体構造ＣＭＯＳにおいて、シリコンＣＭＯＳ素子とゲルマニウムＣＭＯＳ素子との間の局所配線を容易に形成する。
【解決手段】シリコンＣＭＯＳ素子を有するシリコン基板を準備し（１２）、該素子の上部に絶縁層を形成する（１４）。上記絶縁層を部分的に開口し（１６）、その上にゲルマニウム薄膜を形成する（１８）。アニール処理により、上記薄膜のゲルマニウムを流動化する（２４）。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンＣＭＯＳ素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがＬＰＥ成長により結晶化される（２６）。そして、単結晶のゲルマニウム上にゲルマニウムＣＭＯＳ素子を形成する。 （もっと読む）

【課題】ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の接合リーク電流の増加を防止する。
【解決手段】ゲート領域１ａとソース領域１ｂ及びドレイン領域１ｃ形成後の半導体基板の表面に形成された自然酸化膜２が、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去され、自然酸化膜２が除去された表面にニッケル３またはニッケル化合物が成膜され、アニールにより、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃにニッケルシリサイド４が形成される。この結果、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃ内に、スパイクの形成を防ぎ、リーク電流が低減する。 （もっと読む）

【課題】エピタキシャル成長層からなるエクステンション部を有し、かつ、ゲート長の短い半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、半導体基板１上に、第１ゲート２２を形成する工程と、少なくとも第１ゲート２２の表面を窒化処理して、第１ゲートを保護する窒化膜２４を形成する工程と、窒化処理において半導体基板１上に形成された窒化膜２４を選択的に除去する工程と、第１ゲート２２の両側における半導体基板１上に、エピタキシャル成長層を形成する工程とを有する。 （もっと読む）

【課題】 キャリア移動度を向上しつつトランジスタ特性の劣化を抑制した半導体装置を提供する。
【解決手段】 シリコン基板１００上にゲート絶縁膜１０３を介してゲート電極１０４を有し、ゲート電極１０４の側面に第一の側壁絶縁膜１０５を有し、第一の側壁絶縁膜１０５の側面に第二の側壁絶縁膜１０６を有し、第二の側壁絶縁膜１０６の下方に第一のソース／ドレイン層１０８を有し、第二の側壁絶縁膜１０６の外側に第一のソース／ドレイン層１０８と接し、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層１１０を有する第二のソース／ドレイン層１１１を有し、第二のソース／ドレイン層１１１のゲルマニウム層１１０上にジャーマナイド層１１３を有する。 （もっと読む）

【課題】自然酸化膜を除去する際に他の絶縁膜を大幅に後退させない自然酸化膜の除去方法と、これを用いた半導体装置の製造方法を提供する。
【解決手段】半導体基板（１０ａ）の表面にゲート絶縁膜２０ａを介してゲート電極２１ａを形成し、ゲート電極２１ａの両側部において半導体基板にリセスＡを形成し、さらにリセスの内壁面に形成された自然酸化膜２７をエッチング処理で除去し、自然酸化膜が除去されたリセスに導電体を埋め込んで、ゲート電極の両側部に一対のソース・ドレイン領域を形成する。ここで、自然酸化膜２７を除去する上記のエッチング処理において、第１処理として自然酸化膜２７の表面をアンモニア及びフッ化水素を含むエッチングガスで処理し、第２処理として、第１処理で形成された生成物（錯体の層２７ｃ）を分解及び蒸発させる。 （もっと読む）

第１主表面と、第１主表面に対向した第２主表面とを有する、高熱伝導性の基板を含むディンプル基板およびその製造方法。活性エピタキシャル層が、基板の第１主表面の上に形成される。ディンプルが、第２主表面から基板中を第１主表面に向かって延びるように形成される。低抵抗材料からなる電気コンタクトが、第２主表面の上とディンプルの中に形成される。低抵抗で低損失のバックコンタクトがこのように、基板を効果的なヒートシンクとして維持しながら形成される。
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【課題】ゲート開口部へのメタルゲート電極の埋め込み性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属を含むメタルゲート電極４と、メタルゲート電極４の側壁に形成されたサイドウォール絶縁膜５とを有する。サイドウォール絶縁膜５は、メタルゲート電極４の下層部の側壁に形成された第１絶縁膜６と、第１絶縁膜６の外側であって、メタルゲート電極４の側壁全体に形成された第２絶縁膜７とを有する。メタルゲート電極４の上層部の幅は、メタルゲート電極４の下層部の幅に比べて広い。 （もっと読む）

【課題】シリコン窒化膜が半導体基板に近接しないようにした半導体集積回路装置と、コンタクトホールの加工を容易にする半導体集積回路装置の製造方法を提供する。
【解決手段】素子分離領域４に囲まれたシリコン基板２１上に、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、拡散層２，３に電気的に接続されたコンタクトプラグ３３を有する半導体集積回路装置であって、前記拡散層２、３の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜２２の前記拡散層側端部と接するシリコン層２８を形成し、各ゲート電極２２と前記シリコン層２８との間にシリコン酸窒化膜またはシリコン酸化膜からなる絶縁膜２７’が前記ゲート絶縁膜２２に接して埋め込まれており、シリコン窒化膜２６，２９’，３２が絶縁膜２７’によりシリコン基板２１と隔離されている。 （もっと読む）

【課題】短チャネル効果を抑制しつつ、一層の高速動作が可能な絶縁ゲート電界効果トランジスタ及びその製造方法の提供を目的とする。
【解決手段】チャネルが形成される半導体基板の領域と、当該領域にそれぞれ接し互いに離れて前記半導体基板上に形成されている一対のエクステンション部４と、前記一対のエクステンション部４の対向端から互いに離反する向きにさらに離れて前記エクステンション部４上に形成されている一対のソース・ドレイン領域５，６と、前記ソース・ドレイン領域５，６の間のチャネルが形成される半導体基板上において前記エクステンション部４の端部にかかる位置まで形成されているゲート絶縁膜５と前記ゲート絶縁膜５上に形成されたゲート電極Ｇと、少なくとも前記ゲート電極Ｇから前記一対のエクステンション部４にかかる領域までを被覆するように形成された応力調整層８と、を有する絶縁ゲート電解効果トランジスタ１。 （もっと読む）

【課題】半導体基板表面のＲＩＥ処理による汚染を防止し、エレベーテッド・ソース、ドレイン拡散層の膜厚の制御が可能な半導体装置の製造方法の提供。
【解決手段】半導体基板110上に第１の絶縁膜112と、第１及び第２のダミーゲート電極113、第２の絶縁膜114とを形成する工程と、これらの側面に第３の絶縁膜115を形成し、ウエットエッチング処理により、第１、第２のダミーゲート電極及び第３の絶縁膜が形成されていない半導体基板上の第１の絶縁膜を除去し、第１、第２の領域の半導体基板表面を露出する工程と、この露出基板面に第１、第２のエピタキシャル層の第１、第２の拡散層118、121とを形成する工程と、第１及び第２の絶縁膜112、114、第１及び第２のダミーゲート電極113とを除去し、半導体基板110を露出する工程と、この露出された半導体基板110上にゲート絶縁膜126、第１及び第２のゲート電極128を形成する工程とを具備する。 （もっと読む）

【課題】
ｎＭＯＳＦＥＴのゲートとｐＭＯＳＦＥＴのゲートとが異なる低抵抗材料で形成された半導体装置とその製造方法を提供する。
【解決手段】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを有する半導体装置であって、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのそれぞれは、シリコン基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極両側に形成されたソース／ドレイン領域と、を有し、ｐＭＯＳＦＥＴのゲート電極及びソース／ドレイン領域と、ｎＭＯＳＦＥＴのソース／ドレイン領域とは、金属リッチのシリサイドで形成され、ｎＭＯＳＦＥＴのゲート電極は、置換アルミニウムで形成される。 （もっと読む）

【課題】 成膜雰囲気の圧力制御により良好な埋め込み性と高速度での埋め込み成膜を両立させることができる埋め込み成膜装置を提供する。
【解決手段】 ラジカルＣｌ^＊でＣｕ製の被エッチング部材１１をエッチングして得る前駆体２４を、基板３の凹部３ａに吸着させ、その後前記ラジカルＣｌ^＊で還元してＣｕ膜を形成する成膜反応と、成膜雰囲気の圧力を低圧から徐々に高圧に変化させながら、前記圧力を制御して前記底部のみに前記Ｃｕ膜を形成し、続けて前記底部より少し上方で前記圧力を制御して先に形成したＣｕ膜の上に新たなＣｕ膜を堆積させるとともに、以後前記前駆体２４とラジカルＣｌ^＊の供給バランス点が凹部３ａの開口側に移動するように前記圧力を制御して前記凹部３ａにＣｕ膜の埋め込み成膜を行う。 （もっと読む）

【課題】薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化する場合であっても、シート抵抗の上昇や接合リーク電流の増加を抑制し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板３４上にゲート電極５４ｐを形成する工程と、ゲート電極の両側の半導体基板内にソース／ドレイン拡散層６４ｐを形成する工程と、ソース／ドレイン拡散層にシリコンゲルマニウム層１００ｂを埋め込む工程と、シリコンゲルマニウム層の上部にアモルファス層１０１を形成する工程と、アモルファス層上にニッケル膜６６を形成する工程と、熱処理を行い、ニッケル膜とアモルファス層とを反応させることにより、シリコンゲルマニウム層上にシリサイド膜１０２ｂを形成する工程とを有している。 （もっと読む）

【課題】 半導体装置の製造方法に関し、閾値電圧のシフトが少ないフルシリサイドゲート電極をもつ半導体装置を容易に実現できるようにする。
【解決手段】 基板１上に絶縁膜２ａ、２ｂ及びポリシリコン層３ａ、３ｂをこの順に積層し、ポリシリコン層３ａ、３ｂと絶縁膜２ａ、２ｂとの界面に於けるポリシリコン層側に不純物が高濃度に偏析するようイオンの加速エネルギーを選定して不純物イオンを注入し、ポリシリコン層３ａ、３ｂの表面側から絶縁膜２ａ、２ｂとの界面側に至るまで全てシリサイド化してフルシリサイドのゲート電極を形成する。 （もっと読む）

【課題】 半導体装置の製造方法に関し、閾値電圧のシフトが少ないフルシリサイドゲート電極をもつ半導体装置を容易に実現できるようにする。
【解決手段】 基板１上に絶縁膜２ａ、２ｂ及び第１のポリシリコン層３ａ、３ｂをこの順に積層して形成する工程と、イオン注入法を適用することに依って第１のポリシリコン層３ａ、３ｂ中に不純物を導入する工程と、第１のポリシリコン層３ａ、３ｂ上に第２のポリシリコン層１１ａ、１１ｂを形成する工程と、第２のポリシリコン層１１ａ、１１ｂの表面側から第１のポリシリコン層３ａ、３ｂと絶縁膜２ａ、２ｂとの界面側に至るまで全てをシリサイド化してフルシリサイドのゲート電極を形成する。 （もっと読む）

深いドレイン領域及びソース領域内の垂直方向のドーパント濃度を変更することによって、金属シリサイド領域（２１７）の形成中の反応作用を制御することができる。この目的を果たすために、金属シリサイド界面のための目標深さ（Ｘ_ｓ）の周囲に、増加したドーパント濃度が形成され、それにより反応速度が減速し、結果として生成される金属シリサイド界面の均一性が改善される。
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【課題】高速動作を実現する半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板の第１の導電型領域上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成された第１の側壁と、前記第１の側壁の側面に形成された第２の側壁と、前記第２の側壁の下方に形成され、第２の導電型の第１の不純物層を含み、ゲルマニウムを含む半導体層と、前記第２の側壁の外側の領域に形成され、前記第１の不純物層より多量の第２の導電型不純物を含む第２の不純物層と、前記第２の不純物層上に形成されたシリサイド層とを具備する。 （もっと読む）

【課題】コンタクト物質で低温熱工程によりエピタキシャルシリコンを形成しながらも、エピタキシャルシリコンの有する高い自らの比抵抗値によるコンタクト抵抗の増加を防止できるエピタキシャルシリコンをコンタクトとする半導体素子及びその製造方法を提供する。
【解決手段】固相エピタキシー工程を用いたエピタキシャル層と、前記エピタキシャル層上の第１金属層と、前記第１金属層上の窒化物系バリヤメタルと、前記バリヤメタル上の第２金属層と、前記エピタキシャル層と第１金属層との間に形成された金属シリサイドとを含む。 （もっと読む）