半導体装置の製造方法
【課題】薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化する場合であっても、シート抵抗の上昇や接合リーク電流の増加を抑制し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板３４上にゲート電極５４ｐを形成する工程と、ゲート電極の両側の半導体基板内にソース／ドレイン拡散層６４ｐを形成する工程と、ソース／ドレイン拡散層にシリコンゲルマニウム層１００ｂを埋め込む工程と、シリコンゲルマニウム層の上部にアモルファス層１０１を形成する工程と、アモルファス層上にニッケル膜６６を形成する工程と、熱処理を行い、ニッケル膜とアモルファス層とを反応させることにより、シリコンゲルマニウム層上にシリサイド膜１０２ｂを形成する工程とを有している。
【解決手段】半導体基板３４上にゲート電極５４ｐを形成する工程と、ゲート電極の両側の半導体基板内にソース／ドレイン拡散層６４ｐを形成する工程と、ソース／ドレイン拡散層にシリコンゲルマニウム層１００ｂを埋め込む工程と、シリコンゲルマニウム層の上部にアモルファス層１０１を形成する工程と、アモルファス層上にニッケル膜６６を形成する工程と、熱処理を行い、ニッケル膜とアモルファス層とを反応させることにより、シリコンゲルマニウム層上にシリサイド膜１０２ｂを形成する工程とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にニッケルを用いたシリサイド化が行われる半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極やソース／ドレイン拡散層の低抵抗化を図る技術として、これらの表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド（Self-Aligned Silicide）プロセスが知られている。
【０００３】
サリサイドプロセスにおいてシリコンと反応させる金属材料としては、コバルト（Ｃｏ）が広く用いられていた（特許文献１参照）。
【０００４】
近時では、半導体装置の微細化に伴ってゲート長が非常に短くなる傾向にある。
【０００５】
ゲート長が非常に短いゲート電極を、コバルト膜を用いてシリサイド化した場合には、ゲート電極の抵抗のばらつきが急激に増加する現象が確認されている。
【０００６】
このようなコバルトシリサイドに対して、ニッケルシリサイドは、ゲート長を非常に短くした場合であってもゲート電極の抵抗のばらつきが小さいという利点を有することから、大きな注目を集めている。
【０００７】
一方、ＰＭＯＳトランジスタにおけるキャリア（正孔）の移動度はＮＭＯＳトランジスタにおけるキャリア（電子）の移動度より低いため、単にＰＭＯＳトランジスタを形成した場合には、ＰＭＯＳトランジスタにおいて十分に速い動作速度が得られない場合がある。
【０００８】
そこで、ＰＭＯＳトランジスタのソース／ドレイン領域にシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ層）を埋め込むことにより、ＰＭＯＳトランジスタのチャネル領域に圧縮歪みを加え、これによりＰＭＯＳトランジスタにおけるキャリア（正孔）の移動度を向上させ、ＰＭＯＳトランジスタの動作速度を向上させる技術が提案されている（特許文献２参照）。
【特許文献１】特開平９−２５１９６７号公報
【特許文献２】米国特許第６６２１１３１号明細書
【特許文献３】特開２００２−２３７４６６号公報
【特許文献４】特開２００１−５３０２７号公報
【非特許文献１】J. Seger et al., "Morphological instability of NiSi1-uGeuon single-crystal and polycrystalline Si1-xGex", J. Appl. Phys., Vol. 96, No. 4, pp. 1919-1928 (2004)
【非特許文献２】Anne Lauwers et al., "Materials aspects, electrical performance, and scalability of Ni silicide towards sub-0.13 μｍ technologies", J. Vac. Sci. Technol., B, Vol. 19, No. 6, pp. 2026-2037 (2001)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体装置の微細化、高集積化に伴い、ソース／ドレイン拡散層の接合深さが浅くなっているため、ニッケルシリサイド膜も非常に薄く形成する必要がある。シリサイド膜を厚く形成した場合には、ソース／ドレイン拡散層の接合部とシリサイド膜との間における電界が強くなり、接合リーク電流の増加を招いてしまうためである。
【００１０】
しかし、単に薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化した場合には、シート抵抗が増加してしまう場合があった。また、単に薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化した場合には、シリサイド膜の下部にＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がソース／ドレイン拡散層の接合部の近傍まで達するようにスパイク状に形成され、接合リーク電流が増加してしまう場合があった。
【００１１】
本発明の目的は、薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化する場合であっても、シート抵抗の上昇や接合リーク電流の増加を抑制し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体基板上に、ゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、前記ソース／ドレイン拡散層に、シリコンゲルマニウム層を埋め込む工程と、前記シリコンゲルマニウム層の上部に、アモルファス層を形成する工程と、前記アモルファス層上に、ニッケル膜を形成する工程と、熱処理を行い、前記ニッケル膜とアモルファス層とを反応させることにより、前記シリコンゲルマニウム層上にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、シリコンゲルマニウム層の上部にアモルファス層を形成し、こうして形成されたアモルファス層とニッケル膜とを反応させることによりニッケルシリサイド膜を形成する。ニッケル膜と反応するアモルファス層には結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイドが存在しない領域がシリコンゲルマニウム層上に生じるのを防止することができる。また、アモルファス層には結晶面が存在しないため、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本発明によれば、シリコンゲルマニウム層を薄いニッケル膜を用いてシリサイド化する場合であっても、低いシート抵抗を得ることができ、接合リーク電流も抑制することができる。しかも、本発明によれば、ソース／ドレイン領域に埋め込まれているシリコンゲルマニウム層によりチャネル領域に圧縮歪みが加わっているため、ＰＭＯＳトランジスタの動作速度の向上を図ることができる。従って、本発明によれば、良好な電気的特性を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
［本発明の原理］
まず、本発明の原理について図面を用いて説明する。
【００１５】
図１は、シリコンゲルマニウム層を薄いニッケル膜を用いてシリサイド化した場合における熱処理温度とＧｅ組成比とシート抵抗との関係を示すグラフである。より具体的には、面方位が（１００）のシリコン基板上にシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ層）を形成し、シリコンゲルマニウム層上に膜厚２０ｎｍのＮｉ膜を形成し、シリコンゲルマニウム層とＮｉ膜とを反応させてシリサイド膜を形成するための熱処理を３０秒行った場合における、熱処理温度とＧｅ組成比とシート抵抗との関係を示すグラフである。なお、図１に示すグラフは、非特許文献１に記載されているものである。横軸はシリサイド化を行う際における熱処理温度を示しており、縦軸はシート抵抗を示している。□はＧｅ組成比Ｘが０の場合を示しており、△はＧｅ組成比Ｘが０．０６の場合を示しており、▽はＧｅ組成比Ｘが０．１１の場合を示しており、▼はＧｅ組成比Ｘが０．２３の場合を示しており、▲はＧｅ組成比Ｘが０．３０の場合を示している。
【００１６】
図１から分かるように、Ｇｅの組成比Ｘを大きく設定するほど、シート抵抗が著しく上昇する際の熱処理温度が低くなる傾向がある。
【００１７】
このことから、ソース／ドレイン拡散層にシリコンゲルマニウム層を埋め込み、ゲート電極上にシリコンゲルマニウム層を形成し、これらシリコンゲルマニウム層を単にニッケル膜を用いてシリサイド化した場合には、ソース／ドレイン拡散層やゲート電極におけるシート抵抗の上昇を招いてしまうことがわかる。
【００１８】
シリコンゲルマニウム層をニッケル膜を用いてシリサイド化した場合にニッケルシリサイド膜のシート抵抗が上昇してしまうのは、シリサイドが凝集し、シリサイドが存在しない領域が生じてしまうためと考えられる。
【００１９】
図２は、シリサイドが存在しない領域が生じるメカニズムを示す概念図である。
【００２０】
シリコンゲルマニウム層１０上にニッケル膜を形成し、シリコンゲルマニウム層１０とニッケル膜とを反応させてシリサイド膜を形成するための熱処理を行うと、シリコンゲルマニウム層１０上には、図２に示すようにＮｉ（Ｓｉ１−ｘＧｅｘ）より成る結晶粒１２ａが形成される。そして、熱処理が更に進行すると、結晶粒１２ａと結晶粒１２ａとの界面（結晶粒界）、結晶粒１２ａとシリコンゲルマニウム層１０との界面、及び結晶粒１２ａの表面に沿うように、シリコンゲルマニウム層１０や結晶粒１２の構成原子であるＳｉ、Ｇｅ及びＮｉが拡散する。特に、Ｇｅは拡散しやすい。そして、結晶粒１２ａの形状は、エネルギー的に安定な形状である球状に近づいていく。そうすると、シリコンゲルマニウム層１０の表面には、結晶粒１２ａが存在しない領域１４、即ち、シリサイドが存在しない領域１４が生じることとなる。このような現象は、凝集と称される。このように、シリコンゲルマニウム層を単にニッケル膜を用いてシリサイド化した場合には、ニッケルシリサイド膜１２を構成する結晶粒が存在しない領域１４が生じてしまうため、シート抵抗が上昇してしまう。
【００２１】
ところで、図１を用いて上述したようにシリコンゲルマニウム層上に２０ｎｍのニッケル膜を形成し、かかるニッケル膜をシリサイド化した場合には、ニッケルシリサイド膜の厚さは４５ｎｍ程度となる。近時では、半導体装置の高集積化、微細化が進められており、６５ｎｍのノードテクノロジでは、ソース／ドレイン拡散層の接合深さは９０ｎｍ未満と非常に浅くする必要がある。ソース／ドレイン拡散層の接合深さを９０ｎｍ未満にする場合には、ニッケルシリサイド膜の厚さは２６ｎｍ以下にすることが必要である。ニッケルシリサイド膜の膜厚が厚すぎると、ソース／ドレイン拡散層の接合部とニッケルシリサイド膜との間の領域において強い電界が加わり、リーク電流の増加を招いてしまうためである。ニッケルシリサイド膜の厚さを２６ｎｍ以下にするためには、シリコンゲルマニウム層上に形成するＮｉ膜の膜厚は１２ｎｍ以下と非常に薄く設定する必要がある。
【００２２】
図３は、シリコンゲルマニウム層上に膜厚１０ｎｍのニッケル膜を形成し、第１の温度で熱処理を行うことによりシリコンゲルマニウム層とニッケル膜とを反応させてニッケルシリサイド膜を形成し、未反応のニッケル膜をＡＰＭ（Ammonia - Hydrogen Peroxide Mixture）液とＳＰＭ（Sulfuric acid - Hydrogen Peroxide Mixture）液とを順次用いてエッチング除去し、この後、第１の温度より高い第２の温度で熱処理を更に行った場合におけるシリサイド膜のＳＥＭ（Scanning Electron Microscope）像を示す平面図である。
【００２３】
なお、図３に示す試料を作成した際の具体的な製造プロセスは、以下の通りである。まず、面方位が（１００）のシリコン基板上に、Ｇｅの組成比Ｘが０．２４のシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ層）を形成した。この後、シリコンゲルマニウム層上に、膜厚１０ｎｍのニッケル膜と膜厚１０ｎｍのＴｉＮ膜とを順次形成した。この後、４００℃、３０秒の熱処理（第１の熱処理）を行うことにより、シリコンゲルマニウム層とニッケル膜とを反応させ、ニッケルシリサイド膜（Ｎｉ（Ｓｉ１−ｘＧｅｘ）膜）を形成した。この後、未反応のニッケル膜を、ＡＰＭ液とＳＰＭ液とを順次用いてエッチング除去した。なお、ＡＰＭ液は、アンモニアと過酸化水素と水とが混合されて成る薬液のことである。また、ＳＰＭ液は、硫酸と過酸化水素水とが混合されて成る薬液のことである。この後、５００℃、３０秒の熱処理（第２の熱処理）を更に行った。こうして形成されたニッケルシリサイド膜をＳＥＭを用いて観察したところ、図３に示すようなＳＥＭ像が得られた。
【００２４】
図３において色が濃くなっている箇所１４は、ニッケルシリサイド膜１２が存在されておらず、シリコンゲルマニウム層１０（図２参照）の表面が露出している箇所を示している。
【００２５】
図３から分かるように、上記のようにしてニッケルシリサイド膜１２を形成した場合には、ニッケルシリサイド膜が形成されていない箇所１４が多数生じてしまい、良質なニッケルシリサイド膜が得られない。また、図３に示すニッケルシリサイド膜に対してシート抵抗を測定したところ、２４Ω／ｓｑ．であった。
【００２６】
図４は、シリコンゲルマニウム層上に膜厚１０ｎｍのニッケル膜を形成し、熱処理を行うことによりシリコンゲルマニウム層とニッケル膜とを反応させてニッケルシリサイド膜を形成し、未反応のニッケル膜をＳＰＭ液を用いてエッチング除去した場合におけるシリサイド膜のＳＥＭ像を示す平面図である。即ち、図４は、シリコンゲルマニウム層上に１０ｎｍのニッケル膜を形成し、第１の温度で熱処理を行うことによりシリコンゲルマニウム層とニッケル膜とを反応させてニッケルシリサイド膜を形成し、未反応のＮｉ膜をＳＰＭ液のみを用いてエッチング除去し、この後、第１の温度より高い温度での熱処理を行わない場合におけるシリサイド膜のＳＥＭ像を示す平面図である。
【００２７】
なお、図４に示す試料を作成した際の具体的な製造プロセスは、以下の通りである。まず、面方位が（１００）のシリコン基板上に、Ｇｅの組成比がＸが０．２４のシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ層）を形成した。この後、シリコンゲルマニウム層上に膜厚１０ｎｍのニッケル膜と膜厚１０ｎｍのＴｉＮ膜とを順次形成した。この後、４００℃、３０秒の熱処理を行うことにより、シリコンゲルマニウム層とニッケル膜とを反応させ、ニッケルシリサイド膜を形成した。この後、未反応のニッケル膜をＳＰＭ液をエッチング除去した。ＡＰＭ液を用いた薬液処理は行わなかった。、また、未反応のニッケル膜をエッチング除去した後には、５００℃、３０秒の熱処理を行わなかった。こうして形成されたニッケルシリサイド膜をＳＥＭを用いて観察したところ、図４に示すようなＳＥＭ像が得られた。
【００２８】
図４から分かるように、上記のようにしてニッケルシリサイド膜１２を形成した場合には、ニッケルシリサイド膜が形成されていない箇所１４は減少しており、しかも、ニッケルシリサイド膜が形成されていない箇所１４の大きさも小さくなっている。
【００２９】
このことから、ＡＰＭ液を用いた薬液処理と、５００℃の高温の熱処理とを行わないようにすれば、ニッケルシリサイド膜が形成されていない箇所１４を減少させることができ、シリサイドが形成されていない箇所１４のサイズを小さくし得ることが分かる。
【００３０】
また、図４に示すニッケルシリサイド膜１２に対してシート抵抗を測定したところ、１２Ω／ｓｑ．であった。このことから、上記のようにしてニッケルシリサイド膜１２を形成すれば、シート抵抗も低減されることが分かる。
【００３１】
しかしながら、図４に示すニッケルシリサイド膜が形成されていない箇所１４のサイズは、実際の半導体装置のソース／ドレイン領域のサイズやゲート電極のサイズと比較して必ずしも十分に小さいとはいえない。このため、半導体装置を製造する際に、ニッケルシリサイド膜が形成されない箇所１４がソース／ドレイン領域上やゲート電極上に位置した場合には、ソース／ドレインにおけるコンタクト抵抗の上昇やゲート線の高抵抗化を招いてしまう。従って、高い歩留りで電気的特性の良好な半導体装置を製造するためには、シリコンゲルマニウム層が形成されていない箇所１４が生じないようにすることが重要である。
【００３２】
また、シリコン基板にシリコンゲルマニウム層を埋め込み、かかるシリコンゲルマニウム層上にニッケル膜を薄く形成し、シリサイド化を行うための熱処理を行った場合には、シリコンゲルマニウム層を構成する結晶の（１１１）面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されてしまう。
【００３３】
図５は、シリコンゲルマニウム層を構成する結晶の（１１１）面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されている状態を示す断面図である。図５は、ＳＴＥＭ（Scanning Transmission Electron Microscopy、走査型透過顕微鏡）を用いて観測された暗視野（Dark Field）像を示している。暗視野像では、回折波や散乱波が観測されるため、シリサイドが形成されている部分が明るく示されている像が得られる。図５における点線は、シリコンゲルマニウム層を構成する結晶の（１１１）面を示している。
【００３４】
図５に示す試料は、以下のようにして形成されたものである。まず、面方位が（１００）のシリコン基板８上に、ゲート絶縁膜を介してゲート電極１６を形成した。次に、ゲート電極１６の両側のシリコン基板８内に、シリコンゲルマニウム層１０を埋め込んだ。次に、シリコンゲルマニウム層１０上に膜厚１２ｎｍのニッケル膜を形成した。次に、４００℃、３０秒の熱処理を行うことにより、シリコンゲルマニウム層とニッケル膜とを反応させてニッケルシリサイド膜を形成した。次に、未反応のＮｉ膜をエッチング除去した。次に、５００℃、３０秒の熱処理を行った。
【００３５】
図５から分かるように、ニッケルシリサイド膜１２の下部には、シリコンゲルマニウム層１０を構成する結晶の（１１１）面に沿うようにＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶１８がスパイク状に形成されている。
【００３６】
このように、薄いニッケル膜を用いて単にシリコンゲルマニウム層１０をシリサイド化した場合には、シリコンゲルマニウム層１０の結晶面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶１８がスパイク状に形成されてしまう。ニッケルシリサイド膜１２の下部にＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶１８がスパイク状に形成された場合には、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶１８がソース／ドレイン拡散層（図示せず）の接合部の近傍まで達する場合があり、接合リーク電流の増加を招いてしまうこととなる。
【００３７】
本願発明者らは鋭意検討した結果、シリコンゲルマニウム層の上層部をアモルファス化することにより、シリコンゲルマニウム層の上部に非晶質のシリコンゲルマニウムより成るアモルファス層を形成し、かかるアモルファス層をニッケル膜と反応させることにより、ニッケルシリサイド膜を形成することに想到した。
【００３８】
図６は、本発明の原理を示す工程断面図である。
【００３９】
まず、面方位が（１００）のシリコン基板（図示せず）に形成されたトレンチ（図示せず）内に、ボロン等のドーパント不純物が導入されたシリコンゲルマニウム層（Ｓｉ１−ＸＧｅＸ層）１０を形成する（図６（ａ）参照）。
【００４０】
次に、シリコンゲルマニウム層１０の上層部にイオン注入を行い、シリコンゲルマニウム層１０の上層部をアモルファス化する。こうして、シリコンゲルマニウム層１０の上層部に、非晶質のシリコンゲルマニウムより成るアモルファス層２０が形成される（図６（ｂ）参照）。
【００４１】
次に、アモルファス層２０上に、例えば膜厚１０ｎｍのニッケル膜２２を形成する（図６（ｃ）参照）。
【００４２】
次に、シリコンゲルマニウム層１０とニッケル膜２２とを反応させるための熱処理を行う。図６（ｄ）及び図６（ｅ）に示すように、シリサイド化は徐々に進行し、アモルファス層２０がシリサイド化が完了した段階、即ち、シリサイド層２４の下面がシリコンゲルマニウム層１０の上面に達した段階で熱処理を中止する。熱処理の初期の段階（図６（ｄ）参照）ではＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成され、最終的には、Ｎｉ（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成される（図６（ｅ）参照）。熱処理の初期の段階においてＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成されるのは、Ｓｉ、Ｇｅの供給量に対するＮｉの供給量が多いためである。こうして、シリコンゲルマニウム層１０上にニッケルシリサイド膜２４が形成される。
【００４３】
本発明によれば、ニッケル膜と反応するアモルファス層２０、即ち、アモルファス化された部分のシリコンゲルマニウム層２０には結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイドが存在しない領域１４（図２（ｂ）参照）がシリコンゲルマニウム層１０上に生じるのを防止することができる。また、アモルファス化された部分のシリコンゲルマニウム層２０には結晶面が存在しないため、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本発明によれば、薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化することによりニッケルシリサイド膜を形成した場合であっても、低いシート抵抗を得ることができ、接合リーク電流も抑制することができる。
【００４４】
図７は、本発明による製造方法により形成されたニッケルシリサイド膜のＳＥＭ像を示す平面図である。
【００４５】
図６に示すようにしてニッケルシリサイド膜１２を形成した場合には、図７に示すように、ニッケルシリサイド膜１２には、ニッケルシリサイドが存在していない箇所は生じていない。
【００４６】
また、図７に示すニッケルシリサイド膜１２に対してシート抵抗を測定したところ、１２Ω／ｓｑ．であった。
【００４７】
このことから、図６に示すようにしてニッケルシリサイド膜１２を形成すれば、極めて良質で、しかも、シート抵抗の低いニッケルシリサイド膜１２を形成しうることが分かる。
【００４８】
なお、アモルファス層２０の厚さを厚くしすぎた場合には、以下のようになる。
【００４９】
図８は、アモルファス層の厚さを厚くしすぎた場合を示す工程断面図である。
【００５０】
まず、シリコン基板（図示せず）上に形成されたトレンチ（図示せず）内に、ボロン等のドーパント不純物が導入されたシリコンゲルマニウム層１０を形成する（図８（ａ）参照）。
【００５１】
次に、シリコンゲルマニウム層１０の上層部にイオン注入を行い、シリコンゲルマニウム層の上層部をアモルファス化する。イオン注入の際の加速エネルギーを比較的高く設定すれば、シリコンゲルマニウム層の上層部に比較的厚いアモルファス層２０が形成される。例えば、厚さ４０ｎｍのアモルファス層２０が形成される。
【００５２】
次に、アモルファス層２０上にニッケル膜２２を形成する。
【００５３】
次に、シリコンゲルマニウム層１０とニッケル膜２２とを反応させるための熱処理を行う。図８（ｄ）及び図８（ｅ）に示すように、シリサイド化は徐々に進行する。熱処理の初期の段階（図８（ｄ）参照）ではＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成され、最終的には、Ｎｉ（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成される（図８（ｅ）参照）。ニッケル膜２２の厚さに対してアモルファス層２０の厚さが厚すぎるため、ニッケルシリサイド膜２４の下にはアモルファス層２０が残存した状態となる。
【００５４】
アモルファス層２０においてはボロン等のドーパント不純物が活性化されないため、ニッケルシリサイド膜２４とシリコンゲルマニウム層１０との間の電気抵抗は、高くなってしまう。従って、このようにアモルファス層２０の厚さを厚くしすぎた場合には、電気的特性の良好なトランジスタを構成することができない。
【００５５】
一方、アモルファス層２０の厚さを薄くしすぎた場合には、以下のようになる。
【００５６】
図９は、アモルファス層の厚さを薄くしすぎた場合を示す工程断面図である。
【００５７】
まず、シリコン基板（図示せず）上に形成されたトレンチ（図示せず）内に、ドーパント不純物が導入されたシリコンゲルマニウム層１０を形成する。
【００５８】
次に、シリコンゲルマニウム層１０の上層部にイオン注入を行い、シリコンゲルマニウム層１０の上層部をアモルファス化する。イオン注入の際の加速エネルギーを比較的低く設定すれば、シリコンゲルマニウム層の上層部に比較的薄いアモルファス層２０が形成される。例えば、厚さ１０ｎｍのアモルファス層２０が形成される。
【００５９】
次に、アモルファス層２０上にニッケル膜２２を形成する。
【００６０】
次に、シリコンゲルマニウム層１０とニッケル膜２２とを反応させるための熱処理を行う。ニッケル膜２２の厚さに対してアモルファス層２０の厚さが薄すぎるため、アモルファス化されていない部分のシリコンゲルマニウム層１０、即ち、結晶質のシリコンゲルマニウム層１０までもがシリサイド化される。このため、シリコンゲルマニウム層１０の（１１１）面に沿って、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に成長する。
【００６１】
このようにアモルファス層２０の厚さが薄すぎる場合には、ニッケルシリサイド膜２４の下にＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶２６がスパイク状に形成されてしまうこととなる。この場合には、ソース／ドレイン拡散層の接合部とニッケルシリサイド膜２４、２６との距離が短くなり、ソース／ドレイン拡散層の接合部とニッケルシリサイド膜２４、２６との間の領域における電界が強くなるため、接合リーク電流の増加を招いてしまう。
【００６２】
このように、アモルファス層２０の厚さは厚すぎたり薄すぎたりすることがないように、適切な厚さに設定することが必要である。
【００６３】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１０乃至図２４を用いて説明する。図１０は、本実施形態による半導体装置の構造を示す断面図である。
【００６４】
（半導体装置）
まず、本実施形態による半導体装置の構造について図１０を用いて説明する。
【００６５】
図１０において、紙面左側は、ＮＭＯＳトランジスタ形成領域９６を示しており、紙面右側は、ＰＭＯＳトランジスタ形成領域９８を示している。
【００６６】
シリコン基板３４には、素子領域を画定する素子分離領域４６が形成されている。素子分離領域４６が形成されたシリコン基板３４内には、ウェル（図示せず）が形成されている。
【００６７】
ＮＭＯＳトランジスタ形成領域９６においては、ウェルが形成されたシリコン基板３４上に、シリコン酸化膜より成るゲート絶縁膜５２を介して、ポリシリコン膜より成るゲート電極５４ｎが形成されている。
【００６８】
ゲート電極５４ｎ上には、ＮｉＳｉから成るニッケルシリサイド膜７２ａが形成されている。ニッケルシリサイド膜７２ａの膜厚は、例えば２０ｎｍ以下となっている。
【００６９】
ニッケルシリサイド膜７２ａが形成されたゲート電極５４ｎの側壁部には、シリコン酸化膜５５とシリコン窒化膜５７とから成る２層構造のサイドウォール絶縁膜６０が形成されている。
【００７０】
ゲート電極５４ｎの両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８ｎと、エクステンション領域を低抵抗化するための不純物拡散領域５９ｎと、深い不純物拡散領域６２ｎとにより構成されるソース／ドレイン拡散層６４ｎが形成されている。
【００７１】
ソース／ドレイン拡散層６４ｎ上には、ＮｉＳｉから成るニッケルシリサイド膜７２ｂが形成されている。ニッケルシリサイド膜７２ｂの膜厚は、例えば２０ｎｍ以下となっている。
【００７２】
こうして、ＮＭＯＳトランジスタ形成領域９６のシリコン基板３４上に、ゲート電極５４ｎと、ソース／ドレイン拡散層６４ｎとを有するＮＭＯＳトランジスタ２が形成されている。
【００７３】
ＰＭＯＳトランジスタ形成領域９８においては、ウェルが形成されたシリコン基板３４上に、シリコン酸化膜より成るゲート絶縁膜５２を介して、ポリシリコン膜より成るゲート電極５４ｐが形成されている。ゲート電極５４ｐは、ポリシリコン膜上に、組成比Ｘが０＜Ｘ＜１であるＳｉ１−ＸＧｅＸ層（シリコンゲルマニウム層）１００ａを更に有している。Ｓｉ１−ＸＧｅＸ層１００ａの組成は、例えばＳｉ０．７６Ｇｅ０．２４となっている。ゲート電極５４ｐのＳｉ１−ＸＧｅＸ層１００ａ上には、組成比Ｘが０＜Ｘ＜１であるＮｉＳｉ１−ｘＧｅｘから成るニッケルシリサイド膜１０２ａが形成されている。なお、ニッケルシリサイド膜１０２ａのＮｉＳｉ１−ＸＧｅＸにおけるＮｉとＳｉ１−ＸＧｅＸとの組成比は１：１である。具体的には、ニッケルシリサイド膜１０２ａの組成は、例えばＮｉＳｉ０．７６Ｇｅ０．２４となっている。ニッケルシリサイド膜１０２ａの膜厚は、例えば２０ｎｍ以下となっている。
【００７４】
ニッケルシリサイド膜１０２ａが形成されたゲート電極５４ｐの側壁部には、シリコン酸化膜５５とシリコン窒化膜５７とから成る２層構造のサイドウォール絶縁膜６０が形成されている。
【００７５】
ゲート電極５４ｐの両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８ｐと、エクステンション領域を低抵抗化するための不純物拡散領域５９ｐと、深い不純物拡散領域６２ｐとにより構成されるソース／ドレイン拡散層６４ｐが形成されている。
【００７６】
ゲート電極５４ｐ及びサイドウォール絶縁膜６０の両側におけるソース／ドレイン拡散層６４ｐ内には、凹部１０４が形成されている。凹部１０４内には、組成比Ｘが０＜Ｘ＜１であるＳｉ１−ＸＧｅＸ層（シリコンゲルマニウム層）１００ｂが埋め込まれている。Ｓｉ１−ＸＧｅＸ層１００ｂの組成は、Ｓｉ１−ＸＧｅＸ層１００ａと同じ組成であり、例えばＳｉ０．７６Ｇｅ０．２４となっている。このように、本実施形態による半導体装置におけるＰＭＯＳトランジスタは、ソース／ドレイン拡散層６４ｐにＳｉ１−ＸＧｅＸ層１００ｂが埋め込まれている。Ｓｉ１−ｘＧｅｘの格子定数がＳｉの格子定数より大きいため、シリコン基板３４のチャネル領域には圧縮歪みが加えられている。本実施形態によれば、チャネル領域に、Ｓｉ１−ＸＧｅＸ層１００ｂの存在に起因して圧縮歪みが加えられているため、高いホール移動度を実現することが可能となる。このため、本実施形態によれば、ＰＭＯＳトランジスタの動作速度を向上することが可能となる。
【００７７】
なお、ＮＭＯＳトランジスタ２においては、チャネル領域に敢えて結晶歪みを加えなくても、高いキャリア移動度が実現されている。従って、チャネル領域に結晶歪みを加えるような構成要素を敢えてソース／ドレイン拡散層６４ｎに埋め込まなくても、ＮＭＯＳトランジスタについては特段の問題はない。
【００７８】
ソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ＸＧｅＸ層１００ｂ上には、組成比Ｘが０＜Ｘ＜１であるＮｉＳｉ１−ＸＧｅＸから成るニッケルシリサイド膜１０２ｂが形成されている。なお、ニッケルシリサイド膜１０２ｂのＮｉＳｉ１−ｘＧｅｘにおけるＮｉとＳｉ１−ＸＧｅＸとの組成比は１：１である。具体的には、ニッケルシリサイド膜１０２ｂの組成は、ニッケルシリサイド膜１０２ａと同じ組成であり、例えばＮｉＳｉ０．７６Ｇｅ０．２４となっている。ニッケルシリサイド膜１０２ｂの膜厚は、例えば２０ｎｍ以下となっている。
【００７９】
こうして、ＰＭＯＳトランジスタ形成領域９８のシリコン基板３４上に、ゲート電極５４ｐと、ソース／ドレイン拡散層６４ｐとを有するＰＭＯＳトランジスタ４が形成されている。
【００８０】
ＮＭＯＳトランジスタ２及びＰＭＯＳトランジスタ４が形成されたシリコン基板３４上には、シリコン窒化膜７４が形成されている。シリコン窒化膜７４上には、シリコン酸化膜７６が形成されている。
【００８１】
シリコン酸化膜７６及びシリコン窒化膜７４には、ゲート電極５４ｎ、５４ｐ上のニッケルシリサイド膜７２ａ、１０２ａに達するコンタクトホール７８ａが形成されている。また、シリコン酸化膜７６及びシリコン窒化膜７４には、ソース／ドレイン拡散層６４ｎ、６４ｐ上のニッケルシリサイド膜７２ｂ、１０２ｂに達するコンタクトホール７８ｂが形成されている。
【００８２】
コンタクトホール７８ａ、７８ｂ内には、バリアメタル８０及びタングステン膜８２より成るコンタクトプラグ８４ａ、８４ｂがそれぞれ埋め込まれている。
【００８３】
コンタクトプラグ８４ａ、８４ｂが埋め込まれたシリコン酸化膜７６上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、コンタクトプラグ８４ａ、８４ｂに電気的に接続された配線層１０６が埋め込まれている。配線層１０６は、タンタル膜より成るバリアメタル１０８と、銅膜１１０とにより構成されている。
【００８４】
配線層１０６が埋め込まれた層間絶縁膜８６上には、層間絶縁膜１１２が形成されている。層間絶縁膜１１２には、配線層１０６に電気的に接続された配線層１１４が埋め込まれている。配線層１１４は、タンタル膜より成るバリアメタル１１６と、銅膜１１８とにより構成されている。
【００８５】
配線層１１４が埋め込まれた層間絶縁膜１１２上には、配線層１１４に電気的に接続された電極１２０が形成されている。電極１２０は、例えばアルミニウム膜により構成されている。
【００８６】
こうして、本実施形態による半導体装置が構成されている。
【００８７】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１１乃至図２４を用いて説明する。図１１乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８８】
まず、例えばアンモニア過水を用いて、シリコン基板３４の表面を洗浄する。シリコン基板３４としては、例えば面方位（１００）のｐ型シリコン基板を用いる。
【００８９】
次いで、シリコン基板３４上に、例えば熱酸化法により、例えば膜厚５０ｎｍのシリコン酸化膜３６を形成する（図１１（ａ）参照）。
【００９０】
次いで、例えばスピンコート法により、フォトレジスト膜３８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜３８をパターニングする。これにより、シリコン酸化膜３６をパターニングするためのフォトレジストマスク３８が形成される（図１１（ｂ）参照）。
【００９１】
次いで、フォトレジスト膜３８をマスクとして、シリコン酸化膜３６をエッチングする（図１１（ｃ）参照）。
【００９２】
次いで、フォトレジスト膜３８及びシリコン酸化膜３６をマスクとして、例えばイオン注入法により、シリコン基板３４にドーパント不純物を導入する。これにより、所定の導電型のウェル４０が形成される（図１２（ａ）参照）。ＮＭＯＳトランジスタを形成するためのｐ型ウェルを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１２０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成するためのｎ型ウェルを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を３００ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
【００９３】
ウェル４０を形成した後、フォトレジスト膜３８を剥離する（図１２（ｂ）参照）。
【００９４】
次に、シリコン酸化膜３６をエッチング除去する（図１２（ｃ）参照）。
【００９５】
次いで、例えばＳＴＩ（Shallow Trench Isolation）法により、以下のようにして素子領域を画定する素子分離領域４６を形成する。
【００９６】
まず、シリコン基板３４上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚５０ｎｍのシリコン窒化膜４２を形成する（図１３（ａ）参照）。
【００９７】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン窒化膜４２をパターニングする。これにより、シリコン酸化膜が埋め込まれるトレンチを形成するためのハードマスク４２が形成される（図１３（ｂ）参照）。
【００９８】
次いで、シリコン窒化膜４２をマスクとして、シリコン基板３４をエッチングする。こうして、シリコン基板３４に、トレンチ４４が形成される（図１３（ｃ）参照）。
【００９９】
トレンチ４４を形成した後、例えばウェットエッチングにより、マスクとして用いたシリコン窒化膜４２を除去する（図１４（ａ）参照）。
【０１００】
次いで、トレンチ４４が形成されたシリコン基板３４上に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜を形成する。
【０１０１】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン基板３４の表面が露出するまでシリコン酸化膜を研磨し、シリコン基板３４上のシリコン酸化膜を除去する。
【０１０２】
こうして、トレンチ４４に埋め込まれたシリコン酸化膜より成る素子分離領域４６が形成される（図１４（ｂ）参照）。素子分離領域４６により、素子領域が画定される。
【０１０３】
次いで、例えばスピンコート法により、フォトレジスト膜４８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜４８をパターニングする。これにより、チャネルドープ層を形成するためのフォトレジストマスク４８が形成される（図１４（ｃ）参照）。なお、図１４（ｃ）以降の図面では、ＭＯＳトランジスタが形成される素子領域を拡大して示している。
【０１０４】
次いで、フォトレジスト膜４８をマスクとして、例えばイオン注入法により、シリコン基板３４にドーパント不純物を導入する。これにより、シリコン基板３４内に、チャネルドープ層５０が形成される（図１５（ａ）参照）。ＮＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１５ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を８０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
【０１０５】
チャネルドープ層５０を形成した後、マスクとして用いたフォトレジスト膜４８を剥離する。
【０１０６】
次いで、例えば９５０℃、１０秒間の熱処理により、チャネルドープ層５０中のドーパント不純物を活性化する。
【０１０７】
次いで、シリコン基板３４上に、例えば熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜より成るゲート絶縁膜５２を形成する（図１５（ｂ）参照）。なお、ゲート絶縁膜５２の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜５２の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
【０１０８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜５４を形成する。
【０１０９】
次いで、例えばイオン注入法により、ドーパント不純物をポリシリコン膜５４に導入する（図１５（ｃ）参照）。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を１０ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。
【０１１０】
次いで、例えばスピンコート法により、フォトレジスト膜５６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５６をパターニングする。これにより、ポリシリコン膜５４をパターニングするためのフォトレジストマスク５６が形成される（図１６（ａ）参照）。
【０１１１】
次いで、フォトレジスト膜５６をマスクとして、ポリシリコン膜５４をドライエッチングする。これにより、ポリシリコン膜より成るゲート電極５４が形成される（図１６（ｂ）参照）。
【０１１２】
ゲート電極５４を形成した後、マスクとして用いたフォトレジスト膜５６を除去する。
【０１１３】
次いで、ゲート電極５４をマスクとして、例えばイオン注入法により、ゲート電極５４の両側のシリコン基板３４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を１ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８が形成される（図１６（ｃ）参照）。
【０１１４】
図１７（ａ）は、ゲート電極５４ｐの両側のシリコン基板３４内にエクステンション領域を構成するｐ型の浅い不純物拡散層５８ｐが形成されており、ゲート電極５４ｎの両側のシリコン基板３４内にエクステンション領域を構成するｎ型の浅い不純物拡散層５８ｎが形成されている状態を示している。
【０１１５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜５５を形成する。
【０１１６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜５７を形成する。
【０１１７】
次いで、例えばＲＩＥ（Reactive Ion etching）法により、シリコン窒化膜５７及びシリコン酸化膜５５を異方性エッチングする。これにより、ゲート電極５４ｎ、５４ｐの側壁部分に、シリコン酸化膜５５とシリコン窒化膜５７とから成る２層構造のサイドウォール絶縁膜６０が形成される（図１７（ｂ）参照）。
【０１１８】
次いで、ゲート電極５４ｎ、５４ｐ及びサイドウォール絶縁膜６０をマスクとして、例えばイオン注入法により、ゲート電極５４ｎ、５４ｐ及びサイドウォール絶縁膜６０の両側のシリコン基板３４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を１０ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を２ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、エクステンション領域５８ｎ、５８ｐを低抵抗化するための不純物拡散領域５９ｎ、５９ｐが形成される。
【０１１９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜６１を形成する。
【０１２０】
次いで、例えばＲＩＥ法により、シリコン酸化膜６１を異方性エッチングする。これにより、サイドウォール絶縁膜６０の側壁部分に、シリコン酸化膜から成るサイドウォール絶縁膜６１が更に形成される（図１７（ｃ）参照）。
【０１２１】
次いで、ゲート電極５４及びサイドウォール絶縁膜６０、６１をマスクとして、例えばイオン注入法により、ゲート電極５４及びサイドウォール絶縁膜６０、６１の両側のシリコン基板３４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を８ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域６２ｎ、６２ｐが形成される（図１７（ｃ）参照）。
【０１２２】
次いで、所定の熱処理を行うことにより、不純物拡散領域５８ｎ、５８ｐ、５９ｎ、５９ｐ、６２ｎ、６２ｐに導入されたドーパント不純物を活性化する。
【０１２３】
こうして、ゲート電極５４の両側のシリコン基板３４内に、エクステンション領域、すなわち、浅い不純物拡散領域５８ｎ、５８ｐと、エクステンション領域５８ｎ、５８ｐを低抵抗化するための不純物拡散領域５９ｎ、５９ｐと、深い不純物拡散領域６２ｎ、６２ｐとにより構成されるソース／ドレイン拡散層６４ｎ、６４ｐが形成される。
【０１２４】
この後、サイドウォール絶縁膜６０の外側に形成されているサイドウォール絶縁膜６１をエッチング除去する（図１８（ａ）参照）。
【０１２５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜１２２を形成する。
【０１２６】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜１２２をパターニングする。これにより、ＰＭＯＳトランジスタ形成領域９８上及びＰＭＯＳトランジスタ形成領域９８を画定する素子分離領域４６上のシリコン酸化膜１２２を除去し、ＮＭＯＳトランジスタ形成領域９６上及びＮＭＯＳトランジスタ形成領域９６を画定する素子分離領域４６上にシリコン酸化膜１２２を選択的に残存させる（図１８（ｂ）参照）。
【０１２７】
次いで、シリコン酸化膜１２２をマスクとして、例えばＲＩＥ法により、シリコン酸化膜に対して高い選択比でシリコン基板３４をエッチングする。これにより、ゲート電極５４ｐ及びサイドウォール絶縁膜６０の両側のソース／ドレイン拡散層６４ｐ内に、深さ５０ｎｍの凹部１０４を形成する。このとき、ポリシリコン膜より成るゲート電極５４ｐの上部もエッチング除去される（図１９（ａ）参照）。
【０１２８】
次いで、凹部１０４等が形成されたシリコン基板３４の表面を、希フッ酸（例えば、ＨＦ：Ｈ２Ｏ＝５：１００）を用いて、例えば５秒間クリーニングする。この後、シリコン酸化膜１２２をマスクとして、例えばＣＶＤ法により、ゲート電極５４ｐ上及び凹部１０４内に、ドーパント不純物が導入されたシリコンゲルマニウム層（Ｓｉ１−ＸＧｅＸ層）１００ａ、１００ｂを選択的にエピタキシャル成長する。（図１９（ｂ）参照）。ドーパント不純物としては、例えばボロンを用いる。Ｓｉ１−ＸＧｅＸ層１００ａ、１００ｂの組成は、例えばＳｉ０．７６Ｇｅ０．２４とする。Ｓｉ１−ＸＧｅＸ層１００ａ、１００ｂの成膜条件は、例えば、原料ガスとしてＧｅＨ４とＳｉＨ４とＢ２Ｈ６との混合ガスを用い、ＧｅＨ４の分圧を０．３Ｐａ、ＳｉＨ４の分圧を６Ｐａ、Ｂ２Ｈ６の分圧を０．００００１Ｐａとし、成膜温度を５５０℃とする。Ｓｉ１−ＸＧｅＸ層１００ａ、１００ｂの膜厚は、例えば６０ｎｍとする。
【０１２９】
なお、Ｓｉ１−ＸＧｅＸ層におけるＧｅの組成比Ｘは、０．２４に限定されるものではない。例えば、Ｇｅの組成比Ｘを、０＜Ｘ≦０．３の範囲で適宜設定する。
【０１３０】
こうして、ＰＭＯＳトランジスタ形成領域９８において、ソース／ドレイン拡散層６４ｐの凹部１０４内に、シリコンゲルマニウム層１００ｂが埋め込まれる。また、ゲート電極５４ｐは、ポリシリコン膜上にシリコンゲルマニウム層１００ａを有するものとして構成される。
【０１３１】
次に、イオン注入法により、シリコンゲルマニウム層の上層部にイオン注入を行う。注入するイオンとしては、例えばＧｅイオンを用いる。これにより、シリコンゲルマニウム層１００ａ、１００ｂの上層部がアモルファス化され、シリコンゲルマニウム層１００ａ、１００ｂの上層部にアモルファス層１０１が形成される（図２０（ａ）参照）。アモルファス層１０１の厚さは、２０ｎｍ以下とする。より具体的には、アモルファス層の厚さは、１０〜２０ｎｍ程度とする。
【０１３２】
アモルファス層１０１の厚さを２０ｎｍ以下とするのは、以下のような理由によるものである。アモルファス層１０１は後述する工程においてシリサイド化されるが、アモルファス層１０１の上層部のみがシリサイド化され、シリコンゲルマニウム層１００ａ、１００ｂとニッケルシリサイド膜１０２ａ、１０２ｂとの間にアモルファス層１０１が存在している場合には、ニッケルシリサイド膜１０２ａ、１０２ｂとシリコンゲルマニウム層１００ａ、１００ｂとの間で十分に低い電気抵抗が得られない。このため、シリコンゲルマニウム層１００ａ、１００ｂとニッケルシリサイド膜１０２ａ、１０２ｂとの間にアモルファス層１０１が残存しないように、アモルファス層１０１をすべてシリサイド化する必要がある。アモルファス層１０１を比較的厚く形成し、かかる厚いアモルファス層２０をシリサイド化した場合には、ソース／ドレイン拡散層６４ｐの接合部とシリサイド層１０２ｂとの間の距離が短くなりすぎ、リーク電流の増加を招いてしまう。このため、ソース／ドレイン拡散層６４ｐの接合部が比較的浅く形成される微細な半導体装置を製造する際には、ニッケルシリサイド膜の膜厚を十分に薄くする必要がある。ニッケルシリサイド膜１０２ｂの膜厚を十分に薄くするためには、シリサイド化されるアモルファス層１０１の厚さも十分に薄くする必要がある。かかる観点から、アモルファス層１０１の厚さは、２０ｎｍ以下とする。
【０１３３】
アモルファス層１０１の厚さを２０ｎｍ以下とするためには、イオン注入の条件は例えば加速電圧を１０ｋｅＶとする。ドーズ量は、シリコンゲルマニウム層１００ａ、１００ｂの上層部をアモルファス化することができる量であればよく、例えば１×１０１４〜１×１０１５ｃｍ−２とする。
【０１３４】
なお、ここでは、シリコンゲルマニウム層１００ａ、１００ｂの上層部にＧｅイオンを注入する場合を例に説明したが、注入するイオンは、Ｇｅイオンに限定されるものではない。例えば、Ａｒイオン、Ｓｉイオン、Ａｓイオン、Ｓｂイオン、Ｎイオン、Ｘｅイオン、Ｋｒイオン等を注入するようにしてもよい。Ａｒイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを５〜１５ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｓｉイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを３〜５ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ａｓイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを５〜１５ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｓｂイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを５〜１０ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｎイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを３〜５ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｘｅイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを１０〜２０ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｋｒイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを５〜２０ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。
【０１３５】
次いで、ＮＭＯＳトランジスタ形成領域９６に形成されているシリコン酸化膜１２２をエッチング除去する。
【０１３６】
次いで、例えばフッ酸処理により、ゲート電極５４ｎの表面、ソース／ドレイン拡散層６４ｎの表面、ゲート電極５４ｐのシリコンゲルマニウム層１００ａの表面、及びソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたシリコンゲルマニウム層１００ｂの表面に形成されている自然酸化膜を除去する。
【０１３７】
なお、ここでは、フッ酸処理により自然酸化膜を除去する前にシリコン酸化膜１２２をエッチング除去する場合を例に説明したが、シリコン酸化膜１２２は、シリコンゲルマニウム層１００ａ、１００ｂの上層部をアモルファス化するためのイオン注入の際にダメージを受けているため、敢えてシリコン酸化膜１２２をエッチングするための工程を行うことなく、フッ酸処理のみによってシリコン酸化膜１２２を除去することも可能である。
【０１３８】
次いで、全面に、例えばＮｉターゲットを用いたスパッタ法により、例えば膜厚１０〜１５ｎｍ程度のニッケル膜６６を形成する（図２０（ｂ）参照）。上述したように、シリコンゲルマニウム層１００ａ、１００ｂ上のアモルファス層１０１をすべてシリサイド化する必要があるため、ニッケル膜６６の厚さは、シリコンゲルマニウム層１００ａ、１００ｂ上のアモルファス層１０１をすべてシリサイド化するのに必要な厚さに設定することが必要である。ニッケル膜６６の厚さは、アモルファス層１０１の厚さに応じて適宜設定すればよい。
【０１３９】
但し、後工程においてシリサイド化を行った後には、ニッケル膜６６のうちの未反応の部分を確実に除去する必要がある。未反応の部分のニッケル膜６６を確実に除去できるよう、ニッケル膜６６の膜厚は２００ｎｍ以下に設定することが望ましい。
【０１４０】
次いで、ニッケル膜６６上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＴｉＮ膜より成る保護膜６８を形成する（図２１（ａ）参照）。なお、保護膜６８は、ＴｉＮ膜に限定されるものではない。保護膜６８として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
【０１４１】
次いで、例えばＲＴＡ法により、アモルファス層１０１をシリサイド化するための熱処理を行う。熱処理条件は、例えば４３０℃、３０秒間とする。シリサイド化は徐々に進行し、アモルファス層１０１のシリサイド化が完了した段階、即ち、シリサイド層１０２ａ、１０２ｂの下面がシリコンゲルマニウム層１００ａ、１００ｂの上面に達した段階で熱処理を中止する。なお、図６を用いて上述したように、熱処理の初期の段階ではＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜が形成され、最終的には、Ｎｉ（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜が形成される。熱処理の初期の段階においてＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜１０２ｂが形成されるのは、Ｓｉ、Ｇｅの供給量に対するＮｉの供給量が多いためである。こうして、シリコンゲルマニウム層１００ａ、１００ｂ上にニッケルシリサイド膜１０２ａ、１０２ｂが形成される（図２１（ｂ）参照）。
【０１４２】
シリサイド化を行うための熱処理は、上述したように、シリコンゲルマニウム層１００ａ、１００ｂ上のアモルファス層１０２ａ、１０２ｂのシリサイド化が完了した段階、即ち、シリサイド層１０２ａ、１０２ｂの下面がシリコンゲルマニウム層１００ａ、１００ｂの上面に達した段階で中止することが重要である。シリコンゲルマニウム層１００ａ、１００ｂ上のアモルファス層１０１のシリサイド化が完了した段階で熱処理を中止せずに更に反応を進行させた場合には、アモルファス化されていない部分のシリコンゲルマニウム層１００ａ、１００ｂまでもがシリサイドされていくため、シリコンゲルマニウム層１００ａ、１００ｂを構成する結晶の（１１１）面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されてしまう虞がある。
【０１４３】
ただし、シリサイド層１０２ａ、１０２ｂの下面がシリコンゲルマニウム層１００ａ、１００ｂの上面に達した段階で、必ずしも直ちに熱処理を中止しなくてもよい。結晶質のシリコンゲルマニウム層１００ａ、１００ｂがシリサイド化される厚さが僅かであれば、シリコンゲルマニウム層１００ａ、１００ｂを構成する結晶の（１１１）面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されないからである。
【０１４４】
なお、ニッケルシリサイド膜１０１ａ、１０１ｂのＮｉＳｉ１−ｘＧｅｘにおけるＮｉとＳｉ１−ｘＧｅｘとの組成比は１：１である。具体的には、ニッケルシリサイド膜１０１ａ、１０１ｂの組成は、例えばＮｉＳｉ０．７６Ｇｅ０．２４となる。
【０１４５】
次いで、ウェットエッチングにより、保護膜６８及びＮｉ膜６６のうちのＳｉ又はＳｉ１−ｘＧｅｘと未反応の部分をそれぞれ選択的に除去する（図２２参照）。エッチング溶液としては、例えば硫酸と過酸化水素水とが混合されて成る薬液（ＳＰＭ液）を用いる。硫酸と過酸化水素水との混合比は、例えば３：１とする。また、エッチング時間は、例えば２０分とする。なお、ＳＰＭ液に代えて、塩酸と過酸化水素と水とが混合されて成る薬液（ＨＰＭ液）を用いてもよい。
【０１４６】
こうして、Ｓｉ１−ｘＧｅｘ層（シリコンゲルマニウム層）１００ａ上及びＳｉ１−ｘＧｅｘ層（シリコンゲルマニウム層）１００ｂ上に、ＮｉＳｉ１−ｘＧｅｘから成るニッケルシリサイド膜１０２ａ、１０２ｂが形成される。ニッケルシリサイド膜１０２ａ、１０２ｂの組成は、例えばＮｉＳｉ０．７６Ｇｅ０．２４となる。
【０１４７】
こうして、サリサイドプロセスにより、ＮＭＯＳトランジスタ２については、ゲート電極５４ｎ上にＮｉＳｉ膜７２ａが形成され、ソース／ドレイン拡散層６４ｎ上にＮｉＳｉ膜７２ｂが形成される。なお、Ｎｉ膜６６の膜厚や、熱処理の条件を適宜設定することにより、所望の膜厚のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。例えば、膜厚２０ｎｍ程度のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。
【０１４８】
また、サリサイドプロセスにより、ＰＭＯＳトランジスタ４については、ゲート電極５４ｐのＳｉ１−ＸＧｅＸ層１００ａ上にＮｉＳｉ１−ＸＧｅＸ層１０２ａが形成され、ソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ＸＧｅＸ層１００ｂ上にＮｉＳｉ１−ＸＧｅＸ層１０２ｂが形成される。なお、ニッケル膜６６の膜厚、熱処理条件等を適宜設定することにより、所望の膜厚のＮｉＳｉ１−ＸＧｅＸ層１０２ａ、１０２ｂを得ることができる。例えば、膜厚２０ｎｍ以下のＮｉＳｉ１−ＸＧｅＸ層１０２ａ、１０２ｂを得ることができる。
【０１４９】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜７４を形成する。シリコン窒化膜７４の成膜温度は、例えば４００℃とする。なお、サリサイドプロセス後の工程は、ＮｉＳｉ膜７２ａ、７２ｂの凝集を抑制するために、例えば５００℃以下の温度で行う。
【０１５０】
サリサイドプロセス後の工程を５００℃以下の温度で行うのは、以下のような評価結果に基づくものである。
【０１５１】
図２４は、熱処理温度とシート抵抗との関係を示すグラフである。横軸は熱処理温度を示しており、縦軸はシート抵抗を示している。試料を作成する際のプロセスは、以下の通りとした。まず、シリコン基板上に、Ｇｅの組成比Ｘが０．２４のＳｉ１−ｘＧｅｘ層をエピタキシャル成長した。次に、Ｓｉ１−ＸＧｅＸの表層部にＧｅイオンを注入することにより、Ｓｉ１−ＸＧｅＸ層の表層部をアモルファス化し、Ｓｉ１−ＸＧｅＸ層上にアモルファス層を形成した。次に、アモルファス層上に、ニッケル膜とＴｉＮ膜とを順次成膜した。次に、シリサイド化を行うための熱処理を行った。次に、未反応のＮｉ膜をＳＰＭ液を用いてエッチング除去した。こうして形成された試料についてシート抵抗を測定したところ、図２４に示すような結果が得られた。
【０１５２】
図２４から分かるように、熱処理温度が５００℃の場合には、５００℃未満の場合と比較して、シート抵抗が増加している。シート抵抗が増加するのは、ニッケルシリサイド膜において凝集が生じるためと考えられる。このことから、シリサイドプロセス後の工程は、ニッケルシリサイド膜の凝集によるシート抵抗の上昇を防止すべく、５００℃以下の温度で行うことが望ましい。
【０１５３】
次いで、シリコン窒化膜７４上に、例えばプラズマＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜７６を形成する。シリコン窒化膜を形成する際の成膜温度は、例えば４００°とする。
【０１５４】
次いで、例えばＣＭＰ法により、シリコン酸化膜７６を平坦化する。
【０１５５】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜７６及びシリコン窒化膜７４に、ＮｉＳｉ膜７２ａに達するコンタクトホール７８ａ、及びＮｉＳｉ膜７２ｂに達するコンタクトホール７８ｂをそれぞれ形成する。
【０１５６】
次いで、アルゴンを用いた逆スパッタにより、シリコン酸化膜７６の表面及びコンタクトホール７８ａ、７８ｂ内をクリーニングする。この後、大気曝露することなく、コンタクトホール７８ａ、７８ｂが形成されたシリコン酸化膜７６上に、例えばスパッタ法により、例えば膜厚５０ｎｍの窒化チタン膜より成るバリアメタル８０を形成する。
【０１５７】
次いで、バリアメタル８０上に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜８２を形成する。
【０１５８】
次いで、例えばＣＭＰ法により、シリコン酸化膜７６の表面が露出するまでタングステン膜８２及びバリアメタル８０を研磨する。こうして、コンタクトホール７８ａ、７８ｂ内に、バリアメタル８０及びタングステン膜８２より成るコンタクトプラグ８４ａ、８４ｂがそれぞれ形成される。
【０１５９】
次いで、例えばＣＶＤ法により、全面に、層間絶縁膜８６を形成する。
【０１６０】
次いで、フォトリソグラフィ技術を用い、層間絶縁膜８６に配線層１０６を埋め込むための溝を形成する。
【０１６１】
次に、例えばスパッタ法により、タンタル膜より成るバリアメタル１０８を形成する。
【０１６２】
次に、例えばスパッタ法により、銅より成るシード膜（図示せず）を形成する。
【０１６３】
次に、例えば電気めっき法により、銅膜１１０を形成する。
【０１６４】
次に、例えばＣＭＰ法により、層間絶縁膜８６の表面が露出するまで銅膜１１０及びバリアメタル膜１０８を研磨する。こうして、バリアメタル膜１０８と銅膜１１０とから成る配線層１０６が形成される。
【０１６５】
次いで、例えばＣＶＤ法により、全面に、層間絶縁膜１１２を形成する。
【０１６６】
次いで、フォトリソグラフィ技術を用い、層間絶縁膜８６に配線層１１２を埋め込むための溝を形成する。
【０１６７】
次に、例えばスパッタ法により、タンタル膜より成るバリアメタル１１６する。
【０１６８】
次に、例えばスパッタ法により、銅より成るシード膜（図示せず）を形成する。
【０１６９】
次に、例えば電気めっき法により、銅膜１１８を形成する。
【０１７０】
次に、例えばＣＭＰ法により、層間絶縁膜１１２の表面が露出するまで銅膜１１８及びバリアメタル膜１１６を研磨する。こうして、バリアメタル膜１１６と銅膜１１８とから成る配線層１１４が形成される。
【０１７１】
次に、例えば、スパッタ法により、アルミニウム膜を形成する。
【０１７２】
次に、フォトリソグラフィ技術を用い、アルミニウム膜をパターニングする。こうして、アルミニウム膜より成る電極１２０が形成される。
【０１７３】
こうして、図に示す本実施形態による半導体装置が製造される。
【０１７４】
このように本実施形態によれば、シリコンゲルマニウム層１００ａ、１００ｂの上層部にイオン注入を行うことによりシリコンゲルマニウム層１００ａ、１００ｂの上層部をアモルファス化し、こうして形成されたアモルファス層１０１とニッケル膜６６とを反応させることによりニッケルシリサイド膜１０２ａ、１０２ｂを形成する。ニッケル膜６６と反応するアモルファス層１０１、即ち、アモルファス化された部分のシリコンゲルマニウム層１００ａ、１００ｂには結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイド１０２ａ、１０２ｂが存在しない領域がシリコンゲルマニウム層１００ａ、１００ｂ上に生じるのを防止することができる。また、アモルファス化された部分のシリコンゲルマニウム層１００ａ、１００ｂには結晶面が存在しないため、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本実施形態によれば、薄いニッケル膜６６を用いてシリコンゲルマニウム層１００ａ、１００ｂをシリサイド化することによりニッケルシリサイド膜１０２ａ、１０２ｂを形成した場合であっても、低いシート抵抗を得ることができ、接合リーク電流も抑制することができる。しかも、本実施形態によれば、ソース／ドレイン領域６４ｐに埋め込まれているシリコンゲルマニウム層１００ａ、１００ｂによりチャネル領域に圧縮歪みが加わっているため、ＰＭＯＳトランジスタ４の動作速度の向上を図ることができる。従って、本実施形態によれば、良好な電気的特性を有する半導体装置を提供することができる。
【０１７５】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図２５乃至図２８を用いて説明する。図２５乃至図２８は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２４に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１７６】
本実施形態による半導体装置の製造方法は、アモルファス層をシリコンゲルマニウム層上に選択的に堆積することによりアモルファス層を形成し、かかるアモルファス層をニッケル膜を用いてシリサイド化することに主な特徴がある。
【０１７７】
まず、ソース／ドレイン拡散層６４ｐに凹部１０４を形成するまでの工程は、図１１（ａ）乃至図１９（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０１７８】
次に、図１９（ｂ）を用いて上述した半導体装置の製造方法と同様にして、ゲート電極５４ｐ上及び凹部１０４内に、ドーパント不純物が導入されたシリコンゲルマニウム層（Ｓｉ１−ＸＧｅＸ層）１００ａ、１００ｂを選択的にエピタキシャル成長する。こうして、ＰＭＯＳトランジスタ形成領域９８において、ソース／ドレイン拡散層６４ｐの凹部１０４内に、シリコンゲルマニウム層１００ｂが埋め込まれる。また、ゲート電極５４ｐは、ポリシリコン膜上にシリコンゲルマニウム層１００ａを有するものとして構成される（図２５（ａ）参照）。
【０１７９】
次に、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファス層１０１ａを選択的に成長する（図２６（ｂ）参照）。アモルファス層１０１ａとしては、アモルファスシリコン層を形成する。成膜条件は、例えば以下の通りとする。成膜室内の圧力は、例えば８０Ｔｏｒｒとする。原料ガスとしては、例えばシラン（ＳｉＨ４）ガスを用いる。シランガスの流量は、例えば５０ｓｃｃｍとする。成膜温度は、例えば５５０℃とする。形成するアモルファス層の厚さは、例えば２０ｎｍ以下とする。このような条件で成膜を行うと、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファス層１０１ａが選択的に厚く形成される。この際、絶縁膜上、即ち、素子分離領域４６上、サイドウォール絶縁膜６０上、シリコン酸化膜１２２上にもアモルファス層１０１ａは形成される場合があるが、絶縁膜上に形成されるアモルファス層１０１ａは非常に薄い。絶縁膜上に形成される非常に薄いアモルファス層１０１ａは、後述する処理により除去されるので特段の問題はない。
【０１８０】
次に、絶縁膜上、即ち、素子分離領域４６上、サイドウォール絶縁膜６０上、シリコン酸化膜１２２上に存在している薄いアモルファス層１０１ａを除去するための処理を行う。絶縁膜４６、６０、１２２上の薄いアモルファス層１０１ａを除去するための処理の条件は、例えば以下の通りとする。チャンバ内の圧力は、例えば１０Ｔｏｒｒとする。チャンバ内には、ＳｉＨ４ガスとＨＣｌガスとＨ２ガスとを導入する。ＳｉＨ４ガスの流量は５０ｓｃｃｍ(ｃｍ３)とする。ＨＣｌガスの流量は、３ｓｌｍ（standard liter per minute)とする。Ｈ２ガスの流量は、例えば１０ｓｌｍとする。処理時間は、例えば３０分とする。このような条件で処理を行うと、絶縁膜４６、６０、１２２上に存在しているアモルファス層１０１ａが確実に除去される。シリコンゲルマニウム層１００ａ、１００ｂ上に形成した厚いアモルファス層１０１ａについては、シリコンゲルマニウム層１００ａ、１００ｂ上に十分な厚さで残存する（図２６（ａ）参照）。シリコンゲルマニウム層１００ａ、１００ｂ上に残存させるアモルファス層１０１ａの厚さは、例えば１０〜２０ｎｍ程度とする。
【０１８１】
次に、図２０（ｂ）及び図２１（ａ）を用いて上述した半導体装置の製造方法と同様にして、全面に、ニッケル膜６６と保護膜６８とを順次形成する（図２６（ｂ）参照）。
【０１８２】
次に、ニッケル膜６６とアモルファス層１０１ａとを反応させるための熱処理を行う（図２７（ａ）参照）。かかる熱処理は、図２１（ｂ）を用いて上述した半導体装置の製造方法と同様とする。こうして、シリコンゲルマニウム層１００ａ、１００ｂ上に、ＮｉＳｉより成るニッケルシリサイド膜１０２ｂが形成される。
【０１８３】
この後の半導体装置の製造方法は、図２２及び図２３を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図２７（ｂ）及び図２８参照）。
【０１８４】
このように、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファス層１０１ａを選択的に形成し、かかるアモルファス層１０１ａをニッケル膜６６を用いてシリサイド化することにより、ニッケルシリサイド膜１０２ａ、１０２ｂを形成するようにしてもよい。
【０１８５】
本実施形態の場合にも、ニッケル膜６６と反応するアモルファス層１０１ａには結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイド１０２ａ、１０２ｂが存在しない領域がシリコンゲルマニウム層１００ａ、１００ｂ上に生じるのを防止することができる。また、シリサイド化されるアモルファス層１０１ａには結晶面が存在しないため、本実施形態によっても、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本実施形態によっても、良好な電気的特性を有する半導体装置を提供することができる。
【０１８６】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法を図２９乃至図３２を用いて説明する。図２９乃至図３２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２８に示す第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８７】
本実施形態による半導体装置の製造方法は、全面にアモルファス層を堆積した後に、アモルファス層をパターニングすることにより、シリコンゲルマニウム層上にアモルファス層を形成し、かかるアモルファス層をニッケル膜を用いてシリサイド化することに主な特徴がある。
【０１８８】
まず、ソース／ドレイン拡散層６４ｐに凹部１０４を形成するまでの工程は、図１１（ａ）乃至図１９（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０１８９】
次に、図１９（ｂ）を用いて上述した半導体装置の製造方法と同様にして、ゲート電極５４ｐ上及び凹部１０４内に、ドーパント不純物が導入されたシリコンゲルマニウム層（Ｓｉ１−ＸＧｅＸ層）１００ａ、１００ｂを選択的にエピタキシャル成長する。こうして、ＰＭＯＳトランジスタ形成領域９８において、ソース／ドレイン拡散層６４ｐの凹部１０４内に、シリコンゲルマニウム層１００ｂが埋め込まれる。また、ゲート電極５４ｐは、ポリシリコン膜上にシリコンゲルマニウム層１００ａを有するものとして構成される。
【０１９０】
次に、全面に、ＣＶＤ法により、アモルファス層１０１ｂを形成する（図３０（ａ）参照）。アモルファス層１０１ｂの材料としては、例えばアモルファスシリコンを用いる。アモルファス層の厚さは、例えば１０〜２０ｎｍとする。成膜条件は、例えば以下の通りとする。成膜温度は、例えば５８０℃とする。チャンバ内の圧力は、例えば８０Ｔｏｒｒとする。チャンバ内には、ＳｉＨ４ガスＨ２ガスとを導入する。ＳｉＨ４ガスの流量は５０ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５ｓｌｍとする。処理時間は、例えば５〜６分とする。
【０１９１】
次に、フォトリソグラフィ技術を用い、アモルファス層１０１ｂをパターニングする。こうして、アモルファス層１０１ｂがシリコンゲルマニウム層１００ａ、１００ｂ上に形成されることとなる（図２９（ｂ）参照）。
【０１９２】
次に、図２０（ｂ）及び図２１（ａ）を用いて上述した半導体装置の製造方法と同様にして、全面に、ニッケル膜６６と保護膜６８とを順次形成する（図３０（ａ）参照）。
【０１９３】
次に、ニッケル膜６６とアモルファス層１０１ａとを反応させるための熱処理を行う。かかる熱処理は、図２１（ｂ）を用いて上述した半導体装置の製造方法と同様とする。こうして、シリコンゲルマニウム層１００ａ、１００ｂ上に、ＮｉＳｉより成るニッケルシリサイド膜１０２ｂが形成される。
【０１９４】
この後の半導体装置の製造方法は、図２２及び図２３を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図３１及び図３２参照）。
【０１９５】
このように、全面にアモルファス層１０１ｂを堆積した後に、アモルファス層１０１ｂをパターニングすることにより、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファス層１０１ｂを形成し、かかるアモルファス層１０１ｂをニッケル膜６６を用いてシリサイド化するようにしてもよい。
【０１９６】
本実施形態の場合にも、ニッケル膜６６と反応するアモルファス層１０１ｂには結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイド１０２ａ、１０２ｂが存在しない領域がシリコンゲルマニウム層１００ａ、１００ｂ上に生じるのを防止することができる。また、シリサイド化されるアモルファス層１０１ａには結晶面が存在しないため、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本実施形態によっても、良好な電気的特性を有する半導体装置を提供することができる。
【０１９７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１９８】
例えば、第２実施形態及び第３実施形態では、アモルファス層１０１ａとしてアモルファスシリコン層を形成したが、アモルファス層１０１ａの材料はアモルファスシリコンに限定されるものではない。例えば、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファスシリコンゲルマニウム層１０１ａを形成し、かかるアモルファスシリコンゲルマニウム層１０１ａを薄いニッケル膜を用いてシリサイド化するようにしてもよい。この場合には、Ｎｉ（ＳｉＸＧｅ１−Ｘ）より成るニッケルシリサイド膜１０２ａ、１０２ｂが、シリコンゲルマニウム層１００ａ、１００ｂ上に形成されることとなる。
【０１９９】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１）
半導体基板上に、ゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
前記ソース／ドレイン拡散層に、シリコンゲルマニウム層を埋め込む工程と、
前記シリコンゲルマニウム層の上部に、アモルファス層を形成する工程と、
前記アモルファス層上に、ニッケル膜を形成する工程と、
熱処理を行い、前記ニッケル膜とアモルファス層とを反応させることにより、前記シリコンゲルマニウム層上にシリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）
付記１記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、厚さが２０ｎｍ以下となるように前記アモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程では、結晶質の前記シリコンゲルマニウム層に前記シリサイド膜が達するまで、熱処理を行う
ことを特徴とする半導体装置の製造方法。
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、イオン注入により前記シリコンゲルマニウム層の上部をアモルファス化することにより、前記アモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
（付記５）
付記４記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、Ａｒイオン、Ｇｅイオン、Ｓｉイオン、Ａｓイオン、Ｓｂイオン、Ｎイオン、Ｘｅイオン又はＫｒイオンを、前記シリコンゲルマニウム層の上部に注入する
ことを特徴とする半導体装置の製造方法。
（付記６）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、前記シリコンゲルマニウム層上にアモルファス層を選択的に形成する
ことを特徴とする半導体装置の製造方法。
（付記７）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、前記半導体基板上及び前記シリコンゲルマニウム層上にアモルファス層を形成し、前記アモルファス層をパターニングすることにより、前記シリコンゲルマニウム層上にアモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
（付記８）
付記６又は７記載の半導体装置の製造方法において、
前記アモルファス層は、アモルファスシリコン層又はアモルファスシリコンゲルマニウム層より成る
ことを特徴とする半導体装置の製造方法。
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記シリコンゲルマニウム層を埋め込む工程では、前記ゲート電極の上部に他のシリコンゲルマニウム層を更に形成し、
前記アモルファス層を形成する工程では、前記他のシリコンゲルマニウム層の上部に他のアモルファス層を更に形成し、
前記ニッケル膜を形成する工程では、前記ニッケル膜を前記他のアモルファス層上にも形成し、
前記熱処理を行う工程では、前記ニッケル膜と前記他のアモルファス層とを更に反応させることにより、前記他のシリコンゲルマニウム層上に他のニッケルシリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１０）
付記１乃至９のいずれかに記載の半導体装置の製造方法において、
前記ニッケルシリサイド膜を形成する工程の後に、前記ニッケル膜のうちの未反応の部分を、硫酸と過酸化水素水とが混合されて成る薬液を用いて、選択的にエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１１）
付記１乃至９のいずれかに記載の半導体装置の製造方法において、
前記ニッケルシリサイド膜を形成する工程の後に、前記ニッケル膜のうちの未反応の部分を、塩酸と過酸化水素と水とが混合されて成る薬液を用いて、選択的にエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１２）
付記１乃至１１のいずれかに記載の半導体装置の製造方法において、
前記ニッケル膜を形成する工程では、スパッタ法により前記ニッケル膜を形成する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２００】
【図１】シリコンゲルマニウム層を薄いニッケル膜を用いてシリサイド化した場合における熱処理温度とＧｅ組成比とシート抵抗との関係を示すグラフである。
【図２】シリサイドが存在しない領域が生じるメカニズムを示す概念図である。
【図３】ニッケルシリサイド膜のＳＥＭ像を示す平面図（その１）である。
【図４】ニッケルシリサイド膜のＳＥＭ像を示す平面図（その２）である。
【図５】Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されている状態を示す断面図である。
【図６】本発明の原理を示す工程断面図である。
【図７】本発明による製造方法により形成されたニッケルシリサイド膜のＳＥＭ像を示す平面図である。
【図８】アモルファス層の厚さを厚くしすぎた場合を示す工程断面図である。
【図９】アモルファス層の厚さを薄くしすぎた場合を示す工程断面図である。
【図１０】本実施形態による半導体装置の構造を示す断面図である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図２４】熱処理温度とシート抵抗との関係を示すグラフである。
【図２５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【符号の説明】
【０２０１】
２…ＮＭＯＳトランジスタ
４…ＰＭＯＳトランジスタ
８…シリコン基板
１０…シリコンゲルマニウム層
１２…ニッケルシリサイド膜
１２ａ…結晶粒
１４…シリサイドが存在しない領域
１６…ゲート電極
１８…Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶
２０…アモルファス層
２２…ニッケル膜
２４…ニッケルシリサイド膜
２６…Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶
３４…シリコン基板
３６…シリコン酸化膜
３８…フォトレジスト膜
４０…ウェル
４２…シリコン窒化膜
４４…トレンチ
４６…素子分離領域
４８…フォトレジスト膜
５０…チャネルドープ層
５２…ゲート絶縁膜
５４、５４ｎ、５４ｐ…ゲート電極
５５…シリコン酸化膜
５６…フォトレジスト膜
５７…シリコン窒化膜
５８、５８ｎ、５８ｐ…不純物拡散領域
５９、５９ｎ、５９ｐ…不純物拡散領域
６０…サイドウォール絶縁膜
６１…サイドウォール絶縁膜
６２、６２ｎ、６２ｐ…不純物拡散領域
６４、６４ｎ、６４ｐ…ソース／ドレイン拡散層
６６…ニッケル膜
６８…保護膜
７２ａ、７２ｂ…ニッケルシリサイド膜
７４…シリコン窒化膜
７６…シリコン酸化膜
７８ａ、７８ｂ…コンタクトホール
８０…バリアメタル
８２…タングステン膜
８４ａ、８４ｂ…コンタクトプラグ
８６…層間絶縁膜
９６…ＮＭＯＳトランジスタ形成領域
９８…ＰＭＯＳトランジスタ形成領域
１００ａ、１００ｂ…シリコンゲルマニウム層
１０１、１０１ａ、１０１ｂ…アモルファス層
１０２ａ、１０２ｂ…ニッケルシリサイド膜
１０４…凹部
１０６…配線層
１０８…バリアメタル
１１０…銅膜
１１２…層間絶縁膜
１１４…配線層
１１６…バリアメタル
１１８…銅膜
１２０…電極
１２２…シリコン酸化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にニッケルを用いたシリサイド化が行われる半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極やソース／ドレイン拡散層の低抵抗化を図る技術として、これらの表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド（Self-Aligned Silicide）プロセスが知られている。
【０００３】
サリサイドプロセスにおいてシリコンと反応させる金属材料としては、コバルト（Ｃｏ）が広く用いられていた（特許文献１参照）。
【０００４】
近時では、半導体装置の微細化に伴ってゲート長が非常に短くなる傾向にある。
【０００５】
ゲート長が非常に短いゲート電極を、コバルト膜を用いてシリサイド化した場合には、ゲート電極の抵抗のばらつきが急激に増加する現象が確認されている。
【０００６】
このようなコバルトシリサイドに対して、ニッケルシリサイドは、ゲート長を非常に短くした場合であってもゲート電極の抵抗のばらつきが小さいという利点を有することから、大きな注目を集めている。
【０００７】
一方、ＰＭＯＳトランジスタにおけるキャリア（正孔）の移動度はＮＭＯＳトランジスタにおけるキャリア（電子）の移動度より低いため、単にＰＭＯＳトランジスタを形成した場合には、ＰＭＯＳトランジスタにおいて十分に速い動作速度が得られない場合がある。
【０００８】
そこで、ＰＭＯＳトランジスタのソース／ドレイン領域にシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ層）を埋め込むことにより、ＰＭＯＳトランジスタのチャネル領域に圧縮歪みを加え、これによりＰＭＯＳトランジスタにおけるキャリア（正孔）の移動度を向上させ、ＰＭＯＳトランジスタの動作速度を向上させる技術が提案されている（特許文献２参照）。
【特許文献１】特開平９−２５１９６７号公報
【特許文献２】米国特許第６６２１１３１号明細書
【特許文献３】特開２００２−２３７４６６号公報
【特許文献４】特開２００１−５３０２７号公報
【非特許文献１】J. Seger et al., "Morphological instability of NiSi1-uGeuon single-crystal and polycrystalline Si1-xGex", J. Appl. Phys., Vol. 96, No. 4, pp. 1919-1928 (2004)
【非特許文献２】Anne Lauwers et al., "Materials aspects, electrical performance, and scalability of Ni silicide towards sub-0.13 μｍ technologies", J. Vac. Sci. Technol., B, Vol. 19, No. 6, pp. 2026-2037 (2001)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体装置の微細化、高集積化に伴い、ソース／ドレイン拡散層の接合深さが浅くなっているため、ニッケルシリサイド膜も非常に薄く形成する必要がある。シリサイド膜を厚く形成した場合には、ソース／ドレイン拡散層の接合部とシリサイド膜との間における電界が強くなり、接合リーク電流の増加を招いてしまうためである。
【００１０】
しかし、単に薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化した場合には、シート抵抗が増加してしまう場合があった。また、単に薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化した場合には、シリサイド膜の下部にＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がソース／ドレイン拡散層の接合部の近傍まで達するようにスパイク状に形成され、接合リーク電流が増加してしまう場合があった。
【００１１】
本発明の目的は、薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化する場合であっても、シート抵抗の上昇や接合リーク電流の増加を抑制し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体基板上に、ゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、前記ソース／ドレイン拡散層に、シリコンゲルマニウム層を埋め込む工程と、前記シリコンゲルマニウム層の上部に、アモルファス層を形成する工程と、前記アモルファス層上に、ニッケル膜を形成する工程と、熱処理を行い、前記ニッケル膜とアモルファス層とを反応させることにより、前記シリコンゲルマニウム層上にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、シリコンゲルマニウム層の上部にアモルファス層を形成し、こうして形成されたアモルファス層とニッケル膜とを反応させることによりニッケルシリサイド膜を形成する。ニッケル膜と反応するアモルファス層には結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイドが存在しない領域がシリコンゲルマニウム層上に生じるのを防止することができる。また、アモルファス層には結晶面が存在しないため、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本発明によれば、シリコンゲルマニウム層を薄いニッケル膜を用いてシリサイド化する場合であっても、低いシート抵抗を得ることができ、接合リーク電流も抑制することができる。しかも、本発明によれば、ソース／ドレイン領域に埋め込まれているシリコンゲルマニウム層によりチャネル領域に圧縮歪みが加わっているため、ＰＭＯＳトランジスタの動作速度の向上を図ることができる。従って、本発明によれば、良好な電気的特性を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
［本発明の原理］
まず、本発明の原理について図面を用いて説明する。
【００１５】
図１は、シリコンゲルマニウム層を薄いニッケル膜を用いてシリサイド化した場合における熱処理温度とＧｅ組成比とシート抵抗との関係を示すグラフである。より具体的には、面方位が（１００）のシリコン基板上にシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ層）を形成し、シリコンゲルマニウム層上に膜厚２０ｎｍのＮｉ膜を形成し、シリコンゲルマニウム層とＮｉ膜とを反応させてシリサイド膜を形成するための熱処理を３０秒行った場合における、熱処理温度とＧｅ組成比とシート抵抗との関係を示すグラフである。なお、図１に示すグラフは、非特許文献１に記載されているものである。横軸はシリサイド化を行う際における熱処理温度を示しており、縦軸はシート抵抗を示している。□はＧｅ組成比Ｘが０の場合を示しており、△はＧｅ組成比Ｘが０．０６の場合を示しており、▽はＧｅ組成比Ｘが０．１１の場合を示しており、▼はＧｅ組成比Ｘが０．２３の場合を示しており、▲はＧｅ組成比Ｘが０．３０の場合を示している。
【００１６】
図１から分かるように、Ｇｅの組成比Ｘを大きく設定するほど、シート抵抗が著しく上昇する際の熱処理温度が低くなる傾向がある。
【００１７】
このことから、ソース／ドレイン拡散層にシリコンゲルマニウム層を埋め込み、ゲート電極上にシリコンゲルマニウム層を形成し、これらシリコンゲルマニウム層を単にニッケル膜を用いてシリサイド化した場合には、ソース／ドレイン拡散層やゲート電極におけるシート抵抗の上昇を招いてしまうことがわかる。
【００１８】
シリコンゲルマニウム層をニッケル膜を用いてシリサイド化した場合にニッケルシリサイド膜のシート抵抗が上昇してしまうのは、シリサイドが凝集し、シリサイドが存在しない領域が生じてしまうためと考えられる。
【００１９】
図２は、シリサイドが存在しない領域が生じるメカニズムを示す概念図である。
【００２０】
シリコンゲルマニウム層１０上にニッケル膜を形成し、シリコンゲルマニウム層１０とニッケル膜とを反応させてシリサイド膜を形成するための熱処理を行うと、シリコンゲルマニウム層１０上には、図２に示すようにＮｉ（Ｓｉ１−ｘＧｅｘ）より成る結晶粒１２ａが形成される。そして、熱処理が更に進行すると、結晶粒１２ａと結晶粒１２ａとの界面（結晶粒界）、結晶粒１２ａとシリコンゲルマニウム層１０との界面、及び結晶粒１２ａの表面に沿うように、シリコンゲルマニウム層１０や結晶粒１２の構成原子であるＳｉ、Ｇｅ及びＮｉが拡散する。特に、Ｇｅは拡散しやすい。そして、結晶粒１２ａの形状は、エネルギー的に安定な形状である球状に近づいていく。そうすると、シリコンゲルマニウム層１０の表面には、結晶粒１２ａが存在しない領域１４、即ち、シリサイドが存在しない領域１４が生じることとなる。このような現象は、凝集と称される。このように、シリコンゲルマニウム層を単にニッケル膜を用いてシリサイド化した場合には、ニッケルシリサイド膜１２を構成する結晶粒が存在しない領域１４が生じてしまうため、シート抵抗が上昇してしまう。
【００２１】
ところで、図１を用いて上述したようにシリコンゲルマニウム層上に２０ｎｍのニッケル膜を形成し、かかるニッケル膜をシリサイド化した場合には、ニッケルシリサイド膜の厚さは４５ｎｍ程度となる。近時では、半導体装置の高集積化、微細化が進められており、６５ｎｍのノードテクノロジでは、ソース／ドレイン拡散層の接合深さは９０ｎｍ未満と非常に浅くする必要がある。ソース／ドレイン拡散層の接合深さを９０ｎｍ未満にする場合には、ニッケルシリサイド膜の厚さは２６ｎｍ以下にすることが必要である。ニッケルシリサイド膜の膜厚が厚すぎると、ソース／ドレイン拡散層の接合部とニッケルシリサイド膜との間の領域において強い電界が加わり、リーク電流の増加を招いてしまうためである。ニッケルシリサイド膜の厚さを２６ｎｍ以下にするためには、シリコンゲルマニウム層上に形成するＮｉ膜の膜厚は１２ｎｍ以下と非常に薄く設定する必要がある。
【００２２】
図３は、シリコンゲルマニウム層上に膜厚１０ｎｍのニッケル膜を形成し、第１の温度で熱処理を行うことによりシリコンゲルマニウム層とニッケル膜とを反応させてニッケルシリサイド膜を形成し、未反応のニッケル膜をＡＰＭ（Ammonia - Hydrogen Peroxide Mixture）液とＳＰＭ（Sulfuric acid - Hydrogen Peroxide Mixture）液とを順次用いてエッチング除去し、この後、第１の温度より高い第２の温度で熱処理を更に行った場合におけるシリサイド膜のＳＥＭ（Scanning Electron Microscope）像を示す平面図である。
【００２３】
なお、図３に示す試料を作成した際の具体的な製造プロセスは、以下の通りである。まず、面方位が（１００）のシリコン基板上に、Ｇｅの組成比Ｘが０．２４のシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ層）を形成した。この後、シリコンゲルマニウム層上に、膜厚１０ｎｍのニッケル膜と膜厚１０ｎｍのＴｉＮ膜とを順次形成した。この後、４００℃、３０秒の熱処理（第１の熱処理）を行うことにより、シリコンゲルマニウム層とニッケル膜とを反応させ、ニッケルシリサイド膜（Ｎｉ（Ｓｉ１−ｘＧｅｘ）膜）を形成した。この後、未反応のニッケル膜を、ＡＰＭ液とＳＰＭ液とを順次用いてエッチング除去した。なお、ＡＰＭ液は、アンモニアと過酸化水素と水とが混合されて成る薬液のことである。また、ＳＰＭ液は、硫酸と過酸化水素水とが混合されて成る薬液のことである。この後、５００℃、３０秒の熱処理（第２の熱処理）を更に行った。こうして形成されたニッケルシリサイド膜をＳＥＭを用いて観察したところ、図３に示すようなＳＥＭ像が得られた。
【００２４】
図３において色が濃くなっている箇所１４は、ニッケルシリサイド膜１２が存在されておらず、シリコンゲルマニウム層１０（図２参照）の表面が露出している箇所を示している。
【００２５】
図３から分かるように、上記のようにしてニッケルシリサイド膜１２を形成した場合には、ニッケルシリサイド膜が形成されていない箇所１４が多数生じてしまい、良質なニッケルシリサイド膜が得られない。また、図３に示すニッケルシリサイド膜に対してシート抵抗を測定したところ、２４Ω／ｓｑ．であった。
【００２６】
図４は、シリコンゲルマニウム層上に膜厚１０ｎｍのニッケル膜を形成し、熱処理を行うことによりシリコンゲルマニウム層とニッケル膜とを反応させてニッケルシリサイド膜を形成し、未反応のニッケル膜をＳＰＭ液を用いてエッチング除去した場合におけるシリサイド膜のＳＥＭ像を示す平面図である。即ち、図４は、シリコンゲルマニウム層上に１０ｎｍのニッケル膜を形成し、第１の温度で熱処理を行うことによりシリコンゲルマニウム層とニッケル膜とを反応させてニッケルシリサイド膜を形成し、未反応のＮｉ膜をＳＰＭ液のみを用いてエッチング除去し、この後、第１の温度より高い温度での熱処理を行わない場合におけるシリサイド膜のＳＥＭ像を示す平面図である。
【００２７】
なお、図４に示す試料を作成した際の具体的な製造プロセスは、以下の通りである。まず、面方位が（１００）のシリコン基板上に、Ｇｅの組成比がＸが０．２４のシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ層）を形成した。この後、シリコンゲルマニウム層上に膜厚１０ｎｍのニッケル膜と膜厚１０ｎｍのＴｉＮ膜とを順次形成した。この後、４００℃、３０秒の熱処理を行うことにより、シリコンゲルマニウム層とニッケル膜とを反応させ、ニッケルシリサイド膜を形成した。この後、未反応のニッケル膜をＳＰＭ液をエッチング除去した。ＡＰＭ液を用いた薬液処理は行わなかった。、また、未反応のニッケル膜をエッチング除去した後には、５００℃、３０秒の熱処理を行わなかった。こうして形成されたニッケルシリサイド膜をＳＥＭを用いて観察したところ、図４に示すようなＳＥＭ像が得られた。
【００２８】
図４から分かるように、上記のようにしてニッケルシリサイド膜１２を形成した場合には、ニッケルシリサイド膜が形成されていない箇所１４は減少しており、しかも、ニッケルシリサイド膜が形成されていない箇所１４の大きさも小さくなっている。
【００２９】
このことから、ＡＰＭ液を用いた薬液処理と、５００℃の高温の熱処理とを行わないようにすれば、ニッケルシリサイド膜が形成されていない箇所１４を減少させることができ、シリサイドが形成されていない箇所１４のサイズを小さくし得ることが分かる。
【００３０】
また、図４に示すニッケルシリサイド膜１２に対してシート抵抗を測定したところ、１２Ω／ｓｑ．であった。このことから、上記のようにしてニッケルシリサイド膜１２を形成すれば、シート抵抗も低減されることが分かる。
【００３１】
しかしながら、図４に示すニッケルシリサイド膜が形成されていない箇所１４のサイズは、実際の半導体装置のソース／ドレイン領域のサイズやゲート電極のサイズと比較して必ずしも十分に小さいとはいえない。このため、半導体装置を製造する際に、ニッケルシリサイド膜が形成されない箇所１４がソース／ドレイン領域上やゲート電極上に位置した場合には、ソース／ドレインにおけるコンタクト抵抗の上昇やゲート線の高抵抗化を招いてしまう。従って、高い歩留りで電気的特性の良好な半導体装置を製造するためには、シリコンゲルマニウム層が形成されていない箇所１４が生じないようにすることが重要である。
【００３２】
また、シリコン基板にシリコンゲルマニウム層を埋め込み、かかるシリコンゲルマニウム層上にニッケル膜を薄く形成し、シリサイド化を行うための熱処理を行った場合には、シリコンゲルマニウム層を構成する結晶の（１１１）面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されてしまう。
【００３３】
図５は、シリコンゲルマニウム層を構成する結晶の（１１１）面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されている状態を示す断面図である。図５は、ＳＴＥＭ（Scanning Transmission Electron Microscopy、走査型透過顕微鏡）を用いて観測された暗視野（Dark Field）像を示している。暗視野像では、回折波や散乱波が観測されるため、シリサイドが形成されている部分が明るく示されている像が得られる。図５における点線は、シリコンゲルマニウム層を構成する結晶の（１１１）面を示している。
【００３４】
図５に示す試料は、以下のようにして形成されたものである。まず、面方位が（１００）のシリコン基板８上に、ゲート絶縁膜を介してゲート電極１６を形成した。次に、ゲート電極１６の両側のシリコン基板８内に、シリコンゲルマニウム層１０を埋め込んだ。次に、シリコンゲルマニウム層１０上に膜厚１２ｎｍのニッケル膜を形成した。次に、４００℃、３０秒の熱処理を行うことにより、シリコンゲルマニウム層とニッケル膜とを反応させてニッケルシリサイド膜を形成した。次に、未反応のＮｉ膜をエッチング除去した。次に、５００℃、３０秒の熱処理を行った。
【００３５】
図５から分かるように、ニッケルシリサイド膜１２の下部には、シリコンゲルマニウム層１０を構成する結晶の（１１１）面に沿うようにＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶１８がスパイク状に形成されている。
【００３６】
このように、薄いニッケル膜を用いて単にシリコンゲルマニウム層１０をシリサイド化した場合には、シリコンゲルマニウム層１０の結晶面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶１８がスパイク状に形成されてしまう。ニッケルシリサイド膜１２の下部にＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶１８がスパイク状に形成された場合には、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶１８がソース／ドレイン拡散層（図示せず）の接合部の近傍まで達する場合があり、接合リーク電流の増加を招いてしまうこととなる。
【００３７】
本願発明者らは鋭意検討した結果、シリコンゲルマニウム層の上層部をアモルファス化することにより、シリコンゲルマニウム層の上部に非晶質のシリコンゲルマニウムより成るアモルファス層を形成し、かかるアモルファス層をニッケル膜と反応させることにより、ニッケルシリサイド膜を形成することに想到した。
【００３８】
図６は、本発明の原理を示す工程断面図である。
【００３９】
まず、面方位が（１００）のシリコン基板（図示せず）に形成されたトレンチ（図示せず）内に、ボロン等のドーパント不純物が導入されたシリコンゲルマニウム層（Ｓｉ１−ＸＧｅＸ層）１０を形成する（図６（ａ）参照）。
【００４０】
次に、シリコンゲルマニウム層１０の上層部にイオン注入を行い、シリコンゲルマニウム層１０の上層部をアモルファス化する。こうして、シリコンゲルマニウム層１０の上層部に、非晶質のシリコンゲルマニウムより成るアモルファス層２０が形成される（図６（ｂ）参照）。
【００４１】
次に、アモルファス層２０上に、例えば膜厚１０ｎｍのニッケル膜２２を形成する（図６（ｃ）参照）。
【００４２】
次に、シリコンゲルマニウム層１０とニッケル膜２２とを反応させるための熱処理を行う。図６（ｄ）及び図６（ｅ）に示すように、シリサイド化は徐々に進行し、アモルファス層２０がシリサイド化が完了した段階、即ち、シリサイド層２４の下面がシリコンゲルマニウム層１０の上面に達した段階で熱処理を中止する。熱処理の初期の段階（図６（ｄ）参照）ではＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成され、最終的には、Ｎｉ（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成される（図６（ｅ）参照）。熱処理の初期の段階においてＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成されるのは、Ｓｉ、Ｇｅの供給量に対するＮｉの供給量が多いためである。こうして、シリコンゲルマニウム層１０上にニッケルシリサイド膜２４が形成される。
【００４３】
本発明によれば、ニッケル膜と反応するアモルファス層２０、即ち、アモルファス化された部分のシリコンゲルマニウム層２０には結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイドが存在しない領域１４（図２（ｂ）参照）がシリコンゲルマニウム層１０上に生じるのを防止することができる。また、アモルファス化された部分のシリコンゲルマニウム層２０には結晶面が存在しないため、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本発明によれば、薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化することによりニッケルシリサイド膜を形成した場合であっても、低いシート抵抗を得ることができ、接合リーク電流も抑制することができる。
【００４４】
図７は、本発明による製造方法により形成されたニッケルシリサイド膜のＳＥＭ像を示す平面図である。
【００４５】
図６に示すようにしてニッケルシリサイド膜１２を形成した場合には、図７に示すように、ニッケルシリサイド膜１２には、ニッケルシリサイドが存在していない箇所は生じていない。
【００４６】
また、図７に示すニッケルシリサイド膜１２に対してシート抵抗を測定したところ、１２Ω／ｓｑ．であった。
【００４７】
このことから、図６に示すようにしてニッケルシリサイド膜１２を形成すれば、極めて良質で、しかも、シート抵抗の低いニッケルシリサイド膜１２を形成しうることが分かる。
【００４８】
なお、アモルファス層２０の厚さを厚くしすぎた場合には、以下のようになる。
【００４９】
図８は、アモルファス層の厚さを厚くしすぎた場合を示す工程断面図である。
【００５０】
まず、シリコン基板（図示せず）上に形成されたトレンチ（図示せず）内に、ボロン等のドーパント不純物が導入されたシリコンゲルマニウム層１０を形成する（図８（ａ）参照）。
【００５１】
次に、シリコンゲルマニウム層１０の上層部にイオン注入を行い、シリコンゲルマニウム層の上層部をアモルファス化する。イオン注入の際の加速エネルギーを比較的高く設定すれば、シリコンゲルマニウム層の上層部に比較的厚いアモルファス層２０が形成される。例えば、厚さ４０ｎｍのアモルファス層２０が形成される。
【００５２】
次に、アモルファス層２０上にニッケル膜２２を形成する。
【００５３】
次に、シリコンゲルマニウム層１０とニッケル膜２２とを反応させるための熱処理を行う。図８（ｄ）及び図８（ｅ）に示すように、シリサイド化は徐々に進行する。熱処理の初期の段階（図８（ｄ）参照）ではＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成され、最終的には、Ｎｉ（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜２４が形成される（図８（ｅ）参照）。ニッケル膜２２の厚さに対してアモルファス層２０の厚さが厚すぎるため、ニッケルシリサイド膜２４の下にはアモルファス層２０が残存した状態となる。
【００５４】
アモルファス層２０においてはボロン等のドーパント不純物が活性化されないため、ニッケルシリサイド膜２４とシリコンゲルマニウム層１０との間の電気抵抗は、高くなってしまう。従って、このようにアモルファス層２０の厚さを厚くしすぎた場合には、電気的特性の良好なトランジスタを構成することができない。
【００５５】
一方、アモルファス層２０の厚さを薄くしすぎた場合には、以下のようになる。
【００５６】
図９は、アモルファス層の厚さを薄くしすぎた場合を示す工程断面図である。
【００５７】
まず、シリコン基板（図示せず）上に形成されたトレンチ（図示せず）内に、ドーパント不純物が導入されたシリコンゲルマニウム層１０を形成する。
【００５８】
次に、シリコンゲルマニウム層１０の上層部にイオン注入を行い、シリコンゲルマニウム層１０の上層部をアモルファス化する。イオン注入の際の加速エネルギーを比較的低く設定すれば、シリコンゲルマニウム層の上層部に比較的薄いアモルファス層２０が形成される。例えば、厚さ１０ｎｍのアモルファス層２０が形成される。
【００５９】
次に、アモルファス層２０上にニッケル膜２２を形成する。
【００６０】
次に、シリコンゲルマニウム層１０とニッケル膜２２とを反応させるための熱処理を行う。ニッケル膜２２の厚さに対してアモルファス層２０の厚さが薄すぎるため、アモルファス化されていない部分のシリコンゲルマニウム層１０、即ち、結晶質のシリコンゲルマニウム層１０までもがシリサイド化される。このため、シリコンゲルマニウム層１０の（１１１）面に沿って、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に成長する。
【００６１】
このようにアモルファス層２０の厚さが薄すぎる場合には、ニッケルシリサイド膜２４の下にＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶２６がスパイク状に形成されてしまうこととなる。この場合には、ソース／ドレイン拡散層の接合部とニッケルシリサイド膜２４、２６との距離が短くなり、ソース／ドレイン拡散層の接合部とニッケルシリサイド膜２４、２６との間の領域における電界が強くなるため、接合リーク電流の増加を招いてしまう。
【００６２】
このように、アモルファス層２０の厚さは厚すぎたり薄すぎたりすることがないように、適切な厚さに設定することが必要である。
【００６３】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１０乃至図２４を用いて説明する。図１０は、本実施形態による半導体装置の構造を示す断面図である。
【００６４】
（半導体装置）
まず、本実施形態による半導体装置の構造について図１０を用いて説明する。
【００６５】
図１０において、紙面左側は、ＮＭＯＳトランジスタ形成領域９６を示しており、紙面右側は、ＰＭＯＳトランジスタ形成領域９８を示している。
【００６６】
シリコン基板３４には、素子領域を画定する素子分離領域４６が形成されている。素子分離領域４６が形成されたシリコン基板３４内には、ウェル（図示せず）が形成されている。
【００６７】
ＮＭＯＳトランジスタ形成領域９６においては、ウェルが形成されたシリコン基板３４上に、シリコン酸化膜より成るゲート絶縁膜５２を介して、ポリシリコン膜より成るゲート電極５４ｎが形成されている。
【００６８】
ゲート電極５４ｎ上には、ＮｉＳｉから成るニッケルシリサイド膜７２ａが形成されている。ニッケルシリサイド膜７２ａの膜厚は、例えば２０ｎｍ以下となっている。
【００６９】
ニッケルシリサイド膜７２ａが形成されたゲート電極５４ｎの側壁部には、シリコン酸化膜５５とシリコン窒化膜５７とから成る２層構造のサイドウォール絶縁膜６０が形成されている。
【００７０】
ゲート電極５４ｎの両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８ｎと、エクステンション領域を低抵抗化するための不純物拡散領域５９ｎと、深い不純物拡散領域６２ｎとにより構成されるソース／ドレイン拡散層６４ｎが形成されている。
【００７１】
ソース／ドレイン拡散層６４ｎ上には、ＮｉＳｉから成るニッケルシリサイド膜７２ｂが形成されている。ニッケルシリサイド膜７２ｂの膜厚は、例えば２０ｎｍ以下となっている。
【００７２】
こうして、ＮＭＯＳトランジスタ形成領域９６のシリコン基板３４上に、ゲート電極５４ｎと、ソース／ドレイン拡散層６４ｎとを有するＮＭＯＳトランジスタ２が形成されている。
【００７３】
ＰＭＯＳトランジスタ形成領域９８においては、ウェルが形成されたシリコン基板３４上に、シリコン酸化膜より成るゲート絶縁膜５２を介して、ポリシリコン膜より成るゲート電極５４ｐが形成されている。ゲート電極５４ｐは、ポリシリコン膜上に、組成比Ｘが０＜Ｘ＜１であるＳｉ１−ＸＧｅＸ層（シリコンゲルマニウム層）１００ａを更に有している。Ｓｉ１−ＸＧｅＸ層１００ａの組成は、例えばＳｉ０．７６Ｇｅ０．２４となっている。ゲート電極５４ｐのＳｉ１−ＸＧｅＸ層１００ａ上には、組成比Ｘが０＜Ｘ＜１であるＮｉＳｉ１−ｘＧｅｘから成るニッケルシリサイド膜１０２ａが形成されている。なお、ニッケルシリサイド膜１０２ａのＮｉＳｉ１−ＸＧｅＸにおけるＮｉとＳｉ１−ＸＧｅＸとの組成比は１：１である。具体的には、ニッケルシリサイド膜１０２ａの組成は、例えばＮｉＳｉ０．７６Ｇｅ０．２４となっている。ニッケルシリサイド膜１０２ａの膜厚は、例えば２０ｎｍ以下となっている。
【００７４】
ニッケルシリサイド膜１０２ａが形成されたゲート電極５４ｐの側壁部には、シリコン酸化膜５５とシリコン窒化膜５７とから成る２層構造のサイドウォール絶縁膜６０が形成されている。
【００７５】
ゲート電極５４ｐの両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８ｐと、エクステンション領域を低抵抗化するための不純物拡散領域５９ｐと、深い不純物拡散領域６２ｐとにより構成されるソース／ドレイン拡散層６４ｐが形成されている。
【００７６】
ゲート電極５４ｐ及びサイドウォール絶縁膜６０の両側におけるソース／ドレイン拡散層６４ｐ内には、凹部１０４が形成されている。凹部１０４内には、組成比Ｘが０＜Ｘ＜１であるＳｉ１−ＸＧｅＸ層（シリコンゲルマニウム層）１００ｂが埋め込まれている。Ｓｉ１−ＸＧｅＸ層１００ｂの組成は、Ｓｉ１−ＸＧｅＸ層１００ａと同じ組成であり、例えばＳｉ０．７６Ｇｅ０．２４となっている。このように、本実施形態による半導体装置におけるＰＭＯＳトランジスタは、ソース／ドレイン拡散層６４ｐにＳｉ１−ＸＧｅＸ層１００ｂが埋め込まれている。Ｓｉ１−ｘＧｅｘの格子定数がＳｉの格子定数より大きいため、シリコン基板３４のチャネル領域には圧縮歪みが加えられている。本実施形態によれば、チャネル領域に、Ｓｉ１−ＸＧｅＸ層１００ｂの存在に起因して圧縮歪みが加えられているため、高いホール移動度を実現することが可能となる。このため、本実施形態によれば、ＰＭＯＳトランジスタの動作速度を向上することが可能となる。
【００７７】
なお、ＮＭＯＳトランジスタ２においては、チャネル領域に敢えて結晶歪みを加えなくても、高いキャリア移動度が実現されている。従って、チャネル領域に結晶歪みを加えるような構成要素を敢えてソース／ドレイン拡散層６４ｎに埋め込まなくても、ＮＭＯＳトランジスタについては特段の問題はない。
【００７８】
ソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ＸＧｅＸ層１００ｂ上には、組成比Ｘが０＜Ｘ＜１であるＮｉＳｉ１−ＸＧｅＸから成るニッケルシリサイド膜１０２ｂが形成されている。なお、ニッケルシリサイド膜１０２ｂのＮｉＳｉ１−ｘＧｅｘにおけるＮｉとＳｉ１−ＸＧｅＸとの組成比は１：１である。具体的には、ニッケルシリサイド膜１０２ｂの組成は、ニッケルシリサイド膜１０２ａと同じ組成であり、例えばＮｉＳｉ０．７６Ｇｅ０．２４となっている。ニッケルシリサイド膜１０２ｂの膜厚は、例えば２０ｎｍ以下となっている。
【００７９】
こうして、ＰＭＯＳトランジスタ形成領域９８のシリコン基板３４上に、ゲート電極５４ｐと、ソース／ドレイン拡散層６４ｐとを有するＰＭＯＳトランジスタ４が形成されている。
【００８０】
ＮＭＯＳトランジスタ２及びＰＭＯＳトランジスタ４が形成されたシリコン基板３４上には、シリコン窒化膜７４が形成されている。シリコン窒化膜７４上には、シリコン酸化膜７６が形成されている。
【００８１】
シリコン酸化膜７６及びシリコン窒化膜７４には、ゲート電極５４ｎ、５４ｐ上のニッケルシリサイド膜７２ａ、１０２ａに達するコンタクトホール７８ａが形成されている。また、シリコン酸化膜７６及びシリコン窒化膜７４には、ソース／ドレイン拡散層６４ｎ、６４ｐ上のニッケルシリサイド膜７２ｂ、１０２ｂに達するコンタクトホール７８ｂが形成されている。
【００８２】
コンタクトホール７８ａ、７８ｂ内には、バリアメタル８０及びタングステン膜８２より成るコンタクトプラグ８４ａ、８４ｂがそれぞれ埋め込まれている。
【００８３】
コンタクトプラグ８４ａ、８４ｂが埋め込まれたシリコン酸化膜７６上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、コンタクトプラグ８４ａ、８４ｂに電気的に接続された配線層１０６が埋め込まれている。配線層１０６は、タンタル膜より成るバリアメタル１０８と、銅膜１１０とにより構成されている。
【００８４】
配線層１０６が埋め込まれた層間絶縁膜８６上には、層間絶縁膜１１２が形成されている。層間絶縁膜１１２には、配線層１０６に電気的に接続された配線層１１４が埋め込まれている。配線層１１４は、タンタル膜より成るバリアメタル１１６と、銅膜１１８とにより構成されている。
【００８５】
配線層１１４が埋め込まれた層間絶縁膜１１２上には、配線層１１４に電気的に接続された電極１２０が形成されている。電極１２０は、例えばアルミニウム膜により構成されている。
【００８６】
こうして、本実施形態による半導体装置が構成されている。
【００８７】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１１乃至図２４を用いて説明する。図１１乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８８】
まず、例えばアンモニア過水を用いて、シリコン基板３４の表面を洗浄する。シリコン基板３４としては、例えば面方位（１００）のｐ型シリコン基板を用いる。
【００８９】
次いで、シリコン基板３４上に、例えば熱酸化法により、例えば膜厚５０ｎｍのシリコン酸化膜３６を形成する（図１１（ａ）参照）。
【００９０】
次いで、例えばスピンコート法により、フォトレジスト膜３８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜３８をパターニングする。これにより、シリコン酸化膜３６をパターニングするためのフォトレジストマスク３８が形成される（図１１（ｂ）参照）。
【００９１】
次いで、フォトレジスト膜３８をマスクとして、シリコン酸化膜３６をエッチングする（図１１（ｃ）参照）。
【００９２】
次いで、フォトレジスト膜３８及びシリコン酸化膜３６をマスクとして、例えばイオン注入法により、シリコン基板３４にドーパント不純物を導入する。これにより、所定の導電型のウェル４０が形成される（図１２（ａ）参照）。ＮＭＯＳトランジスタを形成するためのｐ型ウェルを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１２０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成するためのｎ型ウェルを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を３００ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
【００９３】
ウェル４０を形成した後、フォトレジスト膜３８を剥離する（図１２（ｂ）参照）。
【００９４】
次に、シリコン酸化膜３６をエッチング除去する（図１２（ｃ）参照）。
【００９５】
次いで、例えばＳＴＩ（Shallow Trench Isolation）法により、以下のようにして素子領域を画定する素子分離領域４６を形成する。
【００９６】
まず、シリコン基板３４上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚５０ｎｍのシリコン窒化膜４２を形成する（図１３（ａ）参照）。
【００９７】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン窒化膜４２をパターニングする。これにより、シリコン酸化膜が埋め込まれるトレンチを形成するためのハードマスク４２が形成される（図１３（ｂ）参照）。
【００９８】
次いで、シリコン窒化膜４２をマスクとして、シリコン基板３４をエッチングする。こうして、シリコン基板３４に、トレンチ４４が形成される（図１３（ｃ）参照）。
【００９９】
トレンチ４４を形成した後、例えばウェットエッチングにより、マスクとして用いたシリコン窒化膜４２を除去する（図１４（ａ）参照）。
【０１００】
次いで、トレンチ４４が形成されたシリコン基板３４上に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜を形成する。
【０１０１】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン基板３４の表面が露出するまでシリコン酸化膜を研磨し、シリコン基板３４上のシリコン酸化膜を除去する。
【０１０２】
こうして、トレンチ４４に埋め込まれたシリコン酸化膜より成る素子分離領域４６が形成される（図１４（ｂ）参照）。素子分離領域４６により、素子領域が画定される。
【０１０３】
次いで、例えばスピンコート法により、フォトレジスト膜４８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜４８をパターニングする。これにより、チャネルドープ層を形成するためのフォトレジストマスク４８が形成される（図１４（ｃ）参照）。なお、図１４（ｃ）以降の図面では、ＭＯＳトランジスタが形成される素子領域を拡大して示している。
【０１０４】
次いで、フォトレジスト膜４８をマスクとして、例えばイオン注入法により、シリコン基板３４にドーパント不純物を導入する。これにより、シリコン基板３４内に、チャネルドープ層５０が形成される（図１５（ａ）参照）。ＮＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１５ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を８０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
【０１０５】
チャネルドープ層５０を形成した後、マスクとして用いたフォトレジスト膜４８を剥離する。
【０１０６】
次いで、例えば９５０℃、１０秒間の熱処理により、チャネルドープ層５０中のドーパント不純物を活性化する。
【０１０７】
次いで、シリコン基板３４上に、例えば熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜より成るゲート絶縁膜５２を形成する（図１５（ｂ）参照）。なお、ゲート絶縁膜５２の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜５２の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
【０１０８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜５４を形成する。
【０１０９】
次いで、例えばイオン注入法により、ドーパント不純物をポリシリコン膜５４に導入する（図１５（ｃ）参照）。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を１０ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。
【０１１０】
次いで、例えばスピンコート法により、フォトレジスト膜５６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５６をパターニングする。これにより、ポリシリコン膜５４をパターニングするためのフォトレジストマスク５６が形成される（図１６（ａ）参照）。
【０１１１】
次いで、フォトレジスト膜５６をマスクとして、ポリシリコン膜５４をドライエッチングする。これにより、ポリシリコン膜より成るゲート電極５４が形成される（図１６（ｂ）参照）。
【０１１２】
ゲート電極５４を形成した後、マスクとして用いたフォトレジスト膜５６を除去する。
【０１１３】
次いで、ゲート電極５４をマスクとして、例えばイオン注入法により、ゲート電極５４の両側のシリコン基板３４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を１ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８が形成される（図１６（ｃ）参照）。
【０１１４】
図１７（ａ）は、ゲート電極５４ｐの両側のシリコン基板３４内にエクステンション領域を構成するｐ型の浅い不純物拡散層５８ｐが形成されており、ゲート電極５４ｎの両側のシリコン基板３４内にエクステンション領域を構成するｎ型の浅い不純物拡散層５８ｎが形成されている状態を示している。
【０１１５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜５５を形成する。
【０１１６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜５７を形成する。
【０１１７】
次いで、例えばＲＩＥ（Reactive Ion etching）法により、シリコン窒化膜５７及びシリコン酸化膜５５を異方性エッチングする。これにより、ゲート電極５４ｎ、５４ｐの側壁部分に、シリコン酸化膜５５とシリコン窒化膜５７とから成る２層構造のサイドウォール絶縁膜６０が形成される（図１７（ｂ）参照）。
【０１１８】
次いで、ゲート電極５４ｎ、５４ｐ及びサイドウォール絶縁膜６０をマスクとして、例えばイオン注入法により、ゲート電極５４ｎ、５４ｐ及びサイドウォール絶縁膜６０の両側のシリコン基板３４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を１０ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を２ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、エクステンション領域５８ｎ、５８ｐを低抵抗化するための不純物拡散領域５９ｎ、５９ｐが形成される。
【０１１９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜６１を形成する。
【０１２０】
次いで、例えばＲＩＥ法により、シリコン酸化膜６１を異方性エッチングする。これにより、サイドウォール絶縁膜６０の側壁部分に、シリコン酸化膜から成るサイドウォール絶縁膜６１が更に形成される（図１７（ｃ）参照）。
【０１２１】
次いで、ゲート電極５４及びサイドウォール絶縁膜６０、６１をマスクとして、例えばイオン注入法により、ゲート電極５４及びサイドウォール絶縁膜６０、６１の両側のシリコン基板３４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を８ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域６２ｎ、６２ｐが形成される（図１７（ｃ）参照）。
【０１２２】
次いで、所定の熱処理を行うことにより、不純物拡散領域５８ｎ、５８ｐ、５９ｎ、５９ｐ、６２ｎ、６２ｐに導入されたドーパント不純物を活性化する。
【０１２３】
こうして、ゲート電極５４の両側のシリコン基板３４内に、エクステンション領域、すなわち、浅い不純物拡散領域５８ｎ、５８ｐと、エクステンション領域５８ｎ、５８ｐを低抵抗化するための不純物拡散領域５９ｎ、５９ｐと、深い不純物拡散領域６２ｎ、６２ｐとにより構成されるソース／ドレイン拡散層６４ｎ、６４ｐが形成される。
【０１２４】
この後、サイドウォール絶縁膜６０の外側に形成されているサイドウォール絶縁膜６１をエッチング除去する（図１８（ａ）参照）。
【０１２５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜１２２を形成する。
【０１２６】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜１２２をパターニングする。これにより、ＰＭＯＳトランジスタ形成領域９８上及びＰＭＯＳトランジスタ形成領域９８を画定する素子分離領域４６上のシリコン酸化膜１２２を除去し、ＮＭＯＳトランジスタ形成領域９６上及びＮＭＯＳトランジスタ形成領域９６を画定する素子分離領域４６上にシリコン酸化膜１２２を選択的に残存させる（図１８（ｂ）参照）。
【０１２７】
次いで、シリコン酸化膜１２２をマスクとして、例えばＲＩＥ法により、シリコン酸化膜に対して高い選択比でシリコン基板３４をエッチングする。これにより、ゲート電極５４ｐ及びサイドウォール絶縁膜６０の両側のソース／ドレイン拡散層６４ｐ内に、深さ５０ｎｍの凹部１０４を形成する。このとき、ポリシリコン膜より成るゲート電極５４ｐの上部もエッチング除去される（図１９（ａ）参照）。
【０１２８】
次いで、凹部１０４等が形成されたシリコン基板３４の表面を、希フッ酸（例えば、ＨＦ：Ｈ２Ｏ＝５：１００）を用いて、例えば５秒間クリーニングする。この後、シリコン酸化膜１２２をマスクとして、例えばＣＶＤ法により、ゲート電極５４ｐ上及び凹部１０４内に、ドーパント不純物が導入されたシリコンゲルマニウム層（Ｓｉ１−ＸＧｅＸ層）１００ａ、１００ｂを選択的にエピタキシャル成長する。（図１９（ｂ）参照）。ドーパント不純物としては、例えばボロンを用いる。Ｓｉ１−ＸＧｅＸ層１００ａ、１００ｂの組成は、例えばＳｉ０．７６Ｇｅ０．２４とする。Ｓｉ１−ＸＧｅＸ層１００ａ、１００ｂの成膜条件は、例えば、原料ガスとしてＧｅＨ４とＳｉＨ４とＢ２Ｈ６との混合ガスを用い、ＧｅＨ４の分圧を０．３Ｐａ、ＳｉＨ４の分圧を６Ｐａ、Ｂ２Ｈ６の分圧を０．００００１Ｐａとし、成膜温度を５５０℃とする。Ｓｉ１−ＸＧｅＸ層１００ａ、１００ｂの膜厚は、例えば６０ｎｍとする。
【０１２９】
なお、Ｓｉ１−ＸＧｅＸ層におけるＧｅの組成比Ｘは、０．２４に限定されるものではない。例えば、Ｇｅの組成比Ｘを、０＜Ｘ≦０．３の範囲で適宜設定する。
【０１３０】
こうして、ＰＭＯＳトランジスタ形成領域９８において、ソース／ドレイン拡散層６４ｐの凹部１０４内に、シリコンゲルマニウム層１００ｂが埋め込まれる。また、ゲート電極５４ｐは、ポリシリコン膜上にシリコンゲルマニウム層１００ａを有するものとして構成される。
【０１３１】
次に、イオン注入法により、シリコンゲルマニウム層の上層部にイオン注入を行う。注入するイオンとしては、例えばＧｅイオンを用いる。これにより、シリコンゲルマニウム層１００ａ、１００ｂの上層部がアモルファス化され、シリコンゲルマニウム層１００ａ、１００ｂの上層部にアモルファス層１０１が形成される（図２０（ａ）参照）。アモルファス層１０１の厚さは、２０ｎｍ以下とする。より具体的には、アモルファス層の厚さは、１０〜２０ｎｍ程度とする。
【０１３２】
アモルファス層１０１の厚さを２０ｎｍ以下とするのは、以下のような理由によるものである。アモルファス層１０１は後述する工程においてシリサイド化されるが、アモルファス層１０１の上層部のみがシリサイド化され、シリコンゲルマニウム層１００ａ、１００ｂとニッケルシリサイド膜１０２ａ、１０２ｂとの間にアモルファス層１０１が存在している場合には、ニッケルシリサイド膜１０２ａ、１０２ｂとシリコンゲルマニウム層１００ａ、１００ｂとの間で十分に低い電気抵抗が得られない。このため、シリコンゲルマニウム層１００ａ、１００ｂとニッケルシリサイド膜１０２ａ、１０２ｂとの間にアモルファス層１０１が残存しないように、アモルファス層１０１をすべてシリサイド化する必要がある。アモルファス層１０１を比較的厚く形成し、かかる厚いアモルファス層２０をシリサイド化した場合には、ソース／ドレイン拡散層６４ｐの接合部とシリサイド層１０２ｂとの間の距離が短くなりすぎ、リーク電流の増加を招いてしまう。このため、ソース／ドレイン拡散層６４ｐの接合部が比較的浅く形成される微細な半導体装置を製造する際には、ニッケルシリサイド膜の膜厚を十分に薄くする必要がある。ニッケルシリサイド膜１０２ｂの膜厚を十分に薄くするためには、シリサイド化されるアモルファス層１０１の厚さも十分に薄くする必要がある。かかる観点から、アモルファス層１０１の厚さは、２０ｎｍ以下とする。
【０１３３】
アモルファス層１０１の厚さを２０ｎｍ以下とするためには、イオン注入の条件は例えば加速電圧を１０ｋｅＶとする。ドーズ量は、シリコンゲルマニウム層１００ａ、１００ｂの上層部をアモルファス化することができる量であればよく、例えば１×１０１４〜１×１０１５ｃｍ−２とする。
【０１３４】
なお、ここでは、シリコンゲルマニウム層１００ａ、１００ｂの上層部にＧｅイオンを注入する場合を例に説明したが、注入するイオンは、Ｇｅイオンに限定されるものではない。例えば、Ａｒイオン、Ｓｉイオン、Ａｓイオン、Ｓｂイオン、Ｎイオン、Ｘｅイオン、Ｋｒイオン等を注入するようにしてもよい。Ａｒイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを５〜１５ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｓｉイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを３〜５ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ａｓイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを５〜１５ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｓｂイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを５〜１０ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｎイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを３〜５ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｘｅイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを１０〜２０ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。Ｋｒイオンを注入する場合のイオン注入条件は、例えば、加速エネルギーを５〜２０ｋｅＶ、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２とする。
【０１３５】
次いで、ＮＭＯＳトランジスタ形成領域９６に形成されているシリコン酸化膜１２２をエッチング除去する。
【０１３６】
次いで、例えばフッ酸処理により、ゲート電極５４ｎの表面、ソース／ドレイン拡散層６４ｎの表面、ゲート電極５４ｐのシリコンゲルマニウム層１００ａの表面、及びソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたシリコンゲルマニウム層１００ｂの表面に形成されている自然酸化膜を除去する。
【０１３７】
なお、ここでは、フッ酸処理により自然酸化膜を除去する前にシリコン酸化膜１２２をエッチング除去する場合を例に説明したが、シリコン酸化膜１２２は、シリコンゲルマニウム層１００ａ、１００ｂの上層部をアモルファス化するためのイオン注入の際にダメージを受けているため、敢えてシリコン酸化膜１２２をエッチングするための工程を行うことなく、フッ酸処理のみによってシリコン酸化膜１２２を除去することも可能である。
【０１３８】
次いで、全面に、例えばＮｉターゲットを用いたスパッタ法により、例えば膜厚１０〜１５ｎｍ程度のニッケル膜６６を形成する（図２０（ｂ）参照）。上述したように、シリコンゲルマニウム層１００ａ、１００ｂ上のアモルファス層１０１をすべてシリサイド化する必要があるため、ニッケル膜６６の厚さは、シリコンゲルマニウム層１００ａ、１００ｂ上のアモルファス層１０１をすべてシリサイド化するのに必要な厚さに設定することが必要である。ニッケル膜６６の厚さは、アモルファス層１０１の厚さに応じて適宜設定すればよい。
【０１３９】
但し、後工程においてシリサイド化を行った後には、ニッケル膜６６のうちの未反応の部分を確実に除去する必要がある。未反応の部分のニッケル膜６６を確実に除去できるよう、ニッケル膜６６の膜厚は２００ｎｍ以下に設定することが望ましい。
【０１４０】
次いで、ニッケル膜６６上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＴｉＮ膜より成る保護膜６８を形成する（図２１（ａ）参照）。なお、保護膜６８は、ＴｉＮ膜に限定されるものではない。保護膜６８として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
【０１４１】
次いで、例えばＲＴＡ法により、アモルファス層１０１をシリサイド化するための熱処理を行う。熱処理条件は、例えば４３０℃、３０秒間とする。シリサイド化は徐々に進行し、アモルファス層１０１のシリサイド化が完了した段階、即ち、シリサイド層１０２ａ、１０２ｂの下面がシリコンゲルマニウム層１００ａ、１００ｂの上面に達した段階で熱処理を中止する。なお、図６を用いて上述したように、熱処理の初期の段階ではＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜が形成され、最終的には、Ｎｉ（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜が形成される。熱処理の初期の段階においてＮｉ２（Ｓｉ１−ｘＧｅｘ）相のニッケルシリサイド膜１０２ｂが形成されるのは、Ｓｉ、Ｇｅの供給量に対するＮｉの供給量が多いためである。こうして、シリコンゲルマニウム層１００ａ、１００ｂ上にニッケルシリサイド膜１０２ａ、１０２ｂが形成される（図２１（ｂ）参照）。
【０１４２】
シリサイド化を行うための熱処理は、上述したように、シリコンゲルマニウム層１００ａ、１００ｂ上のアモルファス層１０２ａ、１０２ｂのシリサイド化が完了した段階、即ち、シリサイド層１０２ａ、１０２ｂの下面がシリコンゲルマニウム層１００ａ、１００ｂの上面に達した段階で中止することが重要である。シリコンゲルマニウム層１００ａ、１００ｂ上のアモルファス層１０１のシリサイド化が完了した段階で熱処理を中止せずに更に反応を進行させた場合には、アモルファス化されていない部分のシリコンゲルマニウム層１００ａ、１００ｂまでもがシリサイドされていくため、シリコンゲルマニウム層１００ａ、１００ｂを構成する結晶の（１１１）面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されてしまう虞がある。
【０１４３】
ただし、シリサイド層１０２ａ、１０２ｂの下面がシリコンゲルマニウム層１００ａ、１００ｂの上面に達した段階で、必ずしも直ちに熱処理を中止しなくてもよい。結晶質のシリコンゲルマニウム層１００ａ、１００ｂがシリサイド化される厚さが僅かであれば、シリコンゲルマニウム層１００ａ、１００ｂを構成する結晶の（１１１）面に沿ってＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されないからである。
【０１４４】
なお、ニッケルシリサイド膜１０１ａ、１０１ｂのＮｉＳｉ１−ｘＧｅｘにおけるＮｉとＳｉ１−ｘＧｅｘとの組成比は１：１である。具体的には、ニッケルシリサイド膜１０１ａ、１０１ｂの組成は、例えばＮｉＳｉ０．７６Ｇｅ０．２４となる。
【０１４５】
次いで、ウェットエッチングにより、保護膜６８及びＮｉ膜６６のうちのＳｉ又はＳｉ１−ｘＧｅｘと未反応の部分をそれぞれ選択的に除去する（図２２参照）。エッチング溶液としては、例えば硫酸と過酸化水素水とが混合されて成る薬液（ＳＰＭ液）を用いる。硫酸と過酸化水素水との混合比は、例えば３：１とする。また、エッチング時間は、例えば２０分とする。なお、ＳＰＭ液に代えて、塩酸と過酸化水素と水とが混合されて成る薬液（ＨＰＭ液）を用いてもよい。
【０１４６】
こうして、Ｓｉ１−ｘＧｅｘ層（シリコンゲルマニウム層）１００ａ上及びＳｉ１−ｘＧｅｘ層（シリコンゲルマニウム層）１００ｂ上に、ＮｉＳｉ１−ｘＧｅｘから成るニッケルシリサイド膜１０２ａ、１０２ｂが形成される。ニッケルシリサイド膜１０２ａ、１０２ｂの組成は、例えばＮｉＳｉ０．７６Ｇｅ０．２４となる。
【０１４７】
こうして、サリサイドプロセスにより、ＮＭＯＳトランジスタ２については、ゲート電極５４ｎ上にＮｉＳｉ膜７２ａが形成され、ソース／ドレイン拡散層６４ｎ上にＮｉＳｉ膜７２ｂが形成される。なお、Ｎｉ膜６６の膜厚や、熱処理の条件を適宜設定することにより、所望の膜厚のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。例えば、膜厚２０ｎｍ程度のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。
【０１４８】
また、サリサイドプロセスにより、ＰＭＯＳトランジスタ４については、ゲート電極５４ｐのＳｉ１−ＸＧｅＸ層１００ａ上にＮｉＳｉ１−ＸＧｅＸ層１０２ａが形成され、ソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ＸＧｅＸ層１００ｂ上にＮｉＳｉ１−ＸＧｅＸ層１０２ｂが形成される。なお、ニッケル膜６６の膜厚、熱処理条件等を適宜設定することにより、所望の膜厚のＮｉＳｉ１−ＸＧｅＸ層１０２ａ、１０２ｂを得ることができる。例えば、膜厚２０ｎｍ以下のＮｉＳｉ１−ＸＧｅＸ層１０２ａ、１０２ｂを得ることができる。
【０１４９】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜７４を形成する。シリコン窒化膜７４の成膜温度は、例えば４００℃とする。なお、サリサイドプロセス後の工程は、ＮｉＳｉ膜７２ａ、７２ｂの凝集を抑制するために、例えば５００℃以下の温度で行う。
【０１５０】
サリサイドプロセス後の工程を５００℃以下の温度で行うのは、以下のような評価結果に基づくものである。
【０１５１】
図２４は、熱処理温度とシート抵抗との関係を示すグラフである。横軸は熱処理温度を示しており、縦軸はシート抵抗を示している。試料を作成する際のプロセスは、以下の通りとした。まず、シリコン基板上に、Ｇｅの組成比Ｘが０．２４のＳｉ１−ｘＧｅｘ層をエピタキシャル成長した。次に、Ｓｉ１−ＸＧｅＸの表層部にＧｅイオンを注入することにより、Ｓｉ１−ＸＧｅＸ層の表層部をアモルファス化し、Ｓｉ１−ＸＧｅＸ層上にアモルファス層を形成した。次に、アモルファス層上に、ニッケル膜とＴｉＮ膜とを順次成膜した。次に、シリサイド化を行うための熱処理を行った。次に、未反応のＮｉ膜をＳＰＭ液を用いてエッチング除去した。こうして形成された試料についてシート抵抗を測定したところ、図２４に示すような結果が得られた。
【０１５２】
図２４から分かるように、熱処理温度が５００℃の場合には、５００℃未満の場合と比較して、シート抵抗が増加している。シート抵抗が増加するのは、ニッケルシリサイド膜において凝集が生じるためと考えられる。このことから、シリサイドプロセス後の工程は、ニッケルシリサイド膜の凝集によるシート抵抗の上昇を防止すべく、５００℃以下の温度で行うことが望ましい。
【０１５３】
次いで、シリコン窒化膜７４上に、例えばプラズマＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜７６を形成する。シリコン窒化膜を形成する際の成膜温度は、例えば４００°とする。
【０１５４】
次いで、例えばＣＭＰ法により、シリコン酸化膜７６を平坦化する。
【０１５５】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜７６及びシリコン窒化膜７４に、ＮｉＳｉ膜７２ａに達するコンタクトホール７８ａ、及びＮｉＳｉ膜７２ｂに達するコンタクトホール７８ｂをそれぞれ形成する。
【０１５６】
次いで、アルゴンを用いた逆スパッタにより、シリコン酸化膜７６の表面及びコンタクトホール７８ａ、７８ｂ内をクリーニングする。この後、大気曝露することなく、コンタクトホール７８ａ、７８ｂが形成されたシリコン酸化膜７６上に、例えばスパッタ法により、例えば膜厚５０ｎｍの窒化チタン膜より成るバリアメタル８０を形成する。
【０１５７】
次いで、バリアメタル８０上に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜８２を形成する。
【０１５８】
次いで、例えばＣＭＰ法により、シリコン酸化膜７６の表面が露出するまでタングステン膜８２及びバリアメタル８０を研磨する。こうして、コンタクトホール７８ａ、７８ｂ内に、バリアメタル８０及びタングステン膜８２より成るコンタクトプラグ８４ａ、８４ｂがそれぞれ形成される。
【０１５９】
次いで、例えばＣＶＤ法により、全面に、層間絶縁膜８６を形成する。
【０１６０】
次いで、フォトリソグラフィ技術を用い、層間絶縁膜８６に配線層１０６を埋め込むための溝を形成する。
【０１６１】
次に、例えばスパッタ法により、タンタル膜より成るバリアメタル１０８を形成する。
【０１６２】
次に、例えばスパッタ法により、銅より成るシード膜（図示せず）を形成する。
【０１６３】
次に、例えば電気めっき法により、銅膜１１０を形成する。
【０１６４】
次に、例えばＣＭＰ法により、層間絶縁膜８６の表面が露出するまで銅膜１１０及びバリアメタル膜１０８を研磨する。こうして、バリアメタル膜１０８と銅膜１１０とから成る配線層１０６が形成される。
【０１６５】
次いで、例えばＣＶＤ法により、全面に、層間絶縁膜１１２を形成する。
【０１６６】
次いで、フォトリソグラフィ技術を用い、層間絶縁膜８６に配線層１１２を埋め込むための溝を形成する。
【０１６７】
次に、例えばスパッタ法により、タンタル膜より成るバリアメタル１１６する。
【０１６８】
次に、例えばスパッタ法により、銅より成るシード膜（図示せず）を形成する。
【０１６９】
次に、例えば電気めっき法により、銅膜１１８を形成する。
【０１７０】
次に、例えばＣＭＰ法により、層間絶縁膜１１２の表面が露出するまで銅膜１１８及びバリアメタル膜１１６を研磨する。こうして、バリアメタル膜１１６と銅膜１１８とから成る配線層１１４が形成される。
【０１７１】
次に、例えば、スパッタ法により、アルミニウム膜を形成する。
【０１７２】
次に、フォトリソグラフィ技術を用い、アルミニウム膜をパターニングする。こうして、アルミニウム膜より成る電極１２０が形成される。
【０１７３】
こうして、図に示す本実施形態による半導体装置が製造される。
【０１７４】
このように本実施形態によれば、シリコンゲルマニウム層１００ａ、１００ｂの上層部にイオン注入を行うことによりシリコンゲルマニウム層１００ａ、１００ｂの上層部をアモルファス化し、こうして形成されたアモルファス層１０１とニッケル膜６６とを反応させることによりニッケルシリサイド膜１０２ａ、１０２ｂを形成する。ニッケル膜６６と反応するアモルファス層１０１、即ち、アモルファス化された部分のシリコンゲルマニウム層１００ａ、１００ｂには結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイド１０２ａ、１０２ｂが存在しない領域がシリコンゲルマニウム層１００ａ、１００ｂ上に生じるのを防止することができる。また、アモルファス化された部分のシリコンゲルマニウム層１００ａ、１００ｂには結晶面が存在しないため、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本実施形態によれば、薄いニッケル膜６６を用いてシリコンゲルマニウム層１００ａ、１００ｂをシリサイド化することによりニッケルシリサイド膜１０２ａ、１０２ｂを形成した場合であっても、低いシート抵抗を得ることができ、接合リーク電流も抑制することができる。しかも、本実施形態によれば、ソース／ドレイン領域６４ｐに埋め込まれているシリコンゲルマニウム層１００ａ、１００ｂによりチャネル領域に圧縮歪みが加わっているため、ＰＭＯＳトランジスタ４の動作速度の向上を図ることができる。従って、本実施形態によれば、良好な電気的特性を有する半導体装置を提供することができる。
【０１７５】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図２５乃至図２８を用いて説明する。図２５乃至図２８は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２４に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１７６】
本実施形態による半導体装置の製造方法は、アモルファス層をシリコンゲルマニウム層上に選択的に堆積することによりアモルファス層を形成し、かかるアモルファス層をニッケル膜を用いてシリサイド化することに主な特徴がある。
【０１７７】
まず、ソース／ドレイン拡散層６４ｐに凹部１０４を形成するまでの工程は、図１１（ａ）乃至図１９（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０１７８】
次に、図１９（ｂ）を用いて上述した半導体装置の製造方法と同様にして、ゲート電極５４ｐ上及び凹部１０４内に、ドーパント不純物が導入されたシリコンゲルマニウム層（Ｓｉ１−ＸＧｅＸ層）１００ａ、１００ｂを選択的にエピタキシャル成長する。こうして、ＰＭＯＳトランジスタ形成領域９８において、ソース／ドレイン拡散層６４ｐの凹部１０４内に、シリコンゲルマニウム層１００ｂが埋め込まれる。また、ゲート電極５４ｐは、ポリシリコン膜上にシリコンゲルマニウム層１００ａを有するものとして構成される（図２５（ａ）参照）。
【０１７９】
次に、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファス層１０１ａを選択的に成長する（図２６（ｂ）参照）。アモルファス層１０１ａとしては、アモルファスシリコン層を形成する。成膜条件は、例えば以下の通りとする。成膜室内の圧力は、例えば８０Ｔｏｒｒとする。原料ガスとしては、例えばシラン（ＳｉＨ４）ガスを用いる。シランガスの流量は、例えば５０ｓｃｃｍとする。成膜温度は、例えば５５０℃とする。形成するアモルファス層の厚さは、例えば２０ｎｍ以下とする。このような条件で成膜を行うと、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファス層１０１ａが選択的に厚く形成される。この際、絶縁膜上、即ち、素子分離領域４６上、サイドウォール絶縁膜６０上、シリコン酸化膜１２２上にもアモルファス層１０１ａは形成される場合があるが、絶縁膜上に形成されるアモルファス層１０１ａは非常に薄い。絶縁膜上に形成される非常に薄いアモルファス層１０１ａは、後述する処理により除去されるので特段の問題はない。
【０１８０】
次に、絶縁膜上、即ち、素子分離領域４６上、サイドウォール絶縁膜６０上、シリコン酸化膜１２２上に存在している薄いアモルファス層１０１ａを除去するための処理を行う。絶縁膜４６、６０、１２２上の薄いアモルファス層１０１ａを除去するための処理の条件は、例えば以下の通りとする。チャンバ内の圧力は、例えば１０Ｔｏｒｒとする。チャンバ内には、ＳｉＨ４ガスとＨＣｌガスとＨ２ガスとを導入する。ＳｉＨ４ガスの流量は５０ｓｃｃｍ(ｃｍ３)とする。ＨＣｌガスの流量は、３ｓｌｍ（standard liter per minute)とする。Ｈ２ガスの流量は、例えば１０ｓｌｍとする。処理時間は、例えば３０分とする。このような条件で処理を行うと、絶縁膜４６、６０、１２２上に存在しているアモルファス層１０１ａが確実に除去される。シリコンゲルマニウム層１００ａ、１００ｂ上に形成した厚いアモルファス層１０１ａについては、シリコンゲルマニウム層１００ａ、１００ｂ上に十分な厚さで残存する（図２６（ａ）参照）。シリコンゲルマニウム層１００ａ、１００ｂ上に残存させるアモルファス層１０１ａの厚さは、例えば１０〜２０ｎｍ程度とする。
【０１８１】
次に、図２０（ｂ）及び図２１（ａ）を用いて上述した半導体装置の製造方法と同様にして、全面に、ニッケル膜６６と保護膜６８とを順次形成する（図２６（ｂ）参照）。
【０１８２】
次に、ニッケル膜６６とアモルファス層１０１ａとを反応させるための熱処理を行う（図２７（ａ）参照）。かかる熱処理は、図２１（ｂ）を用いて上述した半導体装置の製造方法と同様とする。こうして、シリコンゲルマニウム層１００ａ、１００ｂ上に、ＮｉＳｉより成るニッケルシリサイド膜１０２ｂが形成される。
【０１８３】
この後の半導体装置の製造方法は、図２２及び図２３を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図２７（ｂ）及び図２８参照）。
【０１８４】
このように、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファス層１０１ａを選択的に形成し、かかるアモルファス層１０１ａをニッケル膜６６を用いてシリサイド化することにより、ニッケルシリサイド膜１０２ａ、１０２ｂを形成するようにしてもよい。
【０１８５】
本実施形態の場合にも、ニッケル膜６６と反応するアモルファス層１０１ａには結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイド１０２ａ、１０２ｂが存在しない領域がシリコンゲルマニウム層１００ａ、１００ｂ上に生じるのを防止することができる。また、シリサイド化されるアモルファス層１０１ａには結晶面が存在しないため、本実施形態によっても、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本実施形態によっても、良好な電気的特性を有する半導体装置を提供することができる。
【０１８６】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法を図２９乃至図３２を用いて説明する。図２９乃至図３２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２８に示す第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８７】
本実施形態による半導体装置の製造方法は、全面にアモルファス層を堆積した後に、アモルファス層をパターニングすることにより、シリコンゲルマニウム層上にアモルファス層を形成し、かかるアモルファス層をニッケル膜を用いてシリサイド化することに主な特徴がある。
【０１８８】
まず、ソース／ドレイン拡散層６４ｐに凹部１０４を形成するまでの工程は、図１１（ａ）乃至図１９（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０１８９】
次に、図１９（ｂ）を用いて上述した半導体装置の製造方法と同様にして、ゲート電極５４ｐ上及び凹部１０４内に、ドーパント不純物が導入されたシリコンゲルマニウム層（Ｓｉ１−ＸＧｅＸ層）１００ａ、１００ｂを選択的にエピタキシャル成長する。こうして、ＰＭＯＳトランジスタ形成領域９８において、ソース／ドレイン拡散層６４ｐの凹部１０４内に、シリコンゲルマニウム層１００ｂが埋め込まれる。また、ゲート電極５４ｐは、ポリシリコン膜上にシリコンゲルマニウム層１００ａを有するものとして構成される。
【０１９０】
次に、全面に、ＣＶＤ法により、アモルファス層１０１ｂを形成する（図３０（ａ）参照）。アモルファス層１０１ｂの材料としては、例えばアモルファスシリコンを用いる。アモルファス層の厚さは、例えば１０〜２０ｎｍとする。成膜条件は、例えば以下の通りとする。成膜温度は、例えば５８０℃とする。チャンバ内の圧力は、例えば８０Ｔｏｒｒとする。チャンバ内には、ＳｉＨ４ガスＨ２ガスとを導入する。ＳｉＨ４ガスの流量は５０ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５ｓｌｍとする。処理時間は、例えば５〜６分とする。
【０１９１】
次に、フォトリソグラフィ技術を用い、アモルファス層１０１ｂをパターニングする。こうして、アモルファス層１０１ｂがシリコンゲルマニウム層１００ａ、１００ｂ上に形成されることとなる（図２９（ｂ）参照）。
【０１９２】
次に、図２０（ｂ）及び図２１（ａ）を用いて上述した半導体装置の製造方法と同様にして、全面に、ニッケル膜６６と保護膜６８とを順次形成する（図３０（ａ）参照）。
【０１９３】
次に、ニッケル膜６６とアモルファス層１０１ａとを反応させるための熱処理を行う。かかる熱処理は、図２１（ｂ）を用いて上述した半導体装置の製造方法と同様とする。こうして、シリコンゲルマニウム層１００ａ、１００ｂ上に、ＮｉＳｉより成るニッケルシリサイド膜１０２ｂが形成される。
【０１９４】
この後の半導体装置の製造方法は、図２２及び図２３を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図３１及び図３２参照）。
【０１９５】
このように、全面にアモルファス層１０１ｂを堆積した後に、アモルファス層１０１ｂをパターニングすることにより、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファス層１０１ｂを形成し、かかるアモルファス層１０１ｂをニッケル膜６６を用いてシリサイド化するようにしてもよい。
【０１９６】
本実施形態の場合にも、ニッケル膜６６と反応するアモルファス層１０１ｂには結晶粒界が存在しないため、シリサイド化が均一に進行する。シリサイド化が均一に進行するため、ニッケルシリサイド１０２ａ、１０２ｂが存在しない領域がシリコンゲルマニウム層１００ａ、１００ｂ上に生じるのを防止することができる。また、シリサイド化されるアモルファス層１０１ａには結晶面が存在しないため、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されるのを防止することができる。従って、本実施形態によっても、良好な電気的特性を有する半導体装置を提供することができる。
【０１９７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１９８】
例えば、第２実施形態及び第３実施形態では、アモルファス層１０１ａとしてアモルファスシリコン層を形成したが、アモルファス層１０１ａの材料はアモルファスシリコンに限定されるものではない。例えば、シリコンゲルマニウム層１００ａ、１００ｂ上にアモルファスシリコンゲルマニウム層１０１ａを形成し、かかるアモルファスシリコンゲルマニウム層１０１ａを薄いニッケル膜を用いてシリサイド化するようにしてもよい。この場合には、Ｎｉ（ＳｉＸＧｅ１−Ｘ）より成るニッケルシリサイド膜１０２ａ、１０２ｂが、シリコンゲルマニウム層１００ａ、１００ｂ上に形成されることとなる。
【０１９９】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１）
半導体基板上に、ゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
前記ソース／ドレイン拡散層に、シリコンゲルマニウム層を埋め込む工程と、
前記シリコンゲルマニウム層の上部に、アモルファス層を形成する工程と、
前記アモルファス層上に、ニッケル膜を形成する工程と、
熱処理を行い、前記ニッケル膜とアモルファス層とを反応させることにより、前記シリコンゲルマニウム層上にシリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）
付記１記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、厚さが２０ｎｍ以下となるように前記アモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程では、結晶質の前記シリコンゲルマニウム層に前記シリサイド膜が達するまで、熱処理を行う
ことを特徴とする半導体装置の製造方法。
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、イオン注入により前記シリコンゲルマニウム層の上部をアモルファス化することにより、前記アモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
（付記５）
付記４記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、Ａｒイオン、Ｇｅイオン、Ｓｉイオン、Ａｓイオン、Ｓｂイオン、Ｎイオン、Ｘｅイオン又はＫｒイオンを、前記シリコンゲルマニウム層の上部に注入する
ことを特徴とする半導体装置の製造方法。
（付記６）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、前記シリコンゲルマニウム層上にアモルファス層を選択的に形成する
ことを特徴とする半導体装置の製造方法。
（付記７）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、前記半導体基板上及び前記シリコンゲルマニウム層上にアモルファス層を形成し、前記アモルファス層をパターニングすることにより、前記シリコンゲルマニウム層上にアモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
（付記８）
付記６又は７記載の半導体装置の製造方法において、
前記アモルファス層は、アモルファスシリコン層又はアモルファスシリコンゲルマニウム層より成る
ことを特徴とする半導体装置の製造方法。
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記シリコンゲルマニウム層を埋め込む工程では、前記ゲート電極の上部に他のシリコンゲルマニウム層を更に形成し、
前記アモルファス層を形成する工程では、前記他のシリコンゲルマニウム層の上部に他のアモルファス層を更に形成し、
前記ニッケル膜を形成する工程では、前記ニッケル膜を前記他のアモルファス層上にも形成し、
前記熱処理を行う工程では、前記ニッケル膜と前記他のアモルファス層とを更に反応させることにより、前記他のシリコンゲルマニウム層上に他のニッケルシリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１０）
付記１乃至９のいずれかに記載の半導体装置の製造方法において、
前記ニッケルシリサイド膜を形成する工程の後に、前記ニッケル膜のうちの未反応の部分を、硫酸と過酸化水素水とが混合されて成る薬液を用いて、選択的にエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１１）
付記１乃至９のいずれかに記載の半導体装置の製造方法において、
前記ニッケルシリサイド膜を形成する工程の後に、前記ニッケル膜のうちの未反応の部分を、塩酸と過酸化水素と水とが混合されて成る薬液を用いて、選択的にエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１２）
付記１乃至１１のいずれかに記載の半導体装置の製造方法において、
前記ニッケル膜を形成する工程では、スパッタ法により前記ニッケル膜を形成する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２００】
【図１】シリコンゲルマニウム層を薄いニッケル膜を用いてシリサイド化した場合における熱処理温度とＧｅ組成比とシート抵抗との関係を示すグラフである。
【図２】シリサイドが存在しない領域が生じるメカニズムを示す概念図である。
【図３】ニッケルシリサイド膜のＳＥＭ像を示す平面図（その１）である。
【図４】ニッケルシリサイド膜のＳＥＭ像を示す平面図（その２）である。
【図５】Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶がスパイク状に形成されている状態を示す断面図である。
【図６】本発明の原理を示す工程断面図である。
【図７】本発明による製造方法により形成されたニッケルシリサイド膜のＳＥＭ像を示す平面図である。
【図８】アモルファス層の厚さを厚くしすぎた場合を示す工程断面図である。
【図９】アモルファス層の厚さを薄くしすぎた場合を示す工程断面図である。
【図１０】本実施形態による半導体装置の構造を示す断面図である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図２４】熱処理温度とシート抵抗との関係を示すグラフである。
【図２５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【符号の説明】
【０２０１】
２…ＮＭＯＳトランジスタ
４…ＰＭＯＳトランジスタ
８…シリコン基板
１０…シリコンゲルマニウム層
１２…ニッケルシリサイド膜
１２ａ…結晶粒
１４…シリサイドが存在しない領域
１６…ゲート電極
１８…Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶
２０…アモルファス層
２２…ニッケル膜
２４…ニッケルシリサイド膜
２６…Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶
３４…シリコン基板
３６…シリコン酸化膜
３８…フォトレジスト膜
４０…ウェル
４２…シリコン窒化膜
４４…トレンチ
４６…素子分離領域
４８…フォトレジスト膜
５０…チャネルドープ層
５２…ゲート絶縁膜
５４、５４ｎ、５４ｐ…ゲート電極
５５…シリコン酸化膜
５６…フォトレジスト膜
５７…シリコン窒化膜
５８、５８ｎ、５８ｐ…不純物拡散領域
５９、５９ｎ、５９ｐ…不純物拡散領域
６０…サイドウォール絶縁膜
６１…サイドウォール絶縁膜
６２、６２ｎ、６２ｐ…不純物拡散領域
６４、６４ｎ、６４ｐ…ソース／ドレイン拡散層
６６…ニッケル膜
６８…保護膜
７２ａ、７２ｂ…ニッケルシリサイド膜
７４…シリコン窒化膜
７６…シリコン酸化膜
７８ａ、７８ｂ…コンタクトホール
８０…バリアメタル
８２…タングステン膜
８４ａ、８４ｂ…コンタクトプラグ
８６…層間絶縁膜
９６…ＮＭＯＳトランジスタ形成領域
９８…ＰＭＯＳトランジスタ形成領域
１００ａ、１００ｂ…シリコンゲルマニウム層
１０１、１０１ａ、１０１ｂ…アモルファス層
１０２ａ、１０２ｂ…ニッケルシリサイド膜
１０４…凹部
１０６…配線層
１０８…バリアメタル
１１０…銅膜
１１２…層間絶縁膜
１１４…配線層
１１６…バリアメタル
１１８…銅膜
１２０…電極
１２２…シリコン酸化膜
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
前記ソース／ドレイン拡散層に、シリコンゲルマニウム層を埋め込む工程と、
前記シリコンゲルマニウム層の上部に、アモルファス層を形成する工程と、
前記アモルファス層上に、ニッケル膜を形成する工程と、
熱処理を行い、前記ニッケル膜とアモルファス層とを反応させることにより、前記シリコンゲルマニウム層上にシリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、厚さが２０ｎｍ以下となるように前記アモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程では、結晶質の前記シリコンゲルマニウム層に前記シリサイド膜が達するまで、熱処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、イオン注入により前記シリコンゲルマニウム層の上部をアモルファス化することにより、前記アモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、前記シリコンゲルマニウム層上にアモルファス層を選択的に形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、前記半導体基板上及び前記シリコンゲルマニウム層上にアモルファス層を形成し、前記アモルファス層をパターニングすることにより、前記シリコンゲルマニウム層上にアモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記アモルファス層は、アモルファスシリコン層又はアモルファスシリコンゲルマニウム層より成る
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記シリコンゲルマニウム層を埋め込む工程では、前記ゲート電極の上部に他のシリコンゲルマニウム層を更に形成し、
前記アモルファス層を形成する工程では、前記他のシリコンゲルマニウム層の上部に他のアモルファス層を更に形成し、
前記ニッケル膜を形成する工程では、前記ニッケル膜を前記他のアモルファス層上にも形成し、
前記熱処理を行う工程では、前記ニッケル膜と前記他のアモルファス層とを更に反応させることにより、前記他のシリコンゲルマニウム層上に他のニッケルシリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記ニッケルシリサイド膜を形成する工程の後に、前記ニッケル膜のうちの未反応の部分を、硫酸と過酸化水素水とが混合されて成る薬液を用いて、選択的にエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記ニッケルシリサイド膜を形成する工程の後に、前記ニッケル膜のうちの未反応の部分を、塩酸と過酸化水素と水とが混合されて成る薬液を用いて、選択的にエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に、ゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
前記ソース／ドレイン拡散層に、シリコンゲルマニウム層を埋め込む工程と、
前記シリコンゲルマニウム層の上部に、アモルファス層を形成する工程と、
前記アモルファス層上に、ニッケル膜を形成する工程と、
熱処理を行い、前記ニッケル膜とアモルファス層とを反応させることにより、前記シリコンゲルマニウム層上にシリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、厚さが２０ｎｍ以下となるように前記アモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程では、結晶質の前記シリコンゲルマニウム層に前記シリサイド膜が達するまで、熱処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、イオン注入により前記シリコンゲルマニウム層の上部をアモルファス化することにより、前記アモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、前記シリコンゲルマニウム層上にアモルファス層を選択的に形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記アモルファス層を形成する工程では、前記半導体基板上及び前記シリコンゲルマニウム層上にアモルファス層を形成し、前記アモルファス層をパターニングすることにより、前記シリコンゲルマニウム層上にアモルファス層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記アモルファス層は、アモルファスシリコン層又はアモルファスシリコンゲルマニウム層より成る
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記シリコンゲルマニウム層を埋め込む工程では、前記ゲート電極の上部に他のシリコンゲルマニウム層を更に形成し、
前記アモルファス層を形成する工程では、前記他のシリコンゲルマニウム層の上部に他のアモルファス層を更に形成し、
前記ニッケル膜を形成する工程では、前記ニッケル膜を前記他のアモルファス層上にも形成し、
前記熱処理を行う工程では、前記ニッケル膜と前記他のアモルファス層とを更に反応させることにより、前記他のシリコンゲルマニウム層上に他のニッケルシリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記ニッケルシリサイド膜を形成する工程の後に、前記ニッケル膜のうちの未反応の部分を、硫酸と過酸化水素水とが混合されて成る薬液を用いて、選択的にエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記ニッケルシリサイド膜を形成する工程の後に、前記ニッケル膜のうちの未反応の部分を、塩酸と過酸化水素と水とが混合されて成る薬液を用いて、選択的にエッチング除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図６】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３】
【図４】
【図５】
【図７】
【図２】
【図６】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３】
【図４】
【図５】
【図７】
【公開番号】特開２００６−３５１５８１（Ｐ２００６−３５１５８１Ａ）
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願番号】特願２００５−１７２０３５（Ｐ２００５−１７２０３５）
【出願日】平成１７年６月１３日（２００５．６．１３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願日】平成１７年６月１３日（２００５．６．１３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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