シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法
【課題】シリコン−ゲルマニウム立体構造CMOSにおいて、シリコンCMOS素子とゲルマニウムCMOS素子との間の局所配線を容易に形成する。
【解決手段】シリコンCMOS素子を有するシリコン基板を準備し(12)、該素子の上部に絶縁層を形成する(14)。上記絶縁層を部分的に開口し(16)、その上にゲルマニウム薄膜を形成する(18)。アニール処理により、上記薄膜のゲルマニウムを流動化する(24)。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンCMOS素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがLPE成長により結晶化される(26)。そして、単結晶のゲルマニウム上にゲルマニウムCMOS素子を形成する。
【解決手段】シリコンCMOS素子を有するシリコン基板を準備し(12)、該素子の上部に絶縁層を形成する(14)。上記絶縁層を部分的に開口し(16)、その上にゲルマニウム薄膜を形成する(18)。アニール処理により、上記薄膜のゲルマニウムを流動化する(24)。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンCMOS素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがLPE成長により結晶化される(26)。そして、単結晶のゲルマニウム上にゲルマニウムCMOS素子を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高速度集積回路に関するものであり、特に、シリコンCMOS素子上のゲルマニウムCMOS素子、およびその他の立体構造CMOS素子の製造方法に関する。
【背景技術】
【0002】
公知のシリコン−ゲルマニウム構造は、従来のシリコンCMOSの上方、または上部に製造され、該従来のシリコンCMOSを該ゲルマニウムCMOSから分離するために、誘電体層が設けられている。
【非特許文献1】Liu et al., High quality single-crystal Germanium on insulator by liquid-phase epitaxy on Silicon substrate, Applied Physics Letters, vol. 84, no.14, pp 2563-2565
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記シリコンCMOSおよび上記ゲルマニウムCMOS間の配線を製造するのは難しい。本発明は、素子の集積度を著しく向上させることができる、上記シリコンCMOSおよび上記ゲルマニウムCMOS間の局所配線を提供する。
【課題を解決するための手段】
【0004】
本発明に係る方法は、上記課題を解決するために、シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法において、シリコン基板(ウエハー)上にアクティブなシリコンCMOS素子を製造する工程;該シリコン基板上に絶縁体層を形成する工程;該絶縁体層を貫き、該シリコン基板および該素子のゲート(デバイスゲート)に達するシードウィンドウを開口する工程;該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンCMOS素子との間の接点を形成する工程;該ゲルマニウム薄膜をパターンニングおよびエッチングする工程;該ゲルマニウム薄膜を誘電物質中に封入する工程;該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層を高速熱アニールする工程;該ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために冷却する工程;単結晶の該ゲルマニウム薄膜上にゲルマニウムCMOS素子を製造する工程;ならびに、該シリコンCMOS素子および該ゲルマニウムCMOS素子間の局所配線を形成するために、単結晶ゲルマニウムおよび多結晶ゲルマニウムからなる群から選ばれるゲルマニウムを用いる工程を包含することを特徴としている。
【0005】
また、本発明に係る方法は、シリコン−ゲルマニウム立体構造CMOS SRAMセル上の局所配線の製造方法において、シリコンNMOSプルダウントランジスタ、およびシリコンNMOSパスゲートトランジスタを製造する工程;ゲルマニウムPMOSプルアップトランジスタを製造する工程;ならびに該ゲルマニウムPMOSプルアップトランジスタ、該シリコンNMOSプルダウントランジスタ、および該シリコンNMOSパスゲートトランジスタを接続するゲルマニウム局所配線を形成する工程を包含することを特徴としている。
【0006】
本発明に係る方法の目的は、容易に製造されるシリコンCMOSおよびゲルマニウムCMOS間の配線を提供することにある。
【0007】
上述した本発明の要旨及び目的は、本発明の特性を迅速に理解するために提供される。以下の発明を実施するための最良の形態を図面と組み合わせて参照することにより、本発明をより完全に理解し得る。
【発明を実施するための最良の形態】
【0008】
シリコン/シリコン立体構造素子の配線は、通常、複数の基板に形成される積層素子において基板中に形成される基板ビアホールの中を伸びる金属線を製造することによって形成される。本発明に係る方法は、ゲルマニウムの液相エピタキシャル成長を利用する。上記液相エピタキシャル成長は、ゲルマニウムがシリコンと直接接触するシーディング領域において、シリコンCMOSおよびゲルマニウムCMOS間の局所配線を提供する。
【0009】
図1中の10に、本発明に係る一般的な方法の概要を示す。製造される素子の特性によっては、本発明に係る一般的な方法の工程すべてが必要とされるわけではない。まず、シリコンベースのCMOS素子を多数備えているシリコン基板が準備される(ステップ12)。次に、約500nmから約1000nmの間の厚さを有する、例えばシリコン酸化物、またはシリコン窒化物のような絶縁物質の薄い層が、上記シリコン基板上に形成される(ステップ14)。上述した絶縁層は単一の絶縁層であり得、また複数の絶縁層の組み合わせであり得る。続いて、上記絶縁層をパターニングする前に、該絶縁層を平滑化するためにCMP処理が用いられる(ステップ16)。そして、パターニングおよびエッチングによりシードウィンドウが形成される。上記シードウィンドウは、任意のCMOS素子のゲートおよび上記シリコン基板に達するように、あるいは単結晶シリコンにおけるアクティブな層に達するように開口される。ゲルマニウム薄膜は非選択的に、約5nmから500nmの厚さに形成され、上記シードウィンドウを充填する(ステップ18)。上記ゲルマニウム薄膜は、多結晶ゲルマニウムまたはアモルファスゲルマニウムであり得る。上記ゲルマニウム薄膜の形成方法は、化学気相堆積(CVD:Chemical vapor deposition)、物理的気相堆積(PVD:Physical vapor deposition)、分子線エピタキシー(MBE:Molecule beam epitaxy)、またはその他の好適な薄膜形成方法であり得る。続いて、上記ゲルマニウム薄膜が所望の形態へとパターニングおよびエッチングされる(ステップ20)。上記形態は、上記ゲルマニウム薄膜のゲルマニウムがシリコン基板または任意のCMOS素子のゲートと、その間に挟まる層や物質なしに、直接接触する小さな領域を必ず備えている。上記領域は、続く、ゲルマニウムのエピタキシャルプロセスのためのシードを提供する。上記ゲルマニウム薄膜を封入するために、約10nmから500nmの膜厚を有する、シリコン酸化物誘電体、または、例えばシリコン窒化物のようなその他の誘電体の均一な層が形成される(ステップ22)。
【0010】
上記ゲルマニウム薄膜を、約920℃から1000℃の間の目標温度に加熱するために高速熱アニール(RTA:Rapid thermal annealing)が用いられる(ステップ24)。上記基板が上記目標温度に到達した後、約0秒から60秒の間該基板はアニールされる。なお、上記基板のアニールは、少なくとも0秒間を超える時間行われる。上記基板が上記目標温度に到達した直後に冷却されたとき、非常に短いアニール時間が生じる。ゲルマニウム結晶の溶解温度は938℃である。したがって、上述した加熱処理中、上記ゲルマニウム薄膜は溶解する。そのとき、SiNおよびSiO2膜が微小るつぼとして働き、液化したゲルマニウムが流出することを防ぐ。上述した温度では、上記シリコン基板、SiO2、およびSiN層は、固体のままである。上記基板は、その後冷却される。冷却プロセス中、ゲルマニウムの液相エピタキシャル(LPE:Liquid phase epitaxial)成長が生じる(ステップ26)。上記液相エピタキシャル成長では、上記シードウィンドウにおけるシリコン/ゲルマニウムの接触部分から成長界面が開始し、上記ゲルマニウム薄膜中を側方向に広がり、単結晶のゲルマニウム層を形成する。また、どのような欠陥も上記シードウィンドウに集中し、そこで終結する。ここまでの過程は、絶縁体上ゲルマニウム(GOI:Germanium on insulator)形成と称される。この過程は、絶縁体上ゲルマニウムCMOS薄膜素子の製造のための基材を提供する。もし、シードウィンドウが、ポリシリコン、すなわちシリコンCMOS素子のゲート物質に達するように開口していた場合、再結晶化されたゲルマニウム膜は、事実上多結晶である。この局面において、多結晶ゲルマニウム膜が局所配線として使用され得る。上記ゲルマニウム薄膜が単結晶シリコン基板および上記ポリシリコンのゲートと直接接触する上記シードウィンドウの制御が、本発明の重要な特徴点である。このウィンドウは、上部ゲルマニウムCMOSおよび底部シリコンCMOS間の局所配線を形成するために使用し得る。
【0011】
図2は、本発明に係る方法によるゲルマニウムLPEの結果を説明する図である。シリコン基板40は、該基板上に製造されたシリコンCMOSを有し、該基板上に形成された絶縁体層42、および該絶縁体層上に形成されたゲルマニウム層44を有する。なお、絶縁体層42は、例えば、シリコン窒化物、シリコン酸化物、またはそれらの層の組み合わせである。立体構造シリコン−ゲルマニウムCMOS回路は、上述の形態の基板上に製造し得る。上記シリコン基板、シリコンCMOS回路、およびゲルマニウムCMOS回路間のシードウィンドウ46は、立体構造シリコン−ゲルマニウムCMOS回路のための局所配線(LI:Local interconnect)を形成するために設けられる。上記立体構造シリコン−ゲルマニウム間の局所配線は、スタティックランダムアクセスメモリー(SRAM:Static random access memory)の用途に特に有用である。本発明に係る立体構造シリコン−ゲルマニウムCMOSの製造方法により構築したSRAMが、以下の記述において、局所配線の有用性を示すための例として用いられる。
【0012】
図3は、6トランジスタSRAMセルの概略図である。上記セルは、2個のNMOSトランジスタ(T3およびT4)、2個のPMOSトランジスタ(T5およびT6)、ならびに2個のパスゲートNMOSトランジスタ(T1およびT2)を備えている。上記PMOSトランジスタは、データを貯蔵するための簡単なラッチを構成するために用いられる。上記パスゲートNMOSトランジスタは、上記セルをビット線(BL:Bit lines)に接続する。本発明に係る方法により構成されたSi−Ge立体構造SRAMの本実施形態では、T1およびT2は、シリコンNMOSパスゲートトランジスタであり、T3およびT4はシリコンNMOSプルダウントランジスタであり、T5およびT6はゲルマニウムNMOSプルアップトランジスタである。Si−Ge立体構造SRAMセルの高集積度を達成するために、図3中の30に示す、T1、T3、およびT5のソース/ドレイン、ならびにT4、およびT6のゲート間の必要な電気的接続と、図3中の32に示す、T2、T4、およびT6のソース/ドレイン、ならびにT3、およびT5のゲート間の必要な電気的接続とを形成するために、局所配線が必要である。
【0013】
図4に示すように、アクティブ層48は、シリコン基板40において、トレンチ分離構造50によって規定されており、シリコン酸化物によって充填されている。SRAMセルにおいては、シリコンパスゲートトランジスタおよびプルダウントランジスタは、シリコン基板中に形成され、好ましい実施形態では、該トランジスタはどちらもNMOS型トランジスタである。
【0014】
図5に示すように、最新のシリコンCMOS製造プロセスにしたがい、シリコンCMOSトランジスタのゲート誘電体52、およびゲート54の製造、ならびにソース/ドレイン領域49の形成を包含して、該シリコンCMOSトランジスタが完成される。本発明に係る方法によるこの製造段階では、NMOSトランジスタのみを図示する。なお、CMOS(NMOSおよびPMOS)は、SRAMメモリアレイを囲む周辺制御回路上に製造されている。
【0015】
図6は、層間誘電体(ILD;Interlayer dielectic)56の形成(ステップ14)、ならびに続いて行われる基板表面を平坦化するためのCMP処理、および、続くゲルマニウムのエピタキシャルプロセスのためのシードウィンドウ46および58の開口(ステップ16)を説明する図である。シードウィンドウ46は、単結晶シリコン49へと開口される。一方、シードウィンドウ58は、ポリシリコン、ポリシリコンゲルマニウム、または金属であり得るトランジスタゲート54に達するように開口される。ILD層56は、SiO2、SiN、SiO2およびSiNの組み合わせ、または誘電体層の任意の組み合わせであり得る。なお、SRAMセルにおけるシードウィンドウの位置を、図11に示す。
【0016】
図7は、ゲルマニウム44の成膜(ステップ18)、パターニング(ステップ20)、および誘電体層59への封入(ステップ22)を説明する図である。図11に示すようにに、示すSRAMメモリセルでは、ゲルマニウムのエピタキシャル成長のために4個のシードウィンドウが設けられている。2個のウィンドウ46は、単結晶シリコン49に達するように開口されており、他の2個のウィンドウ58は、ゲート54に達するように開口されている。誘電体層59は、SiO2、SiN、またはその他の好適な誘電体であり得、約10nmから500nmの間の厚さを有している。
【0017】
図8は、RTAプロセス(ステップ24)、およびステップ22において形成されたゲルマニウム44を封入する誘電体層22の除去後の上記基板を説明する図である。ゲルマニウムLPEプロセス(ステップ24)の過程では、単結晶シリコンと接触しているゲルマニウム膜上にて単結晶ゲルマニウム44aが成長する一方、ゲート54と接触しているゲルマニウム膜上にて多結晶ゲルマニウム44bが形成される。シリコン素子のゲート物質は、ポリシリコン、ポリシリコンゲルマニウム、またはその他の金属であり得る。LPEにより形成されたポリゲルマニウム膜は、局所配線のために用いられる。上記配線の抵抗を低減させるためには、局所配線のために用いる上記ゲルマニウム膜への適切なドーピング、例えば、n型の添加剤(例えばリン、またはヒ素)のドーピングが必要である。
【0018】
図9は、ゲルマニウムゲート誘電体として用いる絶縁体層60の形成、該ゲート誘電体においてウィンドウ61をウィンドウ58と揃った位置に開口するためのエッチング、およびゲルマニウムゲート物質の成膜の後の構造を示す図である。ウィンドウ61は、プルアップトランジスタゲート62(すなわちゲルマニウムPMOS)、およびプルダウントランジスタゲート54(すなわちシリコンNMOS)間の電気的接続のために、上記ゲート誘電体中に開口される。
【0019】
図10は、ゲルマニウムトランジスタのゲート62の形成および規定後の、ほとんど完成したSi−Ge立体構造SRAMセルを説明する図である。このSRAMセルの例において用いられる局所配線は、(1)ゲルマニウムPMOSゲート、(2)シリコンNMOSゲート、(3)ゲルマニウムPMOSソース/ドレイン、および(4)シリコンNMOSソース/ドレインを接続する。MOSトランジスタの構造において共通しているように、NMOSのゲートおよびソース/ドレインはn型ドーピングされており、一方、PMOSのゲートおよびソース/ドレインはp型ドーピングされている。NMOSのゲート/ソース/ドレインがn型ドーピングされており、PMOSのゲート/ソース/ドレインがp型ドーピングされている場合、このSPAMセルの例における局所配線は、接触上の問題を有し得る。そこで、上記接触上の問題を防ぎ、上記局所配線におけるより低い抵抗値を提供するため、該局所配線はn型ドーピングされている。この場合、n型ドーピングされた上記ゲルマニウム局所配線、およびp型ドーピングされた上記ゲルマニウムPMOSソース/ドレインの間の接続接点において、PN接合の形成が生じる。上記PN接合の形成を防ぐため、上記ゲルマニウム局所配線上、および上記ゲルマニウムPMOSソース/ドレイン領域上に、GeMxの層が設けられる。Mは、例えばTi、Co、またはNiのような金属を示し、xは、0.3から3の間の値である。上記GeMxの形成は、シリコンVLSI技術において一般的に用いられる自己整合的シリサイドプロセスに類似している。
【0020】
上記ゲルマニウムPMOSゲートでは、ゲルマニウムトランジスタのゲート物質は、ポリシリコン、ポリゲルマニウム、ポリシリコンゲルマニウム、または、例えば、TiN、TaN、W、もしくはNiSiのような金属であり得る。上記ゲルマニウムPMOSゲート物質が金属の場合、上記シリコンNMOSゲート/ソース/ドレイン、上記n型ゲルマニウム配線、および上記ゲルマニウムPMOS金属ゲート間の接触上の問題は存在しない。上記ゲルマニウムPMOSゲート物質がポリシリコン、ポリシリコンゲルマニウム、またはポリゲルマニウムである場合、埋め込みチャンネル型ゲルマニウムPMOSが、上記SRAMセルにおいて使用される必要があり得る。埋め込みチャンネル型ゲルマニウムPMOSの場合、該ゲルマニウムPMOSのゲートはn型ドーピングされている。したがって、上記n型ゲルマニウム局所配線、上記n型ゲルマニウムPMOSゲート、および上記シリコンNMOSゲート/ソース/ドレインの間の接触抵抗の低さが保証される。
【0021】
誘電体の成膜、および上記基板の製造を完了させるための最新の配線工程におけるシリコンICプロセス技術を用いた金属処理後に、本発明に係る方法によって製造されるべき構造が完成される。
【0022】
図11は、本発明に係る方法により製造されるべきシリコン−ゲルマニウムCMOS SRAMセルの概略的な説明図である。最新のICプロセスに従って、上記SRAMセルの、ワード線(WL:Word line)、ビット線、Vdd、およびアース、ならびに周辺回路が構築される。
【0023】
以上のように、シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法は、シリコン基板上にアクティブなシリコンCMOS素子を製造する工程を包含する。絶縁体層が、上記シリコン基板上に形成される。そして、シードウィンドウが、上記絶縁体層を貫き、上記シリコン基板、およびシリコンCMOS素子ゲートに達するように開口される。ゲルマニウム薄膜が、上記絶縁体層上に形成され、ウィンドウを充填し、該ゲルマニウム薄膜と上記シリコン素子との間の接点を形成する。上記ゲルマニウム薄膜は、誘電物質中に封入される。上記ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、上記基板が加熱される。上記ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために上記基板が冷却される。上記多結晶ゲルマニウムは、局所配線を提供する。ゲルマニウムCMOS素子が上記単結晶ゲルマニウム薄膜上に製造され得る。
【0024】
図面および明細書に示したとおり、本発明を実施するための最良の形態のすべての工程が既に記述された。付加的な工程は必要ではなく、また、本発明を実施する際には、間に挟まる工程または層なしに、記載された様々な層を形成し得る。
【0025】
したがって、単結晶ゲルマニウム層、および多結晶ゲルマニウム層の形成を容易にするために、シリコンCMOS素子中にシードウィンドウを提供することにより、シリコン−ゲルマニウム立体構造CMOS上に局所配線を製造する方法は既に開示された。請求項に規定された本発明の範囲で、さらなる変更や修正がなされ得ることを、当業者は容易に理解する。
【産業上の利用可能性】
【0026】
本発明を用いれば、立体構造CMOS素子の集積度を向上させることができるので、本発明は集積回路分野において有用である。
【図面の簡単な説明】
【0027】
【図1】本発明に係る方法を示すブロック図である。
【図2】本発明に係る方法において用いられる、ゲルマニウム液相エピタキシーの基本的な構造を表す図である。
【図3】本発明の一実施例に係る6トランジスタのSRAMセルの概略的な説明図である。
【図4】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図5】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図6】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図7】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図8】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図9】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図10】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図11】本発明の一実施例に係る完成した6トランジスタSi−Ge立体構造SRAMセルの構造を示す概略的な説明図である。
【技術分野】
【0001】
本発明は、高速度集積回路に関するものであり、特に、シリコンCMOS素子上のゲルマニウムCMOS素子、およびその他の立体構造CMOS素子の製造方法に関する。
【背景技術】
【0002】
公知のシリコン−ゲルマニウム構造は、従来のシリコンCMOSの上方、または上部に製造され、該従来のシリコンCMOSを該ゲルマニウムCMOSから分離するために、誘電体層が設けられている。
【非特許文献1】Liu et al., High quality single-crystal Germanium on insulator by liquid-phase epitaxy on Silicon substrate, Applied Physics Letters, vol. 84, no.14, pp 2563-2565
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記シリコンCMOSおよび上記ゲルマニウムCMOS間の配線を製造するのは難しい。本発明は、素子の集積度を著しく向上させることができる、上記シリコンCMOSおよび上記ゲルマニウムCMOS間の局所配線を提供する。
【課題を解決するための手段】
【0004】
本発明に係る方法は、上記課題を解決するために、シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法において、シリコン基板(ウエハー)上にアクティブなシリコンCMOS素子を製造する工程;該シリコン基板上に絶縁体層を形成する工程;該絶縁体層を貫き、該シリコン基板および該素子のゲート(デバイスゲート)に達するシードウィンドウを開口する工程;該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンCMOS素子との間の接点を形成する工程;該ゲルマニウム薄膜をパターンニングおよびエッチングする工程;該ゲルマニウム薄膜を誘電物質中に封入する工程;該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層を高速熱アニールする工程;該ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために冷却する工程;単結晶の該ゲルマニウム薄膜上にゲルマニウムCMOS素子を製造する工程;ならびに、該シリコンCMOS素子および該ゲルマニウムCMOS素子間の局所配線を形成するために、単結晶ゲルマニウムおよび多結晶ゲルマニウムからなる群から選ばれるゲルマニウムを用いる工程を包含することを特徴としている。
【0005】
また、本発明に係る方法は、シリコン−ゲルマニウム立体構造CMOS SRAMセル上の局所配線の製造方法において、シリコンNMOSプルダウントランジスタ、およびシリコンNMOSパスゲートトランジスタを製造する工程;ゲルマニウムPMOSプルアップトランジスタを製造する工程;ならびに該ゲルマニウムPMOSプルアップトランジスタ、該シリコンNMOSプルダウントランジスタ、および該シリコンNMOSパスゲートトランジスタを接続するゲルマニウム局所配線を形成する工程を包含することを特徴としている。
【0006】
本発明に係る方法の目的は、容易に製造されるシリコンCMOSおよびゲルマニウムCMOS間の配線を提供することにある。
【0007】
上述した本発明の要旨及び目的は、本発明の特性を迅速に理解するために提供される。以下の発明を実施するための最良の形態を図面と組み合わせて参照することにより、本発明をより完全に理解し得る。
【発明を実施するための最良の形態】
【0008】
シリコン/シリコン立体構造素子の配線は、通常、複数の基板に形成される積層素子において基板中に形成される基板ビアホールの中を伸びる金属線を製造することによって形成される。本発明に係る方法は、ゲルマニウムの液相エピタキシャル成長を利用する。上記液相エピタキシャル成長は、ゲルマニウムがシリコンと直接接触するシーディング領域において、シリコンCMOSおよびゲルマニウムCMOS間の局所配線を提供する。
【0009】
図1中の10に、本発明に係る一般的な方法の概要を示す。製造される素子の特性によっては、本発明に係る一般的な方法の工程すべてが必要とされるわけではない。まず、シリコンベースのCMOS素子を多数備えているシリコン基板が準備される(ステップ12)。次に、約500nmから約1000nmの間の厚さを有する、例えばシリコン酸化物、またはシリコン窒化物のような絶縁物質の薄い層が、上記シリコン基板上に形成される(ステップ14)。上述した絶縁層は単一の絶縁層であり得、また複数の絶縁層の組み合わせであり得る。続いて、上記絶縁層をパターニングする前に、該絶縁層を平滑化するためにCMP処理が用いられる(ステップ16)。そして、パターニングおよびエッチングによりシードウィンドウが形成される。上記シードウィンドウは、任意のCMOS素子のゲートおよび上記シリコン基板に達するように、あるいは単結晶シリコンにおけるアクティブな層に達するように開口される。ゲルマニウム薄膜は非選択的に、約5nmから500nmの厚さに形成され、上記シードウィンドウを充填する(ステップ18)。上記ゲルマニウム薄膜は、多結晶ゲルマニウムまたはアモルファスゲルマニウムであり得る。上記ゲルマニウム薄膜の形成方法は、化学気相堆積(CVD:Chemical vapor deposition)、物理的気相堆積(PVD:Physical vapor deposition)、分子線エピタキシー(MBE:Molecule beam epitaxy)、またはその他の好適な薄膜形成方法であり得る。続いて、上記ゲルマニウム薄膜が所望の形態へとパターニングおよびエッチングされる(ステップ20)。上記形態は、上記ゲルマニウム薄膜のゲルマニウムがシリコン基板または任意のCMOS素子のゲートと、その間に挟まる層や物質なしに、直接接触する小さな領域を必ず備えている。上記領域は、続く、ゲルマニウムのエピタキシャルプロセスのためのシードを提供する。上記ゲルマニウム薄膜を封入するために、約10nmから500nmの膜厚を有する、シリコン酸化物誘電体、または、例えばシリコン窒化物のようなその他の誘電体の均一な層が形成される(ステップ22)。
【0010】
上記ゲルマニウム薄膜を、約920℃から1000℃の間の目標温度に加熱するために高速熱アニール(RTA:Rapid thermal annealing)が用いられる(ステップ24)。上記基板が上記目標温度に到達した後、約0秒から60秒の間該基板はアニールされる。なお、上記基板のアニールは、少なくとも0秒間を超える時間行われる。上記基板が上記目標温度に到達した直後に冷却されたとき、非常に短いアニール時間が生じる。ゲルマニウム結晶の溶解温度は938℃である。したがって、上述した加熱処理中、上記ゲルマニウム薄膜は溶解する。そのとき、SiNおよびSiO2膜が微小るつぼとして働き、液化したゲルマニウムが流出することを防ぐ。上述した温度では、上記シリコン基板、SiO2、およびSiN層は、固体のままである。上記基板は、その後冷却される。冷却プロセス中、ゲルマニウムの液相エピタキシャル(LPE:Liquid phase epitaxial)成長が生じる(ステップ26)。上記液相エピタキシャル成長では、上記シードウィンドウにおけるシリコン/ゲルマニウムの接触部分から成長界面が開始し、上記ゲルマニウム薄膜中を側方向に広がり、単結晶のゲルマニウム層を形成する。また、どのような欠陥も上記シードウィンドウに集中し、そこで終結する。ここまでの過程は、絶縁体上ゲルマニウム(GOI:Germanium on insulator)形成と称される。この過程は、絶縁体上ゲルマニウムCMOS薄膜素子の製造のための基材を提供する。もし、シードウィンドウが、ポリシリコン、すなわちシリコンCMOS素子のゲート物質に達するように開口していた場合、再結晶化されたゲルマニウム膜は、事実上多結晶である。この局面において、多結晶ゲルマニウム膜が局所配線として使用され得る。上記ゲルマニウム薄膜が単結晶シリコン基板および上記ポリシリコンのゲートと直接接触する上記シードウィンドウの制御が、本発明の重要な特徴点である。このウィンドウは、上部ゲルマニウムCMOSおよび底部シリコンCMOS間の局所配線を形成するために使用し得る。
【0011】
図2は、本発明に係る方法によるゲルマニウムLPEの結果を説明する図である。シリコン基板40は、該基板上に製造されたシリコンCMOSを有し、該基板上に形成された絶縁体層42、および該絶縁体層上に形成されたゲルマニウム層44を有する。なお、絶縁体層42は、例えば、シリコン窒化物、シリコン酸化物、またはそれらの層の組み合わせである。立体構造シリコン−ゲルマニウムCMOS回路は、上述の形態の基板上に製造し得る。上記シリコン基板、シリコンCMOS回路、およびゲルマニウムCMOS回路間のシードウィンドウ46は、立体構造シリコン−ゲルマニウムCMOS回路のための局所配線(LI:Local interconnect)を形成するために設けられる。上記立体構造シリコン−ゲルマニウム間の局所配線は、スタティックランダムアクセスメモリー(SRAM:Static random access memory)の用途に特に有用である。本発明に係る立体構造シリコン−ゲルマニウムCMOSの製造方法により構築したSRAMが、以下の記述において、局所配線の有用性を示すための例として用いられる。
【0012】
図3は、6トランジスタSRAMセルの概略図である。上記セルは、2個のNMOSトランジスタ(T3およびT4)、2個のPMOSトランジスタ(T5およびT6)、ならびに2個のパスゲートNMOSトランジスタ(T1およびT2)を備えている。上記PMOSトランジスタは、データを貯蔵するための簡単なラッチを構成するために用いられる。上記パスゲートNMOSトランジスタは、上記セルをビット線(BL:Bit lines)に接続する。本発明に係る方法により構成されたSi−Ge立体構造SRAMの本実施形態では、T1およびT2は、シリコンNMOSパスゲートトランジスタであり、T3およびT4はシリコンNMOSプルダウントランジスタであり、T5およびT6はゲルマニウムNMOSプルアップトランジスタである。Si−Ge立体構造SRAMセルの高集積度を達成するために、図3中の30に示す、T1、T3、およびT5のソース/ドレイン、ならびにT4、およびT6のゲート間の必要な電気的接続と、図3中の32に示す、T2、T4、およびT6のソース/ドレイン、ならびにT3、およびT5のゲート間の必要な電気的接続とを形成するために、局所配線が必要である。
【0013】
図4に示すように、アクティブ層48は、シリコン基板40において、トレンチ分離構造50によって規定されており、シリコン酸化物によって充填されている。SRAMセルにおいては、シリコンパスゲートトランジスタおよびプルダウントランジスタは、シリコン基板中に形成され、好ましい実施形態では、該トランジスタはどちらもNMOS型トランジスタである。
【0014】
図5に示すように、最新のシリコンCMOS製造プロセスにしたがい、シリコンCMOSトランジスタのゲート誘電体52、およびゲート54の製造、ならびにソース/ドレイン領域49の形成を包含して、該シリコンCMOSトランジスタが完成される。本発明に係る方法によるこの製造段階では、NMOSトランジスタのみを図示する。なお、CMOS(NMOSおよびPMOS)は、SRAMメモリアレイを囲む周辺制御回路上に製造されている。
【0015】
図6は、層間誘電体(ILD;Interlayer dielectic)56の形成(ステップ14)、ならびに続いて行われる基板表面を平坦化するためのCMP処理、および、続くゲルマニウムのエピタキシャルプロセスのためのシードウィンドウ46および58の開口(ステップ16)を説明する図である。シードウィンドウ46は、単結晶シリコン49へと開口される。一方、シードウィンドウ58は、ポリシリコン、ポリシリコンゲルマニウム、または金属であり得るトランジスタゲート54に達するように開口される。ILD層56は、SiO2、SiN、SiO2およびSiNの組み合わせ、または誘電体層の任意の組み合わせであり得る。なお、SRAMセルにおけるシードウィンドウの位置を、図11に示す。
【0016】
図7は、ゲルマニウム44の成膜(ステップ18)、パターニング(ステップ20)、および誘電体層59への封入(ステップ22)を説明する図である。図11に示すようにに、示すSRAMメモリセルでは、ゲルマニウムのエピタキシャル成長のために4個のシードウィンドウが設けられている。2個のウィンドウ46は、単結晶シリコン49に達するように開口されており、他の2個のウィンドウ58は、ゲート54に達するように開口されている。誘電体層59は、SiO2、SiN、またはその他の好適な誘電体であり得、約10nmから500nmの間の厚さを有している。
【0017】
図8は、RTAプロセス(ステップ24)、およびステップ22において形成されたゲルマニウム44を封入する誘電体層22の除去後の上記基板を説明する図である。ゲルマニウムLPEプロセス(ステップ24)の過程では、単結晶シリコンと接触しているゲルマニウム膜上にて単結晶ゲルマニウム44aが成長する一方、ゲート54と接触しているゲルマニウム膜上にて多結晶ゲルマニウム44bが形成される。シリコン素子のゲート物質は、ポリシリコン、ポリシリコンゲルマニウム、またはその他の金属であり得る。LPEにより形成されたポリゲルマニウム膜は、局所配線のために用いられる。上記配線の抵抗を低減させるためには、局所配線のために用いる上記ゲルマニウム膜への適切なドーピング、例えば、n型の添加剤(例えばリン、またはヒ素)のドーピングが必要である。
【0018】
図9は、ゲルマニウムゲート誘電体として用いる絶縁体層60の形成、該ゲート誘電体においてウィンドウ61をウィンドウ58と揃った位置に開口するためのエッチング、およびゲルマニウムゲート物質の成膜の後の構造を示す図である。ウィンドウ61は、プルアップトランジスタゲート62(すなわちゲルマニウムPMOS)、およびプルダウントランジスタゲート54(すなわちシリコンNMOS)間の電気的接続のために、上記ゲート誘電体中に開口される。
【0019】
図10は、ゲルマニウムトランジスタのゲート62の形成および規定後の、ほとんど完成したSi−Ge立体構造SRAMセルを説明する図である。このSRAMセルの例において用いられる局所配線は、(1)ゲルマニウムPMOSゲート、(2)シリコンNMOSゲート、(3)ゲルマニウムPMOSソース/ドレイン、および(4)シリコンNMOSソース/ドレインを接続する。MOSトランジスタの構造において共通しているように、NMOSのゲートおよびソース/ドレインはn型ドーピングされており、一方、PMOSのゲートおよびソース/ドレインはp型ドーピングされている。NMOSのゲート/ソース/ドレインがn型ドーピングされており、PMOSのゲート/ソース/ドレインがp型ドーピングされている場合、このSPAMセルの例における局所配線は、接触上の問題を有し得る。そこで、上記接触上の問題を防ぎ、上記局所配線におけるより低い抵抗値を提供するため、該局所配線はn型ドーピングされている。この場合、n型ドーピングされた上記ゲルマニウム局所配線、およびp型ドーピングされた上記ゲルマニウムPMOSソース/ドレインの間の接続接点において、PN接合の形成が生じる。上記PN接合の形成を防ぐため、上記ゲルマニウム局所配線上、および上記ゲルマニウムPMOSソース/ドレイン領域上に、GeMxの層が設けられる。Mは、例えばTi、Co、またはNiのような金属を示し、xは、0.3から3の間の値である。上記GeMxの形成は、シリコンVLSI技術において一般的に用いられる自己整合的シリサイドプロセスに類似している。
【0020】
上記ゲルマニウムPMOSゲートでは、ゲルマニウムトランジスタのゲート物質は、ポリシリコン、ポリゲルマニウム、ポリシリコンゲルマニウム、または、例えば、TiN、TaN、W、もしくはNiSiのような金属であり得る。上記ゲルマニウムPMOSゲート物質が金属の場合、上記シリコンNMOSゲート/ソース/ドレイン、上記n型ゲルマニウム配線、および上記ゲルマニウムPMOS金属ゲート間の接触上の問題は存在しない。上記ゲルマニウムPMOSゲート物質がポリシリコン、ポリシリコンゲルマニウム、またはポリゲルマニウムである場合、埋め込みチャンネル型ゲルマニウムPMOSが、上記SRAMセルにおいて使用される必要があり得る。埋め込みチャンネル型ゲルマニウムPMOSの場合、該ゲルマニウムPMOSのゲートはn型ドーピングされている。したがって、上記n型ゲルマニウム局所配線、上記n型ゲルマニウムPMOSゲート、および上記シリコンNMOSゲート/ソース/ドレインの間の接触抵抗の低さが保証される。
【0021】
誘電体の成膜、および上記基板の製造を完了させるための最新の配線工程におけるシリコンICプロセス技術を用いた金属処理後に、本発明に係る方法によって製造されるべき構造が完成される。
【0022】
図11は、本発明に係る方法により製造されるべきシリコン−ゲルマニウムCMOS SRAMセルの概略的な説明図である。最新のICプロセスに従って、上記SRAMセルの、ワード線(WL:Word line)、ビット線、Vdd、およびアース、ならびに周辺回路が構築される。
【0023】
以上のように、シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法は、シリコン基板上にアクティブなシリコンCMOS素子を製造する工程を包含する。絶縁体層が、上記シリコン基板上に形成される。そして、シードウィンドウが、上記絶縁体層を貫き、上記シリコン基板、およびシリコンCMOS素子ゲートに達するように開口される。ゲルマニウム薄膜が、上記絶縁体層上に形成され、ウィンドウを充填し、該ゲルマニウム薄膜と上記シリコン素子との間の接点を形成する。上記ゲルマニウム薄膜は、誘電物質中に封入される。上記ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、上記基板が加熱される。上記ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために上記基板が冷却される。上記多結晶ゲルマニウムは、局所配線を提供する。ゲルマニウムCMOS素子が上記単結晶ゲルマニウム薄膜上に製造され得る。
【0024】
図面および明細書に示したとおり、本発明を実施するための最良の形態のすべての工程が既に記述された。付加的な工程は必要ではなく、また、本発明を実施する際には、間に挟まる工程または層なしに、記載された様々な層を形成し得る。
【0025】
したがって、単結晶ゲルマニウム層、および多結晶ゲルマニウム層の形成を容易にするために、シリコンCMOS素子中にシードウィンドウを提供することにより、シリコン−ゲルマニウム立体構造CMOS上に局所配線を製造する方法は既に開示された。請求項に規定された本発明の範囲で、さらなる変更や修正がなされ得ることを、当業者は容易に理解する。
【産業上の利用可能性】
【0026】
本発明を用いれば、立体構造CMOS素子の集積度を向上させることができるので、本発明は集積回路分野において有用である。
【図面の簡単な説明】
【0027】
【図1】本発明に係る方法を示すブロック図である。
【図2】本発明に係る方法において用いられる、ゲルマニウム液相エピタキシーの基本的な構造を表す図である。
【図3】本発明の一実施例に係る6トランジスタのSRAMセルの概略的な説明図である。
【図4】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図5】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図6】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図7】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図8】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図9】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図10】本発明の一実施例に係るSi−GeSRAMセルの製造過程の一つの段階を示す説明図である。
【図11】本発明の一実施例に係る完成した6トランジスタSi−Ge立体構造SRAMセルの構造を示す概略的な説明図である。
【特許請求の範囲】
【請求項1】
シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法であって、
ゲートを有するアクティブなシリコンCMOS素子をシリコン基板上に製造する工程;
該シリコン基板上に絶縁体層を形成する工程;
該絶縁体層を貫き、該シリコン基板および該シリコンCMOS素子のゲートへと達するシードウィンドウを開口する工程;
該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンCMOS素子との間の接点を形成するゲルマニウム薄膜形成工程;
該ゲルマニウム薄膜をパターンニングおよびエッチングする工程;
該ゲルマニウム薄膜を誘電物質中に封入する工程;
該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層を高速熱アニールする高速熱アニール工程;
該ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために冷却する工程;
単結晶の該ゲルマニウム薄膜上にゲルマニウムCMOS素子を製造する工程;ならびに
該シリコンCMOS素子および該ゲルマニウムCMOS素子間に局所配線を形成するために、単結晶ゲルマニウムおよび多結晶ゲルマニウムからなる群から選ばれるゲルマニウムを用いる工程
を包含することを特徴とする方法。
【請求項2】
上記高速熱アニール工程が、
約920℃から1000℃の間の目標温度に、高速に加熱を行う第1アニール段階、および
0秒間を超え、かつ60秒間以下である時間、該目標温度にてアニールをおこなう第2アニール段階
を包含していることを特徴とする請求項1に記載の方法。
【請求項3】
上記ゲルマニウム薄膜形成工程が、ポリゲルマニウムおよびアモルファスゲルマニウムからなる群より選ばれるゲルマニウムの層を形成するサブ工程を包含することを特徴とする請求項1に記載の方法。
【請求項4】
上記シードウィンドウが、ゲルマニウム結晶化プロセスがゲルマニウムとシリコンとの接点から開始し得るために該接点を提供し、かつゲルマニウムベースの素子とシリコンベースの素子との間の電気的な接点を提供することを特徴とする請求項1に記載の方法。
【請求項5】
シリコン−ゲルマニウム立体構造CMOS SRAMセル上の局所配線の製造方法であって、
シリコンゲートトランジスタを製造する工程;
シリコンNMOSプルダウントランジスタ、およびシリコンNMOSパスゲートトランジスタを製造する工程;
液相エピタキシャル成長により、絶縁体上ゲルマニウム(Germanium−on−insulator)薄膜を製造する絶縁体上ゲルマニウム薄膜製造工程;
ゲルマニウムPMOSプルアップトランジスタを製造するゲルマニウムPMOSプルアップトランジスタ製造工程;ならびに
該ゲルマニウムPMOSプルアップトランジスタ、該シリコンNMOSプルダウントランジスタ、および該シリコンNMOSパスゲートトランジスタを接続するゲルマニウム局所配線を形成する局所配線形成工程
を包含することを特徴とする方法。
【請求項6】
上記絶縁体上ゲルマニウム薄膜製造工程、および上記局所配線形成工程が、それぞれ、
上記ゲルマニウムを流動化させるために十分な温度である一方、他の物質は固体状態に維持することができる温度にて、高速熱アニールを実施する高速熱アニールサブ工程を包含することを特徴とする請求項5に記載の方法。
【請求項7】
上記高速熱アニールサブ工程が、
約920℃から1000℃の間の目標温度に、高速に加熱を行う第1アニール段階、および
0秒間を超え、かつ60秒間以下である時間、該目標温度にてアニールをおこなう第2アニール段階
を包含していることを特徴とする請求項6に記載の方法。
【請求項8】
上記ゲルマニウム局所配線における抵抗を低減させるために、該ゲルマニウム局所配線を、リンおよびヒ素からなる群より選ばれるn型添加剤によりドーピングする工程をさらに包含することを特徴とする請求項5に記載の方法。
【請求項9】
上記ゲルマニウム薄膜においてPNダイオードが形成されることを防ぐために、GeMxを形成する工程をさらに包含し、
該Mは、Ti、Co、Ni、およびTaからなる群より選ばれる金属であり、
該xは、0.3から3の間の値を有することを特徴とする請求項5に記載の方法。
【請求項10】
上記ゲルマニウムPMOSプルアップトランジスタが、n型ポリシリコン、n型ポリゲルマニウム、およびn型ポリシリコンゲルマニウムからなる群より選ばれる物質から製造されるゲートを備えており、
上記ゲルマニウムPMOSプルアップトランジスタ製造工程が、該ゲート、上記シリコンNMOSトランジスタのゲート、および該シリコンNMOSトランジスタのソース/ドレインの間の局所配線におけるPN接合の形成を防ぐために、チャンネル埋め込み型PMOSトランジスタを形成するサブ工程を包含することを特徴とする請求項5に記載の方法。
【請求項11】
シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法であって、
シリコン基板を準備する工程;
ゲート誘電体層を成膜し、該ゲート誘電体層上にゲートを形成する工程;
該シリコン基板上に、デバイスゲートを有するアクティブなシリコンCMOS素子を製造する工程;
該シリコン基板上に絶縁体層を形成する工程;
該絶縁体層を貫き、該シリコン基板および該デバイスゲートに達するシードウィンドウを開口する工程;
該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンCMOS素子との間の接点を形成するゲルマニウム薄膜形成工程;
該ゲルマニウム薄膜をパターンニングおよびエッチングする工程;
該ゲルマニウム薄膜を誘電物質中に封入する工程;
該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層をアニールするアニール工程;ならびに
続くゲルマニウムCMOS素子の製造、および局所配線に用いられる単結晶ゲルマニウム層、ならびに局所配線に用いられる多結晶ゲルマニウム層を形成するために、ゲルマニウムの液相エピタキシャル成長を提供するために、該基板および該基板上に形成された各層を冷却する工程
を包含することを特徴とする方法。
【請求項12】
上記アニール工程が、
約920℃から1000℃の間の目標温度に、高速に加熱を行う第1アニール段階、および
0秒間を超え、かつ60秒間以下である時間、該目標温度にてアニールをおこなう第2アニール段階
を包含していることを特徴とする請求項11に記載の方法。
【請求項13】
上記ゲルマニウム薄膜形成工程が、ポリゲルマニウムおよびアモルファスゲルマニウムからなる群より選ばれるゲルマニウムの層を形成するサブ工程を包含することを特徴とする請求項11に記載の方法。
【請求項14】
上記シードウィンドウが、ゲルマニウム結晶化プロセスがゲルマニウムとシリコンとの接点から開始し得るために該接点を提供し、かつゲルマニウムベースの素子とシリコンベースの素子との間の電気的な接点を提供することを特徴とする請求項11に記載の方法。
【請求項1】
シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法であって、
ゲートを有するアクティブなシリコンCMOS素子をシリコン基板上に製造する工程;
該シリコン基板上に絶縁体層を形成する工程;
該絶縁体層を貫き、該シリコン基板および該シリコンCMOS素子のゲートへと達するシードウィンドウを開口する工程;
該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンCMOS素子との間の接点を形成するゲルマニウム薄膜形成工程;
該ゲルマニウム薄膜をパターンニングおよびエッチングする工程;
該ゲルマニウム薄膜を誘電物質中に封入する工程;
該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層を高速熱アニールする高速熱アニール工程;
該ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために冷却する工程;
単結晶の該ゲルマニウム薄膜上にゲルマニウムCMOS素子を製造する工程;ならびに
該シリコンCMOS素子および該ゲルマニウムCMOS素子間に局所配線を形成するために、単結晶ゲルマニウムおよび多結晶ゲルマニウムからなる群から選ばれるゲルマニウムを用いる工程
を包含することを特徴とする方法。
【請求項2】
上記高速熱アニール工程が、
約920℃から1000℃の間の目標温度に、高速に加熱を行う第1アニール段階、および
0秒間を超え、かつ60秒間以下である時間、該目標温度にてアニールをおこなう第2アニール段階
を包含していることを特徴とする請求項1に記載の方法。
【請求項3】
上記ゲルマニウム薄膜形成工程が、ポリゲルマニウムおよびアモルファスゲルマニウムからなる群より選ばれるゲルマニウムの層を形成するサブ工程を包含することを特徴とする請求項1に記載の方法。
【請求項4】
上記シードウィンドウが、ゲルマニウム結晶化プロセスがゲルマニウムとシリコンとの接点から開始し得るために該接点を提供し、かつゲルマニウムベースの素子とシリコンベースの素子との間の電気的な接点を提供することを特徴とする請求項1に記載の方法。
【請求項5】
シリコン−ゲルマニウム立体構造CMOS SRAMセル上の局所配線の製造方法であって、
シリコンゲートトランジスタを製造する工程;
シリコンNMOSプルダウントランジスタ、およびシリコンNMOSパスゲートトランジスタを製造する工程;
液相エピタキシャル成長により、絶縁体上ゲルマニウム(Germanium−on−insulator)薄膜を製造する絶縁体上ゲルマニウム薄膜製造工程;
ゲルマニウムPMOSプルアップトランジスタを製造するゲルマニウムPMOSプルアップトランジスタ製造工程;ならびに
該ゲルマニウムPMOSプルアップトランジスタ、該シリコンNMOSプルダウントランジスタ、および該シリコンNMOSパスゲートトランジスタを接続するゲルマニウム局所配線を形成する局所配線形成工程
を包含することを特徴とする方法。
【請求項6】
上記絶縁体上ゲルマニウム薄膜製造工程、および上記局所配線形成工程が、それぞれ、
上記ゲルマニウムを流動化させるために十分な温度である一方、他の物質は固体状態に維持することができる温度にて、高速熱アニールを実施する高速熱アニールサブ工程を包含することを特徴とする請求項5に記載の方法。
【請求項7】
上記高速熱アニールサブ工程が、
約920℃から1000℃の間の目標温度に、高速に加熱を行う第1アニール段階、および
0秒間を超え、かつ60秒間以下である時間、該目標温度にてアニールをおこなう第2アニール段階
を包含していることを特徴とする請求項6に記載の方法。
【請求項8】
上記ゲルマニウム局所配線における抵抗を低減させるために、該ゲルマニウム局所配線を、リンおよびヒ素からなる群より選ばれるn型添加剤によりドーピングする工程をさらに包含することを特徴とする請求項5に記載の方法。
【請求項9】
上記ゲルマニウム薄膜においてPNダイオードが形成されることを防ぐために、GeMxを形成する工程をさらに包含し、
該Mは、Ti、Co、Ni、およびTaからなる群より選ばれる金属であり、
該xは、0.3から3の間の値を有することを特徴とする請求項5に記載の方法。
【請求項10】
上記ゲルマニウムPMOSプルアップトランジスタが、n型ポリシリコン、n型ポリゲルマニウム、およびn型ポリシリコンゲルマニウムからなる群より選ばれる物質から製造されるゲートを備えており、
上記ゲルマニウムPMOSプルアップトランジスタ製造工程が、該ゲート、上記シリコンNMOSトランジスタのゲート、および該シリコンNMOSトランジスタのソース/ドレインの間の局所配線におけるPN接合の形成を防ぐために、チャンネル埋め込み型PMOSトランジスタを形成するサブ工程を包含することを特徴とする請求項5に記載の方法。
【請求項11】
シリコン−ゲルマニウム立体構造CMOS上の局所配線の製造方法であって、
シリコン基板を準備する工程;
ゲート誘電体層を成膜し、該ゲート誘電体層上にゲートを形成する工程;
該シリコン基板上に、デバイスゲートを有するアクティブなシリコンCMOS素子を製造する工程;
該シリコン基板上に絶縁体層を形成する工程;
該絶縁体層を貫き、該シリコン基板および該デバイスゲートに達するシードウィンドウを開口する工程;
該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンCMOS素子との間の接点を形成するゲルマニウム薄膜形成工程;
該ゲルマニウム薄膜をパターンニングおよびエッチングする工程;
該ゲルマニウム薄膜を誘電物質中に封入する工程;
該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層をアニールするアニール工程;ならびに
続くゲルマニウムCMOS素子の製造、および局所配線に用いられる単結晶ゲルマニウム層、ならびに局所配線に用いられる多結晶ゲルマニウム層を形成するために、ゲルマニウムの液相エピタキシャル成長を提供するために、該基板および該基板上に形成された各層を冷却する工程
を包含することを特徴とする方法。
【請求項12】
上記アニール工程が、
約920℃から1000℃の間の目標温度に、高速に加熱を行う第1アニール段階、および
0秒間を超え、かつ60秒間以下である時間、該目標温度にてアニールをおこなう第2アニール段階
を包含していることを特徴とする請求項11に記載の方法。
【請求項13】
上記ゲルマニウム薄膜形成工程が、ポリゲルマニウムおよびアモルファスゲルマニウムからなる群より選ばれるゲルマニウムの層を形成するサブ工程を包含することを特徴とする請求項11に記載の方法。
【請求項14】
上記シードウィンドウが、ゲルマニウム結晶化プロセスがゲルマニウムとシリコンとの接点から開始し得るために該接点を提供し、かつゲルマニウムベースの素子とシリコンベースの素子との間の電気的な接点を提供することを特徴とする請求項11に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−251131(P2007−251131A)
【公開日】平成19年9月27日(2007.9.27)
【国際特許分類】
【出願番号】特願2007−2807(P2007−2807)
【出願日】平成19年1月10日(2007.1.10)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成19年9月27日(2007.9.27)
【国際特許分類】
【出願日】平成19年1月10日(2007.1.10)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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