【課題】安定した性能を示す半導体装置を提供すること。
【解決手段】酸化膜およびゲート配線により区画された半導体基板上の所定の位置に設け
られたソースおよび／またはドレインせり上げ構造を備えた半導体装置であって、
前記ソースおよび／またはドレインせり上げ構造の上端部の形状の、前記半導体基板法
線方向に沿った前記半導体基板上に対する正射投影像が、対応する前記酸化膜および前記
ゲート配線により区画された前記半導体基板上の所定の形状と略一致し、かつ、前記ソー
スおよび／またはドレインせり上げ構造のうち、前記半導体基板と平行な平面で切断して
得られる断面の、前記半導体基板法線方向に沿った前記半導体基板上に対する正射投影像
の少なくとも一つが、対応する前記酸化膜および前記ゲート配線により区画された前記半
導体基板上の所定形状よりも大きいことを特徴とする半導体装置。 （もっと読む）

【課題】 接合特性、抵抗、コンタクト特性のばらつきを低減・防止する。
【解決手段】 図１に示す半導体装置１は、シリコンで構成されたシリコン基板２、シリコン基板２上に形成されたｐ型ウェル領域３、ｐ型ウェル領域３上に形成されたｎ⁺型ソース領域４、ｎ⁺型ドレイン領域５、ｐ型ウェル領域３上のｎ⁺型ソース領域４とｎ⁺型ドレイン領域５とに対向して設けられたゲート電極６、ゲート電極６をｎ⁺型ソース領域４とｎ⁺型ドレイン領域５との接触から絶縁するゲート絶縁膜７およびゲート電極６の側部に設けられたサイドウォール８を有している。ゲート電極６は、ＣＭＰ法によりポリシリコンが露出しない位置まで、ポリシリコン上に形成されたマスク層の一部を除去し、その後、マスク層を除去してポリシリコン層を露出し、ポリシリコン層をシリサイド化して形成したシリサイドで構成されている。 （もっと読む）

【課題】エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置において、合金層と半導体基板間に生じる接合リークを防止して、信頼性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１には、活性領域を区画する素子分離絶縁膜２が形成されており、活性領域における半導体基板１上にゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５の両側における半導体基板１上には、エピタキシャル成長層により形成された２つのエクステンション層６と、２つのソース・ドレイン層８が積層されている。ソース・ドレイン層８における素子分離絶縁膜２側の端部には、当該端部における合金層の形成を防止する保護層９が形成されている。保護層９から露出したソース・ドレイン層８には、合金層１０が形成されている。 （もっと読む）

【課題】一度のシリサイド化工程により製造でき、かつ小さなソース及びドレイン抵抗を有するフルシリサイド型電界効果トランジスタを提供する。
【解決手段】ソース電極及びドレイン電極１１、１２の上面が、シリサイドゲート電極２上面より高くする。シリサイドゲート電極２は、シリコンゲート電極２ａへの金属の拡散により形成され、ソース電極１１及びドレイン電極１２は、シリコンゲート電極２より厚いシリコン層１１ａ、１２ａへの金属拡散により形成する。ゲート電極２よりソース及びドレイン電極１１、１２が高いから、ソース及びドレイン電極１１、１２を上面からの金属拡散により半導体基板１の浅い領域に留まるように形成しても、ゲート電極２は完全にシリサイド化される。また、ソース及びドレイン電極が浅いので、接触抵抗が小さい。 （もっと読む）

【課題】 ＮチャネルＭＩＳＦＥＴのゲート電極およびＰチャネルＭＩＳＦＥＴのゲート
電極が共に適切な仕事関数を持ち、しきい値電圧の制御が容易な絶縁ゲート型電界効果ト
ランジスタを含む半導体装置を実現する。
【解決手段】 本発明の絶縁ゲート型電界効果トランジスタを含む半導体装置は、第１の
素子領域に形成されると共に、ゲート電極膜におけるゲート絶縁膜に接する領域が、タン
グステンシリサイドで構成されたＮチャネルＭＩＳＦＥＴと、第２の素子領域に形成され
ると共に、ゲート電極膜が、白金シリサイド及びタングステンシリサイドと同じ構成材料
でかつＮチャネルＭＩＳＦＥＴのゲート電極膜よりもシリコン含有量が少ないタングステ
ンシリサイドで構成されたＰチャネルＭＩＳＦＥＴを有し、ＮチャネルＭＩＳＦＥＴのゲ
ート電極膜の仕事関数が、ＰチャネルＭＩＳＦＥＴのゲート電極膜の仕事関数よりも小さ
い。 （もっと読む）

【課題】浅い高濃度のソース・ドレイン層を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコンからなる表面領域を持つ基板、表面領域上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、ゲート電極の両側に設けられた側壁絶縁膜、側壁絶縁膜下からその外側に向かった部分の基板表面に形成された溝内に不純物を含むシリコン膜を堆積して形成された埋め込み形成型のソースおよびドレイン層を具備し、溝の底部のシリコン膜の不純物濃度は１×１０¹⁹〜１×１０²²ｃｍ^-3、かつ、溝の深さ方向に沿ったシリコン膜の不純物濃度は一定であり、かつ、埋め込み型形成型のソースおよびドレイン層は、側壁絶縁膜下に形成された第１の埋め込み形成型のソースおよびドレイン層、側壁絶縁膜外側に形成され、第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含む。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】ここに開示される半導体素子は活性領域を限定する第１半導体パターンと、前記第１半導体パターン上に離隔されて配置された第２半導体パターンと、前記第２半導体パターンと離されて、これらの間の第１半導体パターン上に配置され絶縁されたゲート電極と、前記絶縁されたゲート電極及び前記第２半導体パターンの間の隙間を満たす応力発生パターンとを含む。前記応力発生パターンは前記ゲート電極の下部の第１半導体パターンに定義されるチャンネル領域に応力を加えて、これによってキャリアの移動度を増加させることができる。 （もっと読む）

【課題】 エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法が開示される。
【解決手段】 エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法において、第１単結晶シリコン膜上に前記第１単結晶シリコン膜の表面を部分的に露出させる開口部を有する第１絶縁膜パターンを形成した後、前記開口部によって露出された第１単結晶シリコン膜上に単結晶シリコンで構成された第１シード膜を形成する。そして、前記第１シード膜が形成された結果物上部にシリコンソースガスを提供して、前記第１シード膜上にエピタキシャル膜を成長させながら、前記第１絶縁膜パターン上に非晶質シリコン膜を形成する。その後、前記非晶質シリコン膜の結晶構造を単結晶に転換させて前記エピタキシャル膜と非晶質シリコン膜から第２単結晶シリコン膜を獲得する。 （もっと読む）

本発明は、ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。本発明の集積化方式を用いて形成される各シリサイド金属ゲートは、シリサイド金属ゲートの寸法に関わりなく、同じシリサイド金属相および実質的に同じ高さを有する。本発明は、半導体構造物の表面全体にわたってポリＳｉゲート高さが実質的に同じであるシリサイド接点を有するＣＭＯＳ構造物を形成するさまざまな方法も提供する。

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