半導体装置およびその製造方法
【課題】エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置において、合金層と半導体基板間に生じる接合リークを防止して、信頼性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１には、活性領域を区画する素子分離絶縁膜２が形成されており、活性領域における半導体基板１上にゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５の両側における半導体基板１上には、エピタキシャル成長層により形成された２つのエクステンション層６と、２つのソース・ドレイン層８が積層されている。ソース・ドレイン層８における素子分離絶縁膜２側の端部には、当該端部における合金層の形成を防止する保護層９が形成されている。保護層９から露出したソース・ドレイン層８には、合金層１０が形成されている。
【解決手段】半導体基板１には、活性領域を区画する素子分離絶縁膜２が形成されており、活性領域における半導体基板１上にゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５の両側における半導体基板１上には、エピタキシャル成長層により形成された２つのエクステンション層６と、２つのソース・ドレイン層８が積層されている。ソース・ドレイン層８における素子分離絶縁膜２側の端部には、当該端部における合金層の形成を防止する保護層９が形成されている。保護層９から露出したソース・ドレイン層８には、合金層１０が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ）上では、ｈｐ(half pitch)３２ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）や、拡散層の深さ（Ｘｊ）も合わせてスケーリングする必要がある。
【０００３】
ゲート絶縁膜の実効膜厚ＥＯＴのスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。特に拡散層の深さＸｊのスケーリングに対しては、厳しい制約がある。２０ｎｍ以下のゲート長Ｌｇでトランジスタを形成する場合、エクステンション（Extension）部となる拡散層は５ｎｍ以下の浅さが必要と考えられる。
【０００４】
しかしながら、この極浅のｐｎ接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという２点である。５ｎｍの拡散層深さＸｊを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。
【０００５】
そこで提案されているのが、エクステンション部をもとのシリコン基板面よりも上に持ち上げて、シリコン基板下の拡散層深さＸｊは浅く保ったまま、エクステンション部の抵抗を下げるというコンセプトの持ち上げエクステンション（Raised Extension）構造である。この技術は古くから提案されている（非特許文献１参照）。また、拡散層の形成や、持ち上げエクステンション部の形状などの理想構造を規定した技術が開示されている（特許文献１参照）。
【特許文献１】特開２０００−８２８１３号公報
【非特許文献１】西松他、Groove Gate MOSFET, 8th Conf. On Solid State Device, pp.179-183, 1976
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の持ち上げエクステンション構造を実現しようとする場合、問題の一つになり得るのが、シリサイド層とシリコン基板間に生じる接合リークである。また、トランジスタの微細化によるソース・ドレイン層及びエクステンション層の薄膜化に伴い、この問題が顕著に現れることが予想される。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置において、合金層と半導体基板間に生じる接合リークを防止して、信頼性を向上させた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、前記活性領域における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に積層され、エピタキシャル成長層により形成された２つのエクステンション層と、２つの前記エクステンション層上に積層され、エピタキシャル成長層により形成された２つのソース・ドレイン層と、前記ソース・ドレイン層上に形成された、半導体と金属の合金層と、前記ソース・ドレイン層における前記素子分離絶縁膜側の端部に形成され、当該端部における前記合金層の形成を防止する保護層とを有する。
【０００９】
上記の本発明の半導体装置では、ゲート電極の両側における半導体基板上に、エピタキシャル成長層により形成された、エクステンション層およびソース・ドレイン層が積層されている。このエクステンション層およびソース・ドレイン層における素子分離絶縁膜側の端部は、薄膜化する傾向にある。本発明では、ソース・ドレイン層における素子分離絶縁膜側の端部に保護層が形成されていることから、薄膜化した端部への合金層の形成が防止される。
【００１０】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、前記半導体基板の活性領域にゲート構造体を形成する工程と、前記ゲート構造体の領域を除く前記半導体基板上に、エピタキシャル成長により２つのエクステンション層を形成する工程と、２つの前記エクステンション層上に、エピタキシャル成長により２つのソース・ドレイン層を形成する工程と、各ソース・ドレイン層における前記素子分離絶縁膜側における端部に、保護層を形成する工程と、前記ソース・ドレイン層の露出表面を合金化して、半導体と金属の合金層を形成する工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法では、エピタキシャル成長により、エクステンション層およびソース・ドレイン層を形成する。このエクステンション層およびソース・ドレイン層における素子分離絶縁膜側の端部は、薄膜化する傾向にある。このため、本発明では、ソース・ドレイン層を形成した後に、ソース・ドレイン層における素子分離絶縁膜側の端部に保護層を形成する。これにより、その後の合金層の形成工程において、薄膜化した端部への合金層の形成が防止される。
【発明の効果】
【００１２】
本発明によれば、エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置において、合金層と半導体基板間に生じる接合リークを防止して、信頼性を向上させた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。本実施形態では、ｎ型のＭＩＳトランジスタを例として図面を参照して述べる。なお、ｐ型のＭＩＳトランジスタについては、適宜導電型を逆にすることによって、以下の記述が同様に適用される。
【００１４】
（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。
【００１５】
例えばシリコン基板からなる半導体基板１には、活性領域を区画する例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２が形成されている。なお、半導体基板１の材料は、シリコン（Ｓｉ）以外に、ゲルマニウム（Ｇｅ）、ＧｅとＳｉの化合物、あるいは歪Ｓｉを用いても良い。
【００１６】
素子分離絶縁膜２が形成されていない活性領域に、チャネルの反転層が形成されるｐ型ウェル３が形成されている。半導体基板１上には、ゲート絶縁膜４を介してゲート電極５が形成されている。
【００１７】
ゲート電極５の両側における半導体基板１上には、第１エピタキシャル成長層からなる２つのエクステンション層６が形成されている。エクステンション層６はｎ型であり、ｎＭＩＳトランジスタのソースまたはドレインの一部として機能するものである。
【００１８】
各エクステンション層６は、ゲート電極５側に傾斜端面を有する。この傾斜端面およびその間の半導体基板１上にゲート絶縁膜４が形成され、その上にゲート電極５が形成されている。
【００１９】
ゲート電極５の側面が、エクステンション層６上に形成されたサイドウォール絶縁膜７により覆われている。サイドウォール絶縁膜７に覆われていないエクステンション層６上には、第２エピタキシャル成長層からなるｎ型のソース・ドレイン層８が形成されている。サイドウォール絶縁膜７は、ゲート電極５とソース・ドレイン層８との距離を確保するために設けられている。
【００２０】
素子分離絶縁膜２側におけるエクステンション層６およびソース・ドレイン層８の端部Ａには、保護層９が形成されている。保護層９は、例えば酸化シリコンあるいは窒化シリコンからなる。また、本実施形態では、サイドウォール絶縁膜７の側壁にも、保護層９が形成されている。
【００２１】
保護層９から露出したソース・ドレイン層８の部位には、シリサイド層１０が形成されている。シリサイド層１０は、ソース・ドレイン層８を構成するシリコン半導体と、金属との合金層である。シリサイド層１０は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。ゲート電極５の上面にも、合金層１１が形成されている。
【００２２】
上記のＭＩＳトランジスタを被覆して全面に層間絶縁膜１２が形成されている。図示はしないが、層間絶縁膜１２には、ソース・ドレイン層８に接続するコンタクトが埋め込まれ、層間絶縁膜１２上には当該コンタクトに接続する配線が形成されている。
【００２３】
上記の本実施形態に係る半導体装置は、半導体基板１上にエピタキシャル成長層よりなるエクステンション層６が形成された、いわゆる持ち上げエクステンション（Raised Extension）構造を採用する。
【００２４】
上記の構造では、エクステンション層６の厚さを確保した状態で、半導体基板１の表面からのｐｎ接合深さを浅くすることができることから、エクステンション層６の抵抗値を下げて、トランジスタの駆動能力を向上させることができる。
【００２５】
上記の半導体装置では、エクステンション層６およびソース・ドレイン層８の素子分離絶縁膜２側の端部Ａでは、半導体基板１を覆うエクステンション層６およびソース・ドレイン層８が他の領域に比べて薄膜化する傾向にある。この端部Ａにシリサイド層１０が形成され、シリサイド層１０が半導体基板１にまで到達してしまうと、接合リークを起こしてしまう。
【００２６】
本実施形態では、この端部Ａにおいて、エクステンション層６およびソース・ドレイン層８の側壁を覆う保護層９が形成されていることから、この端部Ａにおけるシリサイド層１０の形成が防止される。このため、接合リークの発生を防止することができ、信頼性を向上させた半導体装置を実現することができる。
【００２７】
次に、上記の半導体装置の製造方法について、図２〜図１２を参照して説明する。
【００２８】
まず、図２（ａ）に示すように、例えばＳＴＩ技術を用いて、半導体基板１に素子間分離のための素子分離絶縁膜２を形成する。
【００２９】
次に、図２（ｂ）に示すように、半導体基板１にボロンなどのｐ型不純物をイオン注入を行い、さらに必要に応じて閾値電圧調整を行うためのイオン注入を行った後、活性化アニールを行うことにより、ｐ型ウェル３を形成する。
【００３０】
次に、図３（ａ）に示すように、半導体基板１上に、例えば熱酸化法により０．１〜５ｎｍ程度の膜厚の酸化シリコン膜２１ａを形成する。続いて、酸化シリコン膜２１ａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、１００ｎｍ〜２００ｎｍ程度の膜厚のポリシリコン層２２ａを形成する。なお、ポリシリコン層２２ａに代えて、アモルファスシリコン層や、不純物を導入したアモルファスシリコン層を形成してもよい。
【００３１】
次に、図３（ｂ）に示すように、ポリシリコン層２２ａ上に例えば窒化シリコン膜を堆積させ、リソグラフィ技術およびエッチング技術により窒化シリコン膜を加工して、ゲート電極に対応したパターンのハードマスク２３を形成する。ハードマスク２３の厚さは、例えば３０ｎｍ〜１００ｎｍの範囲から選択される。
【００３２】
次に、図４（ａ）に示すように、ハードマスク２３をエッチングマスクとして、ポリシリコン層２２ａおよび酸化シリコン膜２１ａをドライエッチングすることにより、ダミーゲート２２およびダミーゲート絶縁膜２１を形成する。これにより、ダミーゲート絶縁膜２１、ダミーゲート２２、ハードマスク２３からなるダミーゲート構造体２０が形成される。ダミーゲート構造体２０は、本発明のゲート構造体に相当する。
【００３３】
次に、図４（ｂ）に示すように、ダミーゲート構造体２０を被覆するように半導体基板１上に、例えばＣＶＤ法により窒化シリコン膜を堆積した後に、異方性のドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の側壁に第１側壁スペーサ２４を形成する。第１側壁スペーサ２４の厚さは、例えば１〜１０ｎｍである。
【００３４】
次に、図５（ａ）に示すように、ダミーゲート構造体２０および第１側壁スペーサ２４から露出した半導体基板１の表面に、エピタキシャル成長法により、砒素またはリンなどのｎ型不純物が混入したシリコン層（第１エピタキシャル成長層）からなるエクステンション層６を形成する。第１エピタキシャル成長層の材料は、例えば、シリコン単結晶、またはシリコンとゲルマニウムの混晶である。このときの不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
【００３５】
このエピタキシャル成長は、８００℃以下の低温プロセスで行われるため、成長中に導入された不純物は半導体基板１（ｐ型ウェル３）内にほとんど拡散しないことから、エクステンション層６とｐ型ウェル３との間に急峻な濃度勾配をもつｐｎ接合を形成することができる。さらに、不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板１への不純物拡散をさらに抑制することができる。これにより、低抵抗のエクステンション層６を形成しつつ、トランジスタの短チャネル効果を抑制することができる。
【００３６】
エピタキシャル成長における成長条件に応じて、ダミーゲート構造体２０側におけるエクステンション層６には傾斜端面が形成される。この傾斜端面が基板面とのなす角度（ファセット）が、２０〜７０°の範囲で一定の値をもつ。この角度が小さすぎる場合は、エクステンション層６の寄生抵抗が増大してしまう。また、角度が大きすぎる場合にはゲート電極とエクステンション層６との間の寄生容量が大きくなり、あるいは、後述するようにゲート電極と傾斜端面とをオーバーラップさせるときの余裕が小さくなる。このため、この角度は、上記範囲内に制御することが好ましい。
【００３７】
次に、図５（ｂ）に示すように、加熱した燐酸などを用いて、例えば窒化シリコンからなる第１側壁スペーサ２４を除去する。
【００３８】
次に、図６（ａ）に示すように、ダミーゲート構造体２０を被覆するように半導体基板１上に、例えばＣＶＤ法により酸化シリコン膜を堆積した後に、異方性のドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の側壁に第２側壁スペーサ２５を形成する。第２側壁スペーサ２５としては、ハードマスク２３とのエッチング選択比が高い酸化シリコン膜などの材料を用いる。第２側壁スペーサ２５の膜厚は、後のゲート電極がエクステンション層６の傾斜面に重なる幅を規定するものであることから、第１側壁スペーサ２４よりも厚くする。例えば、第２側壁スペーサ２５の膜厚は、２〜１５ｎｍの範囲で設定される。なお、先の第１側壁スペーサ２４を除去することなく、第２側壁スペーサ２５を形成してもよい。この場合、第２側壁スペーサ２５の厚さを第１側壁スペーサ２４よりも厚くする必要は必ずしもない。
【００３９】
次に、図６（ｂ）に示すように、ダミーゲート構造体２０を被覆するようにエクステンション層６上に、例えば窒化シリコン膜を堆積した後、異常性ドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の両側面に第２側壁スペーサ２５を介して、サイドウォール絶縁膜７を形成する。サイドウォール絶縁膜７は、後の第２側壁スペーサ２５のエッチングの際のエッチングストッパとして機能する。このため、サイドウォール絶縁膜７の材料として例えば窒化シリコン膜を用いる。
【００４０】
次に、図７（ａ）に示すように、エピタキシャル成長法により、エクステンション層６上に選択的に、砒素またはリンなどのｎ型不純物が混入したシリコン層（第２エピタキシャル成長層）からなるソース・ドレイン層８を形成する。第２エピタキシャル成長層の材料は、例えば、シリコン単結晶、またはシリコンとゲルマニウムの混晶である。
【００４１】
このエピタキシャル成長は、エクステンション層６の形成と同様に、８００℃以下の低温プロセスで行われる。このため、既に形成したエクステンション層６中の不純物が半導体基板１へ熱拡散することを防止することができる。また、ソース・ドレイン層８中の不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板１への不純物拡散をさらに抑制することができる。
【００４２】
次に、図７（ｂ）に示すように、ダミーゲート構造体２０を被覆するようにソース・ドレイン層８上に、例えばＣＶＤ法により、保護層９を形成する。保護層９としては、窒化シリコン膜からなるハードマスク２３やサイドウォール絶縁膜７に対してエッチング選択比のある例えば酸化シリコン膜を用いる。
【００４３】
次に、図８（ａ）に示すように、異方性ドライエッチングにより保護層９をエッチバックして、エクステンション層６およびソース・ドレイン層８の側壁に保護層９を残す。本実施形態の方法では、サイドウォール絶縁膜７の側壁にも保護層９が残る。これにより、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに、保護層９が形成される。
【００４４】
次に、図８（ｂ）に示すように、保護層９から露出したソース・ドレイン層８の部位に、シリサイド層１０を形成する。シリサイド層１０は、ソース・ドレイン層８の抵抗を下げるために形成され、例えばコバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ２）である。このシリサイド層１０の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分の半導体材料を合金化し、薬液処理により不要な金属膜を除去することにより行う。
【００４５】
次に、図９（ａ）に示すように、シリサイド層１０およびダミーゲート構造体２０上に、例えばプラズマＣＶＤ法により酸化シリコン膜を堆積して、層間絶縁膜１２を形成する。
【００４６】
次に、図９（ｂ）に示すように、ハードマスク２３が露出するまで層間絶縁膜１２をエッチバックする。このとき、酸化シリコンからなる第２側壁スペーサ２５の上部も若干エッチングされる。
【００４７】
次に、図１０（ａ）に示すように、エッチングされ難い窒化シリコンからなるハードマスク２３およびサイドウォール絶縁膜７の上部をＣＭＰ法により除去する。ＣＭＰ後には、平坦面が形成される。
【００４８】
次に、図１０（ｂ）に示すように、露出したダミーゲート２２をエッチングにより除去し、ゲート開口部２６を形成する。より詳細には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウェットエッチング、あるいは、ドライエッチングによってダミーゲート２２を除去する。
【００４９】
次に、図１１（ａ）に示すように、例えば、フッ酸を含む溶液などを用いたウェットエッチングにより、ゲート開口部２６内の第２側壁スペーサ２５およびダミーゲート絶縁膜２１を除去する。これにより、ゲート開口部２６の底面にｐ型ウェル３の表面が露出する。また、ゲート開口部２６の底部に、エクステンション層６の傾斜端面が露出する。このとき、サイドウォール絶縁膜７がエッチングストッパとして機能し、傾斜端面の露出幅が一定に制御される。
【００５０】
次に、図１１（ｂ）に示すように、ゲート開口部２６の内壁を被覆するように層間絶縁膜１２上に、ゲート絶縁膜４を形成する。続いて、ゲート開口部２６内を埋め込むように、ゲート絶縁膜４上にゲート電極層５ａを形成する。ゲート絶縁膜４は、熱酸化によるＳｉＯ２膜、あるいはこれをプラズマ窒化処理して形成するＳｉＯＮ膜、あるいは、ＡＬＤ（Atomic Layer Deposition）法により形成するＨｆＯ２膜などである。ゲート電極層５ａとしては、Ｈｆ（Ｎ），Ｔａ（Ｎ），Ｔｉ（Ｎ），Ｗ，あるいはＲｕを含む金属層を形成する。
【００５１】
次に、図１２（ａ）に示すように、例えばＣＭＰ法により層間絶縁膜１２上の余分なゲート電極層５ａおよびゲート絶縁膜４を除去する。これにより、ゲート開口部２６内にゲート絶縁膜４を介してゲート電極５が形成される。
【００５２】
次に、図１２（ｂ）に示すように、必要に応じて、層間絶縁膜１２から露出したゲート電極５の部位に、合金層１１を形成する。合金層１１の形成は、例えばコバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極材料を合金化し、薬液処理により不要な金属膜を除去することにより行う。
【００５３】
以降の工程としては、層間絶縁膜１２を積み増した後に、シリサイド層１０および合金層１１に接続するコンタクトを形成し、上層配線の形成を行うことにより、半導体装置が完成する。
【００５４】
上記の本実施形態に係る半導体装置の製造方法によれば、いわゆる持ち上げエクステンション構造の半導体装置の製造において、エクステンション層６およびソース・ドレイン層８を形成した後に、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに保護層９を形成し、その後、ソース・ドレイン層８にシリサイド層１０を形成する。
【００５５】
特に本実施形態では、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａ、より詳細にはエクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の側壁に、保護層材料の堆積およびエッチバックにより自己整合的に保護層９を形成する。
【００５６】
エクステンション層６およびソース・ドレイン層８が薄膜化する傾向にある端部Ａに保護層９を形成することにより、この端部Ａにおけるシリサイド層１０と半導体基板１との接合リークの発生を防止することができ、信頼性を向上させた半導体装置を製造することができる。
【００５７】
（第２実施形態）
図１３は、本実施形態に係る半導体装置の断面図である。なお、第１実施形態と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００５８】
第１実施形態と同様に、素子分離絶縁膜２側におけるエクステンション層６およびソース・ドレイン層８の端部には、保護層９ａが形成されている。保護層９ａは、例えば酸化シリコンあるいは窒化シリコンからなる。本実施形態では、第１実施形態と異なり、サイドウォール絶縁膜７の側壁には保護層が形成されていない。
【００５９】
保護層９ａから露出したソース・ドレイン層８の部位には、シリサイド層１０が形成されている。シリサイド層１０は、ソース・ドレイン層８を構成するシリコン半導体と、金属との合金層である。シリサイド層１０は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
【００６０】
本実施形態に係る半導体装置では、エクステンション層６およびソース・ドレイン層８の端部Ａにおいて、エクステンション層６およびソース・ドレイン層８の側壁を覆う保護層９ａが形成されていることから、この端部Ａにおけるシリサイド層１０の形成が防止される。このため、第１実施形態と同様の効果を奏することができる。
【００６１】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１４〜図１５を参照して説明する。本実施形態では、第１実施形態と保護層の形成方法のみが異なる。
【００６２】
まず、第１実施形態と同様にして、図２〜図７（ａ）までの工程を経ることにより、エクステンション層６およびソース・ドレイン層８を形成する。
【００６３】
次に、図１４（ａ）に示すように、ダミーゲート構造体２０を被覆するようにソース・ドレイン層８上に、例えばＣＶＤ法により、保護層９ａを形成する。保護層９ａとしては、窒化シリコン膜からなるハードマスク２３やサイドウォール絶縁膜７に対してエッチング選択比のある例えば酸化シリコン膜を用いる。
【００６４】
次に、図１４（ｂ）に示すように、リソグラフィ技術により、ソース・ドレイン層８の端部Ａにおける保護層９ａ上に、マスク層２７を形成する。マスク層２７は、レジストマスクであってもハードマスクであってもよい。
【００６５】
次に、図１５（ａ）に示すように、マスク層２７をエッチングマスクとして、保護層９ａをエッチングした後、マスク層２７を除去することにより、エクステンション層６およびソース・ドレイン層８の側壁のみに保護層９ａを形成する。これにより、サイドウォール絶縁膜７およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに、保護層９ａが形成される。
【００６６】
次に、図１５（ｂ）に示すように、保護層９ａから露出したソース・ドレイン層８の部位に、シリサイド層１０を形成する。シリサイド層１０は、ソース・ドレイン層８の抵抗を下げるために形成され、例えばコバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ２）である。このシリサイド層１０の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分の半導体材料を合金化し、薬液処理により不要な金属膜を除去することにより行う。
【００６７】
以降の工程としては、第１実施形態と同様に、図９〜図１２に示す工程を経ることにより、半導体装置が完成する。
【００６８】
上記の本実施形態に係る半導体装置の製造方法では、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに、マスク層２７を用いたエッチングにより保護層９ａを形成した後に、ソース・ドレイン層８にシリサイド層１０を形成する。
【００６９】
このため、第１実施形態と同様に、この端部Ａにおけるシリサイド層１０と半導体基板１との接合リークの発生を防止することができ、信頼性を向上させた半導体装置を製造することができる。
【００７０】
（第３実施形態）
図１６は、本実施形態に係る半導体装置の断面図である。なお、第１実施形態と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００７１】
本実施形態では、素子分離絶縁膜２側におけるエクステンション層６およびソース・ドレイン層８の端部Ａには、保護層９ｂが形成されている。本実施形態では、保護層９ｂは、エクステンション層６およびソース・ドレイン層８の端部Ａを絶縁化した領域により構成される。
【００７２】
保護層９ｂの形成領域以外のソース・ドレイン層８の露出表面には、シリサイド層１０が形成されている。シリサイド層１０は、ソース・ドレイン層８を構成するシリコン半導体と、金属との合金層である。シリサイド層１０は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
【００７３】
本実施形態に係る半導体装置では、エクステンション層６およびソース・ドレイン層８の端部Ａにおいて、エクステンション層６およびソース・ドレイン層８を絶縁化した保護層９ｂが形成されていることから、この端部Ａにおけるシリサイド層１０の形成が防止される。このため、第１実施形態と同様の効果を奏することができる。
【００７４】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１７〜図１８を参照して説明する。本実施形態では、第１実施形態と保護層の形成方法のみが異なる。
【００７５】
まず、第１実施形態と同様にして、図２〜図７（ａ）までの工程を経ることにより、エクステンション層６およびソース・ドレイン層８を形成する。
【００７６】
次に、図１７（ａ）に示すように、リソグラフィ技術により、エクステンション層６およびソース・ドレイン層８の端部Ａ以外の領域を覆い、端部Ａを露出させるマスク層２８を形成する。マスク層２８は、レジストマスクあるいはハードマスクのいずれでもよい。
【００７７】
次に、図１７（ｂ）に示すように、マスク層２８から露出したソース・ドレイン層８およびエクステンション層６の部位を酸化または窒化することにより、酸化シリコンあるいは窒化シリコンからなる保護層９ｂを形成する。なお、エピタキシャル成長層であるシリコンを絶縁化できれば、酸化あるいは窒化以外の処理を用いても良い。その後、図１８（ａ）に示すように、マスク層２８を除去する。
【００７８】
次に、図１８（ｂ）に示すように、保護層９ｂの形成領域以外のソース・ドレイン層８の部位に、シリサイド層１０を形成する。シリサイド層１０は、ソース・ドレイン層８の抵抗を下げるために形成され、例えばコバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ２）である。このシリサイド層１０の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分の半導体材料を合金化し、薬液処理により不要な金属膜を除去することにより行う。
【００７９】
以降の工程としては、第１実施形態と同様に、図９〜図１２に示す工程を経ることにより、半導体装置が完成する。
【００８０】
上記の本実施形態に係る半導体装置の製造方法では、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに、マスク層２８を用いた選択的な絶縁化処理により保護層９ｂを形成した後に、ソース・ドレイン層８にシリサイド層１０を形成する。
【００８１】
このため、第１実施形態と同様に、この端部Ａにおけるシリサイド層１０と半導体基板１との接合リークの発生を防止することができ、信頼性を向上させた半導体装置を製造することができる。
【００８２】
本発明は、上記の実施形態の説明に限定されない。
保護層９，９ａ、９ｂの形成前後の工程については、種々の変更が可能である。例えば、本実施形態では、メタルゲートを採用するため、ゲート構造体としてダミーゲート構造体２０を形成し、その後除去したが、ポリシリコンゲートを採用する場合には、ダミーゲート絶縁膜２１およびダミーゲート２２をそのままゲート絶縁膜およびゲート電極として用いることができる。また、ゲート電極５としてメタルゲートを採用する場合には、合金層１１はなくてもよい。
【００８３】
また、本実施形態では、第１側壁スペーサ２４および第２側壁スペーサ２５を利用して、エクステンション層６の傾斜端面とゲート電極５とのオーバーラップ量を制御する例について説明したが、必要に応じてこれらの層は省略してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００８４】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第１実施形態に係る半導体装置の製造における工程断面図である。
【図８】第１実施形態に係る半導体装置の製造における工程断面図である。
【図９】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第２実施形態に係る半導体装置の一例を示す断面図である。
【図１４】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１５】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１６】第３実施形態に係る半導体装置の一例を示す断面図である。
【図１７】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１８】第３実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００８５】
１…半導体基板、２…素子分離絶縁膜、３…ｐ型ウェル、４…ゲート絶縁膜、５…ゲート電極、６…エクステンション層、７…サイドウォール絶縁膜、８…ソース・ドレイン層、９，９ａ，９ｂ…保護層、１０…シリサイド層、１１…合金層、１２…層間絶縁膜、２０…ダミーゲート構造体、２１…ダミーゲート絶縁膜、２１ａ…酸化シリコン膜、２２…ダミーゲート、２２ａ…ポリシリコン層、２３…ハードマスク、２４…第１側壁スペーサ、２５…第２側壁スペーサ、２６…ゲート開口部、２７…マスク層、２８…マスク層
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ）上では、ｈｐ(half pitch)３２ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）や、拡散層の深さ（Ｘｊ）も合わせてスケーリングする必要がある。
【０００３】
ゲート絶縁膜の実効膜厚ＥＯＴのスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。特に拡散層の深さＸｊのスケーリングに対しては、厳しい制約がある。２０ｎｍ以下のゲート長Ｌｇでトランジスタを形成する場合、エクステンション（Extension）部となる拡散層は５ｎｍ以下の浅さが必要と考えられる。
【０００４】
しかしながら、この極浅のｐｎ接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという２点である。５ｎｍの拡散層深さＸｊを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。
【０００５】
そこで提案されているのが、エクステンション部をもとのシリコン基板面よりも上に持ち上げて、シリコン基板下の拡散層深さＸｊは浅く保ったまま、エクステンション部の抵抗を下げるというコンセプトの持ち上げエクステンション（Raised Extension）構造である。この技術は古くから提案されている（非特許文献１参照）。また、拡散層の形成や、持ち上げエクステンション部の形状などの理想構造を規定した技術が開示されている（特許文献１参照）。
【特許文献１】特開２０００−８２８１３号公報
【非特許文献１】西松他、Groove Gate MOSFET, 8th Conf. On Solid State Device, pp.179-183, 1976
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の持ち上げエクステンション構造を実現しようとする場合、問題の一つになり得るのが、シリサイド層とシリコン基板間に生じる接合リークである。また、トランジスタの微細化によるソース・ドレイン層及びエクステンション層の薄膜化に伴い、この問題が顕著に現れることが予想される。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置において、合金層と半導体基板間に生じる接合リークを防止して、信頼性を向上させた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、前記活性領域における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に積層され、エピタキシャル成長層により形成された２つのエクステンション層と、２つの前記エクステンション層上に積層され、エピタキシャル成長層により形成された２つのソース・ドレイン層と、前記ソース・ドレイン層上に形成された、半導体と金属の合金層と、前記ソース・ドレイン層における前記素子分離絶縁膜側の端部に形成され、当該端部における前記合金層の形成を防止する保護層とを有する。
【０００９】
上記の本発明の半導体装置では、ゲート電極の両側における半導体基板上に、エピタキシャル成長層により形成された、エクステンション層およびソース・ドレイン層が積層されている。このエクステンション層およびソース・ドレイン層における素子分離絶縁膜側の端部は、薄膜化する傾向にある。本発明では、ソース・ドレイン層における素子分離絶縁膜側の端部に保護層が形成されていることから、薄膜化した端部への合金層の形成が防止される。
【００１０】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、前記半導体基板の活性領域にゲート構造体を形成する工程と、前記ゲート構造体の領域を除く前記半導体基板上に、エピタキシャル成長により２つのエクステンション層を形成する工程と、２つの前記エクステンション層上に、エピタキシャル成長により２つのソース・ドレイン層を形成する工程と、各ソース・ドレイン層における前記素子分離絶縁膜側における端部に、保護層を形成する工程と、前記ソース・ドレイン層の露出表面を合金化して、半導体と金属の合金層を形成する工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法では、エピタキシャル成長により、エクステンション層およびソース・ドレイン層を形成する。このエクステンション層およびソース・ドレイン層における素子分離絶縁膜側の端部は、薄膜化する傾向にある。このため、本発明では、ソース・ドレイン層を形成した後に、ソース・ドレイン層における素子分離絶縁膜側の端部に保護層を形成する。これにより、その後の合金層の形成工程において、薄膜化した端部への合金層の形成が防止される。
【発明の効果】
【００１２】
本発明によれば、エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置において、合金層と半導体基板間に生じる接合リークを防止して、信頼性を向上させた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。本実施形態では、ｎ型のＭＩＳトランジスタを例として図面を参照して述べる。なお、ｐ型のＭＩＳトランジスタについては、適宜導電型を逆にすることによって、以下の記述が同様に適用される。
【００１４】
（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。
【００１５】
例えばシリコン基板からなる半導体基板１には、活性領域を区画する例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２が形成されている。なお、半導体基板１の材料は、シリコン（Ｓｉ）以外に、ゲルマニウム（Ｇｅ）、ＧｅとＳｉの化合物、あるいは歪Ｓｉを用いても良い。
【００１６】
素子分離絶縁膜２が形成されていない活性領域に、チャネルの反転層が形成されるｐ型ウェル３が形成されている。半導体基板１上には、ゲート絶縁膜４を介してゲート電極５が形成されている。
【００１７】
ゲート電極５の両側における半導体基板１上には、第１エピタキシャル成長層からなる２つのエクステンション層６が形成されている。エクステンション層６はｎ型であり、ｎＭＩＳトランジスタのソースまたはドレインの一部として機能するものである。
【００１８】
各エクステンション層６は、ゲート電極５側に傾斜端面を有する。この傾斜端面およびその間の半導体基板１上にゲート絶縁膜４が形成され、その上にゲート電極５が形成されている。
【００１９】
ゲート電極５の側面が、エクステンション層６上に形成されたサイドウォール絶縁膜７により覆われている。サイドウォール絶縁膜７に覆われていないエクステンション層６上には、第２エピタキシャル成長層からなるｎ型のソース・ドレイン層８が形成されている。サイドウォール絶縁膜７は、ゲート電極５とソース・ドレイン層８との距離を確保するために設けられている。
【００２０】
素子分離絶縁膜２側におけるエクステンション層６およびソース・ドレイン層８の端部Ａには、保護層９が形成されている。保護層９は、例えば酸化シリコンあるいは窒化シリコンからなる。また、本実施形態では、サイドウォール絶縁膜７の側壁にも、保護層９が形成されている。
【００２１】
保護層９から露出したソース・ドレイン層８の部位には、シリサイド層１０が形成されている。シリサイド層１０は、ソース・ドレイン層８を構成するシリコン半導体と、金属との合金層である。シリサイド層１０は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。ゲート電極５の上面にも、合金層１１が形成されている。
【００２２】
上記のＭＩＳトランジスタを被覆して全面に層間絶縁膜１２が形成されている。図示はしないが、層間絶縁膜１２には、ソース・ドレイン層８に接続するコンタクトが埋め込まれ、層間絶縁膜１２上には当該コンタクトに接続する配線が形成されている。
【００２３】
上記の本実施形態に係る半導体装置は、半導体基板１上にエピタキシャル成長層よりなるエクステンション層６が形成された、いわゆる持ち上げエクステンション（Raised Extension）構造を採用する。
【００２４】
上記の構造では、エクステンション層６の厚さを確保した状態で、半導体基板１の表面からのｐｎ接合深さを浅くすることができることから、エクステンション層６の抵抗値を下げて、トランジスタの駆動能力を向上させることができる。
【００２５】
上記の半導体装置では、エクステンション層６およびソース・ドレイン層８の素子分離絶縁膜２側の端部Ａでは、半導体基板１を覆うエクステンション層６およびソース・ドレイン層８が他の領域に比べて薄膜化する傾向にある。この端部Ａにシリサイド層１０が形成され、シリサイド層１０が半導体基板１にまで到達してしまうと、接合リークを起こしてしまう。
【００２６】
本実施形態では、この端部Ａにおいて、エクステンション層６およびソース・ドレイン層８の側壁を覆う保護層９が形成されていることから、この端部Ａにおけるシリサイド層１０の形成が防止される。このため、接合リークの発生を防止することができ、信頼性を向上させた半導体装置を実現することができる。
【００２７】
次に、上記の半導体装置の製造方法について、図２〜図１２を参照して説明する。
【００２８】
まず、図２（ａ）に示すように、例えばＳＴＩ技術を用いて、半導体基板１に素子間分離のための素子分離絶縁膜２を形成する。
【００２９】
次に、図２（ｂ）に示すように、半導体基板１にボロンなどのｐ型不純物をイオン注入を行い、さらに必要に応じて閾値電圧調整を行うためのイオン注入を行った後、活性化アニールを行うことにより、ｐ型ウェル３を形成する。
【００３０】
次に、図３（ａ）に示すように、半導体基板１上に、例えば熱酸化法により０．１〜５ｎｍ程度の膜厚の酸化シリコン膜２１ａを形成する。続いて、酸化シリコン膜２１ａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、１００ｎｍ〜２００ｎｍ程度の膜厚のポリシリコン層２２ａを形成する。なお、ポリシリコン層２２ａに代えて、アモルファスシリコン層や、不純物を導入したアモルファスシリコン層を形成してもよい。
【００３１】
次に、図３（ｂ）に示すように、ポリシリコン層２２ａ上に例えば窒化シリコン膜を堆積させ、リソグラフィ技術およびエッチング技術により窒化シリコン膜を加工して、ゲート電極に対応したパターンのハードマスク２３を形成する。ハードマスク２３の厚さは、例えば３０ｎｍ〜１００ｎｍの範囲から選択される。
【００３２】
次に、図４（ａ）に示すように、ハードマスク２３をエッチングマスクとして、ポリシリコン層２２ａおよび酸化シリコン膜２１ａをドライエッチングすることにより、ダミーゲート２２およびダミーゲート絶縁膜２１を形成する。これにより、ダミーゲート絶縁膜２１、ダミーゲート２２、ハードマスク２３からなるダミーゲート構造体２０が形成される。ダミーゲート構造体２０は、本発明のゲート構造体に相当する。
【００３３】
次に、図４（ｂ）に示すように、ダミーゲート構造体２０を被覆するように半導体基板１上に、例えばＣＶＤ法により窒化シリコン膜を堆積した後に、異方性のドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の側壁に第１側壁スペーサ２４を形成する。第１側壁スペーサ２４の厚さは、例えば１〜１０ｎｍである。
【００３４】
次に、図５（ａ）に示すように、ダミーゲート構造体２０および第１側壁スペーサ２４から露出した半導体基板１の表面に、エピタキシャル成長法により、砒素またはリンなどのｎ型不純物が混入したシリコン層（第１エピタキシャル成長層）からなるエクステンション層６を形成する。第１エピタキシャル成長層の材料は、例えば、シリコン単結晶、またはシリコンとゲルマニウムの混晶である。このときの不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
【００３５】
このエピタキシャル成長は、８００℃以下の低温プロセスで行われるため、成長中に導入された不純物は半導体基板１（ｐ型ウェル３）内にほとんど拡散しないことから、エクステンション層６とｐ型ウェル３との間に急峻な濃度勾配をもつｐｎ接合を形成することができる。さらに、不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板１への不純物拡散をさらに抑制することができる。これにより、低抵抗のエクステンション層６を形成しつつ、トランジスタの短チャネル効果を抑制することができる。
【００３６】
エピタキシャル成長における成長条件に応じて、ダミーゲート構造体２０側におけるエクステンション層６には傾斜端面が形成される。この傾斜端面が基板面とのなす角度（ファセット）が、２０〜７０°の範囲で一定の値をもつ。この角度が小さすぎる場合は、エクステンション層６の寄生抵抗が増大してしまう。また、角度が大きすぎる場合にはゲート電極とエクステンション層６との間の寄生容量が大きくなり、あるいは、後述するようにゲート電極と傾斜端面とをオーバーラップさせるときの余裕が小さくなる。このため、この角度は、上記範囲内に制御することが好ましい。
【００３７】
次に、図５（ｂ）に示すように、加熱した燐酸などを用いて、例えば窒化シリコンからなる第１側壁スペーサ２４を除去する。
【００３８】
次に、図６（ａ）に示すように、ダミーゲート構造体２０を被覆するように半導体基板１上に、例えばＣＶＤ法により酸化シリコン膜を堆積した後に、異方性のドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の側壁に第２側壁スペーサ２５を形成する。第２側壁スペーサ２５としては、ハードマスク２３とのエッチング選択比が高い酸化シリコン膜などの材料を用いる。第２側壁スペーサ２５の膜厚は、後のゲート電極がエクステンション層６の傾斜面に重なる幅を規定するものであることから、第１側壁スペーサ２４よりも厚くする。例えば、第２側壁スペーサ２５の膜厚は、２〜１５ｎｍの範囲で設定される。なお、先の第１側壁スペーサ２４を除去することなく、第２側壁スペーサ２５を形成してもよい。この場合、第２側壁スペーサ２５の厚さを第１側壁スペーサ２４よりも厚くする必要は必ずしもない。
【００３９】
次に、図６（ｂ）に示すように、ダミーゲート構造体２０を被覆するようにエクステンション層６上に、例えば窒化シリコン膜を堆積した後、異常性ドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の両側面に第２側壁スペーサ２５を介して、サイドウォール絶縁膜７を形成する。サイドウォール絶縁膜７は、後の第２側壁スペーサ２５のエッチングの際のエッチングストッパとして機能する。このため、サイドウォール絶縁膜７の材料として例えば窒化シリコン膜を用いる。
【００４０】
次に、図７（ａ）に示すように、エピタキシャル成長法により、エクステンション層６上に選択的に、砒素またはリンなどのｎ型不純物が混入したシリコン層（第２エピタキシャル成長層）からなるソース・ドレイン層８を形成する。第２エピタキシャル成長層の材料は、例えば、シリコン単結晶、またはシリコンとゲルマニウムの混晶である。
【００４１】
このエピタキシャル成長は、エクステンション層６の形成と同様に、８００℃以下の低温プロセスで行われる。このため、既に形成したエクステンション層６中の不純物が半導体基板１へ熱拡散することを防止することができる。また、ソース・ドレイン層８中の不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板１への不純物拡散をさらに抑制することができる。
【００４２】
次に、図７（ｂ）に示すように、ダミーゲート構造体２０を被覆するようにソース・ドレイン層８上に、例えばＣＶＤ法により、保護層９を形成する。保護層９としては、窒化シリコン膜からなるハードマスク２３やサイドウォール絶縁膜７に対してエッチング選択比のある例えば酸化シリコン膜を用いる。
【００４３】
次に、図８（ａ）に示すように、異方性ドライエッチングにより保護層９をエッチバックして、エクステンション層６およびソース・ドレイン層８の側壁に保護層９を残す。本実施形態の方法では、サイドウォール絶縁膜７の側壁にも保護層９が残る。これにより、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに、保護層９が形成される。
【００４４】
次に、図８（ｂ）に示すように、保護層９から露出したソース・ドレイン層８の部位に、シリサイド層１０を形成する。シリサイド層１０は、ソース・ドレイン層８の抵抗を下げるために形成され、例えばコバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ２）である。このシリサイド層１０の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分の半導体材料を合金化し、薬液処理により不要な金属膜を除去することにより行う。
【００４５】
次に、図９（ａ）に示すように、シリサイド層１０およびダミーゲート構造体２０上に、例えばプラズマＣＶＤ法により酸化シリコン膜を堆積して、層間絶縁膜１２を形成する。
【００４６】
次に、図９（ｂ）に示すように、ハードマスク２３が露出するまで層間絶縁膜１２をエッチバックする。このとき、酸化シリコンからなる第２側壁スペーサ２５の上部も若干エッチングされる。
【００４７】
次に、図１０（ａ）に示すように、エッチングされ難い窒化シリコンからなるハードマスク２３およびサイドウォール絶縁膜７の上部をＣＭＰ法により除去する。ＣＭＰ後には、平坦面が形成される。
【００４８】
次に、図１０（ｂ）に示すように、露出したダミーゲート２２をエッチングにより除去し、ゲート開口部２６を形成する。より詳細には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウェットエッチング、あるいは、ドライエッチングによってダミーゲート２２を除去する。
【００４９】
次に、図１１（ａ）に示すように、例えば、フッ酸を含む溶液などを用いたウェットエッチングにより、ゲート開口部２６内の第２側壁スペーサ２５およびダミーゲート絶縁膜２１を除去する。これにより、ゲート開口部２６の底面にｐ型ウェル３の表面が露出する。また、ゲート開口部２６の底部に、エクステンション層６の傾斜端面が露出する。このとき、サイドウォール絶縁膜７がエッチングストッパとして機能し、傾斜端面の露出幅が一定に制御される。
【００５０】
次に、図１１（ｂ）に示すように、ゲート開口部２６の内壁を被覆するように層間絶縁膜１２上に、ゲート絶縁膜４を形成する。続いて、ゲート開口部２６内を埋め込むように、ゲート絶縁膜４上にゲート電極層５ａを形成する。ゲート絶縁膜４は、熱酸化によるＳｉＯ２膜、あるいはこれをプラズマ窒化処理して形成するＳｉＯＮ膜、あるいは、ＡＬＤ（Atomic Layer Deposition）法により形成するＨｆＯ２膜などである。ゲート電極層５ａとしては、Ｈｆ（Ｎ），Ｔａ（Ｎ），Ｔｉ（Ｎ），Ｗ，あるいはＲｕを含む金属層を形成する。
【００５１】
次に、図１２（ａ）に示すように、例えばＣＭＰ法により層間絶縁膜１２上の余分なゲート電極層５ａおよびゲート絶縁膜４を除去する。これにより、ゲート開口部２６内にゲート絶縁膜４を介してゲート電極５が形成される。
【００５２】
次に、図１２（ｂ）に示すように、必要に応じて、層間絶縁膜１２から露出したゲート電極５の部位に、合金層１１を形成する。合金層１１の形成は、例えばコバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極材料を合金化し、薬液処理により不要な金属膜を除去することにより行う。
【００５３】
以降の工程としては、層間絶縁膜１２を積み増した後に、シリサイド層１０および合金層１１に接続するコンタクトを形成し、上層配線の形成を行うことにより、半導体装置が完成する。
【００５４】
上記の本実施形態に係る半導体装置の製造方法によれば、いわゆる持ち上げエクステンション構造の半導体装置の製造において、エクステンション層６およびソース・ドレイン層８を形成した後に、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに保護層９を形成し、その後、ソース・ドレイン層８にシリサイド層１０を形成する。
【００５５】
特に本実施形態では、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａ、より詳細にはエクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の側壁に、保護層材料の堆積およびエッチバックにより自己整合的に保護層９を形成する。
【００５６】
エクステンション層６およびソース・ドレイン層８が薄膜化する傾向にある端部Ａに保護層９を形成することにより、この端部Ａにおけるシリサイド層１０と半導体基板１との接合リークの発生を防止することができ、信頼性を向上させた半導体装置を製造することができる。
【００５７】
（第２実施形態）
図１３は、本実施形態に係る半導体装置の断面図である。なお、第１実施形態と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００５８】
第１実施形態と同様に、素子分離絶縁膜２側におけるエクステンション層６およびソース・ドレイン層８の端部には、保護層９ａが形成されている。保護層９ａは、例えば酸化シリコンあるいは窒化シリコンからなる。本実施形態では、第１実施形態と異なり、サイドウォール絶縁膜７の側壁には保護層が形成されていない。
【００５９】
保護層９ａから露出したソース・ドレイン層８の部位には、シリサイド層１０が形成されている。シリサイド層１０は、ソース・ドレイン層８を構成するシリコン半導体と、金属との合金層である。シリサイド層１０は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
【００６０】
本実施形態に係る半導体装置では、エクステンション層６およびソース・ドレイン層８の端部Ａにおいて、エクステンション層６およびソース・ドレイン層８の側壁を覆う保護層９ａが形成されていることから、この端部Ａにおけるシリサイド層１０の形成が防止される。このため、第１実施形態と同様の効果を奏することができる。
【００６１】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１４〜図１５を参照して説明する。本実施形態では、第１実施形態と保護層の形成方法のみが異なる。
【００６２】
まず、第１実施形態と同様にして、図２〜図７（ａ）までの工程を経ることにより、エクステンション層６およびソース・ドレイン層８を形成する。
【００６３】
次に、図１４（ａ）に示すように、ダミーゲート構造体２０を被覆するようにソース・ドレイン層８上に、例えばＣＶＤ法により、保護層９ａを形成する。保護層９ａとしては、窒化シリコン膜からなるハードマスク２３やサイドウォール絶縁膜７に対してエッチング選択比のある例えば酸化シリコン膜を用いる。
【００６４】
次に、図１４（ｂ）に示すように、リソグラフィ技術により、ソース・ドレイン層８の端部Ａにおける保護層９ａ上に、マスク層２７を形成する。マスク層２７は、レジストマスクであってもハードマスクであってもよい。
【００６５】
次に、図１５（ａ）に示すように、マスク層２７をエッチングマスクとして、保護層９ａをエッチングした後、マスク層２７を除去することにより、エクステンション層６およびソース・ドレイン層８の側壁のみに保護層９ａを形成する。これにより、サイドウォール絶縁膜７およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに、保護層９ａが形成される。
【００６６】
次に、図１５（ｂ）に示すように、保護層９ａから露出したソース・ドレイン層８の部位に、シリサイド層１０を形成する。シリサイド層１０は、ソース・ドレイン層８の抵抗を下げるために形成され、例えばコバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ２）である。このシリサイド層１０の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分の半導体材料を合金化し、薬液処理により不要な金属膜を除去することにより行う。
【００６７】
以降の工程としては、第１実施形態と同様に、図９〜図１２に示す工程を経ることにより、半導体装置が完成する。
【００６８】
上記の本実施形態に係る半導体装置の製造方法では、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに、マスク層２７を用いたエッチングにより保護層９ａを形成した後に、ソース・ドレイン層８にシリサイド層１０を形成する。
【００６９】
このため、第１実施形態と同様に、この端部Ａにおけるシリサイド層１０と半導体基板１との接合リークの発生を防止することができ、信頼性を向上させた半導体装置を製造することができる。
【００７０】
（第３実施形態）
図１６は、本実施形態に係る半導体装置の断面図である。なお、第１実施形態と同様の構成要素には同一の符号を付してあり、その説明は省略する。
【００７１】
本実施形態では、素子分離絶縁膜２側におけるエクステンション層６およびソース・ドレイン層８の端部Ａには、保護層９ｂが形成されている。本実施形態では、保護層９ｂは、エクステンション層６およびソース・ドレイン層８の端部Ａを絶縁化した領域により構成される。
【００７２】
保護層９ｂの形成領域以外のソース・ドレイン層８の露出表面には、シリサイド層１０が形成されている。シリサイド層１０は、ソース・ドレイン層８を構成するシリコン半導体と、金属との合金層である。シリサイド層１０は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
【００７３】
本実施形態に係る半導体装置では、エクステンション層６およびソース・ドレイン層８の端部Ａにおいて、エクステンション層６およびソース・ドレイン層８を絶縁化した保護層９ｂが形成されていることから、この端部Ａにおけるシリサイド層１０の形成が防止される。このため、第１実施形態と同様の効果を奏することができる。
【００７４】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１７〜図１８を参照して説明する。本実施形態では、第１実施形態と保護層の形成方法のみが異なる。
【００７５】
まず、第１実施形態と同様にして、図２〜図７（ａ）までの工程を経ることにより、エクステンション層６およびソース・ドレイン層８を形成する。
【００７６】
次に、図１７（ａ）に示すように、リソグラフィ技術により、エクステンション層６およびソース・ドレイン層８の端部Ａ以外の領域を覆い、端部Ａを露出させるマスク層２８を形成する。マスク層２８は、レジストマスクあるいはハードマスクのいずれでもよい。
【００７７】
次に、図１７（ｂ）に示すように、マスク層２８から露出したソース・ドレイン層８およびエクステンション層６の部位を酸化または窒化することにより、酸化シリコンあるいは窒化シリコンからなる保護層９ｂを形成する。なお、エピタキシャル成長層であるシリコンを絶縁化できれば、酸化あるいは窒化以外の処理を用いても良い。その後、図１８（ａ）に示すように、マスク層２８を除去する。
【００７８】
次に、図１８（ｂ）に示すように、保護層９ｂの形成領域以外のソース・ドレイン層８の部位に、シリサイド層１０を形成する。シリサイド層１０は、ソース・ドレイン層８の抵抗を下げるために形成され、例えばコバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ２）である。このシリサイド層１０の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分の半導体材料を合金化し、薬液処理により不要な金属膜を除去することにより行う。
【００７９】
以降の工程としては、第１実施形態と同様に、図９〜図１２に示す工程を経ることにより、半導体装置が完成する。
【００８０】
上記の本実施形態に係る半導体装置の製造方法では、エクステンション層６およびソース・ドレイン層８における素子分離絶縁膜２側の端部Ａに、マスク層２８を用いた選択的な絶縁化処理により保護層９ｂを形成した後に、ソース・ドレイン層８にシリサイド層１０を形成する。
【００８１】
このため、第１実施形態と同様に、この端部Ａにおけるシリサイド層１０と半導体基板１との接合リークの発生を防止することができ、信頼性を向上させた半導体装置を製造することができる。
【００８２】
本発明は、上記の実施形態の説明に限定されない。
保護層９，９ａ、９ｂの形成前後の工程については、種々の変更が可能である。例えば、本実施形態では、メタルゲートを採用するため、ゲート構造体としてダミーゲート構造体２０を形成し、その後除去したが、ポリシリコンゲートを採用する場合には、ダミーゲート絶縁膜２１およびダミーゲート２２をそのままゲート絶縁膜およびゲート電極として用いることができる。また、ゲート電極５としてメタルゲートを採用する場合には、合金層１１はなくてもよい。
【００８３】
また、本実施形態では、第１側壁スペーサ２４および第２側壁スペーサ２５を利用して、エクステンション層６の傾斜端面とゲート電極５とのオーバーラップ量を制御する例について説明したが、必要に応じてこれらの層は省略してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００８４】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第１実施形態に係る半導体装置の製造における工程断面図である。
【図８】第１実施形態に係る半導体装置の製造における工程断面図である。
【図９】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第２実施形態に係る半導体装置の一例を示す断面図である。
【図１４】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１５】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１６】第３実施形態に係る半導体装置の一例を示す断面図である。
【図１７】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１８】第３実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００８５】
１…半導体基板、２…素子分離絶縁膜、３…ｐ型ウェル、４…ゲート絶縁膜、５…ゲート電極、６…エクステンション層、７…サイドウォール絶縁膜、８…ソース・ドレイン層、９，９ａ，９ｂ…保護層、１０…シリサイド層、１１…合金層、１２…層間絶縁膜、２０…ダミーゲート構造体、２１…ダミーゲート絶縁膜、２１ａ…酸化シリコン膜、２２…ダミーゲート、２２ａ…ポリシリコン層、２３…ハードマスク、２４…第１側壁スペーサ、２５…第２側壁スペーサ、２６…ゲート開口部、２７…マスク層、２８…マスク層
【特許請求の範囲】
【請求項１】
半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
前記活性領域における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に積層され、エピタキシャル成長層により形成された２つのエクステンション層と、
２つの前記エクステンション層上に積層され、エピタキシャル成長層により形成された２つのソース・ドレイン層と、
前記ソース・ドレイン層上に形成された、半導体と金属の合金層と、
前記ソース・ドレイン層における前記素子分離絶縁膜側の端部に形成され、当該端部における前記合金層の形成を防止する保護層と
を有する半導体装置。
【請求項２】
前記エクステンション層上に前記ゲート電極の側面を覆うサイドウォール絶縁膜が形成されており、
前記保護層は、前記サイドウォール絶縁膜とは異なる材料により形成された
請求項１記載の半導体装置。
【請求項３】
半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、
前記半導体基板の活性領域にゲート構造体を形成する工程と、
前記ゲート構造体の領域を除く前記半導体基板上に、エピタキシャル成長により２つのエクステンション層を形成する工程と、
２つの前記エクステンション層上に、エピタキシャル成長により２つのソース・ドレイン層を形成する工程と、
各ソース・ドレイン層における前記素子分離絶縁膜側の端部に、保護層を形成する工程と、
前記ソース・ドレイン層の露出表面を合金化して、半導体と金属の合金層を形成する工程と
を有する半導体装置の製造方法。
【請求項４】
前記エクステンション層を形成する工程の後、前記ソース・ドレイン層を形成する工程の前に、前記ゲート構造体の側壁にサイドウォール絶縁膜を形成する工程をさらに有し、
前記保護層を形成する工程において、前記サイドウォール絶縁膜とは異なる材料の保護層を形成する
請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート構造体は、ダミーゲート構造体であり、
前記合金層を形成する工程の後に、
前記ゲート構造体の上面を露出させる層間絶縁膜を形成する工程と、
前記ゲート構造体を除去して、前記半導体基板を露出させるゲート開口部を形成する工程と、
前記ゲート開口部における前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート開口部を埋め込むゲート電極を形成する工程と
を有する請求項３記載の半導体装置の製造方法。
【請求項１】
半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
前記活性領域における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に積層され、エピタキシャル成長層により形成された２つのエクステンション層と、
２つの前記エクステンション層上に積層され、エピタキシャル成長層により形成された２つのソース・ドレイン層と、
前記ソース・ドレイン層上に形成された、半導体と金属の合金層と、
前記ソース・ドレイン層における前記素子分離絶縁膜側の端部に形成され、当該端部における前記合金層の形成を防止する保護層と
を有する半導体装置。
【請求項２】
前記エクステンション層上に前記ゲート電極の側面を覆うサイドウォール絶縁膜が形成されており、
前記保護層は、前記サイドウォール絶縁膜とは異なる材料により形成された
請求項１記載の半導体装置。
【請求項３】
半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、
前記半導体基板の活性領域にゲート構造体を形成する工程と、
前記ゲート構造体の領域を除く前記半導体基板上に、エピタキシャル成長により２つのエクステンション層を形成する工程と、
２つの前記エクステンション層上に、エピタキシャル成長により２つのソース・ドレイン層を形成する工程と、
各ソース・ドレイン層における前記素子分離絶縁膜側の端部に、保護層を形成する工程と、
前記ソース・ドレイン層の露出表面を合金化して、半導体と金属の合金層を形成する工程と
を有する半導体装置の製造方法。
【請求項４】
前記エクステンション層を形成する工程の後、前記ソース・ドレイン層を形成する工程の前に、前記ゲート構造体の側壁にサイドウォール絶縁膜を形成する工程をさらに有し、
前記保護層を形成する工程において、前記サイドウォール絶縁膜とは異なる材料の保護層を形成する
請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート構造体は、ダミーゲート構造体であり、
前記合金層を形成する工程の後に、
前記ゲート構造体の上面を露出させる層間絶縁膜を形成する工程と、
前記ゲート構造体を除去して、前記半導体基板を露出させるゲート開口部を形成する工程と、
前記ゲート開口部における前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート開口部を埋め込むゲート電極を形成する工程と
を有する請求項３記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−２５３３００（Ｐ２００６−２５３３００Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００５−６５６０４（Ｐ２００５−６５６０４）
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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