ＣＭＯＳシリサイド金属ゲート集積化
本発明は、ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。本発明の集積化方式を用いて形成される各シリサイド金属ゲートは、シリサイド金属ゲートの寸法に関わりなく、同じシリサイド金属相および実質的に同じ高さを有する。本発明は、半導体構造物の表面全体にわたってポリＳｉゲート高さが実質的に同じであるシリサイド接点を有するＣＭＯＳ構造物を形成するさまざまな方法も提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上の回路デバイスの製作に関する。より詳しくは、本発明は、実質的に同じ高さを有するシリサイド金属ゲートを形成するための相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ製作方法に関する。本発明は、ポリシリコンゲート導体の高さに影響を及ぼすことなく、シリサイド化ソース／ドレイン領域を形成する方法にも関する。
【背景技術】
【０００２】
従来技術全体を通じて、ＣＭＯＳトランジスタのための通常のプロセスフローでは、金属ゲート集積化を実現することは難しいことが証明された。ほとんどの金属ゲート材料は、ソース／ドレイン（Ｓ／Ｄ）接合活性化アニールに必要な高温プロセスの間にゲート誘電体と相互作用する。金属ゲートスタックが高温アニールを受けないようにする必要から、ゲートスタックを最後に作製し、後続のプロセスの間５００℃より低温に保つ「ゲート最後」または「置換ゲート」プロセスが開発された。従来技術の置換ゲートプロセスによって、金属ゲート用の材料選択肢の数は増加するが、プロセスの複雑さおよびコストは増加する。
【０００３】
２００２年１１月２０日出願の本出願人の米国特許出願第１０／３００，１６５号には、通常のＣＭＯＳトランジスタプロセスフロー中で金属ゲートシリサイドを形成するための「置換ゲート」プロセスを用いない手法が記載されている。この代替手法では、余分なプロセス工程の数を最小限にし、それによって複雑さを最小限に抑え、コストを低くしている。
【０００４】
「置換ゲート」プロセスを回避すると、非常に有利である。‘１６５号出願に記載される手法の第二の利点は、標準的な物理的気相堆積法によってシリサイド金属を堆積することができることである。‘１６５号出願では、ゲート誘電体上に金属を直接堆積しないので、化学的気相堆積（ＣＶＤ）法も原子層堆積（ＡＬＤ）法もまったく必要なく、そのため、プラズマの使用を排除することによって、ゲート誘電体の損傷は最小限になる。別の利点は、シリサイド金属ゲート形成後のゲート誘電体の不動態化が容易なことある。水素はシリサイドを通って容易に拡散し、通常の炉アニールプロセスでの不動態化を可能にする。
【０００５】
通常のＣＭＯＳプロセスフロー中で金属ゲートシリサイドを形成することは、いくつかの工程の追加によって実現することができる。以下は、そのようなプロセスフローの例示である。通常、ソース／ドレイン領域のシリサイド化の間、ゲート多結晶Ｓｉ（すなわちポリＳｉ）上には、窒化物または酸化物キャップ層が必要である。酸化物または窒化物キャップは、ソース／ドレインシリサイド化の間、ゲートポリＳｉ領域のシリサイド化を防ぐ。ポリＳｉキャップを組み込むことを除けば、ソース／ドレイン領域上のシリサイド接点の形成全体を通じて、他のプロセス工程はすべて通常のものである。
【０００６】
シリサイドソース／ドレイン接点形成後、通常、ＣＭＯＳ構造物上に窒化物／酸化物二層を堆積し、平坦化し、これによって、ソース／ドレインシリサイドおよびトレンチ・アイソレーション領域を被覆する。通常、化学機械研摩（ＣＭＰ）プロセスを利用して、平坦化を実行する。ＣＭＰを実行し、これによって、ポリＳｉゲートスタック上のキャップを除去し、ポリＳｉを平坦化表面と接触させる。
【０００７】
この時点で、通常の自己整合シリサイド（すなわちサリサイド）プロセスを用いてシリサイド金属ゲートを形成することができる。この後、通常のＣＭＯＳ集積化フローに従って複数のバックエンド相互配線層を形成する。
【０００８】
上記で説明したシリサイド金属ゲートプロセスの不利な点は、ＣＭＰ後、ポリＳｉゲート高さ（厚さ）がゲートの長さによって変化することである。この変化は、（１）ゲートＣＭＰの間のダイ内、ウエハ内、ウエハ間およびロット間の非一様性、および（２）シャロー・トレンチ・アイソレーション（ＳＴＩ）のＣＭＰおよびその後の清掃の間に発生するＳＴＩとシリコン表面（活性区域）との間に生じるトポグラフィーに起因する。
【０００９】
ＳＴＩのＣＭＰは、ＳＴＩからＳｉへのステップ高さを最小限にするように最適化されているが、そのようなステップ高さは依然存在し、デバイスのパターン密度によって変化する。そのようなステップ高さのあらゆる変化から、後のゲートＣＭＰの間にゲート高さの変化が生じる。種々のパターン密度を有する構成要素に、ゲートＣＭＰ自体が、ゲート高さのまた別の非一様性および変化を付け加える。両方の組み合わせによって、所定のウエハ中に最大４００Åのゲート高さの変化が生じることがある。そのような変化があるときにシリサイド金属を堆積すると、異なるゲートではシリサイド形成で消費されるポリＳｉの量が異なるので、異なる相のシリサイドが形成されることがある。これらの異なる相によって、異なる仕事関数（したがってトランジスタのターンオン電圧）および抵抗（デバイス性能）の変化が生じることがある。
【００１０】
上記で述べた欠点を考慮すると、ゲート寸法に関らず実質的に同じ高さを有するシリサイド金属ゲートのポリＳｉの領域上で形成を可能にする新しい、改善されたＣＭＯＳシリサイド金属ゲート集積化方式を提供することが求められている。
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明の第一の実施態様では、形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。本発明の集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。
【００１２】
本発明の第一の実施態様では、ポリＳｉゲートの上の厚い誘電体キャップ（約２０ｎｍ以上、より好ましくは５０ｎｍ以上の厚さを有する）を利用することによって、上記の目的を実現する。層間誘電体の堆積および平坦化の後、反応性イオンエッチング（ＲＩＥ）によって、層間誘電体およびポリＳｉゲートに対して誘電体キャップを選択的に除去する。ポリＳｉゲートはエッチングされないので、ゲート寸法（長さ）に関わらずウエハ全体で実質的に同じ厚さ（すなわち、堆積したときの厚さ）を有する。ポリＳｉを消費して金属ゲートシリサイドを形成した後、本発明の集積化方式によって提供される最初の一様なポリＳｉに起因して、ウエハ全体のシリサイド高さおよびシリサイド相は実質的に同じになる。断面画像化を用いて本発明の第一の実施態様の集積化方式によって形成さる金属ゲートシリサイドの高さを決定することができる。
【００１３】
従来技術の集積化方式に対する本発明の集積化方式の一つの大きな利点は、シリサイド形成のための金属ポリＳｉの反応が起こり、ゲート寸法に関わらず同じ量のポリＳｉを消費し、非一様なまたは不完全な相形成を防ぐという事実である。一例として、従来技術集積化方式では、寸法によって、あるゲートは他のゲートの二倍のポリＳｉを有することがあり得る。この場合、多めのポリＳｉが配置されている厚めのゲート上にＣｏＳｉ２を形成しようとするとＣｏＳｉ２が形成されるが、少なめのポリＳｉが配置されている薄めのゲート上にはＣｏＳｉ相が形成されてしまう。ＣｏＳｉ相は、ＣｏＳｉ２と比較すると５〜６倍高い比抵抗を有する。このため、一様でない性能が生じる。
【００１４】
全体として、本発明の第一の実施態様は、以下の工程を含む。
半導体基板の上に配置される複数のポリＳｉゲートを準備する工程であって、各ポリＳｉゲートはその上部表面に配置される誘電体キャップを備える工程、
半導体基板中にシリサイド化ソース／ドレイン領域を形成する工程、
半導体基板上に平坦化誘電体スタックを形成する工程、
エッチングプロセスを実行して各ポリＳｉゲートの上部表面を露出する工程、および
各ポリＳｉゲートを金属シリサイドゲートに変換するサリサイドプロセスを実行する工程。この実施態様では、同じポリＳｉイオン注入条件の場合、各金属シリサイドゲートは、実質的に同じ高さを有し、同じシリサイド相で構成され、実質的に同じ仕事関数を有する。
【００１５】
本発明の別の様相は、上記に述べた本発明の集積化方式を用いて製造されるＣＭＯＳ構造物に関する。全体として、本発明のＣＭＯ構造物は、以下を含む。
ゲート誘電体の表面の上に配置される複数のシリサイド化金属ゲートであって、同じポリＳｉイオン注入条件の場合、シリサイド金属ゲートのそれぞれは、シリサイド金属ゲートの寸法に関らず、同じシリサイド相で構成され、実質的に同じ高さを有し、実質的に同じ仕事関数を有する。
【００１６】
本発明の第二の実施態様は、シリサイド化ソース／ドレイン領域（すなわち接点）を有するＣＭＯＳ構造物を形成し、それによって、ポリシリコンゲートの高さは、半導体構造物の全表面にわたって実質的に同じである方法に関する。本発明の第二の実施態様は、以下の工程を含む。
半導体基板の上に配置される複数のポリＳｉゲートを備える構造物を準備する工程、
ポリＳｉゲートおよび半導体基板を備える構造物の上にオプションのキャッピング層とともにシリサイド金属を堆積する工程、
各ポリＳｉゲートの間でリフローさせることによって、凹形の材料を形成する工程、
ポリＳｉゲートのそれぞれの上からシリサイド金属およびオプションのキャッピング層を除去する工程、
形成された凹形の材料をリフローによって除去する工程、および
構造物をアニールし、これによって、ポリＳｉゲートのそれぞれの間にシリサイド接点領域を形成する工程。
【００１７】
本発明の第三の実施態様は、シリサイド化ソース／ドレイン領域を有するＣＭＯＳ構造物を形成し、それによって、半導体構造物の全表面にわたってポリシリコンゲートの高さを実質的に同じにする方法に関する。本発明の第三の実施態様は、以下の工程を含む。
半導体基板の上に配置される複数のポリＳｉゲートを備える構造物を準備する工程、
ポリＳｉゲートおよび半導体基板を備える構造物の上に金属含有層およびキャッピング層を含む二層層を形成する工程、
半導体基板上に平坦化誘電体を形成する工程、
各ポリＳｉゲートの上の金属含有層を露出させる工程、
各ポリＳｉゲートの上から金属含有層を除去する工程、および
構造物をアニールし、これによって、ポリＳｉゲートのそれぞれの間にシリサイド接点領域を形成する工程。
【００１８】
上記で説明した第二の実施態様または第三の実施態様のどちらにおいても、同じポリＳｉ予備ドーピング条件の場合、実質的に同じ高さ、相および仕事関数を有する金属シリサイドゲートを形成することができる。
【００１９】
本発明の第二の実施態様および第三の実施態様は、以下を含む本発明の代替ＣＭＯＳ構造物を提供する。
【００２０】
ゲート誘電体の表面の上に配置される複数のポリＳｉゲートであって、ポリＳｉゲートのそれぞれは、ポリシリコンゲートの寸法に関らず実質的に同じ高さを有する複数のポリＳｉゲート、および各ポリＳｉゲートの間に配置されるシリサイド化接点。
【００２１】
本発明では、シリサイド接点（またはシリサイドソース／ドレイン領域）は、各ポリＳｉまたはシリサイド金属ゲートの垂直側壁上に配置されるスペーサのエッジに自己整合される。
【発明を実施するための最良の形態】
【００２２】
次に、本出願の添付図面を参照して、本発明をより詳細に説明する。本発明は、一つの実施態様では、各ゲート寸法に関わらず、同じシリサイド相で構成され、実質的に同じ仕事関数および高さを有するシリサイド金属ゲートを形成することができるＣＭＯＳシリサイド金属ゲート集積化プロセスを提供する。添付図面は、実寸に比例して描かれておらず、同じおよび／または対応する要素は、同じ参照番号で指定される。
【００２３】
図１〜１０を参照する。図１〜１０は、本発明の第一の実施態様のさまざまな段階の間のＣＭＯＳ構造物の断面図である。図面には二つのポリＳｉゲート（すなわちｐＦＥＴおよびｎＦＥＴトランジスタを有するＣＭＯＳトランジスタ構造物）が存在するように示しているが、本発明は、その数のポリＳｉゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリＳｉゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリＳｉゲートが存在してよい。
【００２４】
図１は、本発明の第一の実施態様で使用される初期構造物を示す。詳しくは、図１に示した初期構造物は、内部に形成されるアイソレーション領域１２を有する半導体基板１０を備える。初期構造物は、半導体基板１０の上ならびに分離領域１２の上に配置されるゲート誘電体１４を備える。これは、誘電体が高ｋ材料のように堆積される場合に該当するが、誘電体がＳｉＯ２またはＳｉＯｘＮｙで一般的であるように成長させられる場合には該当しない。本発明では、各ポリＳｉゲート１６は誘電体キャップ１８を有し、これらの両方はゲート誘電体１４の選ばれた部分の上に配置される。本明細書中では、各ポリＳｉゲート１６およびその対応する誘電体キャップ１８をゲートスタック２０と呼ぶ。
【００２５】
図１に示した初期構造物の半導体基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよびその他のＩＩＩ族／Ｖ族化合物半導体をすべて含むがそれらに限定されない任意の半導体材料を含む。半導体基板１０は、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）またはＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）などの層状半導体を含んでよい。本発明のいくつかの実施態様では、半導体基板１０は、Ｓｉ含有半導体材料で構成されることが好ましい。半導体基板１０はドーピングされていてもよく、ドーピングされていなくてもよく、あるいは内部にドーピング領域および非ドーピング領域を含んでもよい。
【００２６】
図１で、参照番号１１ａは第一のドーピング（ｎ‐またはｐ‐）領域を指し、参照番号１１ｂは第二のドーピング（ｎ‐またはｐ‐）領域を指す。第一のドーピング領域および第二のドーピング領域は同じであってよく、あるいは異なる導電率を有してもよい。これらのドーピング領域は、「ウェル」として知られる。
【００２７】
半導体基板１０中にアイソレーション領域１２を形成する。アイソレーション領域１２は、図に示したようにトレンチ・アイソレーション領域であってもよく、あるいは電界酸化物アイソレーション領域であってもよい。トレンチ・アイソレーション領域は、当業者に公知の通常のトレンチ・アイソレーション・プロセスを利用して形成される。トレンチ・アイソレーション領域を形成する際には、例えば、リソグラフィー、エッチングおよびトレンチ誘電体によるトレンチの充填を用いてよい。オプションとして、トレンチ充填の前にトレンチ内にライナーを形成してよく、トレンチ充填後に高密度化工程を実行してよい。トレンチ充填に続いて平坦化プロセスを行ってよい。電界酸化物領域は、いわゆるシリコンプロセスの局所酸化を利用して形成してよい。
【００２８】
半導体基板１０中にアイソレーション領域１２を形成した後、半導体基板１０を含む構造物の表面全体の上、およびアイソレーション領域１２が堆積された誘電体ならアイソレーション領域１２の上に、ゲート誘電体１４を形成する。ゲート誘電体１４は、例えば、酸化、窒化またはオキシ窒化などの熱成長プロセスによって形成してよい。あるいは、ゲート誘電体１４は、例えば、化学的気相堆積（ＣＶＤ）法、プラズマ支援ＣＶＤ法、原子層堆積（ＡＬＤ）法、蒸発法、反応性スパッタリング法、化学的溶液相堆積法およびその他の同様な堆積プロセスなどの堆積プロセスによって形成してよい。ゲート誘電体１４は、上記のプロセスの任意の組み合わせを利用して形成してもよい。
【００２９】
ゲート誘電体１４は、酸化物、窒化物、オキシ窒化物またはケイ酸塩あるいはそれらの組み合わせを含むが、それらに限定されない絶縁材料で構成される。一つの実施態様では、ゲート誘電体１４は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３およびそれらの混合物などの酸化物で構成されることが好ましい。
【００３０】
ゲート誘電体１４の物理的な厚さは変化してよいが、一般的には、ゲート誘電体１４は約０．５から約１０ｎｍの厚さを有し、約０．５から約３ｎｍの厚さがより一般的である。
【００３１】
ゲート誘電体１４を形成した後、例えば、物理的気相堆積法、ＣＶＤ法または蒸発法などの既知の堆積プロセスを利用して、ゲート誘電体１４上に多結晶シリコン（すなわちポリＳｉ）のブランケット層を形成する。多結晶シリコンのブランケット層は、ドーピングされていてもよく、あるいはドーピングされていなくてもよい。ドーピングされるなら、多結晶シリコンを形成する際にインサイチュドーピング堆積プロセスを使用してよい。あるいは、ドーピングされたポリＳｉ層は、堆積、イオン注入およびアニーリングによって形成してもよい。ポリＳｉ層のドーピングによって、形成されるシリサイドゲートの仕事関数はシフトする。ドーパントイオンを説明する例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌまたはそれらの混合物を含む。本発明のこの時点で堆積される多結晶シリコン層の厚さ（すなわち高さ）は、使用される析出プロセスによって変化してよい。一般的に、多結晶シリコン層は、約２０から約１８０ｎｍの垂直厚さを有し、約４０から約１５０ｎｍの厚さがより一般的である。
【００３２】
多結晶シリコンのブランケット層の堆積後、例えば、物理的気相堆積法または化学的気相堆積法などの堆積プロセスを利用して、多結晶シリコンのブランケット層の上に誘電体キャップ層を形成する。誘電体キャップ層は、酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせであってよい。一つの実施態様では、例えばＳｉ３Ｎ４などの窒化物が誘電体キャップ層として使用される。誘電体キャップ層の厚さ、すなわち高さは約２０から約１８０ｎｍであり、約３０から約１４０ｎｍの厚さがより一般的である。
【００３３】
一つの実施態様では、多結晶シリコンのブランケット層と誘電体キャップ層とは、７０から１８０ｎｍの範囲の全高を有する。さらに別の実施態様では、ブランケット多結晶シリコン層と誘電体キャップ層との高さは約１２０ｎｍであり、通常、７０ｎｍポリＳｉと５０ｎｍ誘電体キャップとである。
【００３４】
次に、リソグラフィーおよびエッチングによって、ブランケット多結晶シリコン層と誘電キャップ層とをパターン化してパターン化ゲートスタックを提供する。パターン化ゲートスタック２０は、同じ寸法（すなわち長さ）を有してもよく、あるいはデバイス性能を改善するために寸法を変えてもよい。図１に示したように、各パターン化ゲートスタック２０は、ポリＳｉゲート１６および誘電キャップ１８を備える。リソグラフィー工程は、誘電体キャップ層の上面部にフォトレジストを塗布すること、フォトレジストを所望のパターンの放射に露光させることおよび露光させたフォトレジストを通常のレジスト現像液を利用して現像することを含む。次に、一回以上のドライエッチング工程を利用して、フォトレジスト中のパターンを誘電キャップ層および多結晶シリコンのブランケット層に転写する。いくつかの実施態様では、パターンを誘電キャップ層中に転写した後、パターン化フォトレジストを除去してよい。その他の実施態様では、エッチングが完了した後、パターン化フォトレジストを除去する。
【００３５】
パターン化ゲートスタック２０を形成する際に本発明で用いることができる適当なドライエッチングプロセスは、反応性イオンエッチング、イオンビームエッチング、プラズマエッチングまたはレーザーアブレーションを含むが、それらに限定されない。通常、使用されるドライエッチングプロセスは、下地ゲート誘電体１４に対して選択的であり、それによって、通常、このエッチング工程はゲート誘電体を除去しない。しかし、いくつかの実施態様では、このエッチング工程を用いてゲートスタック２０で保護されていないゲート誘電体１４の部分を除去してよい。
【００３６】
次に、各パターン化ゲートスタック２０の露出された側壁上に、少なくとも一つのスペーサを形成する。この少なくとも一つのスペーサは、酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせ、化合物などの絶縁体で構成される。この少なくとも一つのスペーサは、堆積およびエッチングによって形成される。図２は、ゲートスタック２０の各露出側壁上に二つのスペーサが形成される本発明の実施態様を示す。詳しくは、図２は、第一の幅を有する第一のスペーサ２２と、第二の幅を有する第二のスペーサ２４とを備え、第一の幅は第二の幅より狭い構造物を示す。別の実施態様では、二層スペーサ方式を一層スペーサに換え、この場合一層スペーサは、図２に示した第一の幅と第二の幅との和と実質的に等しい幅を有する広いスペーサである。
【００３７】
第一のスペーサと第二のスペーサとを用いるとき、第一のスペーサと第二のスペーサとを異なる絶縁体で構成してよい。例えば、第一のスペーサ２２をＳｉＯ２で構成し、第二のスペーサ２４をＳｉ３Ｎ４で構成してよい。
【００３８】
スペーサの幅は、ソース／ドレインシリサイド接点（続いて形成される）がゲートスタックのエッジの下に浸入しないように十分に広くなければならない。通常、ソース／ドレインシリサイドは、スペーサが底部で測定して約２０から約８０ｎｍの幅を有するとき、ゲートスタックのエッジの下に浸入しない。
【００３９】
スペーサ形成後、基板中にソース／ドレイン拡散領域（特に示してはいない）を形成する。イオン注入およびアニーリング工程を利用してソース／ドレイン拡散領域を形成する。アニーリング工程は、前段の注入工程によって注入されたドーパントを活性化するために使用される。イオン注入およびアニーリングの条件は、当業者に公知である。
【００４０】
次に、もしそれ以前に除去されていなければ、ゲート誘電体１４を選択除去する化学エッチングプロセスを利用してゲート誘電体１４の露出部分を除去する。このエッチング工程は、半導体基板１０の上部表面ならびにアイソレーション領域１２の上部表面で停止する。ゲート誘電体１４の露出部分を除去する際には任意の化学エッチング剤を用いてよいが、一つの実施態様では、希薄なフッ化水素酸（ＤＨＦ）を用いる。
【００４１】
次に、サリサイドプロセスを用いて、ソース／ドレインシリサイド接点２６を形成する。サリサイドプロセスは、ソース／ドレイン拡散領域を備える基板１０の露出表面上に金属を堆積する工程、シリサイドを形成する第一のアニーリング工程、用いられているなら、キャッピング層を含むあらゆる未反応金属の選択エッチング工程、および、必要なら、第二のアニーリング工程を実行することを含む。例えば、図３に、ソース／ドレインシリサイド接点２６を備える結果として得られる構造物を示す。
【００４２】
半導体基板がシリコンを含まないとき、半導体基板１０の露出表面上にシリコンの層（図示していない）を成長させてよく、ソース／ドレインシリサイド接触を形成する際に用いてよい。
【００４３】
ソース／ドレインシリサイド接点を形成する際に用いられる金属は、シリコンと反応して金属シリサイドを形成することができる任意の金属を含む。そのような金属の例は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金を含むが、それらに限定されない。一つの実施態様では、Ｃｏが好ましい金属である。そのような実施態様では、第二のアニーリング工程が必要である。別の実施態様では、ＮｉまたはＰｔが好ましい。この実施態様では、通常、第二のアニーリング工程を実行しない。
【００４４】
例えば、スパッタリング法、化学的気相堆積法、蒸発法、化学的溶液相堆積法、めっき法および類似法を含む任意の通常の析出プロセスを用いて金属を堆積してよい。
【００４５】
通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約３００℃から約６００℃の温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約３５０℃から約５５０℃の温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温サイクルを用いて、約６００℃から約８００℃の温度で第二のアニーリング工程を実行する。より好ましくは、約６５０℃から約７５０℃の温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。
【００４６】
気体雰囲気、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング気体中でサリサイドアニールを実行する。ソース／ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でＨｅを用いてよく、あるいは第一のアニーリング工程でＨｅを用い、第二のアニーリング工程でフォーミング気体を用いてよい。
【００４７】
図３に示した構造物を形成した後、第一の誘電体層３０および第二の誘電体層３２を含む誘電体スタック２８を形成し、図４に示す構造物を提供する。第一の誘電体層３０はエッチング停止層として使用され、一方、第二の誘電体層３２は層間誘電体として使用される。誘電体スタック２８の第一の誘電体層および第二の誘電体層は、例えば、酸化物、窒化物およびオキシ窒化物を含む異なる絶縁材料で構成される。
【００４８】
本発明によれば、第一の誘電体層３０は、誘電体キャップ１８の誘電体と同じ誘電体で構成される。本発明の一つの実施態様では、誘電体スタック２８の第一の誘電体層３０はＳｉ３Ｎ４で構成され、一方、第二の誘電体層はＳｉＯ２で構成される。図に示したように、誘電体スタック２８は、アイソレーション領域１２、ゲートスタック２０、ならびにソース／ドレインシリサイド接点２６を被覆する。
【００４９】
第一の誘電体層３０および第二の誘電体３２は、同じ堆積プロセスまたは異なる堆積プロセスを利用して形成される。誘電体スタック２８の層３０および３２を形成する際に用いることができる適当な堆積プロセスの例は、化学的気相堆積法、原子層堆積法、物理的気相堆積法、化学的溶液相堆積法、蒸発法およびその他の同様な堆積プロセスを含むが、それらに限定されない。誘電体スタック２８の厚さは変化してよいが、ゲートスタック２０の高さより高い厚さがなければならない。
【００５０】
誘電体スタック２８の形成後、第二の誘電体層３２を平坦化し、平坦化誘電体スタック２８’を備える構造物を提供する。例えば、図５にそのような構造物を示す。例えば、化学機械研摩または研削を含む通常の平坦化プロセスによって、平坦化誘電体スタック２８’を形成してよい。
【００５１】
次に、図６に示すように、反応性イオンエッチバックプロセスを実行し、これによって、第一の誘電体層３０および誘電体キャップ１８を第二の誘電体層３２に対して選択除去する。例えば、第一の誘電体層および誘電体キャップがＳｉ３Ｎ４で構成され、第二の誘電体層がＳｉＯ２で構成されているとき、酸化物に対して窒化物を選択除去する。この反応性イオンエッチバック工程によって、各ゲートスタック２０のポリシリコンゲート１６が露出される。例えば、図６に、反応性イオンエッチバック工程を実行した後の構造物を示す。反応性イオンエッチバック工程は、ポリシリコンゲート１６をエッチングしない点に注意すること。ポリシリコンゲート１６はエッチングされていないので、厚さ（すなわち高さ）は、寸法（すなわち長さ）に関わりなく実質的に同じである。
【００５２】
次に、第二のサリサイドプロセスを実行し、ポリシリコンゲート１６を消費して金属シリサイドゲートを形成する。以下の諸図面は、二段階アニール工程が必要な実施態様の例を示す。いくつかの実施態様では、サリサイドプロセスは、選択エッチング工程後に完了する。従って、そのような実施態様では第一のアニールによって低抵抗相金属シリサイドゲートが形成されるので、第二のアニールは必要ない。
【００５３】
第二のサリサイドプロセスの第一の工程は、図６に示す構造物の上にブランケットシリサイド金属３４を堆積することを含む。例えば、図７に、得られるブランケットシリサイド金属３４を含む構造物を示す。ソース／ドレインシリサイド接触形成で用いられる金属を形成する際に上記で言及した堆積プロセスの一つを用いて、シリサイド金属３４を堆積してよい。
【００５４】
シリサイド金属３４は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金で構成させてよい。一つの実施態様では、シリサイド金属３４はＣｏであり、二工程アニーリングプロセスを使用するとＣｏＳｉ２が生成する。本発明の別の実施態様では、シリサイド金属３４はＮｉまたはＰｔであり、一段アニーリング工程を使用するとＮｉＳｉおよびＰｔＳｉが生成する。シリサイド金属厚さは、特定のＣＭＯＳデバイスに適切な仕事関数を有するシリサイド相を形成するように選ばれる。例えば、ＮｉＳｉは４．６５ｅＶの仕事関数を有し、最初の多結晶シリコン高さが５０ｎｍなら、必要なＮｉの量は約２７ｎｍである。ＣｏＳｉ２は４．４５ｅＶの仕事関数を有し、最初の多結晶シリコン高さが５０ｎｍなら、必要なＣｏの量は約１４ｎｍである。所定のシリサイド金属厚さは多結晶シリコンを消費するのにちょうど必要な量であるが、消費が完了することを確実にするためには約１０％過剰の厚さが好ましい。
【００５５】
いくつかの実施態様（示していない）では、シリサイド金属の上にＴｉＮまたはＷなどの酸素拡散障壁を形成する。
【００５６】
シリサイド金属３４の堆積後、第一のアニールを使用して構造物中に第一のシリサイド相３６を形成する。第一のシリサイド相は、金属シリサイドの最も低い比抵抗相を表してもよく、あるいは表さなくてもよい。図８を参照すること。ソース／ドレインシリサイド接触２６を形成する際に上記で説明した雰囲気および温度を利用して、第一のアニールを実行する。次に、図９に示すように、選択ウェットエッチング工程を使用してあらゆる未反応シリサイド金属を構造物から除去する。
【００５７】
いくつかの金属シリサイドの場合、多結晶シリコンは消費され、第一のシリサイド相３６の比抵抗はこの相の最小値に近いので、サリサイドプロセスをこの時点で止めてよい。これは、ＮｉおよびＰｔの場合である。この実施態様は、図には示していない。他の場合、例えば、シリサイド金属としてＣｏまたはＴｉを用いるとき、残存する多結晶シリコンの消費および第二のシリサイド相材料３８の形成のために第二の高温アニール（上記で説明したように）が必要である。図１０を参照すること。この実施態様では、第一のシリサイド相は高比抵抗相シリサイド材料であり、一方、第二のシリサイド相材料３８は低比抵抗相シリサイド材料である。
【００５８】
上述の本発明の金属シリサイドゲートプロセスの完了後、トランジスタからトランジスタ、およびトランジスタから外部への接続のための多層相互配線構造物を構築するための通常の手法を使用してよい。
【００５９】
上記で述べたように、本発明の第一の実施態様のプロセス工程によって、各金属シリサイドゲートが、その寸法に関わらず、同じ相を有し、実質的に同じ高さであるＣＭＯＳ構造物を作製することができる。前述の集積化プロセス方式を用いて形成されるＣＭＯＳ構造物の別の特徴は、同じポリＳｉイオン注入条件による各金属シリサイドゲートが実質的に同じ仕事関数を有することである。
【００６０】
図１１〜１５を参照する。図１１〜１５は、本発明の第二の実施態様のさまざまな段階の間のＣＭＯＳ構造物の断面図である。これらの図面では、二つのポリＳｉゲート（すなわちｐＦＥＴおよびｎＦＥＴトランジスタを有するＣＭＯＳトランジスタ構造物）の存在を示すが、本発明は、その数のポリＳｉゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリＳｉゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリＳｉゲートが存在してよい。
【００６１】
図１１は、本発明の第二の実施態様で使用することができる初期構造物を示す。図に示したように、初期構造物は、半導体基板１０、半導体基板１０の表面上に配置されるパターン化ゲート誘電体１４、パターン化ゲート誘電体１４の表面部分の上に配置されるパターン化ポリＳｉゲート１６、および各パターン化ポリＳｉゲート１６の露出垂直側壁上に形成されるスペーサ２３を備える。図１１に示した構造物は、第一の実施態様の場合と同じ材料を含み、同構造物を形成するために、図２に示した構造物を形成する際に用いたものと類似のプロセスフローを用いる。この実施態様では、ドープ化領域およびアイソレーション領域は描かれていない。しかし、半導体基板１０中に同領域を含んでよい。この実施態様では、パターン化ポリＳｉゲート１６の各露出垂直側壁上に一層スペーサ２３が示されている点に注意すること。一層スペーサが示されているが、二層スペーサ２２および２４（図２に示したように）が使用されるとき、第二の実施態様は機能する。酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせで一層スペーサ２３を構成してよい。
【００６２】
図１１に示した初期構造物の形成に続いて、初期構造物のすべての露出表面（垂直および水平）上にシリサイド金属５０を形成し、例えば、図１２に示す構造物を提供する。本発明の第二の実施態様で使用されるシリサイド金属５０は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む。例えば物理的気相堆積法（スパッタリング）、化学的気相堆積法、原子層堆積法またはめっき法などの共形堆積プロセスを利用してシリサイド金属５０を形成する。シリサイド金属５０は、堆積される金属の種類および同金属を形成する際に用いられる技法によって変化する厚さを有してよい。しかし、通常、シリサイド金属５０は、堆積後、約０．５から約２５ｎｍの厚さを有する。
【００６３】
半導体基板１０がＳｉ含有材料で構成されていない実施態様では、シリサイド金属５０の形成の前に、非Ｓｉ含有基板の露出表面の上にＳｉ含有材料を形成してよい。
【００６４】
次に、通常の堆積技法によって、図１２に示した構造物の上にリフローすることができる材料（以下リフロー材料と称する）を形成する。リフロー材料は、反射防止コーティング（ＡＲＣ）またはスピンオン誘電体材料を含む。堆積するリフロー材料の厚さは変化してよいが、通常、堆積するリフロー材料は、ポリＳｉゲート１６の高さより低い厚さを有する。詳しくは、堆積直後のリフロー材料は、約２０から約１８０ｎｍの厚さを有する。
【００６５】
堆積後、リフロー材料は凹形になり、例えば図１３に示す構造物を提供する。図１３で、参照番号５２が凹形のリフロー材料を示す。エッチング工程を用いてリフロー材料をさらに凹ませてよい。図に示したように、凹形のリフロー材料５２は、ポリＳｉゲート１６の高さより低い上部表面を有する。その結果、本発明の第二の実施態様のこの時点で、凹形のリフロー材料５２は、ポリＳｉゲート１６の間にだけ配置される。
【００６６】
凹形のリフロー材料５２の形成後、各ポリＳｉゲート１６の上のシリサイド金属５０を除去し、それによって、各ポリＳｉゲート１６の上部表面を露出させる。例えば、図１４に、ポリＳｉゲート１６の上からシリサイド金属５０を除去した後に結果として形成される構造物を示す。誘電体またはポリＳｉに対して金属を選択的に除去するエッチングプロセスを利用して、ポリＳｉゲート１６上のシリサイド金属５０の除去を実行する。詳しくは、本発明のこの工程では、硫酸／過酸化水素溶液を使用するウェットエッチングプロセスを使用してよい。
【００６７】
本発明の第二の実施態様のこの時点で、ＡＲＣまたはスピンオン材料を選択除去するストリッピングプロセスを利用して構造物から凹形のリフロー材料５２を除去した後、アニーリングプロセスを実行する。
【００６８】
アニーリングプロセスは、第一のアニーリング、およびオプションとして、第二のアニールを含んでよい。第一のアニールの後、または第二のオプションのアニールの後、未反応金属は除去される。通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約３００℃から約６００℃の温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約３５０℃から約５５０℃の温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約６００℃から約８００℃の温度で第二のアニーリング工程を実行する。より好ましくは、約６５０℃から約７５０℃の温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。
【００６９】
気体雰囲気、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング気体中でシリサイドアニールを実行する。ソース／ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でＨｅを用いてよく、あるいは第一のアニーリング工程でＨｅを用い、第二のアニーリング工程でフォーミング気体を用いてよい。金属を選択除去するエッチングプロセスを利用して、未反応金属を除去する。例は、硫酸／過酸化水素溶液を用いるウェットエッチングを含む。
【００７０】
図１５は、アニーリングおよびシリサイド接触５４の形成後、結果として形成される構造物を示す。本発明の方法は、ポリＳｉゲート１６の寸法に関わりなく、各ポリＳｉゲート１６が同じ高さを有する構造物を提供する点に注意すること。
【００７１】
本発明の第二の実施態様のこの時点で、ポリＳｉゲート１６を、同じポリＳｉ予備ドーピング条件のとき、実質的に同じ高さ、相および仕事関数を有するシリサイド金属ゲートに変換することができる。本発明の第一の実施態様で言及したサリサイドプロセスを利用して、シリサイド金属ゲートを形成してよい。詳しくは、最初に、ポリＳｉゲート１６および誘電体キャッピング層だけが続いて堆積されるシリサイド金属と接触するように、構造物の上に誘電体キャッピング層（例えばＳｉ３Ｎ４、ＳｉＯ２、Ｓｉ３Ｎ４上のＳｉＯ２等）を提供することによって、シリサイド金属ゲートを形成してよい。本発明のこの工程によって、ソース／ドレイン領域を誘電体層でキャップし、これによって、ゲート形成に用いられるシリサイド金属がソース／ドレイン領域と接触しないようにする。キャッピング層のための可能な手法は、ブランケットＳｉ３Ｎ４層を堆積した後、続いて高密度プラズマ（ＨＤＰ）ＳｉＯ２層（ゲート高さより大きな厚さ）を堆積することである。化学機械研磨を用いてＨＤＰ ＳｉＯ２停止層をＳｉ３Ｎ４層のレベル、あるいは若干Ｓｉ３Ｎ４層内まで平坦化してよい。ＳｉＯ２がいくらか残ったら、ウェットエッチプロセスを用いてＳｉＯ２を除去してよい。選択的ＲＩＥプロセスを用いてゲート上のＳｉ３Ｎ４を除去し、次に、シリサイド金属を堆積し、上記で説明したサリサイドプロセスに付す。
【００７２】
図１６〜２１を参照する。図１６〜２１は、本発明の第三の実施態様のさまざまな段階の間のＣＭＯＳ構造物の断面図である。これらの図面では、二つのポリＳｉゲート（すなわちｐＦＥＴおよびｎＦＥＴトランジスタを有するＣＭＯＳトランジスタ構造物）の存在を示すが、本発明は、その数のポリＳｉゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリＳｉゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリＳｉゲートが存在してよい。
【００７３】
図１６は、本発明の第三の実施態様で使用することができる初期構造物を示す。図に示したように、初期構造物は、内部に形成される第一のドーピング領域１１ａ、第二のドーピング領域１１ｂおよびアイソレーション領域１２を有する半導体基板１０、半導体基板１０の表面上に配置されるパターン化ゲート誘電体１４、パターン化ゲート誘電体１４の表面部分の上に配置されるパターン化ポリＳｉゲート１６、および各パターン化ポリＳｉゲート１６の露出垂直側壁上に形成されるスペーサ２２および２４を含む。本発明の第三の実施態様で使用される初期構造物の前述の構成要素は、ポリＳｉゲート１６の上に誘電体キャップ１８が存在しない点を除いて、図２に示した構成要素と類似する。
【００７４】
図１６の構造物は、金属含有層７２とキャッピング層７４とを含む二層スタック７０も備える。図に示したように、最初に金属含有層７０を形成し、その後、キャッピング層７４を形成する。
【００７５】
二層スタック７０の金属含有層７２は、シリコンと反応して金属シリサイドを生成することができる任意の金属で構成してよい。そのような金属の例は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含むが、それらに限定されない。これらの金属のスタックを金属含有層７０として用いてもよい。これらのさまざまな金属の中で、ＣｏまたはＮｉが使用されることが好ましい。二層スタック７０の金属含有層７２は、一般的に、厚さが約０．５から約２５ｎｍの層であり、約０．５から約１５ｎｍの厚さがより一般的である。
【００７６】
例えば、物理的気相堆積法（スパッタリング法または蒸発法）、化学的気相堆積法、原子層堆積法、化学的溶液相堆積法、めっき法および類似法を含む任意の通常の堆積プロセスを利用して、二層スタック７０の金属含有層７２を形成する。
【００７７】
金属含有層７２の上に形成される二層スタック７０のキャッピング層７４は、シリサイドを形成するために用いられる下地金属中への酸素取り込みを妨げることができる任意の材料を含む。そのようなキャッピング層を説明する例は、ＴｉＮ、ＷまたはＴｉを含む。一般的に、キャッピング層７２は約５ｎｍから約５０ｎｍの厚さを有し、約１０から約２５ｎｍの厚さがより一般的である。例えば物理的気相堆積法または化学的気相堆積法などの通常の堆積プロセスを利用して、キャッピング層７２を形成する。
【００７８】
次に、図１６に示した構造物の上に平坦化誘電体７５を形成し、図１７に示す構造物を提供する。平坦化誘電体７５は、平坦化層として機能することができるフォトレジスト、低温酸化物（ＬＴＯ）またはその他の同様な誘電体を含んでよい。平坦化前の平坦化誘電体７５の初期厚さは変化してよいが、ポリＳｉゲート１６の高さより高い厚さがなければならない。
【００７９】
次に、例えば、例えば、化学機械研磨または研削あるいはその両方を含む通常の平坦化プロセスによって平坦化誘電体７５を平坦化し、これによって、図１８に示す構造物を提供する。平坦化の間、各ポリＳｉゲート１６より高い位置にある平坦化誘電体７５を除去し、これによって、下地の二層スタック７０のキャッピング層７４を露出させる。本発明のこの実施態様では、ポリＳｉゲート１６の上のキャッピング層７４は、ＣＭＰエッチング停止層として機能する。
【００８０】
次に、露出したキャッピング層７４を除去して、下地の金属含有層７２を露出させる。選択ウェットエッチングプロセスを利用して、露出したキャッピング層７４を除去する。
【００８１】
次に、各ポリＳｉゲート１６の上の露出した金属含有層７２を除去し、これによって、ポリＳｉゲート１６の上部表面を露出させる。図１９を参照すること。金属を選択除去するエッチングプロセスを利用して、露出した金属含有層７２を除去する。例は、硫酸／過酸化水素溶液を用いるウェットエッチングを含む。
【００８２】
露出した金属含有層７２を各ポリＳｉゲート１６の上から選択除去した後、フォトレジストまたは低温酸化物を選択除去するエッチングプロセスを利用して、隣接する平坦化材料７５を除去する。例えば、図２０に、上記のプロセス工程に従って形成された構造物を示す。
【００８３】
次に、シリサイド接点５４を形成するアニーリングプロセスを実行する。図２１を参照すること。アニーリングプロセスは、第一のアニーリング、およびオプションとして、第二のアニールを含んでよい。第一のアニールの後、または第二のオプションのアニールの後、未反応金属およびキャッピング層を除去してよい。通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約３００℃から約６００℃の温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約３５０℃から約５５０℃の温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約６００℃から約８００℃の温度で第二のアニーリング工程を実行する。より好ましくは、約６５０℃から約７５０℃の温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。
【００８４】
気体雰囲気、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング気体中でシリサイドアニールを実行する。ソース／ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でＨｅを用いてよく、あるいは第一のアニーリング工程でＨｅを用い、第二のアニーリング工程でフォーミング気体を用いてよい。アニーリングの後、該当する材料を選択除去するエッチングプロセスを利用して、誘電体キャップ７４および未反応金属（すなわち金属含有層７２）を除去する。
【００８５】
図２１は、アニーリングおよびシリサイド接点５４の形成後、形成される構造物を示す。本発明の方法は、ポリＳｉゲート１６の寸法に関わりなく、各ポリＳｉゲート１６が同じ高さを有する構造物を提供する点に注意すること。
【００８６】
第三の実施態様では、本発明の第二の実施態様において上記で説明したように、シリサイド金属ゲートを形成してよい。
【００８７】
上記で言及した本発明のさまざまな実施態様では、シリサイドを形成する際に使用される金属は、金属シリサイドの形成を促進することができる合金添加物を含んでよい。本発明において使用することができる合金添加物の例は、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔまたはそれらの混合物を含む。ただし、合金添加物は、シリサイドを形成する際に用いられる金属と同じでないという条件がある。存在するとき、合金添加物は、約０．１から約５０原子パーセントの量で存在する。
【００８８】
本発明の好ましい実施態様について、本発明を詳しく示し説明してきたが、本発明の技術思想および範囲から逸脱することなく、前述およびその他の形式および詳細の変化を施すことができることは、当業者に理解されるものとする。従って、本発明は、記載され例が示された正確な形式および詳細に限定されるものではなく、付属の請求項の範囲に属するものとする。
【図面の簡単な説明】
【００８９】
【図１】本発明の第一の実施態様で使用される初期キャップ付きポリＳｉゲート構造物を示す説明図（断面図による）である。
【図２】図１に例を示したキャップ付きポリＳｉゲートのそれぞれの側壁上に二重スペーサが形成された後の構造物を示す説明図（断面図による）である。
【図３】図２に例を示した構造物上にソース／ドレインシリサイド化が実行された後の構造物を示す説明図（断面図による）である。
【図４】図３に例を示した構造物上での窒化物／酸化物誘電体スタックの堆積の後の構造物を示す説明図（断面図による）である。
【図５】図４で例を示した構造物を平坦化した後の構造物を示す説明図（断面図による）である。
【図６】キャップ材料を含む酸化物および窒化物をバックエッチングし、各ポリＳｉゲートの上面部を露出させた後の構造物を示す説明図（断面図による）である。
【図７】シリサイド金属堆積後の構造物を示す説明図（断面図による）である。
【図８】第一の自己整合シリサイドアニール後の構造物を示す説明図（断面図による）である。
【図９】シリサイド選択性エッチングを実行した後の構造物を示す説明図（断面図による）である。
【図１０】オプションの第二の自己整合シリサイドアニールを実行した後の構造物を示す説明図（断面図による）である。
【図１１】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１２】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１３】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１４】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１５】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１６】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１７】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１８】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１９】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図２０】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図２１】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【技術分野】
【０００１】
本発明は、半導体基板上の回路デバイスの製作に関する。より詳しくは、本発明は、実質的に同じ高さを有するシリサイド金属ゲートを形成するための相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ製作方法に関する。本発明は、ポリシリコンゲート導体の高さに影響を及ぼすことなく、シリサイド化ソース／ドレイン領域を形成する方法にも関する。
【背景技術】
【０００２】
従来技術全体を通じて、ＣＭＯＳトランジスタのための通常のプロセスフローでは、金属ゲート集積化を実現することは難しいことが証明された。ほとんどの金属ゲート材料は、ソース／ドレイン（Ｓ／Ｄ）接合活性化アニールに必要な高温プロセスの間にゲート誘電体と相互作用する。金属ゲートスタックが高温アニールを受けないようにする必要から、ゲートスタックを最後に作製し、後続のプロセスの間５００℃より低温に保つ「ゲート最後」または「置換ゲート」プロセスが開発された。従来技術の置換ゲートプロセスによって、金属ゲート用の材料選択肢の数は増加するが、プロセスの複雑さおよびコストは増加する。
【０００３】
２００２年１１月２０日出願の本出願人の米国特許出願第１０／３００，１６５号には、通常のＣＭＯＳトランジスタプロセスフロー中で金属ゲートシリサイドを形成するための「置換ゲート」プロセスを用いない手法が記載されている。この代替手法では、余分なプロセス工程の数を最小限にし、それによって複雑さを最小限に抑え、コストを低くしている。
【０００４】
「置換ゲート」プロセスを回避すると、非常に有利である。‘１６５号出願に記載される手法の第二の利点は、標準的な物理的気相堆積法によってシリサイド金属を堆積することができることである。‘１６５号出願では、ゲート誘電体上に金属を直接堆積しないので、化学的気相堆積（ＣＶＤ）法も原子層堆積（ＡＬＤ）法もまったく必要なく、そのため、プラズマの使用を排除することによって、ゲート誘電体の損傷は最小限になる。別の利点は、シリサイド金属ゲート形成後のゲート誘電体の不動態化が容易なことある。水素はシリサイドを通って容易に拡散し、通常の炉アニールプロセスでの不動態化を可能にする。
【０００５】
通常のＣＭＯＳプロセスフロー中で金属ゲートシリサイドを形成することは、いくつかの工程の追加によって実現することができる。以下は、そのようなプロセスフローの例示である。通常、ソース／ドレイン領域のシリサイド化の間、ゲート多結晶Ｓｉ（すなわちポリＳｉ）上には、窒化物または酸化物キャップ層が必要である。酸化物または窒化物キャップは、ソース／ドレインシリサイド化の間、ゲートポリＳｉ領域のシリサイド化を防ぐ。ポリＳｉキャップを組み込むことを除けば、ソース／ドレイン領域上のシリサイド接点の形成全体を通じて、他のプロセス工程はすべて通常のものである。
【０００６】
シリサイドソース／ドレイン接点形成後、通常、ＣＭＯＳ構造物上に窒化物／酸化物二層を堆積し、平坦化し、これによって、ソース／ドレインシリサイドおよびトレンチ・アイソレーション領域を被覆する。通常、化学機械研摩（ＣＭＰ）プロセスを利用して、平坦化を実行する。ＣＭＰを実行し、これによって、ポリＳｉゲートスタック上のキャップを除去し、ポリＳｉを平坦化表面と接触させる。
【０００７】
この時点で、通常の自己整合シリサイド（すなわちサリサイド）プロセスを用いてシリサイド金属ゲートを形成することができる。この後、通常のＣＭＯＳ集積化フローに従って複数のバックエンド相互配線層を形成する。
【０００８】
上記で説明したシリサイド金属ゲートプロセスの不利な点は、ＣＭＰ後、ポリＳｉゲート高さ（厚さ）がゲートの長さによって変化することである。この変化は、（１）ゲートＣＭＰの間のダイ内、ウエハ内、ウエハ間およびロット間の非一様性、および（２）シャロー・トレンチ・アイソレーション（ＳＴＩ）のＣＭＰおよびその後の清掃の間に発生するＳＴＩとシリコン表面（活性区域）との間に生じるトポグラフィーに起因する。
【０００９】
ＳＴＩのＣＭＰは、ＳＴＩからＳｉへのステップ高さを最小限にするように最適化されているが、そのようなステップ高さは依然存在し、デバイスのパターン密度によって変化する。そのようなステップ高さのあらゆる変化から、後のゲートＣＭＰの間にゲート高さの変化が生じる。種々のパターン密度を有する構成要素に、ゲートＣＭＰ自体が、ゲート高さのまた別の非一様性および変化を付け加える。両方の組み合わせによって、所定のウエハ中に最大４００Åのゲート高さの変化が生じることがある。そのような変化があるときにシリサイド金属を堆積すると、異なるゲートではシリサイド形成で消費されるポリＳｉの量が異なるので、異なる相のシリサイドが形成されることがある。これらの異なる相によって、異なる仕事関数（したがってトランジスタのターンオン電圧）および抵抗（デバイス性能）の変化が生じることがある。
【００１０】
上記で述べた欠点を考慮すると、ゲート寸法に関らず実質的に同じ高さを有するシリサイド金属ゲートのポリＳｉの領域上で形成を可能にする新しい、改善されたＣＭＯＳシリサイド金属ゲート集積化方式を提供することが求められている。
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明の第一の実施態様では、形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。本発明の集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。
【００１２】
本発明の第一の実施態様では、ポリＳｉゲートの上の厚い誘電体キャップ（約２０ｎｍ以上、より好ましくは５０ｎｍ以上の厚さを有する）を利用することによって、上記の目的を実現する。層間誘電体の堆積および平坦化の後、反応性イオンエッチング（ＲＩＥ）によって、層間誘電体およびポリＳｉゲートに対して誘電体キャップを選択的に除去する。ポリＳｉゲートはエッチングされないので、ゲート寸法（長さ）に関わらずウエハ全体で実質的に同じ厚さ（すなわち、堆積したときの厚さ）を有する。ポリＳｉを消費して金属ゲートシリサイドを形成した後、本発明の集積化方式によって提供される最初の一様なポリＳｉに起因して、ウエハ全体のシリサイド高さおよびシリサイド相は実質的に同じになる。断面画像化を用いて本発明の第一の実施態様の集積化方式によって形成さる金属ゲートシリサイドの高さを決定することができる。
【００１３】
従来技術の集積化方式に対する本発明の集積化方式の一つの大きな利点は、シリサイド形成のための金属ポリＳｉの反応が起こり、ゲート寸法に関わらず同じ量のポリＳｉを消費し、非一様なまたは不完全な相形成を防ぐという事実である。一例として、従来技術集積化方式では、寸法によって、あるゲートは他のゲートの二倍のポリＳｉを有することがあり得る。この場合、多めのポリＳｉが配置されている厚めのゲート上にＣｏＳｉ２を形成しようとするとＣｏＳｉ２が形成されるが、少なめのポリＳｉが配置されている薄めのゲート上にはＣｏＳｉ相が形成されてしまう。ＣｏＳｉ相は、ＣｏＳｉ２と比較すると５〜６倍高い比抵抗を有する。このため、一様でない性能が生じる。
【００１４】
全体として、本発明の第一の実施態様は、以下の工程を含む。
半導体基板の上に配置される複数のポリＳｉゲートを準備する工程であって、各ポリＳｉゲートはその上部表面に配置される誘電体キャップを備える工程、
半導体基板中にシリサイド化ソース／ドレイン領域を形成する工程、
半導体基板上に平坦化誘電体スタックを形成する工程、
エッチングプロセスを実行して各ポリＳｉゲートの上部表面を露出する工程、および
各ポリＳｉゲートを金属シリサイドゲートに変換するサリサイドプロセスを実行する工程。この実施態様では、同じポリＳｉイオン注入条件の場合、各金属シリサイドゲートは、実質的に同じ高さを有し、同じシリサイド相で構成され、実質的に同じ仕事関数を有する。
【００１５】
本発明の別の様相は、上記に述べた本発明の集積化方式を用いて製造されるＣＭＯＳ構造物に関する。全体として、本発明のＣＭＯ構造物は、以下を含む。
ゲート誘電体の表面の上に配置される複数のシリサイド化金属ゲートであって、同じポリＳｉイオン注入条件の場合、シリサイド金属ゲートのそれぞれは、シリサイド金属ゲートの寸法に関らず、同じシリサイド相で構成され、実質的に同じ高さを有し、実質的に同じ仕事関数を有する。
【００１６】
本発明の第二の実施態様は、シリサイド化ソース／ドレイン領域（すなわち接点）を有するＣＭＯＳ構造物を形成し、それによって、ポリシリコンゲートの高さは、半導体構造物の全表面にわたって実質的に同じである方法に関する。本発明の第二の実施態様は、以下の工程を含む。
半導体基板の上に配置される複数のポリＳｉゲートを備える構造物を準備する工程、
ポリＳｉゲートおよび半導体基板を備える構造物の上にオプションのキャッピング層とともにシリサイド金属を堆積する工程、
各ポリＳｉゲートの間でリフローさせることによって、凹形の材料を形成する工程、
ポリＳｉゲートのそれぞれの上からシリサイド金属およびオプションのキャッピング層を除去する工程、
形成された凹形の材料をリフローによって除去する工程、および
構造物をアニールし、これによって、ポリＳｉゲートのそれぞれの間にシリサイド接点領域を形成する工程。
【００１７】
本発明の第三の実施態様は、シリサイド化ソース／ドレイン領域を有するＣＭＯＳ構造物を形成し、それによって、半導体構造物の全表面にわたってポリシリコンゲートの高さを実質的に同じにする方法に関する。本発明の第三の実施態様は、以下の工程を含む。
半導体基板の上に配置される複数のポリＳｉゲートを備える構造物を準備する工程、
ポリＳｉゲートおよび半導体基板を備える構造物の上に金属含有層およびキャッピング層を含む二層層を形成する工程、
半導体基板上に平坦化誘電体を形成する工程、
各ポリＳｉゲートの上の金属含有層を露出させる工程、
各ポリＳｉゲートの上から金属含有層を除去する工程、および
構造物をアニールし、これによって、ポリＳｉゲートのそれぞれの間にシリサイド接点領域を形成する工程。
【００１８】
上記で説明した第二の実施態様または第三の実施態様のどちらにおいても、同じポリＳｉ予備ドーピング条件の場合、実質的に同じ高さ、相および仕事関数を有する金属シリサイドゲートを形成することができる。
【００１９】
本発明の第二の実施態様および第三の実施態様は、以下を含む本発明の代替ＣＭＯＳ構造物を提供する。
【００２０】
ゲート誘電体の表面の上に配置される複数のポリＳｉゲートであって、ポリＳｉゲートのそれぞれは、ポリシリコンゲートの寸法に関らず実質的に同じ高さを有する複数のポリＳｉゲート、および各ポリＳｉゲートの間に配置されるシリサイド化接点。
【００２１】
本発明では、シリサイド接点（またはシリサイドソース／ドレイン領域）は、各ポリＳｉまたはシリサイド金属ゲートの垂直側壁上に配置されるスペーサのエッジに自己整合される。
【発明を実施するための最良の形態】
【００２２】
次に、本出願の添付図面を参照して、本発明をより詳細に説明する。本発明は、一つの実施態様では、各ゲート寸法に関わらず、同じシリサイド相で構成され、実質的に同じ仕事関数および高さを有するシリサイド金属ゲートを形成することができるＣＭＯＳシリサイド金属ゲート集積化プロセスを提供する。添付図面は、実寸に比例して描かれておらず、同じおよび／または対応する要素は、同じ参照番号で指定される。
【００２３】
図１〜１０を参照する。図１〜１０は、本発明の第一の実施態様のさまざまな段階の間のＣＭＯＳ構造物の断面図である。図面には二つのポリＳｉゲート（すなわちｐＦＥＴおよびｎＦＥＴトランジスタを有するＣＭＯＳトランジスタ構造物）が存在するように示しているが、本発明は、その数のポリＳｉゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリＳｉゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリＳｉゲートが存在してよい。
【００２４】
図１は、本発明の第一の実施態様で使用される初期構造物を示す。詳しくは、図１に示した初期構造物は、内部に形成されるアイソレーション領域１２を有する半導体基板１０を備える。初期構造物は、半導体基板１０の上ならびに分離領域１２の上に配置されるゲート誘電体１４を備える。これは、誘電体が高ｋ材料のように堆積される場合に該当するが、誘電体がＳｉＯ２またはＳｉＯｘＮｙで一般的であるように成長させられる場合には該当しない。本発明では、各ポリＳｉゲート１６は誘電体キャップ１８を有し、これらの両方はゲート誘電体１４の選ばれた部分の上に配置される。本明細書中では、各ポリＳｉゲート１６およびその対応する誘電体キャップ１８をゲートスタック２０と呼ぶ。
【００２５】
図１に示した初期構造物の半導体基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよびその他のＩＩＩ族／Ｖ族化合物半導体をすべて含むがそれらに限定されない任意の半導体材料を含む。半導体基板１０は、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）またはＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）などの層状半導体を含んでよい。本発明のいくつかの実施態様では、半導体基板１０は、Ｓｉ含有半導体材料で構成されることが好ましい。半導体基板１０はドーピングされていてもよく、ドーピングされていなくてもよく、あるいは内部にドーピング領域および非ドーピング領域を含んでもよい。
【００２６】
図１で、参照番号１１ａは第一のドーピング（ｎ‐またはｐ‐）領域を指し、参照番号１１ｂは第二のドーピング（ｎ‐またはｐ‐）領域を指す。第一のドーピング領域および第二のドーピング領域は同じであってよく、あるいは異なる導電率を有してもよい。これらのドーピング領域は、「ウェル」として知られる。
【００２７】
半導体基板１０中にアイソレーション領域１２を形成する。アイソレーション領域１２は、図に示したようにトレンチ・アイソレーション領域であってもよく、あるいは電界酸化物アイソレーション領域であってもよい。トレンチ・アイソレーション領域は、当業者に公知の通常のトレンチ・アイソレーション・プロセスを利用して形成される。トレンチ・アイソレーション領域を形成する際には、例えば、リソグラフィー、エッチングおよびトレンチ誘電体によるトレンチの充填を用いてよい。オプションとして、トレンチ充填の前にトレンチ内にライナーを形成してよく、トレンチ充填後に高密度化工程を実行してよい。トレンチ充填に続いて平坦化プロセスを行ってよい。電界酸化物領域は、いわゆるシリコンプロセスの局所酸化を利用して形成してよい。
【００２８】
半導体基板１０中にアイソレーション領域１２を形成した後、半導体基板１０を含む構造物の表面全体の上、およびアイソレーション領域１２が堆積された誘電体ならアイソレーション領域１２の上に、ゲート誘電体１４を形成する。ゲート誘電体１４は、例えば、酸化、窒化またはオキシ窒化などの熱成長プロセスによって形成してよい。あるいは、ゲート誘電体１４は、例えば、化学的気相堆積（ＣＶＤ）法、プラズマ支援ＣＶＤ法、原子層堆積（ＡＬＤ）法、蒸発法、反応性スパッタリング法、化学的溶液相堆積法およびその他の同様な堆積プロセスなどの堆積プロセスによって形成してよい。ゲート誘電体１４は、上記のプロセスの任意の組み合わせを利用して形成してもよい。
【００２９】
ゲート誘電体１４は、酸化物、窒化物、オキシ窒化物またはケイ酸塩あるいはそれらの組み合わせを含むが、それらに限定されない絶縁材料で構成される。一つの実施態様では、ゲート誘電体１４は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３およびそれらの混合物などの酸化物で構成されることが好ましい。
【００３０】
ゲート誘電体１４の物理的な厚さは変化してよいが、一般的には、ゲート誘電体１４は約０．５から約１０ｎｍの厚さを有し、約０．５から約３ｎｍの厚さがより一般的である。
【００３１】
ゲート誘電体１４を形成した後、例えば、物理的気相堆積法、ＣＶＤ法または蒸発法などの既知の堆積プロセスを利用して、ゲート誘電体１４上に多結晶シリコン（すなわちポリＳｉ）のブランケット層を形成する。多結晶シリコンのブランケット層は、ドーピングされていてもよく、あるいはドーピングされていなくてもよい。ドーピングされるなら、多結晶シリコンを形成する際にインサイチュドーピング堆積プロセスを使用してよい。あるいは、ドーピングされたポリＳｉ層は、堆積、イオン注入およびアニーリングによって形成してもよい。ポリＳｉ層のドーピングによって、形成されるシリサイドゲートの仕事関数はシフトする。ドーパントイオンを説明する例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌまたはそれらの混合物を含む。本発明のこの時点で堆積される多結晶シリコン層の厚さ（すなわち高さ）は、使用される析出プロセスによって変化してよい。一般的に、多結晶シリコン層は、約２０から約１８０ｎｍの垂直厚さを有し、約４０から約１５０ｎｍの厚さがより一般的である。
【００３２】
多結晶シリコンのブランケット層の堆積後、例えば、物理的気相堆積法または化学的気相堆積法などの堆積プロセスを利用して、多結晶シリコンのブランケット層の上に誘電体キャップ層を形成する。誘電体キャップ層は、酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせであってよい。一つの実施態様では、例えばＳｉ３Ｎ４などの窒化物が誘電体キャップ層として使用される。誘電体キャップ層の厚さ、すなわち高さは約２０から約１８０ｎｍであり、約３０から約１４０ｎｍの厚さがより一般的である。
【００３３】
一つの実施態様では、多結晶シリコンのブランケット層と誘電体キャップ層とは、７０から１８０ｎｍの範囲の全高を有する。さらに別の実施態様では、ブランケット多結晶シリコン層と誘電体キャップ層との高さは約１２０ｎｍであり、通常、７０ｎｍポリＳｉと５０ｎｍ誘電体キャップとである。
【００３４】
次に、リソグラフィーおよびエッチングによって、ブランケット多結晶シリコン層と誘電キャップ層とをパターン化してパターン化ゲートスタックを提供する。パターン化ゲートスタック２０は、同じ寸法（すなわち長さ）を有してもよく、あるいはデバイス性能を改善するために寸法を変えてもよい。図１に示したように、各パターン化ゲートスタック２０は、ポリＳｉゲート１６および誘電キャップ１８を備える。リソグラフィー工程は、誘電体キャップ層の上面部にフォトレジストを塗布すること、フォトレジストを所望のパターンの放射に露光させることおよび露光させたフォトレジストを通常のレジスト現像液を利用して現像することを含む。次に、一回以上のドライエッチング工程を利用して、フォトレジスト中のパターンを誘電キャップ層および多結晶シリコンのブランケット層に転写する。いくつかの実施態様では、パターンを誘電キャップ層中に転写した後、パターン化フォトレジストを除去してよい。その他の実施態様では、エッチングが完了した後、パターン化フォトレジストを除去する。
【００３５】
パターン化ゲートスタック２０を形成する際に本発明で用いることができる適当なドライエッチングプロセスは、反応性イオンエッチング、イオンビームエッチング、プラズマエッチングまたはレーザーアブレーションを含むが、それらに限定されない。通常、使用されるドライエッチングプロセスは、下地ゲート誘電体１４に対して選択的であり、それによって、通常、このエッチング工程はゲート誘電体を除去しない。しかし、いくつかの実施態様では、このエッチング工程を用いてゲートスタック２０で保護されていないゲート誘電体１４の部分を除去してよい。
【００３６】
次に、各パターン化ゲートスタック２０の露出された側壁上に、少なくとも一つのスペーサを形成する。この少なくとも一つのスペーサは、酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせ、化合物などの絶縁体で構成される。この少なくとも一つのスペーサは、堆積およびエッチングによって形成される。図２は、ゲートスタック２０の各露出側壁上に二つのスペーサが形成される本発明の実施態様を示す。詳しくは、図２は、第一の幅を有する第一のスペーサ２２と、第二の幅を有する第二のスペーサ２４とを備え、第一の幅は第二の幅より狭い構造物を示す。別の実施態様では、二層スペーサ方式を一層スペーサに換え、この場合一層スペーサは、図２に示した第一の幅と第二の幅との和と実質的に等しい幅を有する広いスペーサである。
【００３７】
第一のスペーサと第二のスペーサとを用いるとき、第一のスペーサと第二のスペーサとを異なる絶縁体で構成してよい。例えば、第一のスペーサ２２をＳｉＯ２で構成し、第二のスペーサ２４をＳｉ３Ｎ４で構成してよい。
【００３８】
スペーサの幅は、ソース／ドレインシリサイド接点（続いて形成される）がゲートスタックのエッジの下に浸入しないように十分に広くなければならない。通常、ソース／ドレインシリサイドは、スペーサが底部で測定して約２０から約８０ｎｍの幅を有するとき、ゲートスタックのエッジの下に浸入しない。
【００３９】
スペーサ形成後、基板中にソース／ドレイン拡散領域（特に示してはいない）を形成する。イオン注入およびアニーリング工程を利用してソース／ドレイン拡散領域を形成する。アニーリング工程は、前段の注入工程によって注入されたドーパントを活性化するために使用される。イオン注入およびアニーリングの条件は、当業者に公知である。
【００４０】
次に、もしそれ以前に除去されていなければ、ゲート誘電体１４を選択除去する化学エッチングプロセスを利用してゲート誘電体１４の露出部分を除去する。このエッチング工程は、半導体基板１０の上部表面ならびにアイソレーション領域１２の上部表面で停止する。ゲート誘電体１４の露出部分を除去する際には任意の化学エッチング剤を用いてよいが、一つの実施態様では、希薄なフッ化水素酸（ＤＨＦ）を用いる。
【００４１】
次に、サリサイドプロセスを用いて、ソース／ドレインシリサイド接点２６を形成する。サリサイドプロセスは、ソース／ドレイン拡散領域を備える基板１０の露出表面上に金属を堆積する工程、シリサイドを形成する第一のアニーリング工程、用いられているなら、キャッピング層を含むあらゆる未反応金属の選択エッチング工程、および、必要なら、第二のアニーリング工程を実行することを含む。例えば、図３に、ソース／ドレインシリサイド接点２６を備える結果として得られる構造物を示す。
【００４２】
半導体基板がシリコンを含まないとき、半導体基板１０の露出表面上にシリコンの層（図示していない）を成長させてよく、ソース／ドレインシリサイド接触を形成する際に用いてよい。
【００４３】
ソース／ドレインシリサイド接点を形成する際に用いられる金属は、シリコンと反応して金属シリサイドを形成することができる任意の金属を含む。そのような金属の例は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金を含むが、それらに限定されない。一つの実施態様では、Ｃｏが好ましい金属である。そのような実施態様では、第二のアニーリング工程が必要である。別の実施態様では、ＮｉまたはＰｔが好ましい。この実施態様では、通常、第二のアニーリング工程を実行しない。
【００４４】
例えば、スパッタリング法、化学的気相堆積法、蒸発法、化学的溶液相堆積法、めっき法および類似法を含む任意の通常の析出プロセスを用いて金属を堆積してよい。
【００４５】
通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約３００℃から約６００℃の温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約３５０℃から約５５０℃の温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温サイクルを用いて、約６００℃から約８００℃の温度で第二のアニーリング工程を実行する。より好ましくは、約６５０℃から約７５０℃の温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。
【００４６】
気体雰囲気、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング気体中でサリサイドアニールを実行する。ソース／ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でＨｅを用いてよく、あるいは第一のアニーリング工程でＨｅを用い、第二のアニーリング工程でフォーミング気体を用いてよい。
【００４７】
図３に示した構造物を形成した後、第一の誘電体層３０および第二の誘電体層３２を含む誘電体スタック２８を形成し、図４に示す構造物を提供する。第一の誘電体層３０はエッチング停止層として使用され、一方、第二の誘電体層３２は層間誘電体として使用される。誘電体スタック２８の第一の誘電体層および第二の誘電体層は、例えば、酸化物、窒化物およびオキシ窒化物を含む異なる絶縁材料で構成される。
【００４８】
本発明によれば、第一の誘電体層３０は、誘電体キャップ１８の誘電体と同じ誘電体で構成される。本発明の一つの実施態様では、誘電体スタック２８の第一の誘電体層３０はＳｉ３Ｎ４で構成され、一方、第二の誘電体層はＳｉＯ２で構成される。図に示したように、誘電体スタック２８は、アイソレーション領域１２、ゲートスタック２０、ならびにソース／ドレインシリサイド接点２６を被覆する。
【００４９】
第一の誘電体層３０および第二の誘電体３２は、同じ堆積プロセスまたは異なる堆積プロセスを利用して形成される。誘電体スタック２８の層３０および３２を形成する際に用いることができる適当な堆積プロセスの例は、化学的気相堆積法、原子層堆積法、物理的気相堆積法、化学的溶液相堆積法、蒸発法およびその他の同様な堆積プロセスを含むが、それらに限定されない。誘電体スタック２８の厚さは変化してよいが、ゲートスタック２０の高さより高い厚さがなければならない。
【００５０】
誘電体スタック２８の形成後、第二の誘電体層３２を平坦化し、平坦化誘電体スタック２８’を備える構造物を提供する。例えば、図５にそのような構造物を示す。例えば、化学機械研摩または研削を含む通常の平坦化プロセスによって、平坦化誘電体スタック２８’を形成してよい。
【００５１】
次に、図６に示すように、反応性イオンエッチバックプロセスを実行し、これによって、第一の誘電体層３０および誘電体キャップ１８を第二の誘電体層３２に対して選択除去する。例えば、第一の誘電体層および誘電体キャップがＳｉ３Ｎ４で構成され、第二の誘電体層がＳｉＯ２で構成されているとき、酸化物に対して窒化物を選択除去する。この反応性イオンエッチバック工程によって、各ゲートスタック２０のポリシリコンゲート１６が露出される。例えば、図６に、反応性イオンエッチバック工程を実行した後の構造物を示す。反応性イオンエッチバック工程は、ポリシリコンゲート１６をエッチングしない点に注意すること。ポリシリコンゲート１６はエッチングされていないので、厚さ（すなわち高さ）は、寸法（すなわち長さ）に関わりなく実質的に同じである。
【００５２】
次に、第二のサリサイドプロセスを実行し、ポリシリコンゲート１６を消費して金属シリサイドゲートを形成する。以下の諸図面は、二段階アニール工程が必要な実施態様の例を示す。いくつかの実施態様では、サリサイドプロセスは、選択エッチング工程後に完了する。従って、そのような実施態様では第一のアニールによって低抵抗相金属シリサイドゲートが形成されるので、第二のアニールは必要ない。
【００５３】
第二のサリサイドプロセスの第一の工程は、図６に示す構造物の上にブランケットシリサイド金属３４を堆積することを含む。例えば、図７に、得られるブランケットシリサイド金属３４を含む構造物を示す。ソース／ドレインシリサイド接触形成で用いられる金属を形成する際に上記で言及した堆積プロセスの一つを用いて、シリサイド金属３４を堆積してよい。
【００５４】
シリサイド金属３４は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金で構成させてよい。一つの実施態様では、シリサイド金属３４はＣｏであり、二工程アニーリングプロセスを使用するとＣｏＳｉ２が生成する。本発明の別の実施態様では、シリサイド金属３４はＮｉまたはＰｔであり、一段アニーリング工程を使用するとＮｉＳｉおよびＰｔＳｉが生成する。シリサイド金属厚さは、特定のＣＭＯＳデバイスに適切な仕事関数を有するシリサイド相を形成するように選ばれる。例えば、ＮｉＳｉは４．６５ｅＶの仕事関数を有し、最初の多結晶シリコン高さが５０ｎｍなら、必要なＮｉの量は約２７ｎｍである。ＣｏＳｉ２は４．４５ｅＶの仕事関数を有し、最初の多結晶シリコン高さが５０ｎｍなら、必要なＣｏの量は約１４ｎｍである。所定のシリサイド金属厚さは多結晶シリコンを消費するのにちょうど必要な量であるが、消費が完了することを確実にするためには約１０％過剰の厚さが好ましい。
【００５５】
いくつかの実施態様（示していない）では、シリサイド金属の上にＴｉＮまたはＷなどの酸素拡散障壁を形成する。
【００５６】
シリサイド金属３４の堆積後、第一のアニールを使用して構造物中に第一のシリサイド相３６を形成する。第一のシリサイド相は、金属シリサイドの最も低い比抵抗相を表してもよく、あるいは表さなくてもよい。図８を参照すること。ソース／ドレインシリサイド接触２６を形成する際に上記で説明した雰囲気および温度を利用して、第一のアニールを実行する。次に、図９に示すように、選択ウェットエッチング工程を使用してあらゆる未反応シリサイド金属を構造物から除去する。
【００５７】
いくつかの金属シリサイドの場合、多結晶シリコンは消費され、第一のシリサイド相３６の比抵抗はこの相の最小値に近いので、サリサイドプロセスをこの時点で止めてよい。これは、ＮｉおよびＰｔの場合である。この実施態様は、図には示していない。他の場合、例えば、シリサイド金属としてＣｏまたはＴｉを用いるとき、残存する多結晶シリコンの消費および第二のシリサイド相材料３８の形成のために第二の高温アニール（上記で説明したように）が必要である。図１０を参照すること。この実施態様では、第一のシリサイド相は高比抵抗相シリサイド材料であり、一方、第二のシリサイド相材料３８は低比抵抗相シリサイド材料である。
【００５８】
上述の本発明の金属シリサイドゲートプロセスの完了後、トランジスタからトランジスタ、およびトランジスタから外部への接続のための多層相互配線構造物を構築するための通常の手法を使用してよい。
【００５９】
上記で述べたように、本発明の第一の実施態様のプロセス工程によって、各金属シリサイドゲートが、その寸法に関わらず、同じ相を有し、実質的に同じ高さであるＣＭＯＳ構造物を作製することができる。前述の集積化プロセス方式を用いて形成されるＣＭＯＳ構造物の別の特徴は、同じポリＳｉイオン注入条件による各金属シリサイドゲートが実質的に同じ仕事関数を有することである。
【００６０】
図１１〜１５を参照する。図１１〜１５は、本発明の第二の実施態様のさまざまな段階の間のＣＭＯＳ構造物の断面図である。これらの図面では、二つのポリＳｉゲート（すなわちｐＦＥＴおよびｎＦＥＴトランジスタを有するＣＭＯＳトランジスタ構造物）の存在を示すが、本発明は、その数のポリＳｉゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリＳｉゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリＳｉゲートが存在してよい。
【００６１】
図１１は、本発明の第二の実施態様で使用することができる初期構造物を示す。図に示したように、初期構造物は、半導体基板１０、半導体基板１０の表面上に配置されるパターン化ゲート誘電体１４、パターン化ゲート誘電体１４の表面部分の上に配置されるパターン化ポリＳｉゲート１６、および各パターン化ポリＳｉゲート１６の露出垂直側壁上に形成されるスペーサ２３を備える。図１１に示した構造物は、第一の実施態様の場合と同じ材料を含み、同構造物を形成するために、図２に示した構造物を形成する際に用いたものと類似のプロセスフローを用いる。この実施態様では、ドープ化領域およびアイソレーション領域は描かれていない。しかし、半導体基板１０中に同領域を含んでよい。この実施態様では、パターン化ポリＳｉゲート１６の各露出垂直側壁上に一層スペーサ２３が示されている点に注意すること。一層スペーサが示されているが、二層スペーサ２２および２４（図２に示したように）が使用されるとき、第二の実施態様は機能する。酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせで一層スペーサ２３を構成してよい。
【００６２】
図１１に示した初期構造物の形成に続いて、初期構造物のすべての露出表面（垂直および水平）上にシリサイド金属５０を形成し、例えば、図１２に示す構造物を提供する。本発明の第二の実施態様で使用されるシリサイド金属５０は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む。例えば物理的気相堆積法（スパッタリング）、化学的気相堆積法、原子層堆積法またはめっき法などの共形堆積プロセスを利用してシリサイド金属５０を形成する。シリサイド金属５０は、堆積される金属の種類および同金属を形成する際に用いられる技法によって変化する厚さを有してよい。しかし、通常、シリサイド金属５０は、堆積後、約０．５から約２５ｎｍの厚さを有する。
【００６３】
半導体基板１０がＳｉ含有材料で構成されていない実施態様では、シリサイド金属５０の形成の前に、非Ｓｉ含有基板の露出表面の上にＳｉ含有材料を形成してよい。
【００６４】
次に、通常の堆積技法によって、図１２に示した構造物の上にリフローすることができる材料（以下リフロー材料と称する）を形成する。リフロー材料は、反射防止コーティング（ＡＲＣ）またはスピンオン誘電体材料を含む。堆積するリフロー材料の厚さは変化してよいが、通常、堆積するリフロー材料は、ポリＳｉゲート１６の高さより低い厚さを有する。詳しくは、堆積直後のリフロー材料は、約２０から約１８０ｎｍの厚さを有する。
【００６５】
堆積後、リフロー材料は凹形になり、例えば図１３に示す構造物を提供する。図１３で、参照番号５２が凹形のリフロー材料を示す。エッチング工程を用いてリフロー材料をさらに凹ませてよい。図に示したように、凹形のリフロー材料５２は、ポリＳｉゲート１６の高さより低い上部表面を有する。その結果、本発明の第二の実施態様のこの時点で、凹形のリフロー材料５２は、ポリＳｉゲート１６の間にだけ配置される。
【００６６】
凹形のリフロー材料５２の形成後、各ポリＳｉゲート１６の上のシリサイド金属５０を除去し、それによって、各ポリＳｉゲート１６の上部表面を露出させる。例えば、図１４に、ポリＳｉゲート１６の上からシリサイド金属５０を除去した後に結果として形成される構造物を示す。誘電体またはポリＳｉに対して金属を選択的に除去するエッチングプロセスを利用して、ポリＳｉゲート１６上のシリサイド金属５０の除去を実行する。詳しくは、本発明のこの工程では、硫酸／過酸化水素溶液を使用するウェットエッチングプロセスを使用してよい。
【００６７】
本発明の第二の実施態様のこの時点で、ＡＲＣまたはスピンオン材料を選択除去するストリッピングプロセスを利用して構造物から凹形のリフロー材料５２を除去した後、アニーリングプロセスを実行する。
【００６８】
アニーリングプロセスは、第一のアニーリング、およびオプションとして、第二のアニールを含んでよい。第一のアニールの後、または第二のオプションのアニールの後、未反応金属は除去される。通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約３００℃から約６００℃の温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約３５０℃から約５５０℃の温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約６００℃から約８００℃の温度で第二のアニーリング工程を実行する。より好ましくは、約６５０℃から約７５０℃の温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。
【００６９】
気体雰囲気、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング気体中でシリサイドアニールを実行する。ソース／ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でＨｅを用いてよく、あるいは第一のアニーリング工程でＨｅを用い、第二のアニーリング工程でフォーミング気体を用いてよい。金属を選択除去するエッチングプロセスを利用して、未反応金属を除去する。例は、硫酸／過酸化水素溶液を用いるウェットエッチングを含む。
【００７０】
図１５は、アニーリングおよびシリサイド接触５４の形成後、結果として形成される構造物を示す。本発明の方法は、ポリＳｉゲート１６の寸法に関わりなく、各ポリＳｉゲート１６が同じ高さを有する構造物を提供する点に注意すること。
【００７１】
本発明の第二の実施態様のこの時点で、ポリＳｉゲート１６を、同じポリＳｉ予備ドーピング条件のとき、実質的に同じ高さ、相および仕事関数を有するシリサイド金属ゲートに変換することができる。本発明の第一の実施態様で言及したサリサイドプロセスを利用して、シリサイド金属ゲートを形成してよい。詳しくは、最初に、ポリＳｉゲート１６および誘電体キャッピング層だけが続いて堆積されるシリサイド金属と接触するように、構造物の上に誘電体キャッピング層（例えばＳｉ３Ｎ４、ＳｉＯ２、Ｓｉ３Ｎ４上のＳｉＯ２等）を提供することによって、シリサイド金属ゲートを形成してよい。本発明のこの工程によって、ソース／ドレイン領域を誘電体層でキャップし、これによって、ゲート形成に用いられるシリサイド金属がソース／ドレイン領域と接触しないようにする。キャッピング層のための可能な手法は、ブランケットＳｉ３Ｎ４層を堆積した後、続いて高密度プラズマ（ＨＤＰ）ＳｉＯ２層（ゲート高さより大きな厚さ）を堆積することである。化学機械研磨を用いてＨＤＰ ＳｉＯ２停止層をＳｉ３Ｎ４層のレベル、あるいは若干Ｓｉ３Ｎ４層内まで平坦化してよい。ＳｉＯ２がいくらか残ったら、ウェットエッチプロセスを用いてＳｉＯ２を除去してよい。選択的ＲＩＥプロセスを用いてゲート上のＳｉ３Ｎ４を除去し、次に、シリサイド金属を堆積し、上記で説明したサリサイドプロセスに付す。
【００７２】
図１６〜２１を参照する。図１６〜２１は、本発明の第三の実施態様のさまざまな段階の間のＣＭＯＳ構造物の断面図である。これらの図面では、二つのポリＳｉゲート（すなわちｐＦＥＴおよびｎＦＥＴトランジスタを有するＣＭＯＳトランジスタ構造物）の存在を示すが、本発明は、その数のポリＳｉゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリＳｉゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリＳｉゲートが存在してよい。
【００７３】
図１６は、本発明の第三の実施態様で使用することができる初期構造物を示す。図に示したように、初期構造物は、内部に形成される第一のドーピング領域１１ａ、第二のドーピング領域１１ｂおよびアイソレーション領域１２を有する半導体基板１０、半導体基板１０の表面上に配置されるパターン化ゲート誘電体１４、パターン化ゲート誘電体１４の表面部分の上に配置されるパターン化ポリＳｉゲート１６、および各パターン化ポリＳｉゲート１６の露出垂直側壁上に形成されるスペーサ２２および２４を含む。本発明の第三の実施態様で使用される初期構造物の前述の構成要素は、ポリＳｉゲート１６の上に誘電体キャップ１８が存在しない点を除いて、図２に示した構成要素と類似する。
【００７４】
図１６の構造物は、金属含有層７２とキャッピング層７４とを含む二層スタック７０も備える。図に示したように、最初に金属含有層７０を形成し、その後、キャッピング層７４を形成する。
【００７５】
二層スタック７０の金属含有層７２は、シリコンと反応して金属シリサイドを生成することができる任意の金属で構成してよい。そのような金属の例は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含むが、それらに限定されない。これらの金属のスタックを金属含有層７０として用いてもよい。これらのさまざまな金属の中で、ＣｏまたはＮｉが使用されることが好ましい。二層スタック７０の金属含有層７２は、一般的に、厚さが約０．５から約２５ｎｍの層であり、約０．５から約１５ｎｍの厚さがより一般的である。
【００７６】
例えば、物理的気相堆積法（スパッタリング法または蒸発法）、化学的気相堆積法、原子層堆積法、化学的溶液相堆積法、めっき法および類似法を含む任意の通常の堆積プロセスを利用して、二層スタック７０の金属含有層７２を形成する。
【００７７】
金属含有層７２の上に形成される二層スタック７０のキャッピング層７４は、シリサイドを形成するために用いられる下地金属中への酸素取り込みを妨げることができる任意の材料を含む。そのようなキャッピング層を説明する例は、ＴｉＮ、ＷまたはＴｉを含む。一般的に、キャッピング層７２は約５ｎｍから約５０ｎｍの厚さを有し、約１０から約２５ｎｍの厚さがより一般的である。例えば物理的気相堆積法または化学的気相堆積法などの通常の堆積プロセスを利用して、キャッピング層７２を形成する。
【００７８】
次に、図１６に示した構造物の上に平坦化誘電体７５を形成し、図１７に示す構造物を提供する。平坦化誘電体７５は、平坦化層として機能することができるフォトレジスト、低温酸化物（ＬＴＯ）またはその他の同様な誘電体を含んでよい。平坦化前の平坦化誘電体７５の初期厚さは変化してよいが、ポリＳｉゲート１６の高さより高い厚さがなければならない。
【００７９】
次に、例えば、例えば、化学機械研磨または研削あるいはその両方を含む通常の平坦化プロセスによって平坦化誘電体７５を平坦化し、これによって、図１８に示す構造物を提供する。平坦化の間、各ポリＳｉゲート１６より高い位置にある平坦化誘電体７５を除去し、これによって、下地の二層スタック７０のキャッピング層７４を露出させる。本発明のこの実施態様では、ポリＳｉゲート１６の上のキャッピング層７４は、ＣＭＰエッチング停止層として機能する。
【００８０】
次に、露出したキャッピング層７４を除去して、下地の金属含有層７２を露出させる。選択ウェットエッチングプロセスを利用して、露出したキャッピング層７４を除去する。
【００８１】
次に、各ポリＳｉゲート１６の上の露出した金属含有層７２を除去し、これによって、ポリＳｉゲート１６の上部表面を露出させる。図１９を参照すること。金属を選択除去するエッチングプロセスを利用して、露出した金属含有層７２を除去する。例は、硫酸／過酸化水素溶液を用いるウェットエッチングを含む。
【００８２】
露出した金属含有層７２を各ポリＳｉゲート１６の上から選択除去した後、フォトレジストまたは低温酸化物を選択除去するエッチングプロセスを利用して、隣接する平坦化材料７５を除去する。例えば、図２０に、上記のプロセス工程に従って形成された構造物を示す。
【００８３】
次に、シリサイド接点５４を形成するアニーリングプロセスを実行する。図２１を参照すること。アニーリングプロセスは、第一のアニーリング、およびオプションとして、第二のアニールを含んでよい。第一のアニールの後、または第二のオプションのアニールの後、未反応金属およびキャッピング層を除去してよい。通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約３００℃から約６００℃の温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約３５０℃から約５５０℃の温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約６００℃から約８００℃の温度で第二のアニーリング工程を実行する。より好ましくは、約６５０℃から約７５０℃の温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。
【００８４】
気体雰囲気、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング気体中でシリサイドアニールを実行する。ソース／ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でＨｅを用いてよく、あるいは第一のアニーリング工程でＨｅを用い、第二のアニーリング工程でフォーミング気体を用いてよい。アニーリングの後、該当する材料を選択除去するエッチングプロセスを利用して、誘電体キャップ７４および未反応金属（すなわち金属含有層７２）を除去する。
【００８５】
図２１は、アニーリングおよびシリサイド接点５４の形成後、形成される構造物を示す。本発明の方法は、ポリＳｉゲート１６の寸法に関わりなく、各ポリＳｉゲート１６が同じ高さを有する構造物を提供する点に注意すること。
【００８６】
第三の実施態様では、本発明の第二の実施態様において上記で説明したように、シリサイド金属ゲートを形成してよい。
【００８７】
上記で言及した本発明のさまざまな実施態様では、シリサイドを形成する際に使用される金属は、金属シリサイドの形成を促進することができる合金添加物を含んでよい。本発明において使用することができる合金添加物の例は、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔまたはそれらの混合物を含む。ただし、合金添加物は、シリサイドを形成する際に用いられる金属と同じでないという条件がある。存在するとき、合金添加物は、約０．１から約５０原子パーセントの量で存在する。
【００８８】
本発明の好ましい実施態様について、本発明を詳しく示し説明してきたが、本発明の技術思想および範囲から逸脱することなく、前述およびその他の形式および詳細の変化を施すことができることは、当業者に理解されるものとする。従って、本発明は、記載され例が示された正確な形式および詳細に限定されるものではなく、付属の請求項の範囲に属するものとする。
【図面の簡単な説明】
【００８９】
【図１】本発明の第一の実施態様で使用される初期キャップ付きポリＳｉゲート構造物を示す説明図（断面図による）である。
【図２】図１に例を示したキャップ付きポリＳｉゲートのそれぞれの側壁上に二重スペーサが形成された後の構造物を示す説明図（断面図による）である。
【図３】図２に例を示した構造物上にソース／ドレインシリサイド化が実行された後の構造物を示す説明図（断面図による）である。
【図４】図３に例を示した構造物上での窒化物／酸化物誘電体スタックの堆積の後の構造物を示す説明図（断面図による）である。
【図５】図４で例を示した構造物を平坦化した後の構造物を示す説明図（断面図による）である。
【図６】キャップ材料を含む酸化物および窒化物をバックエッチングし、各ポリＳｉゲートの上面部を露出させた後の構造物を示す説明図（断面図による）である。
【図７】シリサイド金属堆積後の構造物を示す説明図（断面図による）である。
【図８】第一の自己整合シリサイドアニール後の構造物を示す説明図（断面図による）である。
【図９】シリサイド選択性エッチングを実行した後の構造物を示す説明図（断面図による）である。
【図１０】オプションの第二の自己整合シリサイドアニールを実行した後の構造物を示す説明図（断面図による）である。
【図１１】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１２】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１３】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１４】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１５】本発明の第二の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１６】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１７】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１８】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図１９】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図２０】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【図２１】本発明の第三の実施態様の基本プロセスフローの例を示す説明図（断面図による）である。
【特許請求の範囲】
【請求項１】
相補型金属酸化物半導体（ＣＭＯＳ）構造物を作製するための方法であって、
半導体基板の上に配置される複数のポリＳｉゲートを準備する工程であって、各ポリＳｉゲートは、その上部表面上に配置される誘電体キャップを備える工程、
前記半導体基板中にシリサイド化ソース／ドレイン領域を形成する工程、
前記半導体基板上に平坦化誘電体スタックを形成する工程、
エッチングプロセスを実行して各ポリＳｉゲートの上部表面を露出させる工程、および
各ポリＳｉゲートを金属シリサイドゲートに変換するサリサイドプロセスを実行する工程
を含み、同じポリＳｉイオン注入条件の場合に、各金属シリサイドゲートは、実質的に同じ高さを有し、同じシリサイド相で構成され、実質的に同じ仕事関数を有する方法。
【請求項２】
前記複数のポリＳｉゲートは、ゲート誘電体の上に形成される、請求項１に記載の方法。
【請求項３】
前記複数のポリＳｉゲートは、堆積法、リソグラフィー法およびエッチング法によって形成される、請求項１に記載の方法。
【請求項４】
前記誘電体キャップは窒化物で構成される、請求項１に記載の方法。
【請求項５】
前記複数のポリＳｉゲートを準備する工程は、前記ポリＳｉゲートの各露出側壁上の少なくとも一つのスペーサの形成を含む、請求項１に記載の方法。
【請求項６】
前記少なくとも一つのスペーサは、第一のスペーサおよび第二のスペーサを含み、前記第一のスペーサは、前記第二のスペーサより狭い厚さを有する、請求項５に記載の方法。
【請求項７】
シリサイド化ソース／ドレイン領域を形成する工程は、前記半導体基板の上に金属を堆積すること、およびサリサイドプロセスを実行することを含む、請求項１に記載の方法。
【請求項８】
前記金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む、請求項７に記載の方法。
【請求項９】
前記金属は、Ｃｏ、ＮｉまたはＰｔである、請求項８に記載の方法。
【請求項１０】
前記サリサイドプロセスは、第一のアニール、選択エッチング工程、およびオプションとして第二のアニールを含む、請求項７に記載の方法。
【請求項１１】
金属堆積の前に、前記半導体基板の上にシリコンの層を形成することをさらに含む、請求項７に記載の方法。
【請求項１２】
平坦化誘電体スタックを形成する前記工程は、堆積および平坦化を含む、請求項１に記載の方法。
【請求項１３】
平坦化誘電体スタックを形成する前記工程は、エッチング停止層を形成すること、中間層誘電体を形成すること、および前記中間層誘電体を平坦化することを含む、請求項１に記載の方法。
【請求項１４】
前記エッチングプロセスは、反応性イオンエッチング工程を含む、請求項１に記載の方法。
【請求項１５】
前記サリサイドプロセスは、各ポリＳｉゲートの前記少なくとも露出された上部表面の上にブランケットシリサイド金属層を堆積すること、第一のアニールを実行して前記ポリＳｉゲートの全部または一部を消費させること、未反応シリサイド金属を選択エッチングすること、およびオプションとして第二のアニールを実行することを含む、請求項１に記載の方法。
【請求項１６】
前記シリサイド金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む、請求項１５に記載の方法。
【請求項１７】
前記シリサイド金属は、Ｃｏ、ＮｉまたはＰｔである、請求項１６に記載の方法。
【請求項１８】
前記第一のアニールは、約３５０℃から約５５０℃の温度で実行される、請求項１５に記載の方法。
【請求項１９】
前記オプションの第二のアニールは、約６００℃から約８００℃の温度で実行される、請求項１５に記載の方法。
【請求項２０】
ゲート誘電体の表面の上に配置される複数のシリサイド化金属ゲート
を含むＣＭＯＳ構造物であって、前記シリサイド化金属ゲートのそれぞれは、同じポリＳｉイオン注入条件の場合には、前記シリサイド化金属ゲートの寸法に関らず、同じシリサイド相で構成され、実質的に同じ高さを有し、実質的に同じ仕事関数を有するＣＭＯＳ構造物。
【請求項２１】
前記シリサイド化金属ゲートは、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金からなる群から選ばれる金属を含む、請求項２０に記載のＣＭＯＳ構造物。
【請求項２２】
前記金属は、Ｃｏ、ＮｉまたはＰｔである、請求項２１に記載のＣＭＯＳ構造物。
【請求項２３】
各シリサイド化金属ゲートと前記半導体基板との間に配置されるゲート誘電体をさらに含む、請求項２０に記載のＣＭＯＳ構造物。
【請求項２４】
前記ゲート誘電体は、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ケイ酸塩類、またはそれらの組み合わせを含む、請求項２３に記載のＣＭＯＳ構造物。
【請求項２５】
各シリサイド化金属ゲートに隣接するシリサイド化ソース／ドレイン領域をさらに含む、請求項２０に記載のＣＭＯＳ構造物。
【請求項２６】
各シリサイド化金属ゲートは、ＣｏＳｉ２、ＰｔＳｉまたはＮｉＳｉを含む、請求項２０に記載のＣＭＯＳ構造物。
【請求項２７】
前記シリサイド化金属ゲートのそれぞれの側壁上に少なくとも一つのスペーサが配置される、請求項２０に記載のＣＭＯＳ構造物。
【請求項２８】
前記少なくとも一つのスペーサは、第一の狭いスペーサおよび第二のより広いスペーサを備える、請求項２７に記載のＣＭＯＳ構造物。
【請求項２９】
前記シリサイドゲートは、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌおよびそれらの混合物からなる群から選ばれるドーパントを含み、前記ドーパントは、前記シリサイド化金属ゲートの仕事関数を変化させる、請求項２０に記載のＣＭＯＳ構造物。
【請求項３０】
シリサイド接点を有するＣＭＯＳ構造物を形成する方法であって、前記方法は、
半導体基板の上に配置される複数のポリＳｉゲートを備える構造物を準備する工程、
前記ポリＳｉゲートおよび前記半導体基板を備える前記構造物の上にシリサイド金属を堆積する工程、
各ポリＳｉゲートの間に凹形のリフロー材料を形成する工程、
前記ポリＳｉゲートのそれぞれの上からシリサイド金属を除去する工程、
前記凹形のリフロー材料を除去する工程、および
前記構造物をアニールし、これによって、前記ポリＳｉゲートのそれぞれの間にシリサイド接点領域を形成する工程
を含む方法。
【請求項３１】
前記シリサイド金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む、請求項３０に記載の方法。
【請求項３２】
前記金属は、Ｃｏ、ＮｉまたはＰｔである、請求項３１に記載の方法。
【請求項３３】
前記凹形のリフロー材料は、反射防止コーティングまたはスピンオン誘電体を含む、請求項３０に記載の方法。
【請求項３４】
前記凹形のリフロー材料を形成する工程は、堆積およびオプションのエッチングを含む、請求項３０に記載の方法。
【請求項３５】
前記シリサイド金属を除去する工程は、ウェットエッチングプロセスを含む、請求項３０に記載の方法。
【請求項３６】
前記アニールする工程は、約３００℃から約６００℃の温度で実行される第一のアニールする工程を少なくとも含む、請求項３０に記載の方法。
【請求項３７】
約６００℃から約８００℃の温度で実行されるオプションの第二のアニールする工程をさらに含む、請求項３６に記載の方法。
【請求項３８】
ＳｉＯ２およびＳｉ３Ｎ４を含むキャッピング二層を堆積し、平坦化することによってシリサイド金属ゲートを形成する工程、オプションのウェットエッチングプロセスを実行してＳｉＯ２を除去する工程、選択ＲＩＥプロセスを実行して前記ゲートの上のＳｉ３Ｎ４を除去する工程、前記ゲート上にシリサイド金属を形成する工程、およびサリサイドプロセスを実行する工程をさらに含む、請求項３０に記載の方法。
【請求項３９】
シリサイド接点を有するＣＭＯＳ構造物を形成する方法であって、
半導体基板の上に配置される複数のポリＳｉゲートを備える構造物を準備する工程、
前記ポリＳｉゲートおよび前記半導体基板を備える前記構造物の上に金属含有層およびキャッピング層を備える二層を形成する工程、
前記半導体基板上に平坦化材料を形成する工程、
各ポリＳｉゲートの上で前記金属含有層を露出させる工程、
各ポリＳｉゲートの上から前記金属含有層を除去する工程、
前記平坦化材料を平坦化する工程、および
前記構造物をアニールし、これによって、前記ポリＳｉゲートのそれぞれの間にシリサイド接点領域を形成する工程
を含む方法。
【請求項４０】
前記金属含有層は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む、請求項３９に記載の方法。
【請求項４１】
前記金属含有層は、Ｃｏ、ＮｉまたはＰｔである、請求項４０に記載の方法。
【請求項４２】
前記キャッピング層は、ＴｉＮ、ＷまたはＴｉを含む、請求項３９に記載の方法。
【請求項４３】
前記平坦化材料は、フォトレジストまたは低温度酸化物を含む、請求項３９に記載の方法。
【請求項４４】
前記露出させる工程は、前記平坦化材料の化学機械研摩および前記キャッピング層のエッチングを含む、請求項３９に記載の方法。
【請求項４５】
各ポリＳｉゲートの上からの前記金属含有シリサイド金属の前記除去工程は、ウェットエッチングプロセスを含む、請求項３９に記載の方法。
【請求項４６】
前記アニールする工程は、約３００℃から約６００℃の温度で実行される第一のアニールする工程を少なくとも含む、請求項３９に記載の方法。
【請求項４７】
約６００℃から約８００℃の温度で実行されるオプションの第二のアニールする工程をさらに含む、請求項４６に記載の方法。
【請求項４８】
ＳｉＯ２およびＳｉ３Ｎ４を含むキャッピング二層を堆積し、平坦化することによってシリサイド金属ゲートを形成する工程、オプションのウェットエッチングプロセスを実行してＳｉＯ２を除去する工程、選択ＲＩＥプロセスを実行して前記ゲートの上のＳｉ３Ｎ４を除去する工程、前記ゲート上にシリサイド金属を形成する工程、およびサリサイドプロセスを実行する工程を含む、請求項３９に記載の方法。
【請求項４９】
ゲート誘電体の表面の上に配置される複数のポリＳｉゲート
を含むＣＭＯＳ構造物であって、前記ポリＳｉゲートのそれぞれは、前記ポリシリコンゲートと、各ポリＳｉゲートの間に配置されるシリサイド接点との寸法に関らず、実質的に同じ高さを有するＣＭＯＳ構造物。
【請求項５０】
前記ポリＳｉゲートは、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌおよびそれらの混合物からなる群から選ばれるドーパントを含む、請求項４９に記載のＣＭＯＳ構造物。
【請求項５１】
前記シリサイド接点は、ＮｉＳｉ、ＣｏＳｉ２またはＰｔＳｉを含む、請求項４９に記載のＣＭＯＳ構造物。
【請求項５２】
前記シリサイド接点は、各ポリＳｉゲートの側壁上に配置されるスペーサの外部エッジと自己整合される、請求項４９に記載のＣＭＯＳ構造物。
【請求項１】
相補型金属酸化物半導体（ＣＭＯＳ）構造物を作製するための方法であって、
半導体基板の上に配置される複数のポリＳｉゲートを準備する工程であって、各ポリＳｉゲートは、その上部表面上に配置される誘電体キャップを備える工程、
前記半導体基板中にシリサイド化ソース／ドレイン領域を形成する工程、
前記半導体基板上に平坦化誘電体スタックを形成する工程、
エッチングプロセスを実行して各ポリＳｉゲートの上部表面を露出させる工程、および
各ポリＳｉゲートを金属シリサイドゲートに変換するサリサイドプロセスを実行する工程
を含み、同じポリＳｉイオン注入条件の場合に、各金属シリサイドゲートは、実質的に同じ高さを有し、同じシリサイド相で構成され、実質的に同じ仕事関数を有する方法。
【請求項２】
前記複数のポリＳｉゲートは、ゲート誘電体の上に形成される、請求項１に記載の方法。
【請求項３】
前記複数のポリＳｉゲートは、堆積法、リソグラフィー法およびエッチング法によって形成される、請求項１に記載の方法。
【請求項４】
前記誘電体キャップは窒化物で構成される、請求項１に記載の方法。
【請求項５】
前記複数のポリＳｉゲートを準備する工程は、前記ポリＳｉゲートの各露出側壁上の少なくとも一つのスペーサの形成を含む、請求項１に記載の方法。
【請求項６】
前記少なくとも一つのスペーサは、第一のスペーサおよび第二のスペーサを含み、前記第一のスペーサは、前記第二のスペーサより狭い厚さを有する、請求項５に記載の方法。
【請求項７】
シリサイド化ソース／ドレイン領域を形成する工程は、前記半導体基板の上に金属を堆積すること、およびサリサイドプロセスを実行することを含む、請求項１に記載の方法。
【請求項８】
前記金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む、請求項７に記載の方法。
【請求項９】
前記金属は、Ｃｏ、ＮｉまたはＰｔである、請求項８に記載の方法。
【請求項１０】
前記サリサイドプロセスは、第一のアニール、選択エッチング工程、およびオプションとして第二のアニールを含む、請求項７に記載の方法。
【請求項１１】
金属堆積の前に、前記半導体基板の上にシリコンの層を形成することをさらに含む、請求項７に記載の方法。
【請求項１２】
平坦化誘電体スタックを形成する前記工程は、堆積および平坦化を含む、請求項１に記載の方法。
【請求項１３】
平坦化誘電体スタックを形成する前記工程は、エッチング停止層を形成すること、中間層誘電体を形成すること、および前記中間層誘電体を平坦化することを含む、請求項１に記載の方法。
【請求項１４】
前記エッチングプロセスは、反応性イオンエッチング工程を含む、請求項１に記載の方法。
【請求項１５】
前記サリサイドプロセスは、各ポリＳｉゲートの前記少なくとも露出された上部表面の上にブランケットシリサイド金属層を堆積すること、第一のアニールを実行して前記ポリＳｉゲートの全部または一部を消費させること、未反応シリサイド金属を選択エッチングすること、およびオプションとして第二のアニールを実行することを含む、請求項１に記載の方法。
【請求項１６】
前記シリサイド金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む、請求項１５に記載の方法。
【請求項１７】
前記シリサイド金属は、Ｃｏ、ＮｉまたはＰｔである、請求項１６に記載の方法。
【請求項１８】
前記第一のアニールは、約３５０℃から約５５０℃の温度で実行される、請求項１５に記載の方法。
【請求項１９】
前記オプションの第二のアニールは、約６００℃から約８００℃の温度で実行される、請求項１５に記載の方法。
【請求項２０】
ゲート誘電体の表面の上に配置される複数のシリサイド化金属ゲート
を含むＣＭＯＳ構造物であって、前記シリサイド化金属ゲートのそれぞれは、同じポリＳｉイオン注入条件の場合には、前記シリサイド化金属ゲートの寸法に関らず、同じシリサイド相で構成され、実質的に同じ高さを有し、実質的に同じ仕事関数を有するＣＭＯＳ構造物。
【請求項２１】
前記シリサイド化金属ゲートは、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金からなる群から選ばれる金属を含む、請求項２０に記載のＣＭＯＳ構造物。
【請求項２２】
前記金属は、Ｃｏ、ＮｉまたはＰｔである、請求項２１に記載のＣＭＯＳ構造物。
【請求項２３】
各シリサイド化金属ゲートと前記半導体基板との間に配置されるゲート誘電体をさらに含む、請求項２０に記載のＣＭＯＳ構造物。
【請求項２４】
前記ゲート誘電体は、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ケイ酸塩類、またはそれらの組み合わせを含む、請求項２３に記載のＣＭＯＳ構造物。
【請求項２５】
各シリサイド化金属ゲートに隣接するシリサイド化ソース／ドレイン領域をさらに含む、請求項２０に記載のＣＭＯＳ構造物。
【請求項２６】
各シリサイド化金属ゲートは、ＣｏＳｉ２、ＰｔＳｉまたはＮｉＳｉを含む、請求項２０に記載のＣＭＯＳ構造物。
【請求項２７】
前記シリサイド化金属ゲートのそれぞれの側壁上に少なくとも一つのスペーサが配置される、請求項２０に記載のＣＭＯＳ構造物。
【請求項２８】
前記少なくとも一つのスペーサは、第一の狭いスペーサおよび第二のより広いスペーサを備える、請求項２７に記載のＣＭＯＳ構造物。
【請求項２９】
前記シリサイドゲートは、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌおよびそれらの混合物からなる群から選ばれるドーパントを含み、前記ドーパントは、前記シリサイド化金属ゲートの仕事関数を変化させる、請求項２０に記載のＣＭＯＳ構造物。
【請求項３０】
シリサイド接点を有するＣＭＯＳ構造物を形成する方法であって、前記方法は、
半導体基板の上に配置される複数のポリＳｉゲートを備える構造物を準備する工程、
前記ポリＳｉゲートおよび前記半導体基板を備える前記構造物の上にシリサイド金属を堆積する工程、
各ポリＳｉゲートの間に凹形のリフロー材料を形成する工程、
前記ポリＳｉゲートのそれぞれの上からシリサイド金属を除去する工程、
前記凹形のリフロー材料を除去する工程、および
前記構造物をアニールし、これによって、前記ポリＳｉゲートのそれぞれの間にシリサイド接点領域を形成する工程
を含む方法。
【請求項３１】
前記シリサイド金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む、請求項３０に記載の方法。
【請求項３２】
前記金属は、Ｃｏ、ＮｉまたはＰｔである、請求項３１に記載の方法。
【請求項３３】
前記凹形のリフロー材料は、反射防止コーティングまたはスピンオン誘電体を含む、請求項３０に記載の方法。
【請求項３４】
前記凹形のリフロー材料を形成する工程は、堆積およびオプションのエッチングを含む、請求項３０に記載の方法。
【請求項３５】
前記シリサイド金属を除去する工程は、ウェットエッチングプロセスを含む、請求項３０に記載の方法。
【請求項３６】
前記アニールする工程は、約３００℃から約６００℃の温度で実行される第一のアニールする工程を少なくとも含む、請求項３０に記載の方法。
【請求項３７】
約６００℃から約８００℃の温度で実行されるオプションの第二のアニールする工程をさらに含む、請求項３６に記載の方法。
【請求項３８】
ＳｉＯ２およびＳｉ３Ｎ４を含むキャッピング二層を堆積し、平坦化することによってシリサイド金属ゲートを形成する工程、オプションのウェットエッチングプロセスを実行してＳｉＯ２を除去する工程、選択ＲＩＥプロセスを実行して前記ゲートの上のＳｉ３Ｎ４を除去する工程、前記ゲート上にシリサイド金属を形成する工程、およびサリサイドプロセスを実行する工程をさらに含む、請求項３０に記載の方法。
【請求項３９】
シリサイド接点を有するＣＭＯＳ構造物を形成する方法であって、
半導体基板の上に配置される複数のポリＳｉゲートを備える構造物を準備する工程、
前記ポリＳｉゲートおよび前記半導体基板を備える前記構造物の上に金属含有層およびキャッピング層を備える二層を形成する工程、
前記半導体基板上に平坦化材料を形成する工程、
各ポリＳｉゲートの上で前記金属含有層を露出させる工程、
各ポリＳｉゲートの上から前記金属含有層を除去する工程、
前記平坦化材料を平坦化する工程、および
前記構造物をアニールし、これによって、前記ポリＳｉゲートのそれぞれの間にシリサイド接点領域を形成する工程
を含む方法。
【請求項４０】
前記金属含有層は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金を含む、請求項３９に記載の方法。
【請求項４１】
前記金属含有層は、Ｃｏ、ＮｉまたはＰｔである、請求項４０に記載の方法。
【請求項４２】
前記キャッピング層は、ＴｉＮ、ＷまたはＴｉを含む、請求項３９に記載の方法。
【請求項４３】
前記平坦化材料は、フォトレジストまたは低温度酸化物を含む、請求項３９に記載の方法。
【請求項４４】
前記露出させる工程は、前記平坦化材料の化学機械研摩および前記キャッピング層のエッチングを含む、請求項３９に記載の方法。
【請求項４５】
各ポリＳｉゲートの上からの前記金属含有シリサイド金属の前記除去工程は、ウェットエッチングプロセスを含む、請求項３９に記載の方法。
【請求項４６】
前記アニールする工程は、約３００℃から約６００℃の温度で実行される第一のアニールする工程を少なくとも含む、請求項３９に記載の方法。
【請求項４７】
約６００℃から約８００℃の温度で実行されるオプションの第二のアニールする工程をさらに含む、請求項４６に記載の方法。
【請求項４８】
ＳｉＯ２およびＳｉ３Ｎ４を含むキャッピング二層を堆積し、平坦化することによってシリサイド金属ゲートを形成する工程、オプションのウェットエッチングプロセスを実行してＳｉＯ２を除去する工程、選択ＲＩＥプロセスを実行して前記ゲートの上のＳｉ３Ｎ４を除去する工程、前記ゲート上にシリサイド金属を形成する工程、およびサリサイドプロセスを実行する工程を含む、請求項３９に記載の方法。
【請求項４９】
ゲート誘電体の表面の上に配置される複数のポリＳｉゲート
を含むＣＭＯＳ構造物であって、前記ポリＳｉゲートのそれぞれは、前記ポリシリコンゲートと、各ポリＳｉゲートの間に配置されるシリサイド接点との寸法に関らず、実質的に同じ高さを有するＣＭＯＳ構造物。
【請求項５０】
前記ポリＳｉゲートは、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌおよびそれらの混合物からなる群から選ばれるドーパントを含む、請求項４９に記載のＣＭＯＳ構造物。
【請求項５１】
前記シリサイド接点は、ＮｉＳｉ、ＣｏＳｉ２またはＰｔＳｉを含む、請求項４９に記載のＣＭＯＳ構造物。
【請求項５２】
前記シリサイド接点は、各ポリＳｉゲートの側壁上に配置されるスペーサの外部エッジと自己整合される、請求項４９に記載のＣＭＯＳ構造物。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公表番号】特表２００７−５２４２５２（Ｐ２００７−５２４２５２Ａ）
【公表日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願番号】特願２００７−５００９１９（Ｐ２００７−５００９１９）
【出願日】平成１７年２月２２日（２００５．２．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００５５６５
【国際公開番号】ＷＯ２００５／０８３７８０
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願日】平成１７年２月２２日（２００５．２．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００５５６５
【国際公開番号】ＷＯ２００５／０８３７８０
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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