【課題】レジストパターンの下地層への悪影響を及ぼすことなくスカムを最適に除去する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上に酸化膜５ｃを形成し、前記酸化膜５ｃ上にフォトレジスト８を塗布し、前記フォトレジスト８を露光し、露光された前記フォトレジスト８を現像することにより前記フォトレジス８トに開口部８ａを形成し、前記フォトレジスト８をマスクとして、前記酸化膜５ｃを酸素プラズマ処理し、前記酸素プラズマ処理の後、前記酸化膜５ｃと前記フォトレジスト８に希釈フッ酸を供給し、前記希釈フッ酸を供給する工程の後、前記フォトレジスト８をマスクとして前記酸化膜５ｃを通して記半導体基板１に一導電型不純物をイオン注入する工程を含む。 （もっと読む）

【課題】ｎチャネル型ＭＩＳＦＥＴのしきい値を調整する目的でＬａなどが導入された高誘電率膜を含むゲート絶縁膜と、その上部のメタルゲート電極との積層構造を有する半導体装置において、ゲート電極のゲート幅を縮小した際、基板側からメタルゲート電極の底面に酸化種が拡散してｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇することを防ぐ。
【解決手段】ＨｆおよびＬｎ含有絶縁膜５ｂとその上部のメタルゲート電極である金属膜９との間に、酸化種の拡散を防ぐためにＡｌ含有膜８ｃを形成する。 （もっと読む）

【課題】メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極において、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタ特性のばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に、ゲート絶縁膜１０５と、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１と、ゲート電極材料１１２と、ゲート側壁メタル層１２２とを備えている。 （もっと読む）

【課題】高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。
【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】露光装置の解像限界を超えた微細なパターンを有するＤＲＡＭやＦｅＲＡＭおよびクロスバー素子等の電子装置の製造方法を提供する。
【解決手段】基板１０上にダミー１１膜を基板１０上の素子領域１０Ａおよびその外側の外部領域１０Ｂを覆うように形成してパターニングし、ダミーパターン１１を素子領域１０Ａにおいては第１の高さＨ１に、外部領域１０Ｂにおいては第１の高さＨ１よりも小さい第２の高さＨ２を有するように形成し、基板１０上に別の膜１２をダミーパターン１１Ａ，Ｂを覆うように形成し、膜１２を異方性エッチングして素子領域中のダミーパターン１１Ａの側壁面に沿って第１および第２のパターン１２Ａ、Ｂを形成し、かつ、外部領域１０Ｂにおいては膜１２消失させ、素子領域１０Ａにおいて、第1および第2のパターン１２Ａ，Ｂを使って電子装置を形成する。 （もっと読む）

珪化コバルトを含んだ導電性要素を持つトランジスタゲートを製造するための方法であって、高温工程（迫り上げ式ソースドレイン領域の作成など）が完了する後までに、トランジスタゲートの側壁スペーサー同士のあいだにて、犠牲材料を仮置きとして用いることを含む。加えて、珪化コバルトをその導電性要素内に有するトランジスタゲートを具えた半導体装置（DRAM装置およびNANDフラッシュメモリ装置など）も開示しており、同様に、迫り上げ式ソースドレイン領域および珪化コバルトをそのトランジスタゲート内に持つトランジスタも開示する。側壁スペーサー同士の上部のあいだに犠牲材料もしくは空隙を持つトランジスタゲートを含んだ、中途半導体装置構造についても開示をしている。
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【課題】半導体製造工程で加わる熱履歴の違いに因り、不純物の拡散具合が異なることから、薄膜トランジスタの閾値にばらつきを生じた。これを低減、防止する対策を施した薄膜トランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】薄膜トランジスタは、絶縁体層を介して半導体基板上に形成された、不純物を含むソース／ドレイン領域と、前記ソース／ドレイン領域間を充填する絶縁体と、前記ソース／ドレイン領域上に形成された不純物拡散制御膜層と、前記不純物拡散制御膜上に形成されたチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル層、ゲート絶縁膜及びゲート電極を充填する層間膜とを具備する。前記不純物拡散制御膜は、熱の加わらない製造工程の段階になって、前記ソース／ドレイン領域とチャネル層との間に所定の電圧を印加することにより絶縁破壊される。 （もっと読む）

【課題】半導体装置のソース／ドレインとゲートおよびウェル間の漏洩電流を低減する。
【解決手段】電界効果トランジスタ２は、ゲート電極４のいずれかの側面に配置された第１および第２ソース／ドレイン領域２８を備え、第１および第２ソース／ドレイン領域２８に挟まれた、ゲート電極４の直下に位置する半導体基板２４内に、チャネル領域２６が形成される。基板上にゲート酸化物層２２が形成される。ゲート電極４は、ゲート酸化物層２２の表面と接触しており、少なくとも第１導電体層１０および第２導電体層１２を備える。第１導電体層１０および第２導電体層１２は互いに異なる仕事関数を有する材料から構成されている。ゲート電極４の第１導電体層１０はゲート酸化物層２２表面の第１部分４０と接触しており、第２導電体層１２はゲート酸化物層の表面の第２部分４２と接触している。第１導電体層１０は、さらに第２導電体層１２と導電接続されている。 （もっと読む）

本発明はメモリ回路を形成する方法を含んでいる。一つの実施の形態として、メモリアレイ回路領域（14）および周辺回路領域（16）を有する基板（12）を設けている。前記メモリアレイ回路領域は、第一の最小配線間隙（D1）をともなうトランジスタゲート配線（15）を含んでいる。前記周辺回路領域は、前記第一の最小配線間隙よりも大きい第二の最小配線間隙（D2）をともなうトランジスタゲート配線（17）を含んでいる。前記メモリアレイ領域内の個々の前記トランジスタゲート配線の向かいあう側壁上方に異方性エッチングされた絶縁体の側壁スペーサ（40）を形成するよりも先に、前記周辺回路領域内の個々の前記トランジスタゲート配線に向かいあう側壁上に異方性エッチングされた絶縁体の側壁スペーサ（34）を形成している。他の特徴と実施の形態が考えられる。 （もっと読む）

【課題】相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成する。
【解決手段】ゲート溝１９の内壁に沿って高誘電率膜２０を形成し、高誘電率膜２０上に相対的に低い温度により酸化する金属膜を積層し、金属膜に不純物をイオン注入した後、相対的に低い温度で金属膜を酸化させて酸化金属膜を形成すると同時に、不純物を高誘電率膜２０と酸化金属膜との界面に偏析させる。次いで、酸化金属膜を実質的に全て除去した後、改めて相対的に抵抗の低い金属膜をゲート溝１９の内部に埋め込むことにより、金属ゲート２４を形成する。 （もっと読む）

【課題】 完全空乏型ＭＩＳＦＥＴでは、単結晶ＳＯＩ層が数十ｎｍ程度と薄くなると、不純物濃度によるしきい値電圧Ｖｔｈの制御には原理的に限界があり、相補型ＭＩＳＦＥＴにおいてｐ型とｎ型の双方の所期のＶｔｈを同時に実現することは困難であった。
【解決手段】ＭＩＳＦＥＴのゲート絶縁膜を金属酸化物４と酸窒化膜３の積層とし、ゲート電極５はソース・ドレイン６と同じ導電型の多結晶Ｓｉ半導体膜を用いて形成する。ゲート絶縁膜と半導体膜のゲート電極に発生するフラットバンド電圧のシフトにより、エンハンスメントの所期のＶｔｈが同時に達成される。不純物濃度によりＶｔｈを制御する場合に較べ、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるＶｔｈのばらつきを低減できるため、Ｖｔｈ、電源電圧ともに低く設定することが可能となる。 （もっと読む）

本発明は、ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。本発明の集積化方式を用いて形成される各シリサイド金属ゲートは、シリサイド金属ゲートの寸法に関わりなく、同じシリサイド金属相および実質的に同じ高さを有する。本発明は、半導体構造物の表面全体にわたってポリＳｉゲート高さが実質的に同じであるシリサイド接点を有するＣＭＯＳ構造物を形成するさまざまな方法も提供する。

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