半導体装置の製造方法
【課題】 接合特性、抵抗、コンタクト特性のばらつきを低減・防止する。
【解決手段】 図1に示す半導体装置1は、シリコンで構成されたシリコン基板2、シリコン基板2上に形成されたp型ウェル領域3、p型ウェル領域3上に形成されたn+型ソース領域4、n+型ドレイン領域5、p型ウェル領域3上のn+型ソース領域4とn+型ドレイン領域5とに対向して設けられたゲート電極6、ゲート電極6をn+型ソース領域4とn+型ドレイン領域5との接触から絶縁するゲート絶縁膜7およびゲート電極6の側部に設けられたサイドウォール8を有している。ゲート電極6は、CMP法によりポリシリコンが露出しない位置まで、ポリシリコン上に形成されたマスク層の一部を除去し、その後、マスク層を除去してポリシリコン層を露出し、ポリシリコン層をシリサイド化して形成したシリサイドで構成されている。
【解決手段】 図1に示す半導体装置1は、シリコンで構成されたシリコン基板2、シリコン基板2上に形成されたp型ウェル領域3、p型ウェル領域3上に形成されたn+型ソース領域4、n+型ドレイン領域5、p型ウェル領域3上のn+型ソース領域4とn+型ドレイン領域5とに対向して設けられたゲート電極6、ゲート電極6をn+型ソース領域4とn+型ドレイン領域5との接触から絶縁するゲート絶縁膜7およびゲート電極6の側部に設けられたサイドウォール8を有している。ゲート電極6は、CMP法によりポリシリコンが露出しない位置まで、ポリシリコン上に形成されたマスク層の一部を除去し、その後、マスク層を除去してポリシリコン層を露出し、ポリシリコン層をシリサイド化して形成したシリサイドで構成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置の製造方法に関し、特にゲート電極をシリサイドで構成する半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、LSIの高速化、低消費電力化に伴い、MOSトランジスタの高集積化、高速化、低消費電力化などが課題となっている。
通常、微細MOSトランジスタでは、ゲートの空乏化の防止や低抵抗化のために、ソース・ドレインまたはゲートの表面に選択的に金属膜を形成するシリサイド技術が採用されている(例えば、特許文献1参照)。
【0003】
以下、シリサイド技術を用いて製造されたMOSトランジスタの応用例を示す。
図14は、エレベーテッドソース・ドレイン構造のnチャネル型MOSFETを示す断面図である。
【0004】
このMOSFET80は、基板上のソース・ドレイン部となる部位に、数十nmのシリコンを選択エピ成長(Selective Epitaxial Growth,SEG)させて形成したエレベーテッドソース・ドレイン構造をなしており、n型のシリコン基板81、n型のシリコン基板81上に設けられたp型ウェル領域82、p型ウェル領域82の表面に設けられたn+型ソース領域84、n+型ドレイン領域85、p型ウェル領域82上のn+型ソース領域84とn+型ドレイン領域85との間の領域(チャネル領域)に対向して設けられたゲート電極86、n+型ソース領域84上に設けられたシリサイド層87、n+型ドレイン領域85上に設けられたシリサイド層88、およびゲート電極86の側部に設けられたサイドウォール89を有している。
【0005】
このようなMOSFET80では、エレベーテッドソース・ドレイン構造をなすことにより、従来のMOSFETに比べてシリサイド層87、88の、シリコン基板81方向への深さを浅くすることができるため、接合リーク電流を低減することができる。
【0006】
以下、このMOSFET80を製造する方法の一例を示す。
まず、ゲート電極86の材料としてポリシリコンを用意する。次に、ポリシリコンの側部を囲むようにサイドウォール89を形成する。次に、ソース・ドレイン部に対応する部分にシリコンの選択エピ成長を行う。この選択エピ成長は、シリコンがポリシリコン上にほとんど堆積しない温度で行う。次に、ポリシリコンおよびシリコン上にメタル(金属)を堆積する。次に、シリサイドアニールを行う。これにより、ポリシリコンからゲート電極86が形成され、シリコンからシリサイド層87、88が形成される。最後に、未反応のメタルを硫酸等の薬液処理によって除去する。
【0007】
また、CMP(Chemical Mechanical Polishing)を用いたフルシリサイドゲート形成方法が知られている。
図15は、CMPによるフルシリサイドゲート形成方法により作成されたnチャネル型MOSFETを示す断面図である。なお、図15に示すMOSFET90については、図14に示すMOSFET80と同様の機能を有する部分には同じ符号を配し、その説明を省略する。
【0008】
以下、このCMOSトランジスタを製造する方法の一例を示す。
まず、ポリシリコンの側部を囲むようにゲート側壁を形成する。次に、ポリシリコンの上部、ゲート側壁およびソース、ドレインとなる部位を覆うようにメタルを堆積する。次に、シリサイドアニールを行い、シリサイド層87、88を形成し、未反応のメタルを除去する。次に、CMPを行うためにシリコンナイトライド(SiN)を、ポリシリコンの上部、ゲート側壁およびn+型ソース領域、n+型ドレイン領域を覆うように堆積する。さらに、シリコンナイトライド上に酸化膜を堆積する。次に、CMPを行って、ポリシリコンを所望の厚さとし、露出させる。最後にメタルを堆積した後に、シリサイドアニールを行い、ゲート電極86を形成し、未反応のメタルを除去する。
【特許文献1】特開平11−284179号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、図14に示すCMOSトランジスタは、フルシリサイド化・シリサイド化によるゲート電極86の堆積膨張により、ゲート電極86とシリサイド層87、88との距離が近くなってしまう。すなわち、ゲートと、ソース・ドレイン間の距離が近くなり、ゲートとソース・ドレイン間でのショートの危険性が高まるという問題がある。
【0010】
また、図15に示すCMOSトランジスタによれば、シリサイド層87、88を薄く形成することができる。また、ゲートと、ソース・ドレイン間のショートを防止することができる。
【0011】
しかしながら、CMP工程によってポリシリコン表面の厚さにばらつきが生じてしまうため、形成されるゲート電極86上部の表面の厚さのばらつきによる接合特性、抵抗、コンタクト特性のばらつきが大きくなるという問題がある。
【0012】
本発明はこのような点に鑑みてなされたものであり、接合特性、抵抗、コンタクト特性のばらつきを低減・防止する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明では上記問題を解決するために、ゲート電極をシリサイドで構成する半導体装置の製造方法において、基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第1の絶縁膜で覆う工程と、前記第1の絶縁膜を、前記第1の絶縁膜に対して所定のエッチング選択比を有する第2の絶縁膜で覆う工程と、平坦化法により前記ポリシリコン層が露出しない位置まで、前記第2の絶縁膜と、前記第1の絶縁膜および前記マスク層の一部とを除去する工程と、前記マスク層を除去して前記ポリシリコン層を露出させる工程と、前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【0014】
このような半導体装置の製造方法によれば、平坦化法の後にポリシリコン上にマスク層を残存させることができる。
【発明の効果】
【0015】
本発明によれば、ポリシリコン上にマスク層を残存させ、その後ポリシリコンを露出させるため、平坦化法によりポリシリコン表面の厚さがばらつくことがなく、平坦度を高くすることができる。これにより、形成されるシリサイドの接合特性、抵抗、コンタクト特性のばらつきを低減・防止させることができる。
【発明を実施するための最良の形態】
【0016】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図1は、第1の実施の形態の半導体装置を示す断面図である。
なお、以下の説明では、図1の紙面上、上側を「上」と言う。また、図1に示す半導体装置は、各素子を分離する素子分離膜(図示せず)により囲まれた領域を示している。
【0017】
nチャネル型MOSFETを例にとって説明する。図1に示す半導体装置1は、nチャネル型MOSFETであり、シリコン(Si)で構成されたシリコン基板2、シリコン基板2上に形成されたp型ウェル領域3、p型ウェル領域3上に形成されたn+型ソース領域4、n+型ドレイン領域(チャネル領域)5、p型ウェル領域3上のn+型ソース領域4とn+型ドレイン領域5とに対向して設けられたゲート電極6、ゲート電極6をn+型ソース領域4とn+型ドレイン領域5との接触から絶縁するゲート絶縁膜7およびゲート電極6の側部に設けられたサイドウォール8を有している。
【0018】
ゲート電極6の厚さは、例えば、50nm〜100nm程度であるのが好ましい。
また、ゲート電極6は、シリサイドで形成されている。シリサイドとしては、例えば、コバルトシリサイド(CoSiX)、チタンシリサイド(TiSi2)、ニッケルシリサイド(NiSiX)、タングステンシリサイド(WSi2)、モリブデンシリサイド(MoSi2)、プラチナシリサイド(PtSi)等が挙げられる。
【0019】
サイドウォール8は、二酸化シリコン(SiO2)で構成されている。
n+型ソース領域4とn+型ドレイン領域5との間のp型ウェル領域3の表面には、n+型ソース領域4およびn+型ドレイン領域5よりも不純物濃度が低濃度で浅いn-型LDD(Lightly Doped Drain)領域9、10がn+型ソース領域4およびn+型ドレイン領域5に隣接してそれぞれ形成されている。
【0020】
n+型ソース領域4およびn+型ドレイン領域5上には、それぞれゲート電極6と同一の高融点金属シリサイドで構成された低抵抗のシリサイド層11、12が形成されている。
また、シリサイド層11、12上には、SiN膜26が形成されている。このSiN膜26については、後述する。
【0021】
次に、このような半導体装置1の製造方法について説明する。
図2は、積層体およびウェル領域の形成工程を示す断面図である。
まず、犠牲酸化を行った後、シリコン基板に対してp型不純物、例えばホウ素(B)を選択的にイオン注入してp型ウェル領域3を形成する。これにより、シリコン基板がシリコン基板2とp型ウェル領域3とに分離される。
【0022】
その後、HF処理を行って、犠牲酸化膜等を除去した後に、p型ウェル領域3の表面に熱酸化法によりゲート酸化を行い、例えば、膜厚2nmのシリコン酸化膜で構成されるゲート絶縁膜7を形成する。
【0023】
次に、ゲート絶縁膜7上に、ポリシリコン(多結晶シリコン)で構成されるポリシリコン層23と、窒化シリコン(SiN)で構成されるハードマスク24とがこの順で積層される積層体20を形成する。
【0024】
このポリシリコン層23の厚さは、例えば、50nm〜100nm程度であるのが好ましい。また、ハードマスク24の厚さは、例えば、30nm程度である。
図3は、ゲート側壁およびn-型LDD領域の形成工程を示す断面図である。
【0025】
次に、ハードマスク24をマスクとして、n型不純物をイオン注入(LDD注入)し、n-型LDD領域9、10を形成する。n型不純物としては、例えばヒ素(As)等が挙げられる。
【0026】
そして、n-型LDD領域9、10の表面および積層体20の表面に、例えば、プラズマCVD(Chemical Vapor Deposition)法により二酸化シリコン(図示せず)を堆積させた後、この二酸化シリコン膜の異方性エッチング(エッチバック)を行い、ポリシリコン層23およびハードマスク24の側面部にゲート側壁25を形成する。
【0027】
図4は、n+型ソース領域およびn+型ドレイン領域の形成工程を示す断面図である。
次に、ゲート側壁25およびハードマスク24をマスクとして、例えば、ヒ素等のn型不純物のイオン注入を行い、n-型LDD領域9、10より深い接合深さを有する高濃度のn+型ソース領域4およびn+型ドレイン領域5を形成する。n+型ソース領域4およびn+型ドレイン領域5の形成後、例えば、1000℃で10秒間の熱処理(RTA)を行い、シリコン基板2に注入した不純物を活性化する。
【0028】
図5は、ソース領域およびドレイン領域の形成工程を示す断面図である。
次いで、例えば、スパッタリング法によりコバルト膜を、n-型LDD領域9、10の表面、ゲート側壁25の表面およびハードマスク24の表面に形成する。コバルト膜を形成した後、熱処理(RTA)を行い、n+型ソース領域4およびn+型ドレイン領域5におけるシリコンとコバルトとを反応させる。これによりn+型ソース領域4およびn+型ドレイン領域5の上部に、膜厚20nm程度のコバルトシリサイドで構成されるシリサイド層11、12が形成される。その後、未反応のコバルトを硫酸処理等を行って除去する。
【0029】
なお、ここでは、コバルトシリサイドを形成するようにしたが、コバルトシリサイドの代わりに前述したシリサイドを形成してもよいことは言うまでもない。
図6は、SiN膜および酸化膜の形成工程を示す断面図である。
【0030】
続いて、シリサイド層11、12の表面、ゲート側壁25の表面およびハードマスク24の表面に第1の絶縁膜として、SiN膜26を形成し、その上に、SiN膜26に対して第2の絶縁膜として、所定のエッチング選択比を有する酸化膜27を形成する。この酸化膜27は、例えば、二酸化シリコンを用いることができる。
【0031】
この際、ソース・ドレイン電極となる部分に形成するSiN膜26は、ポリシリコン層23の厚さより30nm程度厚く形成する。
図7は、酸化膜のCMP工程を示す断面図である。
【0032】
次に、酸化膜CMP(Chemical Mechanical Polishing)を行う。このとき、図7中シリサイド層11、12の表面に形成したSiN膜26の平坦部をストッパーとすることにより(ストップ位置とすることにより)、ポリシリコン層23上にハードマスク24が残存する。また、これによりサイドウォール8が形成される。
【0033】
図8は、ハードマスクのエッチング工程を示す断面図である。
そして、ポリシリコン層23が露出するまでハードマスク24およびSiN膜26を例えば、熱リン酸等でエッチング(エッチバック)する。
【0034】
次に、ポリシリコン層23を前述した方法を用いてシリサイド化する。これにより、ゲート電極6が形成される。
これにより図1に示す半導体装置1が製造される。
【0035】
以上述べたように、半導体装置1の製造方法によれば、ポリシリコン層23の高さより高いSiN膜26を堆積することにより、CMPを行った際に、ポリシリコン層23上にハードマスク24が残存し、CMPによってポリシリコン層23の上部が影響を受けることがないため、形成されるゲート電極6の上部の平坦度を高くすることができる。これにより、ゲート電極6の接合特性、抵抗、コンタクト特性のばらつきを低減・防止させることができる。
【0036】
なお、本実施の形態では、ハードマスク24および第1の絶縁膜(本実施形態ではSiN膜26)を窒化シリコンで構成し、サイドウォール8(ゲート側壁25)および第2の絶縁膜(本実施形態では酸化膜27)を二酸化シリコンで構成したが、これに限らず、ハードマスク24および第1の絶縁膜としては、例えば、PSG(Phospho Silicate Glass)膜や二酸化シリコン膜や有機膜等を用いることができる。また、ゲート側壁25および第2の絶縁膜としては、例えば、窒化シリコン膜等の絶縁材料を適宜用いることができる。ただし、平坦化を円滑に行うために、ゲート側壁25は、ハードマスク24を構成する材料よりエッチング速度の速い材料で構成する必要がある。
【0037】
次に、第2の実施の形態の半導体装置について説明する。
図9は、第2の実施の形態の半導体装置を示す断面図である。
以下、第2の実施の形態の半導体装置1について、前述した第1の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【0038】
第2の実施の形態の半導体装置1は、エレベーテッドソース・ドレイン構造をなしている点が第1の実施の形態の半導体装置1と異なっている。
図9に示すように、第2の実施の形態のシリサイド層は、図9中ゲート電極6の左右の延長線上に、重なるようにソース・ドレインが形成されているエレベーテッドソース・ドレイン構造をなしている。
【0039】
この第2の実施の形態の半導体装置1によれば、第1の実施の形態の半導体装置1と同様の効果が得られる。
さらに第2の実施の形態の半導体装置1は、従来のエレベーテッドソース・ドレイン構造の半導体装置に比べてゲートとソース・ドレインとの距離が大きいため、ゲートとソース・ドレインとのショートを確実に防止することができる。また、浅い接合への低抵抗コンタクト化を図ることができる。
【0040】
次に、第2の実施の形態の半導体装置1の製造方法について説明する。
なお、第2の実施の形態の半導体装置1の製造方法について、前述した第1の実施の形態の半導体装置1の製造方法との相違点を中心に説明し、同様の事項については、その説明を省略または簡略化する。
【0041】
まず、積層体20を形成する。
図10は、ソース/ドレイン選択エピ成長工程を示す断面図である。
次に、ゲート側壁25、n+型ソース領域4、n+型ドレイン領域5、n-型LDD領域9、10を形成した後に、ソース・ドレイン部となる部位に対応する位置にシリコン28、29を選択エピ成長させる。
【0042】
図11は、SiN膜および酸化膜の形成工程を示す断面図である。
続いて、シリコン28、29の表面、ゲート側壁25の表面およびハードマスク24の表面にSiN膜26を形成し、その上に、酸化膜27を形成する。
【0043】
図12は、酸化膜のCMP工程を示す断面図である。
次に、CMPを行う。このとき第1の実施の形態と同様に、図12中シリコン28、29の表面に形成したSiN膜26の平坦部をストッパーとすることにより(ストップ位置とすることにより)、ポリシリコン層23上にハードマスク24が残存する。
【0044】
図13は、SiN膜の除去工程を示す断面図である。
次に、ハードマスク24およびSiN膜26を除去する。
次に、ポリシリコン層23およびシリコン28、29をシリサイド化する(サリサイド工程)。これにより、ゲート電極6、シリサイド層11、12が形成される。
【0045】
以上により、第2の実施の形態の半導体装置1が得られる。
そして、第2の実施形態の半導体装置の製造方法によれば、さらに、サリサイド工程を行うことにより、ポリシリコン層23およびシリコン28、29のシリサイド化を一度の工程で行うことができるため、製造時間の短縮を図ることができる。
【0046】
以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
(付記1) ゲート電極をシリサイドで構成する半導体装置の製造方法において、
基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第1の絶縁膜で覆う工程と、
前記第1の絶縁膜を、前記第1の絶縁膜に対して所定のエッチング選択比を有する第2の絶縁膜で覆う工程と、
平坦化法により前記ポリシリコン層が露出しない位置まで、前記第2の絶縁膜と、前記第1の絶縁膜および前記マスク層の一部とを除去する工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる工程と、
前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0047】
(付記2) 前記第1の絶縁膜の厚さは、前記ポリシリコン層の厚さよりも厚いことを特徴とする付記1記載の半導体装置の製造方法。
(付記3) 前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に、それぞれシリサイドを形成する工程を有することを特徴とする付記1記載の半導体装置の製造方法。
【0048】
(付記4) 前記第1の絶縁膜は、前記マスク層と同一の材料で構成されていることを特徴とする付記3記載の半導体装置の製造方法。
(付記5) 前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に対して選択的にシリコンエピタキシャル成長を行なう工程を有することを特徴とする付記1記載の半導体装置の製造方法。
【0049】
(付記6) 前記第1の絶縁膜は、前記マスク層と同一の材料で構成されていることを特徴とする付記5記載の半導体装置の製造方法。
(付記7) 前記シリコンエピタキシャル成長により成長する前記シリコンの厚さは、前記ポリシリコン層の厚さよりも薄いことを特徴とする付記5記載の半導体装置の製造方法。
【0050】
(付記8) 前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程では、サリサイド技術により前記シリコンおよび前記ポリシリコン層をサリサイド化することを特徴とする付記1記載の半導体装置の製造方法。
【0051】
(付記9) 前記平坦化法は、CMP法であることを特徴とする付記1記載の半導体装置の製造方法。
(付記10) 前記第2の絶縁膜は、ゲート側壁と同一の材料で構成されていることを特徴とする付記1記載の半導体装置の製造方法。
【図面の簡単な説明】
【0052】
【図1】第1の実施の形態の半導体装置を示す断面図である。
【図2】積層体およびウェル領域の形成工程を示す断面図である。
【図3】ゲート側壁およびn-型LDD領域の形成工程を示す断面図である。
【図4】n+型ソース領域およびn+型ドレイン領域の形成工程を示す断面図である。
【図5】ソース領域およびドレイン領域の形成工程を示す断面図である。
【図6】SiN膜および酸化膜の形成工程を示す断面図である。
【図7】酸化膜のCMP工程を示す断面図である。
【図8】ハードマスクのエッチング工程を示す断面図である。
【図9】第2の実施の形態の半導体装置を示す断面図である。
【図10】ソース/ドレイン選択エピ成長工程を示す断面図である。
【図11】SiN膜および酸化膜の形成工程を示す断面図である。
【図12】酸化膜のCMP工程を示す断面図である。
【図13】SiN膜の除去工程を示す断面図である。
【図14】エレベーテッドソース・ドレイン構造のnチャネル型MOSFETを示す断面図である。
【図15】CMPによるフルシリサイドゲート形成方法により作成されたnチャネル型MOSFETを示す断面図である。
【符号の説明】
【0053】
1 半導体装置
4 n+型ソース領域
5 n+型ドレイン領域
6 ゲート電極
7 ゲート絶縁膜
11 シリサイド層
12 シリサイド層
20 積層体
23 ポリシリコン層
24 ハードマスク
25 ゲート側壁
26 SiN膜
27 酸化膜
84 n+型ソース領域
85 n+型ドレイン領域
86 ゲート電極
87 シリサイド層
88 シリサイド層
89 サイドウォール
【技術分野】
【0001】
本発明は半導体装置の製造方法に関し、特にゲート電極をシリサイドで構成する半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、LSIの高速化、低消費電力化に伴い、MOSトランジスタの高集積化、高速化、低消費電力化などが課題となっている。
通常、微細MOSトランジスタでは、ゲートの空乏化の防止や低抵抗化のために、ソース・ドレインまたはゲートの表面に選択的に金属膜を形成するシリサイド技術が採用されている(例えば、特許文献1参照)。
【0003】
以下、シリサイド技術を用いて製造されたMOSトランジスタの応用例を示す。
図14は、エレベーテッドソース・ドレイン構造のnチャネル型MOSFETを示す断面図である。
【0004】
このMOSFET80は、基板上のソース・ドレイン部となる部位に、数十nmのシリコンを選択エピ成長(Selective Epitaxial Growth,SEG)させて形成したエレベーテッドソース・ドレイン構造をなしており、n型のシリコン基板81、n型のシリコン基板81上に設けられたp型ウェル領域82、p型ウェル領域82の表面に設けられたn+型ソース領域84、n+型ドレイン領域85、p型ウェル領域82上のn+型ソース領域84とn+型ドレイン領域85との間の領域(チャネル領域)に対向して設けられたゲート電極86、n+型ソース領域84上に設けられたシリサイド層87、n+型ドレイン領域85上に設けられたシリサイド層88、およびゲート電極86の側部に設けられたサイドウォール89を有している。
【0005】
このようなMOSFET80では、エレベーテッドソース・ドレイン構造をなすことにより、従来のMOSFETに比べてシリサイド層87、88の、シリコン基板81方向への深さを浅くすることができるため、接合リーク電流を低減することができる。
【0006】
以下、このMOSFET80を製造する方法の一例を示す。
まず、ゲート電極86の材料としてポリシリコンを用意する。次に、ポリシリコンの側部を囲むようにサイドウォール89を形成する。次に、ソース・ドレイン部に対応する部分にシリコンの選択エピ成長を行う。この選択エピ成長は、シリコンがポリシリコン上にほとんど堆積しない温度で行う。次に、ポリシリコンおよびシリコン上にメタル(金属)を堆積する。次に、シリサイドアニールを行う。これにより、ポリシリコンからゲート電極86が形成され、シリコンからシリサイド層87、88が形成される。最後に、未反応のメタルを硫酸等の薬液処理によって除去する。
【0007】
また、CMP(Chemical Mechanical Polishing)を用いたフルシリサイドゲート形成方法が知られている。
図15は、CMPによるフルシリサイドゲート形成方法により作成されたnチャネル型MOSFETを示す断面図である。なお、図15に示すMOSFET90については、図14に示すMOSFET80と同様の機能を有する部分には同じ符号を配し、その説明を省略する。
【0008】
以下、このCMOSトランジスタを製造する方法の一例を示す。
まず、ポリシリコンの側部を囲むようにゲート側壁を形成する。次に、ポリシリコンの上部、ゲート側壁およびソース、ドレインとなる部位を覆うようにメタルを堆積する。次に、シリサイドアニールを行い、シリサイド層87、88を形成し、未反応のメタルを除去する。次に、CMPを行うためにシリコンナイトライド(SiN)を、ポリシリコンの上部、ゲート側壁およびn+型ソース領域、n+型ドレイン領域を覆うように堆積する。さらに、シリコンナイトライド上に酸化膜を堆積する。次に、CMPを行って、ポリシリコンを所望の厚さとし、露出させる。最後にメタルを堆積した後に、シリサイドアニールを行い、ゲート電極86を形成し、未反応のメタルを除去する。
【特許文献1】特開平11−284179号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、図14に示すCMOSトランジスタは、フルシリサイド化・シリサイド化によるゲート電極86の堆積膨張により、ゲート電極86とシリサイド層87、88との距離が近くなってしまう。すなわち、ゲートと、ソース・ドレイン間の距離が近くなり、ゲートとソース・ドレイン間でのショートの危険性が高まるという問題がある。
【0010】
また、図15に示すCMOSトランジスタによれば、シリサイド層87、88を薄く形成することができる。また、ゲートと、ソース・ドレイン間のショートを防止することができる。
【0011】
しかしながら、CMP工程によってポリシリコン表面の厚さにばらつきが生じてしまうため、形成されるゲート電極86上部の表面の厚さのばらつきによる接合特性、抵抗、コンタクト特性のばらつきが大きくなるという問題がある。
【0012】
本発明はこのような点に鑑みてなされたものであり、接合特性、抵抗、コンタクト特性のばらつきを低減・防止する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明では上記問題を解決するために、ゲート電極をシリサイドで構成する半導体装置の製造方法において、基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第1の絶縁膜で覆う工程と、前記第1の絶縁膜を、前記第1の絶縁膜に対して所定のエッチング選択比を有する第2の絶縁膜で覆う工程と、平坦化法により前記ポリシリコン層が露出しない位置まで、前記第2の絶縁膜と、前記第1の絶縁膜および前記マスク層の一部とを除去する工程と、前記マスク層を除去して前記ポリシリコン層を露出させる工程と、前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【0014】
このような半導体装置の製造方法によれば、平坦化法の後にポリシリコン上にマスク層を残存させることができる。
【発明の効果】
【0015】
本発明によれば、ポリシリコン上にマスク層を残存させ、その後ポリシリコンを露出させるため、平坦化法によりポリシリコン表面の厚さがばらつくことがなく、平坦度を高くすることができる。これにより、形成されるシリサイドの接合特性、抵抗、コンタクト特性のばらつきを低減・防止させることができる。
【発明を実施するための最良の形態】
【0016】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図1は、第1の実施の形態の半導体装置を示す断面図である。
なお、以下の説明では、図1の紙面上、上側を「上」と言う。また、図1に示す半導体装置は、各素子を分離する素子分離膜(図示せず)により囲まれた領域を示している。
【0017】
nチャネル型MOSFETを例にとって説明する。図1に示す半導体装置1は、nチャネル型MOSFETであり、シリコン(Si)で構成されたシリコン基板2、シリコン基板2上に形成されたp型ウェル領域3、p型ウェル領域3上に形成されたn+型ソース領域4、n+型ドレイン領域(チャネル領域)5、p型ウェル領域3上のn+型ソース領域4とn+型ドレイン領域5とに対向して設けられたゲート電極6、ゲート電極6をn+型ソース領域4とn+型ドレイン領域5との接触から絶縁するゲート絶縁膜7およびゲート電極6の側部に設けられたサイドウォール8を有している。
【0018】
ゲート電極6の厚さは、例えば、50nm〜100nm程度であるのが好ましい。
また、ゲート電極6は、シリサイドで形成されている。シリサイドとしては、例えば、コバルトシリサイド(CoSiX)、チタンシリサイド(TiSi2)、ニッケルシリサイド(NiSiX)、タングステンシリサイド(WSi2)、モリブデンシリサイド(MoSi2)、プラチナシリサイド(PtSi)等が挙げられる。
【0019】
サイドウォール8は、二酸化シリコン(SiO2)で構成されている。
n+型ソース領域4とn+型ドレイン領域5との間のp型ウェル領域3の表面には、n+型ソース領域4およびn+型ドレイン領域5よりも不純物濃度が低濃度で浅いn-型LDD(Lightly Doped Drain)領域9、10がn+型ソース領域4およびn+型ドレイン領域5に隣接してそれぞれ形成されている。
【0020】
n+型ソース領域4およびn+型ドレイン領域5上には、それぞれゲート電極6と同一の高融点金属シリサイドで構成された低抵抗のシリサイド層11、12が形成されている。
また、シリサイド層11、12上には、SiN膜26が形成されている。このSiN膜26については、後述する。
【0021】
次に、このような半導体装置1の製造方法について説明する。
図2は、積層体およびウェル領域の形成工程を示す断面図である。
まず、犠牲酸化を行った後、シリコン基板に対してp型不純物、例えばホウ素(B)を選択的にイオン注入してp型ウェル領域3を形成する。これにより、シリコン基板がシリコン基板2とp型ウェル領域3とに分離される。
【0022】
その後、HF処理を行って、犠牲酸化膜等を除去した後に、p型ウェル領域3の表面に熱酸化法によりゲート酸化を行い、例えば、膜厚2nmのシリコン酸化膜で構成されるゲート絶縁膜7を形成する。
【0023】
次に、ゲート絶縁膜7上に、ポリシリコン(多結晶シリコン)で構成されるポリシリコン層23と、窒化シリコン(SiN)で構成されるハードマスク24とがこの順で積層される積層体20を形成する。
【0024】
このポリシリコン層23の厚さは、例えば、50nm〜100nm程度であるのが好ましい。また、ハードマスク24の厚さは、例えば、30nm程度である。
図3は、ゲート側壁およびn-型LDD領域の形成工程を示す断面図である。
【0025】
次に、ハードマスク24をマスクとして、n型不純物をイオン注入(LDD注入)し、n-型LDD領域9、10を形成する。n型不純物としては、例えばヒ素(As)等が挙げられる。
【0026】
そして、n-型LDD領域9、10の表面および積層体20の表面に、例えば、プラズマCVD(Chemical Vapor Deposition)法により二酸化シリコン(図示せず)を堆積させた後、この二酸化シリコン膜の異方性エッチング(エッチバック)を行い、ポリシリコン層23およびハードマスク24の側面部にゲート側壁25を形成する。
【0027】
図4は、n+型ソース領域およびn+型ドレイン領域の形成工程を示す断面図である。
次に、ゲート側壁25およびハードマスク24をマスクとして、例えば、ヒ素等のn型不純物のイオン注入を行い、n-型LDD領域9、10より深い接合深さを有する高濃度のn+型ソース領域4およびn+型ドレイン領域5を形成する。n+型ソース領域4およびn+型ドレイン領域5の形成後、例えば、1000℃で10秒間の熱処理(RTA)を行い、シリコン基板2に注入した不純物を活性化する。
【0028】
図5は、ソース領域およびドレイン領域の形成工程を示す断面図である。
次いで、例えば、スパッタリング法によりコバルト膜を、n-型LDD領域9、10の表面、ゲート側壁25の表面およびハードマスク24の表面に形成する。コバルト膜を形成した後、熱処理(RTA)を行い、n+型ソース領域4およびn+型ドレイン領域5におけるシリコンとコバルトとを反応させる。これによりn+型ソース領域4およびn+型ドレイン領域5の上部に、膜厚20nm程度のコバルトシリサイドで構成されるシリサイド層11、12が形成される。その後、未反応のコバルトを硫酸処理等を行って除去する。
【0029】
なお、ここでは、コバルトシリサイドを形成するようにしたが、コバルトシリサイドの代わりに前述したシリサイドを形成してもよいことは言うまでもない。
図6は、SiN膜および酸化膜の形成工程を示す断面図である。
【0030】
続いて、シリサイド層11、12の表面、ゲート側壁25の表面およびハードマスク24の表面に第1の絶縁膜として、SiN膜26を形成し、その上に、SiN膜26に対して第2の絶縁膜として、所定のエッチング選択比を有する酸化膜27を形成する。この酸化膜27は、例えば、二酸化シリコンを用いることができる。
【0031】
この際、ソース・ドレイン電極となる部分に形成するSiN膜26は、ポリシリコン層23の厚さより30nm程度厚く形成する。
図7は、酸化膜のCMP工程を示す断面図である。
【0032】
次に、酸化膜CMP(Chemical Mechanical Polishing)を行う。このとき、図7中シリサイド層11、12の表面に形成したSiN膜26の平坦部をストッパーとすることにより(ストップ位置とすることにより)、ポリシリコン層23上にハードマスク24が残存する。また、これによりサイドウォール8が形成される。
【0033】
図8は、ハードマスクのエッチング工程を示す断面図である。
そして、ポリシリコン層23が露出するまでハードマスク24およびSiN膜26を例えば、熱リン酸等でエッチング(エッチバック)する。
【0034】
次に、ポリシリコン層23を前述した方法を用いてシリサイド化する。これにより、ゲート電極6が形成される。
これにより図1に示す半導体装置1が製造される。
【0035】
以上述べたように、半導体装置1の製造方法によれば、ポリシリコン層23の高さより高いSiN膜26を堆積することにより、CMPを行った際に、ポリシリコン層23上にハードマスク24が残存し、CMPによってポリシリコン層23の上部が影響を受けることがないため、形成されるゲート電極6の上部の平坦度を高くすることができる。これにより、ゲート電極6の接合特性、抵抗、コンタクト特性のばらつきを低減・防止させることができる。
【0036】
なお、本実施の形態では、ハードマスク24および第1の絶縁膜(本実施形態ではSiN膜26)を窒化シリコンで構成し、サイドウォール8(ゲート側壁25)および第2の絶縁膜(本実施形態では酸化膜27)を二酸化シリコンで構成したが、これに限らず、ハードマスク24および第1の絶縁膜としては、例えば、PSG(Phospho Silicate Glass)膜や二酸化シリコン膜や有機膜等を用いることができる。また、ゲート側壁25および第2の絶縁膜としては、例えば、窒化シリコン膜等の絶縁材料を適宜用いることができる。ただし、平坦化を円滑に行うために、ゲート側壁25は、ハードマスク24を構成する材料よりエッチング速度の速い材料で構成する必要がある。
【0037】
次に、第2の実施の形態の半導体装置について説明する。
図9は、第2の実施の形態の半導体装置を示す断面図である。
以下、第2の実施の形態の半導体装置1について、前述した第1の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【0038】
第2の実施の形態の半導体装置1は、エレベーテッドソース・ドレイン構造をなしている点が第1の実施の形態の半導体装置1と異なっている。
図9に示すように、第2の実施の形態のシリサイド層は、図9中ゲート電極6の左右の延長線上に、重なるようにソース・ドレインが形成されているエレベーテッドソース・ドレイン構造をなしている。
【0039】
この第2の実施の形態の半導体装置1によれば、第1の実施の形態の半導体装置1と同様の効果が得られる。
さらに第2の実施の形態の半導体装置1は、従来のエレベーテッドソース・ドレイン構造の半導体装置に比べてゲートとソース・ドレインとの距離が大きいため、ゲートとソース・ドレインとのショートを確実に防止することができる。また、浅い接合への低抵抗コンタクト化を図ることができる。
【0040】
次に、第2の実施の形態の半導体装置1の製造方法について説明する。
なお、第2の実施の形態の半導体装置1の製造方法について、前述した第1の実施の形態の半導体装置1の製造方法との相違点を中心に説明し、同様の事項については、その説明を省略または簡略化する。
【0041】
まず、積層体20を形成する。
図10は、ソース/ドレイン選択エピ成長工程を示す断面図である。
次に、ゲート側壁25、n+型ソース領域4、n+型ドレイン領域5、n-型LDD領域9、10を形成した後に、ソース・ドレイン部となる部位に対応する位置にシリコン28、29を選択エピ成長させる。
【0042】
図11は、SiN膜および酸化膜の形成工程を示す断面図である。
続いて、シリコン28、29の表面、ゲート側壁25の表面およびハードマスク24の表面にSiN膜26を形成し、その上に、酸化膜27を形成する。
【0043】
図12は、酸化膜のCMP工程を示す断面図である。
次に、CMPを行う。このとき第1の実施の形態と同様に、図12中シリコン28、29の表面に形成したSiN膜26の平坦部をストッパーとすることにより(ストップ位置とすることにより)、ポリシリコン層23上にハードマスク24が残存する。
【0044】
図13は、SiN膜の除去工程を示す断面図である。
次に、ハードマスク24およびSiN膜26を除去する。
次に、ポリシリコン層23およびシリコン28、29をシリサイド化する(サリサイド工程)。これにより、ゲート電極6、シリサイド層11、12が形成される。
【0045】
以上により、第2の実施の形態の半導体装置1が得られる。
そして、第2の実施形態の半導体装置の製造方法によれば、さらに、サリサイド工程を行うことにより、ポリシリコン層23およびシリコン28、29のシリサイド化を一度の工程で行うことができるため、製造時間の短縮を図ることができる。
【0046】
以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
(付記1) ゲート電極をシリサイドで構成する半導体装置の製造方法において、
基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第1の絶縁膜で覆う工程と、
前記第1の絶縁膜を、前記第1の絶縁膜に対して所定のエッチング選択比を有する第2の絶縁膜で覆う工程と、
平坦化法により前記ポリシリコン層が露出しない位置まで、前記第2の絶縁膜と、前記第1の絶縁膜および前記マスク層の一部とを除去する工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる工程と、
前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0047】
(付記2) 前記第1の絶縁膜の厚さは、前記ポリシリコン層の厚さよりも厚いことを特徴とする付記1記載の半導体装置の製造方法。
(付記3) 前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に、それぞれシリサイドを形成する工程を有することを特徴とする付記1記載の半導体装置の製造方法。
【0048】
(付記4) 前記第1の絶縁膜は、前記マスク層と同一の材料で構成されていることを特徴とする付記3記載の半導体装置の製造方法。
(付記5) 前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に対して選択的にシリコンエピタキシャル成長を行なう工程を有することを特徴とする付記1記載の半導体装置の製造方法。
【0049】
(付記6) 前記第1の絶縁膜は、前記マスク層と同一の材料で構成されていることを特徴とする付記5記載の半導体装置の製造方法。
(付記7) 前記シリコンエピタキシャル成長により成長する前記シリコンの厚さは、前記ポリシリコン層の厚さよりも薄いことを特徴とする付記5記載の半導体装置の製造方法。
【0050】
(付記8) 前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程では、サリサイド技術により前記シリコンおよび前記ポリシリコン層をサリサイド化することを特徴とする付記1記載の半導体装置の製造方法。
【0051】
(付記9) 前記平坦化法は、CMP法であることを特徴とする付記1記載の半導体装置の製造方法。
(付記10) 前記第2の絶縁膜は、ゲート側壁と同一の材料で構成されていることを特徴とする付記1記載の半導体装置の製造方法。
【図面の簡単な説明】
【0052】
【図1】第1の実施の形態の半導体装置を示す断面図である。
【図2】積層体およびウェル領域の形成工程を示す断面図である。
【図3】ゲート側壁およびn-型LDD領域の形成工程を示す断面図である。
【図4】n+型ソース領域およびn+型ドレイン領域の形成工程を示す断面図である。
【図5】ソース領域およびドレイン領域の形成工程を示す断面図である。
【図6】SiN膜および酸化膜の形成工程を示す断面図である。
【図7】酸化膜のCMP工程を示す断面図である。
【図8】ハードマスクのエッチング工程を示す断面図である。
【図9】第2の実施の形態の半導体装置を示す断面図である。
【図10】ソース/ドレイン選択エピ成長工程を示す断面図である。
【図11】SiN膜および酸化膜の形成工程を示す断面図である。
【図12】酸化膜のCMP工程を示す断面図である。
【図13】SiN膜の除去工程を示す断面図である。
【図14】エレベーテッドソース・ドレイン構造のnチャネル型MOSFETを示す断面図である。
【図15】CMPによるフルシリサイドゲート形成方法により作成されたnチャネル型MOSFETを示す断面図である。
【符号の説明】
【0053】
1 半導体装置
4 n+型ソース領域
5 n+型ドレイン領域
6 ゲート電極
7 ゲート絶縁膜
11 シリサイド層
12 シリサイド層
20 積層体
23 ポリシリコン層
24 ハードマスク
25 ゲート側壁
26 SiN膜
27 酸化膜
84 n+型ソース領域
85 n+型ドレイン領域
86 ゲート電極
87 シリサイド層
88 シリサイド層
89 サイドウォール
【特許請求の範囲】
【請求項1】
ゲート電極をシリサイドで構成する半導体装置の製造方法において、
基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第1の絶縁膜で覆う工程と、
前記第1の絶縁膜を、前記第1の絶縁膜に対して所定のエッチング選択比を有する第2の絶縁膜で覆う工程と、
平坦化法により前記ポリシリコン層が露出しない位置まで、前記第2の絶縁膜と、前記第1の絶縁膜および前記マスク層の一部とを除去する工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる工程と、
前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記第1の絶縁膜の厚さは、前記ポリシリコン層の厚さよりも厚いことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に、それぞれシリサイドを形成する工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項4】
前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に対して選択的にシリコンエピタキシャル成長を行なう工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項5】
前記シリコンエピタキシャル成長により成長する前記シリコンの厚さは、前記ポリシリコン層の厚さよりも薄いことを特徴とする請求項4記載の半導体装置の製造方法。
【請求項1】
ゲート電極をシリサイドで構成する半導体装置の製造方法において、
基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第1の絶縁膜で覆う工程と、
前記第1の絶縁膜を、前記第1の絶縁膜に対して所定のエッチング選択比を有する第2の絶縁膜で覆う工程と、
平坦化法により前記ポリシリコン層が露出しない位置まで、前記第2の絶縁膜と、前記第1の絶縁膜および前記マスク層の一部とを除去する工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる工程と、
前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記第1の絶縁膜の厚さは、前記ポリシリコン層の厚さよりも厚いことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に、それぞれシリサイドを形成する工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項4】
前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に対して選択的にシリコンエピタキシャル成長を行なう工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項5】
前記シリコンエピタキシャル成長により成長する前記シリコンの厚さは、前記ポリシリコン層の厚さよりも薄いことを特徴とする請求項4記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2006−278925(P2006−278925A)
【公開日】平成18年10月12日(2006.10.12)
【国際特許分類】
【出願番号】特願2005−98861(P2005−98861)
【出願日】平成17年3月30日(2005.3.30)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成18年10月12日(2006.10.12)
【国際特許分類】
【出願日】平成17年3月30日(2005.3.30)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
[ Back to top ]