半導体装置及び半導体装置の製造方法
【課題】同一の工程で、同一半導体基板上に異なる構造のトランジスタを形成する半導体装置の提供。
【解決手段】半導体基板上に第一及び第二のゲート電極４０，４１を形成する工程と、第一のゲート電極の側壁面に第一の絶縁層１２２を形成するとともに、第二のゲート電極のゲート幅方向両側の半導体基板上にエピタキシャル成長層９ａを形成する工程と、第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、第一の絶縁層及び第二の絶縁層を覆うように第三の絶縁層を形成する工程と、第二の絶縁層を覆う第三の絶縁層を除去する工程と、第一のゲート電極のゲート幅方向両側の半導体基板及びエピタキシャル成長層にそれぞれ不純物を拡散させて、第一及び第二の不純物拡散領域６，８を形成する工程と、第一及び第二の不純物拡散領域にコンタクトプラグ１２，１５を接続させる工程と、を具備してなることを特徴とする半導体装置の製造方法。
【解決手段】半導体基板上に第一及び第二のゲート電極４０，４１を形成する工程と、第一のゲート電極の側壁面に第一の絶縁層１２２を形成するとともに、第二のゲート電極のゲート幅方向両側の半導体基板上にエピタキシャル成長層９ａを形成する工程と、第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、第一の絶縁層及び第二の絶縁層を覆うように第三の絶縁層を形成する工程と、第二の絶縁層を覆う第三の絶縁層を除去する工程と、第一のゲート電極のゲート幅方向両側の半導体基板及びエピタキシャル成長層にそれぞれ不純物を拡散させて、第一及び第二の不純物拡散領域６，８を形成する工程と、第一及び第二の不純物拡散領域にコンタクトプラグ１２，１５を接続させる工程と、を具備してなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、コンピューターや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路(以下、ＬＳＩと称する)が採用されている。
ＬＳＩは様々な用途に使われるため、特にＬＳＩに搭載される混載用ＤＲＡＭには、多様化する製品の要求を満たすことが求められている。多様化する製品の要求に応えるものとして、半導体装置のメモリセル部と周辺回路部のＬＤＤ領域幅を異なる幅で形成する方法が採用されている（特許文献１）。また、高速動作が要求される周辺回路領域のみをシリサイド化する方法が知られている（特許文献２）。メモリセル性能を可変化する方法では、高耐圧部と周辺回路部及びメモリセル部のトランジスタ構造を異なる構造で形成する方法が採用されている（特許文献３）。
【０００３】
また、リフレッシュ不良を回避するためにシリサイド層を選択的に形成方法も知られている（特許文献４）。同一半導体基板上に異なる構造のトランジスタを形成する方法としては、高速動作が要求されるゲート電極のみにシリサイド層を形成し、通常構造トランジスタ及びエレベーテッドソースドレイン構造トランジスタを同一半導体基板上に混載する方法が知られている（特許文献５）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平05-102428号公報
【特許文献２】特開2005-136434号公報
【特許文献３】特開2003-282823号公報
【特許文献４】特開平11-097649号公報
【特許文献５】特開2000-232076号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＳＩの中でも、特にＤＲＡＭにおいては多様化だけでなく、急速な微細化が求められている。しかし、ＭＯＳトランジスタのコンタクトプラグ形成においての、シリサイド層を選択的に形成する方法は接合リークが増大しやすいという問題があった。半導体基板表面に形成されたシリサイド層には欠陥が含まれるため、シリサイド層の境界がＰＮ接合端に接近すると、接合リークが増大しやすいためである。そのため、ＭＯＳトランジスタのコンタクトプラグは平面で見て、半導体基板に形成された不純物拡散領域のＰＮ接合端からゲート幅方向に距離をとって配置する必要があった。すなわちＭＯＳトランジスタのコンタクトプラグは、ゲート電極の側壁に形成されたサイドウォール層から距離を離して配置される必要があった。ＭＯＳトランジスタのコンタクトプラグとサイドウォール層を、距離を離して配置する結果、ゲート長が必要となり半導体装置の小型化が妨げられていた。
【０００６】
この接合リークの増大、つまり短チャネル効果を抑制する手段としては、エレベーテッドソースドレイン構造のＭＯＳトランジスタが有効である。エレベーテッドソースドレイン構造のＭＯＳトランジスタは、不純物拡散領域をシリサイド層（エピタキシャル成長層）に形成し、ドープドエピタキシャル成長層を形成する。ドープドエピタキシャル成長層に不純物拡散領域が形成されるため、通常のＭＯＳトランジスタに比べて半導体基板表面の不純物拡散領域の深さを浅くすることができる。そのため、エレベーテッドソースドレイン構造のＭＯＳトランジスタは短チャネル効果を防ぎつつゲート長を短くすることが可能である。
【０００７】
しかし、エレベーテッドソースドレイン構造のＭＯＳトランジスタでは、不純物拡散領域が形成されるシリサイド層（エピタキシャル成長層）が、ゲート電極の高さ方向にせり上がって形成される。そのため、不純物拡散領域とゲート電極との間に形成される寄生容量が通常構造のＭＯＳトランジスタに比べて大きい。そのため、エレベーテッドソースドレイン構造のＭＯＳトランジスタは、通常構造のＭＯＳトランジスタに比べて、高周波応答特性を損ないやすいという問題があった。また、高周波応答特性を損ないやすいという問題を解決するために、同一半導体基板上に通常構造のＭＯＳトランジスタ及びエレベーテッドソースドレイン構造のＭＯＳトランジスタを混載して形成する方法では、工程が複雑になるという問題もあった。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板上に第一のゲート電極及び第二のゲート電極を形成する工程と、第一のゲート電極の側壁面に第一の絶縁層を形成するとともに、第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、第二のゲート電極のゲート幅方向両側の半導体基板上に、エピタキシャル成長層を形成する工程と、第一のゲート電極及び第一の絶縁層と、第二のゲート電極及び第二の絶縁層とを覆うように第３の絶縁層を形成する工程と、第二のゲート電極及び第二の絶縁層を覆う第三の絶縁層を除去する工程と、第一のゲート電極のゲート幅方向両側の半導体基板及び前記エピタキシャル成長層にそれぞれ不純物を拡散させて、第一の不純物拡散領域及び第二の不純物拡散領域を形成する工程と、第一の不純物拡散領域及び第二の不純物拡散領域にコンタクトプラグを接続させる工程と、を具備してなることを特徴とする。
【発明の効果】
【０００９】
本発明により、同一の工程で、同一半導体基板上に通常構造のＭＯＳトランジスタ及びエレベーテッドソースドレイン構造のＭＯＳトランジスタを混載して形成することができる。また、同一の工程で、通常構造のＭＯＳトランジスタ及びエレベーテッドソースドレイン構造のＭＯＳトランジスタのサイドウォールを、異なる厚みで形成することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の断面構造を示す断面図である。
【図２】本発明の半導体装置の製造方法を工程順に示すもので半導体基板上にＰ型ウェル領域及びゲート電極を形成した状態を示す断面図である。
【図３】本発明の半導体装置の製造方法を工程順に示すもので半導体基板上及びゲート電極上に第一窒化膜を形成した状態を示す断面図である。
【図４】本発明の半導体装置の製造方法を工程順に示すもので第一レジストマスクを形成し第一窒化膜をエッチバックした状態を示す断面図である。
【図５】本発明の半導体装置の製造方法を工程順に示すものでゲート電極に隣接する位置の半導体基板上に選択エピタキシャル法によりシリコン層を成長させた状態を示す断面図である。
【図６】本発明の半導体装置の製造方法を工程順に示すもので半導体基板上及びゲート電極上に第二窒化膜を形成した状態を示す断面図である。
【図７】本発明の半導体装置の製造方法を工程順に示すもので半導体基板上及びゲート電極上にサイドウォール酸化膜を形成した状態を示す断面図である。
【図８】本発明の半導体装置の製造方法を工程順に示すもので第二レジストマスクを形成しサイドウォール酸化膜をエッチバックした状態を示す断面図である。
【図９】本発明の半導体装置の製造方法を工程順に示すもので第三レジストマスクを形成した状態を示す断面図である。
【図１０】本発明の半導体装置の製造方法を工程順に示すもので第三レジストマスクをマスクにサイドウォール酸化膜をエッチバックした状態を示す断面図である。
【図１１】本発明の半導体装置の製造方法を工程順に示すもので第二窒化膜をエッチバックした状態を示す断面図である。
【図１２】本発明の半導体装置の製造方法を工程順に示すもので不純物をドーピングしている状態を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態である半導体装置４２について図面を参照して説明する。図１は本発明の実施形態に係る半導体装置４２の断面構造を示す断面図である。本実施形態の半導体装置４２は第一のＭＯＳトランジスタ５と、第二のＭＯＳトランジスタ７とから概略構成されている。半導体基板１と、第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７は層間絶縁膜１０で覆われている。層間絶縁膜１０には、層間絶縁膜１０を貫通し、第一のＭＯＳトランジスタ５の第一の不純物拡散領域６に接続された第一のコンタクトプラグ１２と、層間絶縁膜１０を貫通し、第二のＭＯＳトランジスタ７の第二の不純物拡散領域８に接続された第二のコンタクトプラグ１５とが形成されている。層間絶縁膜１０表面には、第一のコンタクトプラグ１２と第二のコンタクトプラグ１５に接続する配線１３が形成されている。
【００１２】
半導体基板１は、本実施形態ではシリコン基板が用いられる。半導体基板としては、シリコン基板に限定されず、ゲルマニウム基板などを用いることも可能である。半導体基板１内にはＰ型ウェル領域２が形成されている。また、Ｐ型ウェル領域２内には第一のアクティブ領域３ａ及び第二のアクティブ領域３ｂが形成されている。なお、第一のアクティブ領域３ａ及び第二のアクティブ領域３ｂは、埋込絶縁膜４からなる素子分離領域４ａにより区画されている。第二のＭＯＳトランジスタ７が位置するアクティブ領域３ｂの幅Ｔ２は、第一のＭＯＳトランジスタ５が位置するアクティブ領域３ａの幅Ｔ１よりもゲート幅方向において狭く形成されている。
【００１３】
第一のＭＯＳトランジスタ５は、半導体基板１上に形成されている。第一のＭＯＳトランジスタ５には、ゲート絶縁膜４０ａと、ゲート絶縁膜４０ａに形成された第一のゲート電極４０と、第一のゲート電極４０の側壁面に設けられた第一のサイドウォール層２４と、半導体基板１に設けられた第一の不純物拡散領域６及び第一のＬＤＤ領域２１ａとが備えられている。
【００１４】
第一のゲート電極４０はＤＯＰＯＳ膜４０ｂと、パターニングされたバリアメタル膜及びタングステン膜により形成された積層膜４０ｃにより形成されている。また、積層膜４０ｃ上には、マスク窒化膜４０ｄが積層されている。
【００１５】
第一のゲート電極４０の側壁面に設けられた第一のサイドウォール層２４は、第一窒化膜２２、第二窒化膜２５及びサイドウォール酸化膜２６が順次積層されて形成されている。なお、第一窒化膜２２の膜厚はたとえば２０ｎｍ、第二窒化膜２５の膜厚はたとえば５ｎｍ、サイドウォール酸化膜２６の膜厚はたとえば５０ｎｍが好ましい。なお、この膜厚は本実施形態に制限されるものではない。
【００１６】
第一のゲート電極４０の両側には、第一の不純物拡散領域６が形成されている。第一の不純物拡散領域６は、上部は半導体基板１の表面から、底部はアクティブ領域３ａに到達するまで形成されている。なお、第一のＬＤＤ領域２１ａは、第一の不純物拡散領域６よりも浅く形成されている。また、第一のＬＤＤ領域２１ａの不純物の濃度は、第一の不純物拡散領域６よりも低濃度で形成されている。
【００１７】
第二のＭＯＳトランジスタ７は、半導体基板１上に形成されている。第二のＭＯＳトランジスタ７には、ゲート絶縁膜４１ａと、ゲート絶縁膜４１ａに形成された第二のゲート電極４１と、第二のゲート電極４１の側壁面に設けられた第二のサイドウォール層３０と、半導体基板１に設けられた第二の不純物拡散領域８及び第二のＬＤＤ領域２１ｂとが備えられている。
【００１８】
第二のゲート電極４１はＤＯＰＯＳ膜４１ｂと、パターニングされたバリアメタル膜及びタングステン膜により形成された積層膜４１ｃにより形成されている。また、積層膜４１ｃ上には、マスク窒化膜４１ｄが積層されている。
【００１９】
第二のゲート電極４１の側壁面に設けられた第二のサイドウォール層３０は、第一窒化膜２２により形成されている。この第一窒化膜２２は、第一のゲート電極４０の第一窒化膜２２に対して分断されて形成されたものである。第一窒化膜２２の膜厚はたとえば２０ｎｍが好ましい。なお、この膜厚は本実施形態に制限されるものではない。
【００２０】
第二のサイドウォール層３０は第一のサイドウォール層２４よりも薄く形成されている。すなわち、第二のサイドウォール層３０は第一のサイドウォール層２４に比べ、第二窒化膜２５及びサイドウォール酸化膜２６が形成されていない分だけ薄くなっている。
【００２１】
第二のゲート電極４１の両側には、ドープドエピタキシャル成長層９が形成されている。ドープドエピタキシャル成長層９には、ドーパントとなる不純物元素が拡散されている。不純物元素は、たとえばＡｓが好ましい。また、ドープドエピタキシャル成長層９に拡散された不純物元素は更に、ドープドエピタキシャル成長層９下の半導体基板１にまで拡散されている。このドープドエピタキシャル成長層９に拡散されている不純物元素と、半導体基板１にまで拡散された不純物元素によって、第二の不純物拡散領域８が形成されている。なお、第二の不純物拡散領域８の底部は、第一の不純物拡散領域６の底部よりも浅い位置にある。また、第二のＬＤＤ領域２１ｂは、第二の不純物拡散領域８よりも浅く形成されている。第二のＬＤＤ領域２１ｂの不純物の濃度は、第二の不純物拡散領域８よりも低濃度で形成されている。
【００２２】
層間絶縁膜１０は、半導体基板１上と第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７上を覆うように形成されている。層間絶縁膜１０には、層間絶縁膜１０を貫通する第一のコンタクトホール１１及び第二のコンタクトホール１４が形成されている。また、第一のコンタクトホール１１及び第二のコンタクトホール１４内にはそれぞれ、第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５が形成されている。
【００２３】
第一のコンタクトホール１１は、第一の不純物拡散領域６上面を露出させ層間絶縁膜１０を貫通するように形成されている。また、第一のコンタクトプラグ１２は第一のコンタクトホール１１内から層間絶縁膜１０上面にかけて形成されている。第一のコンタクトプラグ１２はチタン膜１２ａ、窒化チタン膜１２ｂ、タングステン膜１２ｃにより形成されている。なお、この膜の種類は本実施形態に制限されるものではない。第二のコンタクトホール１４は、ドープドエピタキシャル成長層９上面を露出させ層間絶縁膜１０を貫通するように形成されている。また、第二のコンタクトプラグ１５は第二のコンタクトホール１４内から層間絶縁膜１０上面にかけて形成されている。第二のコンタクトプラグ１５はチタン膜１２ａ、窒化チタン膜１２ｂ、タングステン膜１２ｃにより形成されている。なお、この膜の種類は本実施形態に制限されるものではない。第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５は、層間絶縁膜１０上の配線１３に接続されている。
【００２４】
本実施形態の半導体装置４２は同一の半導体基板１上に、第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７が形成されている。第一のＭＯＳトランジスタ５は高速動作に有利な構成である。また、第二のＭＯＳトランジスタ７はピッチ縮小を可能とする構成となっている。異なる構成である第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７が同一の半導体基板１上に形成されているため、ＤＲＡＭの微細化及び多様化を実現することができる。
【００２５】
次に、本発明の実施形態である半導体装置４２の製造方法について図面を参照して説明する。本発明の実施形態である半導体装置４２の製造方法は、第一のゲート電極４０及び第二のゲート電極４１を形成する工程と、第二のゲート電極４１に第一の絶縁層（第一窒化膜１２２）を形成して第二のサイドウォール層３０とする工程と、第二のゲート電極４１のゲート幅方向両側に、エピタキシャル成長層９ａを形成する工程と、第一のゲート電極４０に第二の絶縁層（第二窒化膜１２５）及び第三の絶縁層（サイドウォール酸化膜１２６）を形成して第一のサイドウォール層２４とする工程と、第一の不純物拡散領域６及び第二の不純物拡散領域８を形成する工程と、から概略構成される。以下、各工程について順次説明する。
【００２６】
まず、第一のゲート電極４０及び第二のゲート電極４１を形成する工程では図２に示すように、まず、半導体基板１上にＰ型ウェル領域２を形成する。次いで、Ｐ型ウェル領域２内に第一のアクティブ領域３ａ、第二のアクティブ領域３ｂ、及び素子分離領域４ａを形成する。第二のゲート電極４１が形成される第二のアクティブ領域３ｂの幅Ｔ２は、第一のゲート電極４０が形成される第一のアクティブ領域３ａの幅Ｔ１よりも狭く形成されている。
【００２７】
次いで、第一のゲート電極４０及び第二のゲート電極４１を形成する。まず、半導体基板１上にゲート絶縁膜４０ａ、ポリシリコン膜、バリアメタル膜、タングステン膜、マスク窒化膜４０ｄを順次積層する。その後、フォトリソグラフィー技術及びエッチング技術によりパターニングし、第一のゲート電極４０及び第二のゲート電極４１を形成する。なお、第一のゲート電極４０は、ＤＯＰＯＳ膜４０ｂと積層膜４０ｃとマスク窒化膜４０ｄにより構成される。また、第二のゲート電極４１は、ＤＯＰＯＳ膜４１ｂと積層膜４１ｃとマスク窒化膜４１ｄにより構成される。
【００２８】
次いで、半導体基板１と、第一のゲート電極４０及び第二のゲート電極４１に対して自己整合的にＰ注入を行い、第三の不純物拡散領域（第一のＬＤＤ領域２１ａ及び第二のＬＤＤ領域２１ｂ）を形成する。なお、本実施形態での半導体基板１へのＰ注入は、エネルギー１０ＫｅＶ、ドーズ１．５×１０１３ａｔｏｍｓ／ｃｍ２で行う。
【００２９】
次に、第二のサイドウォール層３０を形成する工程では、図３に示すように、半導体基板１と、第一のゲート電極４０及び第二のゲート電極４１を覆うように第一の絶縁層（第一窒化膜１２２）を形成する。第一の絶縁層（第一窒化膜１２２）の膜厚は、たとえば２０ｎｍで形成するのが好ましい。
【００３０】
次いで、図４に示すように、第一レジストマスク２３を形成し、第一の絶縁層（第一窒化膜１２２）をエッチバックする。まず、第一の絶縁層（第一窒化膜１２２）を覆うように第一レジストマスク２３を形成する。第一レジストマスク２３は、第一のゲート電極４０形成領域側を覆い、第二のゲート電極４１形成領域側は開口させる構成とする。次いで、第一レジストマスク２３をマスクにして、第二のゲート電極４１形成領域側の第一の絶縁層（第一窒化膜１２２）をエッチバックする。第一窒化膜１２２をエッチバックすることにより、第二のＬＤＤ領域２１ｂを露出させる。また、第二のゲート電極４１の側壁に第一窒化膜２２からなる第二のサイドウォール層３０を形成させる。
【００３１】
次に、エピタキシャル成長層９ａを形成する工程では、図５に示すように、第二のゲート電極４１に隣接する位置にエピタキシャル成長層９ａを成長させる。まず、第二レジストマスク２７を除去する。第二レジストマスク２７を除去した後、半導体基板１上に選択的エピタキシャル成長法を用いてシリコン膜を成長させる。なお、シリコン膜を成長させる位置は、第二のゲート電極４１に隣接する位置で、ゲート幅方向両側の半導体基板１上とする。第二のゲート電極４１に隣接する位置にシリコン膜を成長させることにより、エピタキシャル成長層９ａを形成する。
【００３２】
次に、第一のサイドウォール層２４を形成する工程では、図６に示すように半導体基板１と第一のゲート電極４０及び前記第二のゲート電極４１を覆うように第二の絶縁層（第二窒化膜１２５）を形成する。なお、第二の絶縁層（第一窒化膜１２５）の膜厚は、たとえば５ｎｍで形成するのが好ましい。
【００３３】
次いで、図７に示すように、第二の絶縁層（第二窒化膜１２５）を覆うように第三の絶縁層（サイドウォール酸化膜１２６）を形成する。なお、第三の絶縁層（サイドウォール酸化膜１２６）の膜厚は、たとえば５０ｎｍで形成するのが好ましい
【００３４】
次いで、図８に示すように第二レジストマスク２７を形成し、第三の絶縁層（サイドウォール酸化膜１２６）をエッチバックする。まず、第二の絶縁層（第二窒化膜１２５）を覆うように第二レジストマスク２７を形成する。なお、第二レジストマスク２７は第二のゲート電極４１形成領域側を覆う構成とする。また、第二レジストマスク２７の第一のゲート電極４０形成領域側は開口させる。次いで、第二レジストマスク２７をマスクにして、第二の絶縁層（第二窒化膜１２５）をエッチバックする。第二の絶縁層（第二窒化膜１２５）をエッチバックすることにより、第一のＬＤＤ領域２１ａを露出させる。また、第一のゲート電極４０の側壁にサイドウォール酸化膜２６、第二窒化膜２５、第一窒化膜２２からなる第一のサイドウォール層２４を形成させる。
【００３５】
次いで、図９及び図１０に示すように、第三レジストマスク３１を形成し、第三の絶縁層（サイドウォール酸化膜１２６）をエッチバックする。まず、第二レジストマスク２７を除去する。次いで、第一のゲート電極４０形成領域を覆う第三レジストマスク３１を形成する。なお、第三レジストマスク３１は第二のゲート電極４１形成領域を開口する構成とする。次いで、第三レジストマスク３１をマスクに第三の絶縁層（サイドウォール酸化膜１２６）をエッチバックする。ここでのエッチバックは、サイドウォール酸化膜１２６に対して選択比がとれるエッチング技術を用いる。エッチング技術はたとえば、ＨＦ液を用いた湿式エッチングで行うことが好ましい。第三の絶縁層（サイドウォール酸化膜１２６）をエッチバックすることにより、第二のゲート電極４１形成領域側の第二の絶縁層（第二窒化膜１２５）を露出させる。
【００３６】
次いで、図１１に示すように、第二の絶縁層（第二窒化膜１２５）をエッチバックする。
まず、第三レジストマスク３１を除去する。次いで、第二の絶縁層（第二窒化膜１２５）をエッチバックする。ここでのエッチング技術はたとえば燐酸液を用いた湿式エッチングで行うことが好ましい。なお、この工程においては、第一のゲート電極４０のマスク窒化膜４０ｄ及び第二のゲート電極４１のマスク窒化膜４１ｄの表面も、僅かながらエッチングされる。但し、この第二の絶縁層（第二窒化膜１２５）は必ずしも除去する必要はなく、残してもよい。なお、第二レジストマスク２７と第三レジストマスク３１がオーバーラップする領域に、絶縁物２０が形成される。絶縁物２０は第二の絶縁層（第二窒化膜２２５）及び第三の絶縁層（サイドウォール酸化膜２２６）からなる。この絶縁物２０は、デバイス上においては問題がない。
【００３７】
次に、第一の不純物拡散領域６及び第二の不純物拡散領域８を形成する工程では、図１２に示すように、第一のＬＤＤ領域２１ａ上面及びエピタキシャル成長層９ａに不純物元素を拡散させる。不純物元素はたとえばＡｓを用いることが好ましい。第一のＬＤＤ領域２１ａ上面への不純物元素の拡散により、第一の不純物拡散領域６を形成させる。また、エピタキシャル成長層９ａへの不純物拡散により、ドープドエピタキシャル成長層９を形成する。なお、ドープドエピタキシャル成長層９の下部の半導体基板１にまで拡散させた不純物元素により、下部拡散領域８ａを形成させる。このドープドエピタキシャル成長層９と下部拡散領域８ａによって、第二の不純物拡散領域８が形成されている。なお、下部拡散領域８ａの深さは第一の不純物拡散領域６よりも浅く形成する。
【００３８】
次いで、図１２に示すようにＡｓを注入する。本実施形態でＡｓ注入の条件は、エネルギー２０ＫｅＶ，ドーズ２×１０１５ａｔｏｍｓ／ｃｍ２で行う。なお、第一の不純物拡散領域６及び第二の不純物拡散領域８のＡｓ濃度は、第三の不純物拡散領域（第一のＬＤＤ領域２１ａ及び第二のＬＤＤ領域２１ｂ）よりも高濃度で形成させる。以上の工程により、第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７を、同一の半導体基板上１に形成する。
【００３９】
次いで、半導体基板１上と第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７上を覆う層間絶縁膜１０を形成する。次いで、層間絶縁膜１０に第一のコンタクトホール１１及び第二のコンタクトホール１４を形成する。第一のコンタクトホール１１は層間絶縁膜１０を貫通し第一の不純物拡散領域６の表面を開口させる構造で形成する。また、第二のコンタクトホール１４は層間絶縁膜１０を貫通しドープドエピタキシャル成長層９表面を開口させる構造で形成する。
【００４０】
次いで、第一のコンタクトホール１１及び第二のコンタクトホール１４内に、それぞれ第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５を形成する。まず、第一のコンタクトホール１１の内側から層間絶縁膜１０上面にかけてチタン膜１２ａと窒化チタン膜１２ｂを順次形成する。同様に、第二のコンタクトホール１４から層間絶縁膜１０上面にかけて、チタン膜１５ａと窒化チタン膜１５ｂを順次形成する。次いでアニールを行い、チタン膜１２ａとチタン膜１５ａを、それぞれシリコン膜とシリサイド化させる。形成した第一のコンタクトホール１１の底部には、チタン膜１２ａとシリコン膜の反応によるシリサイド層が形成される。同じく、第二のコンタクトホール１４の底部には、チタン膜１５ａとシリコン膜の反応によるシリサイド層が形成される。この第一のコンタクトホール１１及び第二のコンタクトホール１４の底部に形成したシリサイド層により、コンタクト抵抗を半減させ且つ安定させる。
【００４１】
次いで、第一のコンタクトホール１１から層間絶縁膜１０上面にかけてタングステン膜１２ｃを形成する。同様に、第二のコンタクトホール１４から層間絶縁膜１０上面にかけて、タングステン膜１５ｃを形成する。なお、これらの膜の種類はこれらに限定されない。
【００４２】
次いで、第一のコンタクトホール１１内のチタン膜１２ａ、窒化チタン膜１２ｂ、タングステン膜１２ｃ、及び、第二のコンタクトホール１４内のチタン膜１５ａ、窒化チタン膜１５ｂ、タングステン膜１５ｃをＣＭＰ技術により研磨する。この工程によって、第一のコンタクトホール１１内に第一のコンタクトプラグ１２を、第二のコンタクトホール１４内に第二のコンタクトプラグ１５を形成する。次いで、層間絶縁膜１０表面の第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５上面を接続する配線１３を形成する。以上により、図１に示す半導体装置４２を形成する。
【００４３】
本実施形態の製造方法を用いることにより、同一の工程で、厚い第一のサイドウォール層２４及び薄い第二のサイドウォール層３０を形成することができる。また、エピタキシャル成長層９ａに不純物を拡散させて第二の不純物拡散領域８を形成するため、同一の不純物拡散工程により、第二の不純物拡散領域８ａの深さを、第一の不純物拡散領域６よりも浅く形成することができる。そのため、第二のＭＯＳトランジスタ７のゲート長を、第一のＭＯＳトランジスタ５のゲート長に比べて短くすることが可能である。また、第二のＭＯＳトランジスタ７のアクティブ領域３ｂは、第一のＭＯＳトランジスタ５のアクティブ領域３ａに対して、ゲート幅方向の幅を狭くすることがきる。そのため、第二のＭＯＳトランジスタ７は第一のＭＯＳトランジスタ５と比べ狭ピッチで形成することができる。
【００４４】
また、第一のコンタクトホール１１及び第二のコンタクトホール１４を同一の工程で形成することができる。また、第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５も同一の工程で形成することができる。なお、第二のＭＯＳトランジスタ７は、第二のゲート電極４１の上面をマスク窒化膜４１ｄで覆い、側面を第一窒化膜２２で覆うことで、第二のコンタクトホール１４を第二のゲート電極４１に対して自己整合的に形成できる。そのため、第二のゲート電極４１と第二のコンタクトホール１４の距離を、第一窒化膜２２の厚さまで縮めることが可能となる。
【００４５】
本実施形態により、同一の半導体基板１上に、高速動作に有利な第一のＭＯＳトランジスタ５及びピッチ縮小を優先した第二のＭＯＳトランジスタ７を同一の工程で効率的に形成することが可能となる。そのため、高速で且つ面積が小さい半導体装置４２を形成することができる。これにより、ＤＲＡＭの微細化及び多様化を実現することができる。
【符号の説明】
【００４６】
１…半導体基板、５…第一のＭＯＳトランジスタ、６…第一の不純物拡散領域、７…第二のＭＯＳトランジスタ、８…第二の不純物拡散領域、８ａ…下部拡散領域、９…ドープドエピタキシャル成長層、１２…第一のコンタクトプラグ、１５…第二のコンタクトプラグ、２２…第一窒化膜、２４…第一のサイドウォール層、２５…第二窒化膜、２６…サイドウォール酸化膜、３０…第二のサイドウォール層、４０…第一のゲート電極、４１…第二のゲート電極、４２…半導体装置、１２２…第一窒化膜、１２５…第二窒化膜、1２６…サイドウォール酸化膜
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、コンピューターや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路(以下、ＬＳＩと称する)が採用されている。
ＬＳＩは様々な用途に使われるため、特にＬＳＩに搭載される混載用ＤＲＡＭには、多様化する製品の要求を満たすことが求められている。多様化する製品の要求に応えるものとして、半導体装置のメモリセル部と周辺回路部のＬＤＤ領域幅を異なる幅で形成する方法が採用されている（特許文献１）。また、高速動作が要求される周辺回路領域のみをシリサイド化する方法が知られている（特許文献２）。メモリセル性能を可変化する方法では、高耐圧部と周辺回路部及びメモリセル部のトランジスタ構造を異なる構造で形成する方法が採用されている（特許文献３）。
【０００３】
また、リフレッシュ不良を回避するためにシリサイド層を選択的に形成方法も知られている（特許文献４）。同一半導体基板上に異なる構造のトランジスタを形成する方法としては、高速動作が要求されるゲート電極のみにシリサイド層を形成し、通常構造トランジスタ及びエレベーテッドソースドレイン構造トランジスタを同一半導体基板上に混載する方法が知られている（特許文献５）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平05-102428号公報
【特許文献２】特開2005-136434号公報
【特許文献３】特開2003-282823号公報
【特許文献４】特開平11-097649号公報
【特許文献５】特開2000-232076号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＳＩの中でも、特にＤＲＡＭにおいては多様化だけでなく、急速な微細化が求められている。しかし、ＭＯＳトランジスタのコンタクトプラグ形成においての、シリサイド層を選択的に形成する方法は接合リークが増大しやすいという問題があった。半導体基板表面に形成されたシリサイド層には欠陥が含まれるため、シリサイド層の境界がＰＮ接合端に接近すると、接合リークが増大しやすいためである。そのため、ＭＯＳトランジスタのコンタクトプラグは平面で見て、半導体基板に形成された不純物拡散領域のＰＮ接合端からゲート幅方向に距離をとって配置する必要があった。すなわちＭＯＳトランジスタのコンタクトプラグは、ゲート電極の側壁に形成されたサイドウォール層から距離を離して配置される必要があった。ＭＯＳトランジスタのコンタクトプラグとサイドウォール層を、距離を離して配置する結果、ゲート長が必要となり半導体装置の小型化が妨げられていた。
【０００６】
この接合リークの増大、つまり短チャネル効果を抑制する手段としては、エレベーテッドソースドレイン構造のＭＯＳトランジスタが有効である。エレベーテッドソースドレイン構造のＭＯＳトランジスタは、不純物拡散領域をシリサイド層（エピタキシャル成長層）に形成し、ドープドエピタキシャル成長層を形成する。ドープドエピタキシャル成長層に不純物拡散領域が形成されるため、通常のＭＯＳトランジスタに比べて半導体基板表面の不純物拡散領域の深さを浅くすることができる。そのため、エレベーテッドソースドレイン構造のＭＯＳトランジスタは短チャネル効果を防ぎつつゲート長を短くすることが可能である。
【０００７】
しかし、エレベーテッドソースドレイン構造のＭＯＳトランジスタでは、不純物拡散領域が形成されるシリサイド層（エピタキシャル成長層）が、ゲート電極の高さ方向にせり上がって形成される。そのため、不純物拡散領域とゲート電極との間に形成される寄生容量が通常構造のＭＯＳトランジスタに比べて大きい。そのため、エレベーテッドソースドレイン構造のＭＯＳトランジスタは、通常構造のＭＯＳトランジスタに比べて、高周波応答特性を損ないやすいという問題があった。また、高周波応答特性を損ないやすいという問題を解決するために、同一半導体基板上に通常構造のＭＯＳトランジスタ及びエレベーテッドソースドレイン構造のＭＯＳトランジスタを混載して形成する方法では、工程が複雑になるという問題もあった。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板上に第一のゲート電極及び第二のゲート電極を形成する工程と、第一のゲート電極の側壁面に第一の絶縁層を形成するとともに、第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、第二のゲート電極のゲート幅方向両側の半導体基板上に、エピタキシャル成長層を形成する工程と、第一のゲート電極及び第一の絶縁層と、第二のゲート電極及び第二の絶縁層とを覆うように第３の絶縁層を形成する工程と、第二のゲート電極及び第二の絶縁層を覆う第三の絶縁層を除去する工程と、第一のゲート電極のゲート幅方向両側の半導体基板及び前記エピタキシャル成長層にそれぞれ不純物を拡散させて、第一の不純物拡散領域及び第二の不純物拡散領域を形成する工程と、第一の不純物拡散領域及び第二の不純物拡散領域にコンタクトプラグを接続させる工程と、を具備してなることを特徴とする。
【発明の効果】
【０００９】
本発明により、同一の工程で、同一半導体基板上に通常構造のＭＯＳトランジスタ及びエレベーテッドソースドレイン構造のＭＯＳトランジスタを混載して形成することができる。また、同一の工程で、通常構造のＭＯＳトランジスタ及びエレベーテッドソースドレイン構造のＭＯＳトランジスタのサイドウォールを、異なる厚みで形成することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の断面構造を示す断面図である。
【図２】本発明の半導体装置の製造方法を工程順に示すもので半導体基板上にＰ型ウェル領域及びゲート電極を形成した状態を示す断面図である。
【図３】本発明の半導体装置の製造方法を工程順に示すもので半導体基板上及びゲート電極上に第一窒化膜を形成した状態を示す断面図である。
【図４】本発明の半導体装置の製造方法を工程順に示すもので第一レジストマスクを形成し第一窒化膜をエッチバックした状態を示す断面図である。
【図５】本発明の半導体装置の製造方法を工程順に示すものでゲート電極に隣接する位置の半導体基板上に選択エピタキシャル法によりシリコン層を成長させた状態を示す断面図である。
【図６】本発明の半導体装置の製造方法を工程順に示すもので半導体基板上及びゲート電極上に第二窒化膜を形成した状態を示す断面図である。
【図７】本発明の半導体装置の製造方法を工程順に示すもので半導体基板上及びゲート電極上にサイドウォール酸化膜を形成した状態を示す断面図である。
【図８】本発明の半導体装置の製造方法を工程順に示すもので第二レジストマスクを形成しサイドウォール酸化膜をエッチバックした状態を示す断面図である。
【図９】本発明の半導体装置の製造方法を工程順に示すもので第三レジストマスクを形成した状態を示す断面図である。
【図１０】本発明の半導体装置の製造方法を工程順に示すもので第三レジストマスクをマスクにサイドウォール酸化膜をエッチバックした状態を示す断面図である。
【図１１】本発明の半導体装置の製造方法を工程順に示すもので第二窒化膜をエッチバックした状態を示す断面図である。
【図１２】本発明の半導体装置の製造方法を工程順に示すもので不純物をドーピングしている状態を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態である半導体装置４２について図面を参照して説明する。図１は本発明の実施形態に係る半導体装置４２の断面構造を示す断面図である。本実施形態の半導体装置４２は第一のＭＯＳトランジスタ５と、第二のＭＯＳトランジスタ７とから概略構成されている。半導体基板１と、第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７は層間絶縁膜１０で覆われている。層間絶縁膜１０には、層間絶縁膜１０を貫通し、第一のＭＯＳトランジスタ５の第一の不純物拡散領域６に接続された第一のコンタクトプラグ１２と、層間絶縁膜１０を貫通し、第二のＭＯＳトランジスタ７の第二の不純物拡散領域８に接続された第二のコンタクトプラグ１５とが形成されている。層間絶縁膜１０表面には、第一のコンタクトプラグ１２と第二のコンタクトプラグ１５に接続する配線１３が形成されている。
【００１２】
半導体基板１は、本実施形態ではシリコン基板が用いられる。半導体基板としては、シリコン基板に限定されず、ゲルマニウム基板などを用いることも可能である。半導体基板１内にはＰ型ウェル領域２が形成されている。また、Ｐ型ウェル領域２内には第一のアクティブ領域３ａ及び第二のアクティブ領域３ｂが形成されている。なお、第一のアクティブ領域３ａ及び第二のアクティブ領域３ｂは、埋込絶縁膜４からなる素子分離領域４ａにより区画されている。第二のＭＯＳトランジスタ７が位置するアクティブ領域３ｂの幅Ｔ２は、第一のＭＯＳトランジスタ５が位置するアクティブ領域３ａの幅Ｔ１よりもゲート幅方向において狭く形成されている。
【００１３】
第一のＭＯＳトランジスタ５は、半導体基板１上に形成されている。第一のＭＯＳトランジスタ５には、ゲート絶縁膜４０ａと、ゲート絶縁膜４０ａに形成された第一のゲート電極４０と、第一のゲート電極４０の側壁面に設けられた第一のサイドウォール層２４と、半導体基板１に設けられた第一の不純物拡散領域６及び第一のＬＤＤ領域２１ａとが備えられている。
【００１４】
第一のゲート電極４０はＤＯＰＯＳ膜４０ｂと、パターニングされたバリアメタル膜及びタングステン膜により形成された積層膜４０ｃにより形成されている。また、積層膜４０ｃ上には、マスク窒化膜４０ｄが積層されている。
【００１５】
第一のゲート電極４０の側壁面に設けられた第一のサイドウォール層２４は、第一窒化膜２２、第二窒化膜２５及びサイドウォール酸化膜２６が順次積層されて形成されている。なお、第一窒化膜２２の膜厚はたとえば２０ｎｍ、第二窒化膜２５の膜厚はたとえば５ｎｍ、サイドウォール酸化膜２６の膜厚はたとえば５０ｎｍが好ましい。なお、この膜厚は本実施形態に制限されるものではない。
【００１６】
第一のゲート電極４０の両側には、第一の不純物拡散領域６が形成されている。第一の不純物拡散領域６は、上部は半導体基板１の表面から、底部はアクティブ領域３ａに到達するまで形成されている。なお、第一のＬＤＤ領域２１ａは、第一の不純物拡散領域６よりも浅く形成されている。また、第一のＬＤＤ領域２１ａの不純物の濃度は、第一の不純物拡散領域６よりも低濃度で形成されている。
【００１７】
第二のＭＯＳトランジスタ７は、半導体基板１上に形成されている。第二のＭＯＳトランジスタ７には、ゲート絶縁膜４１ａと、ゲート絶縁膜４１ａに形成された第二のゲート電極４１と、第二のゲート電極４１の側壁面に設けられた第二のサイドウォール層３０と、半導体基板１に設けられた第二の不純物拡散領域８及び第二のＬＤＤ領域２１ｂとが備えられている。
【００１８】
第二のゲート電極４１はＤＯＰＯＳ膜４１ｂと、パターニングされたバリアメタル膜及びタングステン膜により形成された積層膜４１ｃにより形成されている。また、積層膜４１ｃ上には、マスク窒化膜４１ｄが積層されている。
【００１９】
第二のゲート電極４１の側壁面に設けられた第二のサイドウォール層３０は、第一窒化膜２２により形成されている。この第一窒化膜２２は、第一のゲート電極４０の第一窒化膜２２に対して分断されて形成されたものである。第一窒化膜２２の膜厚はたとえば２０ｎｍが好ましい。なお、この膜厚は本実施形態に制限されるものではない。
【００２０】
第二のサイドウォール層３０は第一のサイドウォール層２４よりも薄く形成されている。すなわち、第二のサイドウォール層３０は第一のサイドウォール層２４に比べ、第二窒化膜２５及びサイドウォール酸化膜２６が形成されていない分だけ薄くなっている。
【００２１】
第二のゲート電極４１の両側には、ドープドエピタキシャル成長層９が形成されている。ドープドエピタキシャル成長層９には、ドーパントとなる不純物元素が拡散されている。不純物元素は、たとえばＡｓが好ましい。また、ドープドエピタキシャル成長層９に拡散された不純物元素は更に、ドープドエピタキシャル成長層９下の半導体基板１にまで拡散されている。このドープドエピタキシャル成長層９に拡散されている不純物元素と、半導体基板１にまで拡散された不純物元素によって、第二の不純物拡散領域８が形成されている。なお、第二の不純物拡散領域８の底部は、第一の不純物拡散領域６の底部よりも浅い位置にある。また、第二のＬＤＤ領域２１ｂは、第二の不純物拡散領域８よりも浅く形成されている。第二のＬＤＤ領域２１ｂの不純物の濃度は、第二の不純物拡散領域８よりも低濃度で形成されている。
【００２２】
層間絶縁膜１０は、半導体基板１上と第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７上を覆うように形成されている。層間絶縁膜１０には、層間絶縁膜１０を貫通する第一のコンタクトホール１１及び第二のコンタクトホール１４が形成されている。また、第一のコンタクトホール１１及び第二のコンタクトホール１４内にはそれぞれ、第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５が形成されている。
【００２３】
第一のコンタクトホール１１は、第一の不純物拡散領域６上面を露出させ層間絶縁膜１０を貫通するように形成されている。また、第一のコンタクトプラグ１２は第一のコンタクトホール１１内から層間絶縁膜１０上面にかけて形成されている。第一のコンタクトプラグ１２はチタン膜１２ａ、窒化チタン膜１２ｂ、タングステン膜１２ｃにより形成されている。なお、この膜の種類は本実施形態に制限されるものではない。第二のコンタクトホール１４は、ドープドエピタキシャル成長層９上面を露出させ層間絶縁膜１０を貫通するように形成されている。また、第二のコンタクトプラグ１５は第二のコンタクトホール１４内から層間絶縁膜１０上面にかけて形成されている。第二のコンタクトプラグ１５はチタン膜１２ａ、窒化チタン膜１２ｂ、タングステン膜１２ｃにより形成されている。なお、この膜の種類は本実施形態に制限されるものではない。第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５は、層間絶縁膜１０上の配線１３に接続されている。
【００２４】
本実施形態の半導体装置４２は同一の半導体基板１上に、第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７が形成されている。第一のＭＯＳトランジスタ５は高速動作に有利な構成である。また、第二のＭＯＳトランジスタ７はピッチ縮小を可能とする構成となっている。異なる構成である第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７が同一の半導体基板１上に形成されているため、ＤＲＡＭの微細化及び多様化を実現することができる。
【００２５】
次に、本発明の実施形態である半導体装置４２の製造方法について図面を参照して説明する。本発明の実施形態である半導体装置４２の製造方法は、第一のゲート電極４０及び第二のゲート電極４１を形成する工程と、第二のゲート電極４１に第一の絶縁層（第一窒化膜１２２）を形成して第二のサイドウォール層３０とする工程と、第二のゲート電極４１のゲート幅方向両側に、エピタキシャル成長層９ａを形成する工程と、第一のゲート電極４０に第二の絶縁層（第二窒化膜１２５）及び第三の絶縁層（サイドウォール酸化膜１２６）を形成して第一のサイドウォール層２４とする工程と、第一の不純物拡散領域６及び第二の不純物拡散領域８を形成する工程と、から概略構成される。以下、各工程について順次説明する。
【００２６】
まず、第一のゲート電極４０及び第二のゲート電極４１を形成する工程では図２に示すように、まず、半導体基板１上にＰ型ウェル領域２を形成する。次いで、Ｐ型ウェル領域２内に第一のアクティブ領域３ａ、第二のアクティブ領域３ｂ、及び素子分離領域４ａを形成する。第二のゲート電極４１が形成される第二のアクティブ領域３ｂの幅Ｔ２は、第一のゲート電極４０が形成される第一のアクティブ領域３ａの幅Ｔ１よりも狭く形成されている。
【００２７】
次いで、第一のゲート電極４０及び第二のゲート電極４１を形成する。まず、半導体基板１上にゲート絶縁膜４０ａ、ポリシリコン膜、バリアメタル膜、タングステン膜、マスク窒化膜４０ｄを順次積層する。その後、フォトリソグラフィー技術及びエッチング技術によりパターニングし、第一のゲート電極４０及び第二のゲート電極４１を形成する。なお、第一のゲート電極４０は、ＤＯＰＯＳ膜４０ｂと積層膜４０ｃとマスク窒化膜４０ｄにより構成される。また、第二のゲート電極４１は、ＤＯＰＯＳ膜４１ｂと積層膜４１ｃとマスク窒化膜４１ｄにより構成される。
【００２８】
次いで、半導体基板１と、第一のゲート電極４０及び第二のゲート電極４１に対して自己整合的にＰ注入を行い、第三の不純物拡散領域（第一のＬＤＤ領域２１ａ及び第二のＬＤＤ領域２１ｂ）を形成する。なお、本実施形態での半導体基板１へのＰ注入は、エネルギー１０ＫｅＶ、ドーズ１．５×１０１３ａｔｏｍｓ／ｃｍ２で行う。
【００２９】
次に、第二のサイドウォール層３０を形成する工程では、図３に示すように、半導体基板１と、第一のゲート電極４０及び第二のゲート電極４１を覆うように第一の絶縁層（第一窒化膜１２２）を形成する。第一の絶縁層（第一窒化膜１２２）の膜厚は、たとえば２０ｎｍで形成するのが好ましい。
【００３０】
次いで、図４に示すように、第一レジストマスク２３を形成し、第一の絶縁層（第一窒化膜１２２）をエッチバックする。まず、第一の絶縁層（第一窒化膜１２２）を覆うように第一レジストマスク２３を形成する。第一レジストマスク２３は、第一のゲート電極４０形成領域側を覆い、第二のゲート電極４１形成領域側は開口させる構成とする。次いで、第一レジストマスク２３をマスクにして、第二のゲート電極４１形成領域側の第一の絶縁層（第一窒化膜１２２）をエッチバックする。第一窒化膜１２２をエッチバックすることにより、第二のＬＤＤ領域２１ｂを露出させる。また、第二のゲート電極４１の側壁に第一窒化膜２２からなる第二のサイドウォール層３０を形成させる。
【００３１】
次に、エピタキシャル成長層９ａを形成する工程では、図５に示すように、第二のゲート電極４１に隣接する位置にエピタキシャル成長層９ａを成長させる。まず、第二レジストマスク２７を除去する。第二レジストマスク２７を除去した後、半導体基板１上に選択的エピタキシャル成長法を用いてシリコン膜を成長させる。なお、シリコン膜を成長させる位置は、第二のゲート電極４１に隣接する位置で、ゲート幅方向両側の半導体基板１上とする。第二のゲート電極４１に隣接する位置にシリコン膜を成長させることにより、エピタキシャル成長層９ａを形成する。
【００３２】
次に、第一のサイドウォール層２４を形成する工程では、図６に示すように半導体基板１と第一のゲート電極４０及び前記第二のゲート電極４１を覆うように第二の絶縁層（第二窒化膜１２５）を形成する。なお、第二の絶縁層（第一窒化膜１２５）の膜厚は、たとえば５ｎｍで形成するのが好ましい。
【００３３】
次いで、図７に示すように、第二の絶縁層（第二窒化膜１２５）を覆うように第三の絶縁層（サイドウォール酸化膜１２６）を形成する。なお、第三の絶縁層（サイドウォール酸化膜１２６）の膜厚は、たとえば５０ｎｍで形成するのが好ましい
【００３４】
次いで、図８に示すように第二レジストマスク２７を形成し、第三の絶縁層（サイドウォール酸化膜１２６）をエッチバックする。まず、第二の絶縁層（第二窒化膜１２５）を覆うように第二レジストマスク２７を形成する。なお、第二レジストマスク２７は第二のゲート電極４１形成領域側を覆う構成とする。また、第二レジストマスク２７の第一のゲート電極４０形成領域側は開口させる。次いで、第二レジストマスク２７をマスクにして、第二の絶縁層（第二窒化膜１２５）をエッチバックする。第二の絶縁層（第二窒化膜１２５）をエッチバックすることにより、第一のＬＤＤ領域２１ａを露出させる。また、第一のゲート電極４０の側壁にサイドウォール酸化膜２６、第二窒化膜２５、第一窒化膜２２からなる第一のサイドウォール層２４を形成させる。
【００３５】
次いで、図９及び図１０に示すように、第三レジストマスク３１を形成し、第三の絶縁層（サイドウォール酸化膜１２６）をエッチバックする。まず、第二レジストマスク２７を除去する。次いで、第一のゲート電極４０形成領域を覆う第三レジストマスク３１を形成する。なお、第三レジストマスク３１は第二のゲート電極４１形成領域を開口する構成とする。次いで、第三レジストマスク３１をマスクに第三の絶縁層（サイドウォール酸化膜１２６）をエッチバックする。ここでのエッチバックは、サイドウォール酸化膜１２６に対して選択比がとれるエッチング技術を用いる。エッチング技術はたとえば、ＨＦ液を用いた湿式エッチングで行うことが好ましい。第三の絶縁層（サイドウォール酸化膜１２６）をエッチバックすることにより、第二のゲート電極４１形成領域側の第二の絶縁層（第二窒化膜１２５）を露出させる。
【００３６】
次いで、図１１に示すように、第二の絶縁層（第二窒化膜１２５）をエッチバックする。
まず、第三レジストマスク３１を除去する。次いで、第二の絶縁層（第二窒化膜１２５）をエッチバックする。ここでのエッチング技術はたとえば燐酸液を用いた湿式エッチングで行うことが好ましい。なお、この工程においては、第一のゲート電極４０のマスク窒化膜４０ｄ及び第二のゲート電極４１のマスク窒化膜４１ｄの表面も、僅かながらエッチングされる。但し、この第二の絶縁層（第二窒化膜１２５）は必ずしも除去する必要はなく、残してもよい。なお、第二レジストマスク２７と第三レジストマスク３１がオーバーラップする領域に、絶縁物２０が形成される。絶縁物２０は第二の絶縁層（第二窒化膜２２５）及び第三の絶縁層（サイドウォール酸化膜２２６）からなる。この絶縁物２０は、デバイス上においては問題がない。
【００３７】
次に、第一の不純物拡散領域６及び第二の不純物拡散領域８を形成する工程では、図１２に示すように、第一のＬＤＤ領域２１ａ上面及びエピタキシャル成長層９ａに不純物元素を拡散させる。不純物元素はたとえばＡｓを用いることが好ましい。第一のＬＤＤ領域２１ａ上面への不純物元素の拡散により、第一の不純物拡散領域６を形成させる。また、エピタキシャル成長層９ａへの不純物拡散により、ドープドエピタキシャル成長層９を形成する。なお、ドープドエピタキシャル成長層９の下部の半導体基板１にまで拡散させた不純物元素により、下部拡散領域８ａを形成させる。このドープドエピタキシャル成長層９と下部拡散領域８ａによって、第二の不純物拡散領域８が形成されている。なお、下部拡散領域８ａの深さは第一の不純物拡散領域６よりも浅く形成する。
【００３８】
次いで、図１２に示すようにＡｓを注入する。本実施形態でＡｓ注入の条件は、エネルギー２０ＫｅＶ，ドーズ２×１０１５ａｔｏｍｓ／ｃｍ２で行う。なお、第一の不純物拡散領域６及び第二の不純物拡散領域８のＡｓ濃度は、第三の不純物拡散領域（第一のＬＤＤ領域２１ａ及び第二のＬＤＤ領域２１ｂ）よりも高濃度で形成させる。以上の工程により、第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７を、同一の半導体基板上１に形成する。
【００３９】
次いで、半導体基板１上と第一のＭＯＳトランジスタ５及び第二のＭＯＳトランジスタ７上を覆う層間絶縁膜１０を形成する。次いで、層間絶縁膜１０に第一のコンタクトホール１１及び第二のコンタクトホール１４を形成する。第一のコンタクトホール１１は層間絶縁膜１０を貫通し第一の不純物拡散領域６の表面を開口させる構造で形成する。また、第二のコンタクトホール１４は層間絶縁膜１０を貫通しドープドエピタキシャル成長層９表面を開口させる構造で形成する。
【００４０】
次いで、第一のコンタクトホール１１及び第二のコンタクトホール１４内に、それぞれ第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５を形成する。まず、第一のコンタクトホール１１の内側から層間絶縁膜１０上面にかけてチタン膜１２ａと窒化チタン膜１２ｂを順次形成する。同様に、第二のコンタクトホール１４から層間絶縁膜１０上面にかけて、チタン膜１５ａと窒化チタン膜１５ｂを順次形成する。次いでアニールを行い、チタン膜１２ａとチタン膜１５ａを、それぞれシリコン膜とシリサイド化させる。形成した第一のコンタクトホール１１の底部には、チタン膜１２ａとシリコン膜の反応によるシリサイド層が形成される。同じく、第二のコンタクトホール１４の底部には、チタン膜１５ａとシリコン膜の反応によるシリサイド層が形成される。この第一のコンタクトホール１１及び第二のコンタクトホール１４の底部に形成したシリサイド層により、コンタクト抵抗を半減させ且つ安定させる。
【００４１】
次いで、第一のコンタクトホール１１から層間絶縁膜１０上面にかけてタングステン膜１２ｃを形成する。同様に、第二のコンタクトホール１４から層間絶縁膜１０上面にかけて、タングステン膜１５ｃを形成する。なお、これらの膜の種類はこれらに限定されない。
【００４２】
次いで、第一のコンタクトホール１１内のチタン膜１２ａ、窒化チタン膜１２ｂ、タングステン膜１２ｃ、及び、第二のコンタクトホール１４内のチタン膜１５ａ、窒化チタン膜１５ｂ、タングステン膜１５ｃをＣＭＰ技術により研磨する。この工程によって、第一のコンタクトホール１１内に第一のコンタクトプラグ１２を、第二のコンタクトホール１４内に第二のコンタクトプラグ１５を形成する。次いで、層間絶縁膜１０表面の第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５上面を接続する配線１３を形成する。以上により、図１に示す半導体装置４２を形成する。
【００４３】
本実施形態の製造方法を用いることにより、同一の工程で、厚い第一のサイドウォール層２４及び薄い第二のサイドウォール層３０を形成することができる。また、エピタキシャル成長層９ａに不純物を拡散させて第二の不純物拡散領域８を形成するため、同一の不純物拡散工程により、第二の不純物拡散領域８ａの深さを、第一の不純物拡散領域６よりも浅く形成することができる。そのため、第二のＭＯＳトランジスタ７のゲート長を、第一のＭＯＳトランジスタ５のゲート長に比べて短くすることが可能である。また、第二のＭＯＳトランジスタ７のアクティブ領域３ｂは、第一のＭＯＳトランジスタ５のアクティブ領域３ａに対して、ゲート幅方向の幅を狭くすることがきる。そのため、第二のＭＯＳトランジスタ７は第一のＭＯＳトランジスタ５と比べ狭ピッチで形成することができる。
【００４４】
また、第一のコンタクトホール１１及び第二のコンタクトホール１４を同一の工程で形成することができる。また、第一のコンタクトプラグ１２及び第二のコンタクトプラグ１５も同一の工程で形成することができる。なお、第二のＭＯＳトランジスタ７は、第二のゲート電極４１の上面をマスク窒化膜４１ｄで覆い、側面を第一窒化膜２２で覆うことで、第二のコンタクトホール１４を第二のゲート電極４１に対して自己整合的に形成できる。そのため、第二のゲート電極４１と第二のコンタクトホール１４の距離を、第一窒化膜２２の厚さまで縮めることが可能となる。
【００４５】
本実施形態により、同一の半導体基板１上に、高速動作に有利な第一のＭＯＳトランジスタ５及びピッチ縮小を優先した第二のＭＯＳトランジスタ７を同一の工程で効率的に形成することが可能となる。そのため、高速で且つ面積が小さい半導体装置４２を形成することができる。これにより、ＤＲＡＭの微細化及び多様化を実現することができる。
【符号の説明】
【００４６】
１…半導体基板、５…第一のＭＯＳトランジスタ、６…第一の不純物拡散領域、７…第二のＭＯＳトランジスタ、８…第二の不純物拡散領域、８ａ…下部拡散領域、９…ドープドエピタキシャル成長層、１２…第一のコンタクトプラグ、１５…第二のコンタクトプラグ、２２…第一窒化膜、２４…第一のサイドウォール層、２５…第二窒化膜、２６…サイドウォール酸化膜、３０…第二のサイドウォール層、４０…第一のゲート電極、４１…第二のゲート電極、４２…半導体装置、１２２…第一窒化膜、１２５…第二窒化膜、1２６…サイドウォール酸化膜
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一のＭＯＳトランジスタと第二のＭＯＳトランジスタとを具備してなり、
前記第一のＭＯＳトランジスタには、第一のゲート電極と、前記第一のゲート電極の側壁面に設けられた第一のサイドウォール層と、前記半導体基板に設けられた第一の不純物拡散領域と、前記第一の不純物拡散領域に接続された第一のコンタクトプラグとが少なくとも備えられ、
前記第二のＭＯＳトランジスタには、第二のゲート電極と、前記第二のゲート電極の側壁面に設けられた、前記第一のサイドウォール層よりも薄い第二のサイドウォール層と、前記半導体基板及び前記半導体基板上に形成されたドープドエピタキシャル成長層にわたって形成された第二の不純物拡散領域と、前記第二の不純物拡散領域に接続された第二のコンタクトプラグとが少なくとも備えられていることを特徴とする半導体装置。
【請求項２】
前記第一のサイドウォール層が、第一の絶縁層と第二の絶縁層及び第三の絶縁層とから形成され、
前記第二のサイドウォール層が、第一の絶縁層によって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二の不純物拡散領域の深さが、前記第一の不純物拡散領域の深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に第一のゲート電極及び第二のゲート電極を形成する工程と、
前記第一のゲート電極の側壁面に第一の絶縁層を形成する工程と、
前記第二のゲート電極のゲート幅方向両側の半導体基板上に、エピタキシャル成長層を形成する工程と、
前記第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、
前記第一のゲート電極及び前記第一の絶縁層と、前記第二のゲート電極及び前記第二の絶縁層とを覆うように第三の絶縁層を形成する工程と、
前記第二のゲート電極及び前記第二の絶縁層を覆う前記第三の絶縁層を除去する工程と、
前記第一のゲート電極のゲート幅方向両側の半導体基板及び前記エピタキシャル成長層にそれぞれ不純物を拡散させて、第一の不純物拡散領域及び第二の不純物拡散領域を形成する工程と、
第一の不純物拡散領域及び第二の不純物拡散領域にコンタクトプラグを接続させる工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項５】
前記第一、第二のゲート電極の形成後に、前記第一、第二のゲート電極のゲート幅方向両側の半導体基板に、前記第一、第二の不純物拡散領域よりも低濃度な第三の不純物拡散領域を形成することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に形成された第一のＭＯＳトランジスタと第二のＭＯＳトランジスタとを具備してなり、
前記第一のＭＯＳトランジスタには、第一のゲート電極と、前記第一のゲート電極の側壁面に設けられた第一のサイドウォール層と、前記半導体基板に設けられた第一の不純物拡散領域と、前記第一の不純物拡散領域に接続された第一のコンタクトプラグとが少なくとも備えられ、
前記第二のＭＯＳトランジスタには、第二のゲート電極と、前記第二のゲート電極の側壁面に設けられた、前記第一のサイドウォール層よりも薄い第二のサイドウォール層と、前記半導体基板及び前記半導体基板上に形成されたドープドエピタキシャル成長層にわたって形成された第二の不純物拡散領域と、前記第二の不純物拡散領域に接続された第二のコンタクトプラグとが少なくとも備えられていることを特徴とする半導体装置。
【請求項２】
前記第一のサイドウォール層が、第一の絶縁層と第二の絶縁層及び第三の絶縁層とから形成され、
前記第二のサイドウォール層が、第一の絶縁層によって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二の不純物拡散領域の深さが、前記第一の不純物拡散領域の深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に第一のゲート電極及び第二のゲート電極を形成する工程と、
前記第一のゲート電極の側壁面に第一の絶縁層を形成する工程と、
前記第二のゲート電極のゲート幅方向両側の半導体基板上に、エピタキシャル成長層を形成する工程と、
前記第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、
前記第一のゲート電極及び前記第一の絶縁層と、前記第二のゲート電極及び前記第二の絶縁層とを覆うように第三の絶縁層を形成する工程と、
前記第二のゲート電極及び前記第二の絶縁層を覆う前記第三の絶縁層を除去する工程と、
前記第一のゲート電極のゲート幅方向両側の半導体基板及び前記エピタキシャル成長層にそれぞれ不純物を拡散させて、第一の不純物拡散領域及び第二の不純物拡散領域を形成する工程と、
第一の不純物拡散領域及び第二の不純物拡散領域にコンタクトプラグを接続させる工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項５】
前記第一、第二のゲート電極の形成後に、前記第一、第二のゲート電極のゲート幅方向両側の半導体基板に、前記第一、第二の不純物拡散領域よりも低濃度な第三の不純物拡散領域を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−３７１０（Ｐ２０１１−３７１０Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４５３２６（Ｐ２００９−１４５３２６）
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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