半導体装置およびその製造方法
【課題】ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることを可能にする。
【解決手段】半導体領域７を有するシリコン基板２と、半導体領域に離間して形成されたソース／ドレイン領域１１ａ、１５ａ、１１ｂ１５ｂと、ソース領域とドレイン領域との間の半導体領域上に形成された絶縁膜９ａと、絶縁膜上に形成されたゲート電極１０ａと、ゲート電極の側部に形成された側壁絶縁膜１３ａと、第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する単結晶シリコン層１７ａ、１７ｂと、少なくとも単結晶シリコン層の｛１１１｝面上に形成され、かつ側壁絶縁膜に接する部分を有し、この部分と単結晶シリコン層との界面が単結晶シリコン層の｛１１１｝面であるＮｉＳｉ層２１ａ、２１ｂと、ＮｉＳｉ層に接する第１のＴｉＮ膜２３ａ、２３ｂと、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。
【解決手段】半導体領域７を有するシリコン基板２と、半導体領域に離間して形成されたソース／ドレイン領域１１ａ、１５ａ、１１ｂ１５ｂと、ソース領域とドレイン領域との間の半導体領域上に形成された絶縁膜９ａと、絶縁膜上に形成されたゲート電極１０ａと、ゲート電極の側部に形成された側壁絶縁膜１３ａと、第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する単結晶シリコン層１７ａ、１７ｂと、少なくとも単結晶シリコン層の｛１１１｝面上に形成され、かつ側壁絶縁膜に接する部分を有し、この部分と単結晶シリコン層との界面が単結晶シリコン層の｛１１１｝面であるＮｉＳｉ層２１ａ、２１ｂと、ＮｉＳｉ層に接する第１のＴｉＮ膜２３ａ、２３ｂと、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波移動体通信の目覚しい普及に代表されるように、超高速高機能半導体装置の実現により社会生活の情報化が著しく進行している。これに伴い、これらに用いられる個々の半導体素子の高速化、微細化、大規模集積化、ワンチップ化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるＭＯＳＦＥＴの微細化、高速化を考えた場合、これには様々な困難が伴う。
【０００３】
例えば、ＭＯＳＦＥＴのチャネル長 、即ちゲート電極の長さの縮小に伴いしきい値電圧が低下する（短チャネル効果）。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし、回路全体の機能を損なう。更にゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工ずれでも、目途の特性の素子を得る事が不可能となり、多数の均一な素子を必要とする半導体回路、例えば、ＤＲＡＭ（Dynamic Random Access Memory）の製造には、極めて不都合となる。
【０００４】
この様な短チャネル効果は、ＭＯＳＦＥＴのソース電極およびドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分中央付近にまで影響を与える事に起因している。この影響は、ソース領域およびドレイン領域が形成するｐｎ接合の接合位置を半導体表面に近づける、即ちｐｎ接合を”浅くする”事で回避出来る。しかし、単に、ｐｎ接合を浅くすると、これにより構成されているソース電極およびドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
【０００５】
この問題に対処し、ソース電極およびドレイン電極の低抵抗化を図るために、ソース領域およびドレイン領域の上部を一部、金属と化合（シリサイド化）させることが行われる。シリサイドを行うための金属種としては、Ｃｏ，Ｔｉ，Ｎｉのような元素が使用されている。これらの元素のうち、細線形状にしたときに電気抵抗の上昇（細線効果）がみられず、微細化ＬＳＩに対応可能なシリサイド化用の金属種はＮｉである。ＳｉとＮｉの金属化合反応（シリサイド化反応）は、ＣｏＳｉ２の形成温度である８００℃よりも低温の４５０℃で行うことができ、この際、低電気抵抗相であるＮｉＳｉという相が形成される。ＮｉＳｉ相は、さらに高温の熱処理を施すと、７５０℃前後で電気抵抗の高いＮｉＳｉ２という最終相へ転移していく。ＬＳＩに利用するのは、抵抗率の小さいＮｉＳｉ相となる。
【０００６】
しかし、低抵抗相のＮｉＳｉを形成した後、このシリサイド層と金属配線との電気的接合を得るために５００℃、９０分程度の低温熱処理が必要になるが、この際に、Ｎｉ原子は急速に拡散し、この熱処理を行っただけで、１４０ｎｍの深さにまで達してしまうことが報告されている（例えば、非特許文献１参照）。
【０００７】
このように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。シリコン基板の深くに侵入した金属原子により、シリコン禁止帯中に、リーク電流の生成を媒介する準位が形成される。当然ソース領域およびドレイン領域の接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース領域およびドレイン領域の接合を通じて電流が漏れ出すと、素子の動作が損なわれ、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【０００８】
このような問題に対処するため、従来、ソース電極およびドレイン電極を形成しようとする半導体基板の表面部分に選択的に半導体物質（例えば、シリコン）を追加形成し、この領域の表面を元々の半導体表面、即ちチャネルの形成される面より上方に移動させ、この追加形成された表面を通じてソース領域およびドレイン領域のｐｎ接合の形成、およびシリサイド層の形成を行うことで、接合の位置は本来の半導体表面、即ちチャネルの形成される面に対しては浅く、しかし追加形成された表面からは深く、従ってソース領域およびドレイン領域を形成する電極部分の厚み（拡散層の厚み）は確保するというエレベーテッドソース／ドレイン法（Elevated source drain method)が用いられて来た。こうした選択シリコン成長は、エピタキシャル成長技法を用いて達成することが出来る。
【０００９】
しかしながら、選択シリコン成長膜はゲート電極に隣接した領域でその膜厚が薄くなる。このため、金属を堆積した層から、接合面への最短距離はこの部分で決まってしまい、選択シリコン成長膜をいくら厚くしても、接合リーク電流を抑制する機能は限られてしまうことになる。
【００１０】
結局、ゲート電極の直近に形成される接合が極めて浅いソース／ドレインエクステンション領域上にシリコン層を追加形成し、これをシリサイド化すれば、忽ち、著しい接合リーク電流が発生してしまうことになる。よって、ソース／ドレインエクステンション領域上には金属化合層を形成することはできず、この部分の電気的抵抗は非常に高くなり、大きな電位降下が発生する。即ち、素子に印加する電位が充分チャネル部分に伝達せず、高駆動力のＭＯＳＦＥＴの実現を妨げることになる。
【００１１】
また、半導体基板への接合リーク電流を遮断するために、ＳＯＩ(Silicon On Insulator)構造へのＬＳＩ回路の製造が提案されている。しかし、この場合であっても、ソース電極およびドレイン電極の低抵抗化を図るために、ソース領域およびドレイン領域の上部を一部、金属と化合（シリサイド化）させることが必要であることには変わりはない。この際、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行するので、金属原子がチャネル部分に浸潤すれば、当然、ゲート電極によりチャネル電流を制御する能力が毀損され、意図したように、チャネル電流を遮断することが適わなくなり、半導体装置の本来の機能が喪失する。
【００１２】
したがって、接合リーク電流の発生を回避するためには、ゲート電極に隣接した領域でシリサイド層から金属原子が放出されることを抑制する新たな手立てを確立することが必要不可欠の課題となる。
【非特許文献１】M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.43, p.5166 (2004)
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上詳しく説明した通り、素子の微細化に伴い、ソース領域およびドレイン領域の接合位置を浅く保ちつつ、且つ、ソース電極およびドレイン電極の電気抵抗を低く抑えるために、これをシリサイド化することが必要になるが、シリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リーク電流、或いはソース領域とドレイン領域間のチャネルリーク電流を低く抑えることが困難になってくる。
【００１４】
本発明は、上記事情を考慮してなされたものであって、ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の第１の態様による半導体装置は、第１導電型の第１半導体領域を有するシリコン基板と、前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、前記第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第１単結晶シリコン層と、少なくとも前記第１単結晶シリコン層の｛１１１｝面上に形成され、かつ前記第１側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第１のＮｉＳｉ層と、前記第１のＮｉＳｉ層に接する第１のＴｉＮ膜と、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１６】
また、本発明の第２の態様による半導体装置は、第１導電型の第１半導体領域を有するシリコン基板と、前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、前記第１ソース／ドレイン領域上に形成され、前記第１ソース／ドレイン領域に達する複数の第１溝が設けられ、前記第１溝の側面が｛１１１｝面となる第１単結晶シリコン層と、前記第１単結晶シリコン層の、少なくとも｛１１１｝面上に形成された第１のＮｉＳｉ層と、前記第１のＮｉＳｉ層に接する第１のＴｉＮ膜と、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１７】
また、本発明の第３の態様による半導体装置は、第１導電型の第１半導体領域を有するシリコン基板と、前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、前記第１ソース／ドレイン領域上に形成された第１単結晶シリコン層と、前記第１単結晶シリコン層上に形成された第１のＮｉＳｉ層と、前記第１のＮｉＳｉ層上に接するように形成された第１のＴｉＮ膜と、
を有する第１のＭＯＳＦＥＴと、を備え、前記第１単結晶シリコン層と前記第１のＮｉＳｉ層との界面が前記第１単結晶シリコン層の｛１１１｝面であることを特徴とする。
【００１８】
また、本発明の第４の態様による半導体装置は、絶縁膜上に形成され、対向した一対の第１側面及び対向した一対の第２側面を有する実質的に板状の単結晶シリコン層のチャネル領域と、前記絶縁膜上に形成され、対向した一対の第３側面及び対向した一対の第４側面を有する実質的に板状の単結晶シリコン層であって、前記第３側面が｛１１１｝面となり、前記第４側面のうちの一方の側面が前記チャネル領域の前記第１側面のうちの一方の側面に接続されたソース領域と、前記絶縁膜上に形成され、対向した一対の第５側面及び対向した一対の第６側面を有する実質的に板状の単結晶シリコン層であって、前記第５側面が｛１１１｝面となり、前記第６側面のうちの一方の側面が前記チャネル領域の前記一対の第１側面のうちの他方の側面に接続されたドレイン領域と、前記チャネル領域の前記一対の第２側面を覆う一対のゲート絶縁膜と、前記一対の絶縁膜を介しての前記チャネル領域の側面を覆う一対のゲート電極と、前記ソース／ドレイン領域の前記単結晶シリコン層の｛１１１｝面に形成されたＮｉＳｉ層と、前記ＮｉＳｉ層に接して形成されたＴｉＮ膜と、を備えていることを特徴とする。
【００１９】
また、本発明の第５の態様による半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクにして前記シリコン基板にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域上にシリコン層を選択的に追加形成し、前記ゲート電極の側面に対向した前記シリコン層の露出した面がシリコンの｛１１１｝面となるようにする工程と、前記追加形成されたシリコン層のシリコンの｛１１１｝面上にＮｉＳｉ層を形成する工程と、前記ＮｉＳｉ層を覆うＴｉＮ膜を形成する工程と、を備えていることを特徴とする。
【００２０】
また、本発明の第６の態様による半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクにして前記シリコン基板にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域上に、シリコン層を堆積する工程と、前記シリコン層の上面上に第１炭素含有シリコン層を形成する工程と、前記シリコン層の、前記第１炭素含有シリコン層が形成されていない露出している面を熱酸化する工程と、前記第１炭素含有シリコン層を除去する工程と、前記シリコン層に、側面がシリコンの｛１１１｝面となる複数の溝を形成する工程と、前記溝の側面にＮｉＳｉ層を形成する工程と、前記ＮｉＳｉ層を覆うＴｉＮ膜を形成する工程と、を備えていることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００２３】
前述したように、我々は、ＮｉＳｉがＮｉＳｉ２への相転移温度である７５０℃よりもはるかに低いが、ＮｉＳｉと電気配線物質との良好な電気的接続を小さい開口部のコンタクトホールを通じて達成しようとする時に不可欠な５００℃前後の熱処理を行っただけでも、シリサイド膜よりずっと深い接合で、すでに接合リークを発生させることを見出した。そこで、我々は、ＮｉＳｉの熱的不安定性に起因した接合リーク電流が、ＮｉＳｉ層を形成するシリコン面の結晶方位により、どのように変化するかをさらに詳細に調べた。
【００２４】
この結果、ＮｉＳｉ層を特定のシリコン結晶面に形成し、特定の積層膜を構築することにより、接合リーク電流を抑制することが可能であることを新たに発見した。このことを以下に詳細に説明する。
【００２５】
接合リーク電流の面方位依存性
まず、我々は、様々な深さのｐｎ接合を形成した｛１００｝面、｛１１０｝面、｛１１１｝面を主表面にもつＳｉ基板をそれぞれ用意し、この上にＮｉを堆積した後、４５０℃の窒素雰囲気中でＲＴＡ(Rapid Thermal Annealing)処理を行い、ＮｉＳｉ層を３０ｎｍの厚さに形成した。なお、｛１００｝面は（１００）面に等価な結晶面を表し、｛１１０｝面は（１１０）面に等価な結晶面を表し、｛１１１｝面は（１１１）面に等価な結晶面を表している。その後、これらの試料に５００℃の温度の熱処理を９０分間行い、発生する接合リーク電流密度を、様々な接合深さｘｊで観測した。熱処理の昇降温度の速度は１００℃／ｍｉｎに設定した。
図１は、Ｓｉ基板の｛１００｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、様々な接合深さをパラメータにとってワイブルプロットとして表した図である。接合リーク電流の分布は３１２個の、１ｍｍ×１ｍｍの矩形接合のリーク電流分布より求めた。参考のため、シリサイドを施さなかった接合(No Silicide)の接合リーク電流のデータも合わせて示してある。図１および後述する図２、３において、横軸は接合リーク電流面密度の常用対数値であり、縦軸はｌｎを自然対数関数とするとき、ｌｎ（−ｌｎ（１−Ｆ））の値を示す。Ｆは対応するリーク電流以下の接合数の全接合数に対する割合である。
【００２６】
図２は、Ｓｉ基板の｛１１０｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、様々な接合深さをパラメータにとってワイブルプロットとして表した図である。
【００２７】
図３は、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、様々な接合深さをパラメータにとってワイブルプロットとして表した図である。
【００２８】
｛１００｝面にＮｉＳｉ層を形成した場合
図１に示すように、接合深さｘｊが浅くなるに従って、ワイブルプロットは傾きがほぼ垂直のまま、接合リーク電流が増大する。即ち、すべての接合において、余すところ無く、一斉に、接合リーク電流が、接合深さの減少に伴い増大している。このことは、リーク電流の発生には、均一で多数のリーク源が関与していることの証左であり、リーク電流はＮｉ原子が細かくＳｉ基板に拡散し、シリコン禁止帯中にリーク電流の生成を媒介する準位を多数形成したことを示す（例えば、M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.43, p.5166 (2004)参照）。
【００２９】
｛１１０｝面にＮｉＳｉ層を形成した場合
図２に示すように、やはり、Ｓｉ基板の｛１００｝面にＮｉＳｉ層を形成した場合と同様、接合深さｘｊが浅くなるに従って、ワイブルプロットはほぼ垂直のまま、接合リーク電流が増大する。この場合も、リーク電流はＮｉ原子が、細かくＳｉ基板中に拡散し、シリコン禁止帯中にリーク電流の生成を媒介する準位を多数形成したことが示される。
【００３０】
｛１１１｝面にＮｉＳｉ層を形成した場合
しかしながら、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した場合は、｛１００｝面、｛１１０｝面にＮｉＳｉ層を形成した場合とは全く異なり、図３に示すように、接合深さｘｊが浅くなるに従って、ワイブルプロットは、下方部を共有したまま、上方部が漸進的に傾いてくる。このことは、リーク電流が殆ど発生しない接合（ワイブルプロット下方部）も有れば、リーク電流が著しく発生してくる接合（ワイブルプロット上方部）も混在していることを意味する。即ち、リーク電流は確率的に発生したりしなかったりする。このような確率的挙動が見られるのは、リーク電流の発生が少数の壊滅的リーク電流発生源によってもたらされているためである。Ｎｉ原子が拡散し、接合を貫通するような、シリサイド層の突出部（シリサイドスパイク）が形成されたことが示唆される。
【００３１】
実際、これを確かめるために、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した接合のうち、大きなリーク電流を示す試料に、逆バイアス電位を与え、これからの発光を観察した結果を、図４に示す。発光は局在化しており、特定の部位からのみ観測される。これは、リーク電流がこの特定の部位に集中して発生しており、逆バイアス電位で加速された荷電担体（キャリア）が散乱されたり、再結合したりすることにより光子を放出することによる。
【００３２】
更に、このリーク電流発生源の物理的実態を探るため、この発光部位のＮｉＳｉ層の断面を透過型電子顕微鏡で観察した。典型的な結果を図５に示す。ＮｉＳｉ層のシリコン基板への突出部（シリサイドスパイク）が形成されていることがわかる。この部分の組成をＥＤＸ(Energy Dispersive X-ray Spectroscopy)法によって解析した結果、ＮｉＳｉ２相が形成されていることが判明した。｛１１１｝面にＮｉＳｉ層を形成した場合、５００℃という低温でも、ＮｉＳｉからＮｉＳｉ２への相転移が進行し、これに伴い、Ｎｉ原子が拡散し、シリサイド層の突出部（シリサイドスパイク）が形成されたことがわかる。これは、ＮｉＳｉ２の｛１１１｝面とＳｉの｛１１１｝面の結晶構造が極めて整合性が良いために起こる特異的現象であると考えられる。
【００３３】
これに対し、Ｓｉ基板の｛１００｝面、｛１１０｝面にＮｉＳｉ層を形成した場合、ＮｉＳｉのＮｉＳｉ２への相転移は確認されなかったことを付言しておく。
【００３４】
以上、述べてきたように、ＮｉＳｉ層に起因した接合リーク電流の発生機構には明らかに、ＮｉＳｉ層を形成するＳｉ基板の結晶方位依存性があることが解明された。
【００３５】
Ｓｉ基板の｛１００｝面、｛１１０｝面にＮｉＳｉ層を形成した場合、Ｎｉ原子が細かくＳｉ基板に拡散し、シリコン禁止帯中にリーク電流の生成を媒介する準位を多数形成するが、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した場合、ＮｉＳｉからＮｉＳｉ２への相転移が進行し、これに伴い、Ｎｉ原子が拡散し、シリサイド層の突出部（シリサイドスパイク）が形成される。
【００３６】
更に、ここで特筆すべきは、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した場合は、Ｓｉ基板の｛１００｝面、｛１１０｝面にそれぞれＮｉＳｉ層を形成した場合のように、Ｎｉ原子が細かくＳｉ基板に拡散することは無いということである。即ち、シリサイドスパイクの形成さえ抑制できれば、｛１１１｝面上のＮｉＳｉ層からは一切、接合リーク電流が発生しない（図３のワイブルプロット下方部に対応）ということになる。
【００３７】
シリサイドスパイク発生の積層膜構造依存性
このような、Ｓｉの｛１１１｝面上のＮｉＳｉ層からのシリサイドスパイクの形成を、詳しく分析した結果、我々は、シリサイドスパイクの発生が、ＮｉＳｉ層の上部に積層する膜により大きく異なることを発見した。
【００３８】
図６Ａに、Ｓｉの｛１１１｝面上に形成した、細線状の複数のＮｉＳｉ層をＳＥＭ(Scanning Electron Microscope)によって観察した結果を示す。ＮｉＳｉ層中に散在している多角形の斑紋は、シリサイドスパイクの発生に伴う表面凹凸を反映していると考えられる。また、ＮｉＳｉ層上に規則的に整列している白い円状のパターンは、コンタクトホールのあった位置を示している。このコンタクトホールの断面図を図６Ｂに示す。試料は、素子形成過程と同様に、ＮｉＳｉ層の形成後、ＳｉＮ層、ＳｉＯ２層を堆積し、その後これらのＳｉＯ２層、ＳｉＮ層を貫き、ＮｉＳｉ層に至るコンタクトホールを穿ち、この外表面にＴｉＮ層を形成し、これに、５００℃、９０ｍｉｎの熱処理を加えた後のものを使用している。
【００３９】
この図６Ａ、６Ｂからわかるように、非常に特徴的なことに、シリサイドスパイクの発生は、ＳｉＮ層を積層したＮｉＳｉ層領域では頻発しているが、ＴｉＮ層が上部に形成されているＮｉＳｉ層領域（規則的に整列している白い円状のパターン内）では、一切発生していないことである。このことを、更によく見るために、一つのＴｉＮ層が上部に形成されているＮｉＳｉ層領域（白い円状のパターン）の拡大図を、図６Ｃに示す。図６Ｃからわかるように、ＮｉＳｉ層にＴｉＮ層が積層されている限り、ＮｉＳｉ層にスパイクの発生の元となるような表面の変性は一切観測されないことが明確に見て取れる。また、表面の変性がコンタクトホール位置に依存していることから、スパイクの発生が、コンタクトホール形成後の熱処理にあることも証明されることを付言しておく。
【００４０】
このような、ＴｉＮ層をシリサイド層に積層する効果は、Ｓｉの｛１１１｝面上に形成したＮｉＳｉ層に特異的に発現するものである。図７、図８に、それぞれ、Ｓｉの｛１００｝面、Ｓｉの｛１１０｝面上に形成したＮｉＳｉ層の同様なＳＥＭ観察結果を示す。Ｓｉの｛１００｝面、Ｓｉの｛１１０｝面上に形成したＮｉＳｉ層のリーク電流の発生機構が、Ｓｉの｛１１１｝面上に形成したＮｉＳｉ層と異なることに対応して、これらの面上では、上部にＴｉＮ層が積層されているか否かに係わらず、規則的に整列している白い円状のパターン内でも、ＮｉＳｉ層の変性が進み、Ｎｉ原子がＳｉ基板中に拡散消失していることが理解される。
【００４１】
ＴｉＮ層の積層によるＮｉＳｉ層の安定性向上効果の特異的発現の起源を探るため、Ｓｉの｛１００｝面、Ｓｉの｛１１０｝面、Ｓｉの｛１１１｝面上に形成したＮｉＳｉ層の結晶配向性をＸＲＤ(X-Ray Diffraction)分析によって調べた結果を、図９に示す。図９からわかるように、Ｓｉの｛１００｝面上のＮｉＳｉ層は色々な結晶配向性をもっているが、ＴｉＮ層の積層によるＮｉＳｉ層の安定性向上は見られない。また、Ｓｉの｛１１０｝面上のＮｉＳｉ層は主にＮｉＳｉ（１１２）に配向しているが、このときも、ＴｉＮ層の積層によるＮｉＳｉ層の安定性向上は見られない。しかし、Ｓｉ｛１１１｝面上のＮｉＳｉ層では、スパイクの存在を示すＮｉＳｉ２｛１１１｝面が観測されるほかは、ＮｉＳｉ層には、Ｓｉ｛１００｝面およびＳｉ｛１１０｝面上と異なり、ＮｉＳｉ（２００）に対応するBragg反射条件由来のピークのみが観測されている。すなわちＮｉＳｉは単一、或いは、複数の単結晶体から構成されは、それぞれの単結晶体の（１００）面が、Ｓｉ｛１１１｝面と平行となっている（以後、これをＮｉＳｉ（２００）方向に配向していると称する）。このときに限り、ＴｉＮ層の積層によるＮｉＳｉ層の安定性向上効果が特異的に発現していることになる。ＮｉＳｉの（１００）面上にＴｉＮ層が形成されると、その界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、層形状の変性、スパイクの発生が効果的に抑制されたと解することが出来る。
【００４２】
以上、詳しく説明したように、Ｓｉの｛１１１｝面上にＮｉＳｉ層を形成すると、ＮｉＳｉの（２００）面に配向したＮｉＳｉ層が得られる。この上にＴｉＮ層を積層すると、界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、膜形状の変性、スパイクの発生が効果的に抑制できる。このため、接合リークの発生を完全に抑止できる。
【００４３】
よって、ＭＯＳＦＥＴのエクステンション領域、ゲート電極、ゲート側壁、ソース／ドレイン領域を形成後、エクステンション領域を含むソース／ドレイン領域上に選択的にシリコン層を追加形成する際、ゲート電極に隣接した領域に、Ｓｉの｛１１１｝面を形成し、この面上にＮｉＳｉ層を形成し、ＴｉＮからなるゲート側壁を更に積層することで、シリサイド化され、且つ、Ｎｉ原子の移動および接合リーク電流が低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、超高速微細ＭＯＳＦＥＴを実現できることになる。
【００４４】
また、エクステンション領域、ソース／ドレイン領域をＳｉの｛１１１｝面で構成し、この上にＮｉＳｉ層を形成し、ＴｉＮを更に積層することで、シリサイド化され、且つＮｉ原子の移動および接合リーク電流が低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、超高速微細ＭＯＳＦＥＴを実現できることになる。
【００４５】
以下、本発明の実施形態を説明する。
【００４６】
（第１実施形態）
本発明の第１実施形態による半導体装置を説明する。本実施形態の半導体装置は、Ｓｉの｛１００｝面上に形成されたエレベーテッドソース／ドレイン構造を有する相補型ＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）であって、ゲート電極に隣接した領域に、Ｓｉの｛１１１｝面が形成され、この上にＮｉＳｉ層が形成され、ＴｉＮからなるゲート側壁が更に積層された構造を有している。この構造とすることで、浅いソース／ドレイン拡散層を有し、シリサイド化され、且つ、接合リーク電流が低く抑えられ、熱的安定性の向上により、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造を具現する。
【００４７】
次に、本実施形態の半導体装置の製造方法を、図１０乃至図１８を参照して説明する。
【００４８】
まず、図１０に示すように、（１００）面を主表面とするｐ型単結晶シリコンの半導体基板２に、素子分離用の浅い溝(shallow trench)を形成し、この溝を絶縁膜、例えばシリコン酸化膜で埋め込むことにより、素子分離領域４を形成する。この素子分離領域４によって、ｎ−ＭＯＳＦＥＴの形成予定領域５およびｐ−ＭＯＳＦＥＴの形成予定領域６が画定される。これらの素子分離領域４を備えるシリコン基板は、リソグラフィー工程およびＲＩＥ工程等により基板表面に溝を形成した後、ＣＶＤ(chemical vapor deposition)法による絶縁膜堆積、さらに、ＣＭＰ(chemical mechanical polishing)法による平坦化等、公知の技術の効果的な方法により達成できる。
【００４９】
次に、図１１に示すように、ｎ−ＭＯＳＦＥＴの形成予定領域５およびｐ−ＭＯＳＦＥＴの形成予定領域６にそれぞれ、ｐ型ウェル領域７およびｎ型ウェル領域８を、イオン注入法および熱処理等公知の技術の効果的な方法を用いて形成する。続いて、基板２上に、一面にゲート絶縁材料膜、例えば膜厚が５ｎｍの酸窒化膜を、例えば熱酸窒化法などの、公知の技術の効果的な方法を用いて形成する。このゲート絶縁材料膜上に、ゲート電極材料膜、例えば膜厚２００ｎｍのポリシリコン膜を、例えばＣＶＤ法などの公知の技術の効果的な方法を用いて堆積する。この後、リソグラフィー法によりマスク材、例えばフォトレジストを形成し、ＲＩＥ工程等により、ゲート電極材料膜およびゲート絶縁材料膜をパターニングし、ｐ型ウェル領域７上にゲート絶縁膜９ａおよびゲート電極１０ａを形成し、ｎ型ウェル領域８上にゲート絶縁膜９ｂおよびゲート電極１０ｂを形成する。なお、ゲート電極１０ａ、１０ｂはＳｉの＜１１０＞方向に沿って形成する。ここで、＜１１０＞方向は、[１１０]方向に等価な結晶方向を示している。
【００５０】
次に、ｎ型ウェル領域８およびゲート電極１０ｂをフォトレジストで覆い、ゲート電極１０ａをマスクとして、ｎ型の不純物をｐ型ウェル領域７にイオン注入することにより、接合深さが浅いｎ型のエクステンション領域１１ａ、１１ｂを形成する（図１１参照）。続いて、フォトレジストを除去し、ｐ型ウェル領域およびゲート電極１０ａをフォトレジストで覆い、ゲート電極１０ｂをマスクとして、ｐ型の不純物をｎ型ウェル領域８にイオン注入することにより、接合深さの浅いｐ型のエクステンション領域１２ａ、１２ｂを形成し、その後上記フォトレジストを除去する（図１１参照）。なお、本実施形態においては、ｎ型のエクステンション領域１１ａ、１１ｂを形成し、その後にｐ型のエクステンション領域１２ａ、１２ｂを形成したが、逆の順序で形成してもよい。
【００５１】
次に、例えばＣＶＤ法を用いて膜厚が１０ｎｍのシリコン窒化膜を一面に堆積し、その後、上記シリコン窒化膜を覆うように例えばスパッタ法を用いて膜厚３０ｎｍの炭素膜を堆積する。続いて、ＲＩＥ工程等の異方性エッチングを行い、ゲート電極１０ａの側部（左右）に上記シリコン窒化膜からなるゲート側壁１３ａおよび上記炭素膜からなるゲート側壁１４ａを形成するとともに、ゲート電極１０ｂの側部（左右）に上記シリコン窒化膜からなるゲート側壁１３ｂおよび上記炭素膜からなるゲート側壁１４ｂを形成する（図１２参照）。
【００５２】
次に、ｎ型ウェル領域８およびゲート電極１０ｂをフォトレジストで覆い、ゲート電極１０ａをマスクとして、ｎ型の不純物をｐ型ウェル領域７にイオン注入することにより、ｎ型エクステンション領域１１ａ、１１ｂよりも接合深さが深いｎ型の拡散層１５ａ、１５ｂを形成する（図１２参照）。このとき、ゲート電極１０ａにｎ型の不純物がイオン注入される。続いて、フォトレジストを除去し、ｐ型ウェル領域およびゲート電極１０ａをフォトレジストで覆い、ゲート電極１０ｂをマスクとして、ｐ型の不純物をｎ型ウェル領域８にイオン注入することにより、ｐ型エクステンション領域１２ａ、１２ｂよりも接合深さの深いｐ型の拡散層１６ａ、１６ｂを形成し、その後上記フォトレジストを除去する（図１２参照）。このとき、ゲート電極１０ｂにｐ型の不純物がイオン注入される。なお、本実施形態においては、ｎ型の拡散層１５ａ、１５ｂを形成し、その後にｐ型の拡散層１６ａ、１６ｂを形成したが、逆の順序で形成してもよい。ｎ型の拡散層１５ａおよびエクステンション領域１１ａがｎ型ソース／ドレイン領域の一方、例えばｎ型ソース領域となり、拡散層１５ｂおよびエクステンション領域１１ｂがｎ型ソース／ドレイン領域の他方、例えばｎ型ドレイン領域となる。また、ｐ型の拡散層１６ａおよびエクステンション領域１２ａがｐ型ソース／ドレイン領域の一方、例えばｐ型ソース領域となり、拡散層１６ｂおよびエクステンション領域１２ｂがｐ型ソース／ドレイン領域の他方、例えばｐ型ドレイン領域となる。このようにして、ソース／ドレイン領域を形成した後、急速昇降温熱処理を施し、注入された不純物を活性化しておく。この熱処理により、拡散層１５ａ、１５ｂ、１６ａ、１６ｂは、シリコン半導体基板２の表面より、例えば５０ｎｍの深さまで形成される。
【００５３】
次に、炭素膜からなるゲート側壁１４ａ、１４ｂを酸素プラズマに晒すことにより、選択的に除去する。その後、図１３に示すように、単結晶からなる追加シリコン層１７ａをエクステンション領域１１ａの一部と拡散層１５ａ上に形成し、単結晶からなる追加シリコン層１７ｂをエクステンション領域１１ｂの一部と拡散層１５ｂ上に形成し、単結晶からなる追加シリコン層１８ａをエクステンション領域１２ａの一部と拡散層１６ａ上に形成し、単結晶からなる追加シリコン層１８ｂをエクステンション領域１２ｂの一部と拡散層１６ｂ上に形成する。これらの追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂは、エピタキシャル成長技法を用いて、例えば８００℃、１０Ｔｏｒｒの条件下で、ＳｉＨ２Ｃｌ２を３００ｃｍ３／分、ＨＣｌを２００ｃｍ３／分、Ｈ２を１００００ｃｍ３／分の流量で供給することで得ることができる。追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂの層厚は、例えば５０ｎｍ程度になるようにする。
【００５４】
エピタキシャル成長は、Ｓｉの｛１００｝面に比べＳｉの｛１１１｝面での進行が遅いので、図１３に示すように、ゲート電極１０ａ、１０ｂに隣接した領域にはＳｉの｛１１１｝面１９ａ、１９ｂ、２０ａ、２０ｂが自動的に形成される。更に、素子分離領域４との境界部分でも、エピタキシャル成長層の一部が素子分離領域４上に乗り上げるように横方向に成長する。このようにして形成された追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂは、ソース／ドレイン電極の一部を構成する。したがって、本実施形態においては、ソース／ドレイン電極が素子分離領域４上に一部延在しているために、基板２との結合容量が低減し、素子の高速動作が可能となる。また、このとき、図１３には明示しないが、ゲート電極１０ａ、１０ｂ上にも追加シリコン層は形成されることを理解されたい。当然ながら、エピタキシャル成長時に、ソース／ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、追加シリコン層を導電性にしても良いことはいうまでもない。或いは、ウェル領域７、８と逆の導電性を有する不純物を追加的にイオン注入することで、導電性にしても良い。それ以外に、拡散層１５ａ、１５ｂ、１６ａ、１６ｂの形成に先立ち、追加シリコン層を形成し、その後、イオン注入法を用いて、追加シリコン層を導電性とする同時に、拡散層を形成することもできる。
【００５５】
次に、Ｎｉを公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積し、Ｎｉ層を形成する。必要に応じて、このＮｉ層上にさらに、キャップ層となる金属物質、例えばＴｉ、ＴｉＮのような材料からなる層を堆積しても良い。続いて、この半導体基板を、例えば４５０℃で３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。このとき、Ｎｉ層上に形成されたＴｉ層、ＴｉＮ層も同時に剥離されてしまうことを強調しておく。従って、この自己整合的シリサイド形成法（ＳＡＬＩＣＩＤＥ法）においては、ＴｉＮ層はこの時点で一切残存していないことを理解すべきである。この結果、図１４に示すように、ＮｉＳｉ層２１ａ、２１ｂが追加シリコン層１７ａ、１７ｂ上に、ＮｉＳｉ層２１ｃがゲート電極１０ａ上に形成されるとともに、ＮｉＳｉ層２２ａ、２２ｂが追加シリコン層１８ａ、１８ｂ上に、ＮｉＳｉ層２２ｃがゲート電極１０ｂ上に形成される。もちろん、ＮｉＳｉ層は、Ｓｉの｛１１１｝面１９ａ、１９ｂ、２０ａ、２０ｂ上にも形成される。
【００５６】
次に、図１５に示すように、例えば、スパッタ法或いは、ＴｉとＮを含む有機化合物（例えば、ＴＤＭＡ(Tetrakis-DiMethyl-Amino-titanium)）を利用したＣＶＤ法など、公知の技術のうちの効果的な方法を用いて、窒化Ｔｉ（ＴｉＮ）膜を一面に被覆堆積する。その後、ＲＩＥ工程等によりエッチングすることによりゲート電極１０ａ、１０ｂのそれぞれの左右の側部にのみＴｉＮ膜を選択的に残存させ、ＴｉＮ膜からなるゲート側壁２３ａ、２３ｂ、２４ａ、２４ｂを形成する。なお、ＴｉＮ膜を堆積する場合は、ＴｉＮ膜からなるゲート側壁２３ａ、２３ｂ、２４ａ、２４ｂが、Ｓｉの｛１１１｝面１９ａ、１９ｂ、２０ａ、２０ｂ上に形成されたＮｉＳｉ層を覆うように、ＴｉＮ膜の膜厚を調節する。また、不要なＴｉＮ膜は、リソグラフィー工程や硫酸と過酸化水素水の混合液によって容易に剥離可能である。
【００５７】
このような構成とすることにより、ゲート電極１０ａ、１０ｂに隣接する拡散層１５ａ、１５ｂ、１６ａ、１６ｂおよびエクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂでは、ＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂがＳｉの｛１１１｝面に形成されているので、ＮｉＳｉ（２００）に配向したＮｉＳｉ層が得られ、これからのＮｉ原子の細かい基板への拡散はない。加えて、当該ＮｉＳｉ層上にはＴｉＮ膜が積層されているので、ＮｉＳｉ層とＴｉＮ膜との界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる。この結果、この後の５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。このため、エクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂ上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【００５８】
その上、金属性物質（ＮｉＳｉ、及び、ＴｉＮ）がエクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂ上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達される。これにより、エクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂでも、電流が界面抵抗の低いＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂに容易に流入できるようになるので、高駆動力のＭＯＳＦＥＴが実現できる。
【００５９】
また、Ｓｉの｛１００｝面上に形成されたＮｉＳｉ層は、接合位置より効果的に離隔されているために、ここからのＮｉ原子の細かい基板への拡散による接合リークの発生も効果的に低減される。
【００６０】
更に、素子分離領域４との境界部分のＳｉの｛１１１｝面上のＮｉＳｉ層も、一部素子分離領域上に乗り上げるように形成されていること、およびその接合深さもエクステンション領域に比して増加していることによる相乗効果により、リーク発生の脅威とはならないことを明記しておく。
【００６１】
次に、図１６に示すように、一面に層間絶縁膜２６を堆積する。層間絶縁膜２６としては、例えば薄いシリコン窒化膜と、シリコン酸化膜との積層構造を用いることが出来る。この後、図１６に示すように、公知の手法、例えばリソグラフィー法およびＲＩＥ法等を用いて層間絶縁膜２６に、底面にＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂが露出するコンタクトホール２７ａ、２７ｂ、２８ａ、２８ｂを形成する。この時、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化膜に対して選択性がある、層間絶縁膜２６を構成するシリコン酸化膜のエッチングを行い、薄いシリコン窒化膜をエッチングストッパーとして利用する。引き続き、コンタクトホール２７ａ、２７ｂ、２８ａ、２８ｂの底部に残存する薄いシリコン窒化膜を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地に対するプラズマダメージ等を軽減できる。このため、仮にコンタクトホール２７ａ、２７ｂ、２８ａ、２８ｂの底部が一部、素子分離領域に重なった場合でも、この重なった部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。コンタクトホールの形成は必ずしもＮｉＳｉ層と精密に位置整合せずに行うことができる(Borderless Contact形成）。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【００６２】
また、シリコン窒化膜は、緻密で、微細な形状の外表面に対し一様均一に整合して形成されることが望ましい。緻密でなければ、バリア層、エッチングストップ層として機能できないし、一様均一でなければ微細な素子の形成に適応できないからである。このような、緻密で均一なシリコン窒化膜を得るためには、低温で形成できるＰＥＣＶＤ法(Plasma Enhanced CVD)よりも、Ｓｉ２Ｃｌ６とＮＨ３を供給ガスとした化学気層成長法（ＣＶＤ(Chemical Vapor Deposition)）、或いはＳｉＨ２Ｃｌ４とＮＨ３を用いた原子層堆積法（ＡＬＤ(Atomic Layer Deposition)）を用いるほうが、好都合である。本実施形態で形成されたＴｉＮ層を積層したエクステンション領域のＮｉＳｉ層は熱的に安定なので、５００℃以上の成膜温度でこのような極めて緻密で均一なシリコン窒化膜を形成することができることを、ここに強調しておく。
【００６３】
次に、図１７に示すように、コンタクトホールの底部に露出したＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂを、例えば、ＮＦ３含むプラズマに短時間暴露して、露出したＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂの表面を洗浄する。続いて、図１７に示すように、半導体基板２の全面にバリア性を持つ金属材料の層、例えばＴｉ層３０を例えば５ｎｍの厚さで、例えばスパッタ法により被覆形成する。次いで、ＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂとの電気的接触を良好にするために、例えば５００℃、窒素雰囲気中で熱処理を行う。この熱処理で、ＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂの表面に形成された薄い酸化物がＴｉ層によって還元除去され、良好な電気的接触が確保される。
【００６４】
一般に、ソース／ドレイン領域に形成されたＮｉＳｉ層と電気配線物質との良好な電気的接続を達成しようとする時には、５００℃前後の熱処理は欠かせない。なぜならば、これ以下の温度では、ＮｉＳｉと配線金属との間にわずかに形成される酸化物起因の絶縁性物質を、十分に融解除去することが適わなくなるからである。Ｎｉ原子のＳｉ基板への拡散浸潤を阻止するために、熱処理温度を厳しく制限すると、結果的に、ソース／ドレイン領域との接触抵抗が上昇する。この結果、電気配線の歩留まりが低下し、シリサイドを形成した利点が完全に損なわれてしまうという困難に直面することになる事を、付言しておく。本実施形態で形成されたＮｉＳｉ層は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになる事を、ここに強調しておく。
【００６５】
次に、図１８に示すように、コンタクトホールの内部に配線金属３２、例えばＷを充填形成する。ＷはＷＦ６とＨ２を供給ガスとした化学気層成長法（ＣＶＤ法）や、ＣＭＰ法などの公知の技術のうち効果的な方法を用いて充填する。更に、この後、層間絶縁膜であるシリコン酸化膜３３を堆積し、これにリソグラフィー法およびＲＩＥ法等の公知の手法を用いて、配線材料を埋め込むべき溝を形成する。この溝の中に配線材料、例えばＣｕ配線３４を充填形成する（ダマシン法）。引き続き、配線材料３４の上部を覆うように、さらに絶縁材料膜、例えばシリコン酸化膜３５を堆積する。
【００６６】
さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【００６７】
なお、本実施形態においては、ＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂは、少なくとも単結晶シリコン層１７ａ、１７ｂ、１８ａ、１８ｂの｛１１１｝面に平行な面上に形成され、側壁絶縁膜１３ａ、１３ｂに接する部分を有し、この部分と第１単結晶シリコン層１７ａ、１７ｂ、１８ａ、１８ｂとの界面が第１単結晶シリコン層１７ａ、１７ｂ、１８ａ、１８ｂの｛１１１｝面に平行となっている。
【００６８】
このようにして、接合深さが最も浅いゲート電極に隣接した領域で、Ｓｉの｛１１１｝面上にＮｉＳｉ層を形成し、ＴｉＮからなるゲート側壁を更に積層することによって、浅いソース／ドレインとなる拡散層を有し、この拡散層の表面がシリサイド化され、且つ接合リーク電流が低く抑えられとともに熱的安定性が向上し、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造が実現される。
【００６９】
また、本実施形態においては、以下の効果を奏することができる。
【００７０】
（ａ） エクステンション領域を含むソース／ドレイン領域上に、追加シリコン層を選択的に形成するに際して、ゲート電極に隣接した接合深さが最も浅い領域にＳｉの｛１１１｝ 面を有するシリコン層を自動的に形成できる。
【００７１】
（ｂ） 追加シリコン層を選択的に形成するに際して、素子分離領域との境界部分でも、一部が素子分離領域上に乗り上げるように横方向成長させるため、ソース電極およびドレイン電極が素子分離領域上に一部延在することになり、基板との結合容量が低減し、素子の高速動作が可能となる。
【００７２】
（ｃ） 接合深さが最も浅い領域にＳｉの｛１１１｝面上のＮｉＳｉの（１００）面に配向したＮｉＳｉ層を具備することで、Ｎｉ原子のＳｉ基板への拡散を効果的に抑制できる。
【００７３】
（ｄ） 接合深さが最も浅い領域上のＮｉＳｉの（１００）面に配向したＮｉＳｉ層にはＴｉＮ層が積層されているので、それらの層の間の界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げることが可能となる。その結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。また、エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【００７４】
（ｅ） 金属性物質（ＮｉＳｉ層およびＴｉＮ層がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できる様になるので、高駆動力のＭＯＳＦＥＴが実現できる。
【００７５】
（ｆ） ＮｉＳｉ層は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになる。
【００７６】
（ｇ） 加えて、耐熱性が向上したため、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能である。
【００７７】
また、本実施形態においては、一組のＣ−ＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。
【００７８】
また、本実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極をすべてシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【００７９】
（第１変形例）
本実施形態の第１変形例による半導体装置の断面を図１９に示す。この変形例の半導体装置は、ｎ−ＭＯＳＦＥＴを有し、このｎ−ＭＯＳＦＥＴが第１実施形態のＣ−ＭＯＳＦＥＴのｎ−ＭＯＳＦＥＴと同じ構造を備えている。
【００８０】
この変形例も第１実施形態と同様の効果を得ることができる。なお、本変形例においては、ｎ−ＭＯＳＦＥＴを有していたが、ｎ−ＭＯＳＦＥＴの代わりにｐ−ＭＯＳＦＥＴを有し、このｐ−ＭＯＳＦＥＴが第１実施形態のＣ−ＭＯＳＦＥＴのｐ−ＭＯＳＦＥＴと同じ構造を備えていても、同様の効果を得ることができる。
【００８１】
（第２変形例）
本実施形態の第２変形例による半導体装置の断面を図２０に示す。本変形例の半導体装置は、図１９に示す第１変形例の半導体装置において、ゲートをＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)構造にした構成となっている。すなわち、本変形例による半導体装置のゲートは、ソース領域１１ａ、１５ａと、ドレイン領域１１ｂ、１５ｂとの間のチャネルとなるシリコン基板２上にゲート絶縁膜９ａが形成され、このゲート絶縁膜９ａ上に例えば窒化膜からなる電荷蓄積膜３６が形成され、この電荷蓄積膜３６上に例えば酸化膜からなるブロック絶縁膜３７が形成され、このブロック絶縁膜３７上に例えばポリシリコンからなる制御ゲート電極３８が形成された構造を有している。なお、ポリシリコンからなる制御ゲート電極３８上に、第１変形例と同様に、ＮｉＳｉ層２２ｃが形成されていてもよい。この変形例も第１実施形態と同様の効果を得ることができる。
【００８２】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を説明する。本実施形態の半導体装置は、Ｓｉ｛１１０｝面上に形成されたエレベーテッドソース／ドレイン構造を有するＣ−ＭＯＳＦＥＴであって、ソース／ドレイン領域に、Ｓｉの｛１１１｝面を有する壁面を形成し、この壁面上にＮｉＳｉ層を形成し、このＮｉＳｉ層を被覆するようにＴｉＮからなる側壁を更に形成した構造を有している。この構造とすることにより、浅いソース／ドレイン領域を有し、シリサイド化され、且つ接合リーク電流が低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造を具現する。
【００８３】
次に、本実施形態の半導体装置の製造方法を図２１乃至図２８を参照して説明する。
【００８４】
まず、第１実施形態の図１０から図１２に示す工程を、（１１０）面を主表面とするｐ型単結晶のシリコン半導体基板４２に対して施す。次いで、図１２に示す炭素膜からなるゲート側壁１４ａ、１４ｂを、例えば酸素プラズマに晒すことで選択的に除去する。本実施形態においては、チャネル方向（電流の流れる方向）は［１−１１］方向に揃えてある。このように、チャネル方向を［１−１１］方向にそろえることで、チャネル部分に機械的応力を付与することにより、ｐ−ＭＯＳＦＥＴの電流を荷なう正孔の移動度を、効果的に向上させることができる（例えば、H.C.H.Wang et.al, IEDM Tech. Dig. pp.67-70, 2006参照）。
引き続き、図２１に示す様に、シリコン膜を、公知の技術のうちの効果的な方法、例えばＣＶＤ法などを用いて、全面に追加形成する。その後、リソグラフィー法、ＲＩＥ工程等を用いて、上記シリコン膜をエッチングすることにより、素子分離領域４上に延在し、かつエレベーテッドソース／ドレインとなる部分のシリコン膜４４ａ、４４ｂを残置する。このとき、ゲート電極１０ａ、１０ｂのシリコン窒化膜からなるゲート側壁１３ａ、１３ｂの側部およびゲート電極１０ａ、１０ｂの上部にもシリコン膜４４ａ、４４ｂが残置される。なお、追加形成するシリコン膜はアモルファス相とすることで、堆積後、熱工程を加えることで、下地基板の結晶性を参照して下地基板と一体化した結晶となることを注意しておく。また、ソース／ドレイン電極の一部となるシリコン膜４４ａ、４４ｂが素子分離領域４上に延在することになるので、基板４２との結合容量が低減し、素子の高速動作が可能となることにも注目すべきである。
【００８５】
続いて、この基板４２を炭素含有プラズマに晒す。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することができる。炭素の供給源は、プラズマ内に炭素を供給できる任意の供給源で良い。例えば、炭素含有プラズマは、ＣＦ４、ＣＨＦ３、ＣＣｌ、 ＣＨ４などのガスをプラズマ中に供給することで生成できる。また、炭素は基板にフォトレジストマスクのような炭素含有物質がある場合、ここから、ＲＩＥに伴うイオン衝撃を利用して供給させることもできる。
【００８６】
一般に、プラズマは、その状態を維持するために、周囲の物質に対し、正の電位を帯びる様になる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、シリコン膜４４ａ、４４ｂに垂直に衝突する。このため、シリコン膜４４ａ、４４ｂの、基板に水平な表面のみ、すなわちシリコン膜４４ａ、４４ｂの上面にのみ炭素粒子は注入され、垂直となる表面には炭素粒子は注入されない。こうして、炭素含有シリコン層４５ａ、４５ｂ、４５ｃがシリコン膜４４ａの水平な表面に形成され，炭素含有シリコン層４６ａ、４６ｂ、４６ｃがシリコン膜４４ｂの水平な表面に形成される（図２１）。通常使われるＲＩＥプラズマからの入射粒子は１ＫＶ以下で加速されているので、この炭素含有シリコン層４５ａ、４５ｂ、４５ｃ、４６ａ、４６ｂ、４６ｃの層厚は数ｎｍにとどまる。炭素含有シリコン層の炭素含有率は１原子％以上あれば良い。
【００８７】
次に、熱酸化処理を行う。本発明者によって発明された米国特許第６，２７１，５６６号明細書に開示されているように、炭素含有シリコン層４５ａ、４５ｂ、４５ｃ、４６ａ、４６ｂ、４６ｃには酸化抑制機能がある。したがって、図２２に示すように、ゲート側壁部のシリコン膜４４ａ、４４ｂが上記熱酸化によって完全にシリコン酸化膜４７ａ、４７ｂとなっても、ソース／ドレイン領域１１ａ、１１ｂ、１２ａ、１２ｂ、１５ａ、１５ｂ、１６ａ、１６ｂ上およびゲート電極１０ａ、１０ｂ上には、なおシリコン膜４４ａ、４４ｂが残る。このとき、シリコン膜４４ａ、４４ｂの側部にはシリコン酸化膜４７ａ、４７ｂが形成される。その後、ＲＩＥなどの異方性エッチングを施し、炭素含有シリコン層４５ａ、４５ｂ、４５ｃ、４６ａ、４６ｂ、４６ｃおよびその酸化膜を除去することで、図２２に示す構造を得る。もちろん、シリコン膜４４ａ、４４ｂは、この時点で、下地の基板４２と一体化した結晶となっている。
【００８８】
次いで、リソグラフィー法およびＲＩＥ法等を用いて、ソース／ドレイン領域上のシリコン膜４４ａ、４４ｂにゲート電極１０ａ、１０ｂの方向に沿った複数の溝４８を形成する。このとき、溝４８の側面はＳｉの｛１１１｝面となることに注意する。しかる後、図２１で説明した要領で、更にこの基板４２を炭素含有プラズマに晒す。この結果、図２３に示すように、炭素含有シリコン層４９が、シリコン膜４４ａ、４４ｂの水平表面に形成される。
【００８９】
続いて、エッチング能力のある原子、例えば、スパッタエッチングを行う場合はＡｒ原子を傾角で注入する。このとき、Ａｒ原子の入射方向はチャネル方向に直交し、その入射角はＡｒ原子が溝４８の底部に達しないように調節する。この結果、炭素含有シリコン層４９は、溝４８の底部のみに残存する。ここで、米国特許第６，２７１，５６６号明細書に開示されているように、この炭素含有シリコン層４９を熱酸化すると、ＨＦ溶液に対してエッチング耐性をもった１ｎｍ〜２ｎｍの炭素含有シリコン酸化層５０が自動的に形成される。酸化後、２００：１の希ＨＦ溶液中に浸すと、図２４に示すように、ＨＦ溶液に対してエッチング耐性をもった炭素含有シリコン酸化層５０が溝４８の底部のみに選択的に形成される。このとき、リソグラフィー工程を必要とすることなく選択的に形成することができる。
【００９０】
続いて、Ｎｉを公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積する。必要に応じて、この上にさらに、キャップ層となる金属物質、例えばＴｉ、ＴｉＮのような物質を堆積形成しても良い。次いで、この半導体基板を、例えば４５０℃、３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。このとき、Ｔｉ、ＴｉＮも同時に剥離されてしまうことを強調しておく。従って、従来の自己整合的シリサイド形成法(SALICIDE法)においては、ＴｉＮ膜はこの時点で一切残存していない。
【００９１】
この結果、図２５に示すように、ＮｉＳｉ層５２ａ、５２ｂ、５２ｃがｎ−ＭＯＳＦＥＴのソース／ドレイン領域の単結晶追加シリコン膜４４ａの水平最上面およびＳｉの｛１１１｝面となる側面、ならびにゲート電極１０ａのシリコン膜４４ａ上に形成される。また、ＮｉＳｉ層５３ａ、５３ｂ、５３ｃがｐ−ＭＯＳＦＥＴのソース／ドレイン領域の単結晶追加シリコン膜４４ｂの水平最上面およびＳｉの｛１１１｝側面ならびにゲート電極１０ｂのシリコン膜４４ｂ上に形成される。特に、Ｓｉの｛１１１｝側面上に形成されたＮｉＳｉ層５２ａ、５２ｂ、５３ａ、５３ｂがＮｉＳｉの（１００）面に配向することはいうまでも無い。
【００９２】
またこのとき、溝４８の幅を追加シリコン膜４４ａ、４４ｂの膜厚以下にすれば、ＮｉＳｉ層とソース／ドレイン領域の界面面積が、ソース／ドレイン領域の水平面の面積を上回り、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【００９３】
その後、図２６に示すように、例えば、スパッタ法、或いは、ＴｉとＮを含む有機化合物（例えば、ＴＤＭＡ）を利用したＣＶＤ法など、公知の技術のうちの効果的な方法を用いて、窒化Ｔｉ（ＴｉＮ）膜を一面に被覆堆積する。その後、ＲＩＥ工程等により、ソース／ドレイン領域の単結晶追加シリコン膜４４ａ、４４ｂに設けられたＳｉの｛１１１｝側面を持つ溝を充填する。Ｓｉの｛１１１｝側面上に形成されたＮｉＳｉ層５２ａ、５２ｂ、５３ａ、５３ｂ上にはＴｉＮ膜の側壁５４ａ、５４ｂが形成される。被覆堆積するＴｉＮ層の膜厚を、ソース／ドレイン領域単結晶追加シリコン層に設けられた溝の幅以上にしておけば、ＲＩＥ工程や、硫酸と過酸化水素水の混合液に浸すことで、ＴｉＮ膜５４ａ、５４ｂが溝のみを充填するように形成できる。
【００９４】
このとき、ソース／ドレイン領域およびエクステンション領域の単結晶追加シリコン層に設けられた溝４８のＳｉの｛１１１｝壁面に形成されているＮｉＳｉ層は、ＮｉＳｉの（１００）面に配向しており、これからのＮｉ原子の基板への拡散はない。加えて、このＮｉＳｉ層上にはＴｉＮ膜が積層されているので、界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる。この結果、この後に５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。このため、エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【００９５】
その上、金属性物質（ＮｉＳｉ層およびＴｉＮ膜）がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できるようになるので、高駆動力のＭＯＳＦＥＴが実現できる。
【００９６】
また、Ｓｉの｛１１０｝面上に形成されたＮｉＳｉ層は、接合位置より効果的に離隔されているために、ここからのＮｉ原子の細かい基板への拡散による接合リークの発生も効果的に低減される。
【００９７】
次に、図２７に示すように、層間絶縁膜５６を堆積する。層間絶縁膜としては、例えば薄いシリコン窒化膜とシリコン酸化膜の積層構造を用いることができる。このとき、内部応力を保持するシリコン窒化膜を形成することが効果的である。例えば、シリコン窒化膜層が、チャネル方向に圧縮応力を付与するようにすることで、ｐ−ＭＯＳＦＥＴのホール移動度が大きく向上し、素子の動作速度が増大する。この後、公知の手法、例えばリソグラフィー法およびＲＩＥ法等を用いて、層間絶縁膜５６に、ソース／ドレイン領域にいたるコンタクトホール５７ａ、５７ｂ、５８ａ、５８ｂを形成する。この時、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化膜に対して選択性のある、層間絶縁膜を構成するシリコン酸化膜のエッチングを行い、薄いシリコン窒化膜をエッチングストッパーとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地に対するプラズマダメージ等を軽減できる。このため、コンタクト底部が一部、素子分離領域に重なった場合でも、この重なった部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。コンタクトホールの形成は必ずしもＮｉＳｉ領域と精密に位置整合せずに行うことができる(Borderless Contact形成)。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【００９８】
また、第１実施形態と同様に、シリコン窒化膜は、緻密で、微細な形状の外表面に対し一様均一に整合して形成されることが望ましい。緻密でなければ、バリア層、エッチングストップ層として機能できないし、一様均一でなければ微細な素子の形成に適応できないからである。このような、緻密で均一なシリコン窒化膜を得るためには、低温で形成できるＰＥＣＶＤ法よりも、Ｓｉ２Ｃｌ６とＮＨ３を供給ガスとした化学気層成長法（ＣＶＤ）、或いは、ＳｉＨ２Ｃｌ４とＮＨ３を用いた原子層堆積法（ＡＬＤ）を用いるほうが、好都合である。本実施形態で形成されたＴｉＮ層を積層したエクステンション領域のＮｉＳｉ層は熱的に安定なので、５００℃以上の成膜温度でこのような極めて緻密で均一な膜を形成することができる。
【００９９】
次いで、コンタクトホールの底部に露出したＮｉＳｉ層を、例えば、ＮＦ３含むプラズマ中に短時間暴露して、この表面を洗浄する。続いて、図２７に示すように、半導体基板の全面にバリア性を持つ金属物質、例えばＴｉ層６０を例えば５ｎｍの厚さで、例えばスパッタ法により被覆形成する。次いで、ＮｉＳｉ層との電気的接触を良好にするために、例えば５００℃、窒素雰囲気中で熱処理を行う。この熱処理で、ＮｉＳｉ層の表面に形成された薄い酸化物がＴｉ層６０によって還元除去され、良好な電気的接触が確保される。
【０１００】
次に、図２８に示すように、コンタクトホール内部に配線金属膜、例えばＷ膜６２を充填するように形成する。ＷはＷＦ６とＨ２を供給ガスとした化学気層成長法（ＣＶＤ）や、ＣＭＰ法などの公知の技術のうち効果的な方法を用いて充填する。更に、この後、層間絶縁膜としてシリコン酸化膜６４を堆積し、これにリソグラフィー法およびＲＩＥ法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えばＣｕからなる配線６６を充填形成する（ダマシン法）。引き続き、配線６６の上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜６８を堆積する。
【０１０１】
さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【０１０２】
このようにして、接合深さが最も浅いゲート電極に隣接した領域で、Ｓｉの｛１１１｝面上にＮｉＳｉ層を形成し、ＴｉＮを更に積層することによって、浅いソース／ドレインとなる拡散層を有し、この拡散層の表面がシリサイド化され、且つ接合リーク電流が低く抑えられるとともに熱的安定性が向上し、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造が実現される。
【０１０３】
このとき、
（ａ） 接合深さが最も浅い領域にＳｉの｛１１１｝面上のＮｉＳｉの（１００）面に配向したＮｉＳｉ層を具備することで、Ｎｉ原子のＳｉ基板への拡散を効果的に抑制できる。
【０１０４】
（ｂ） 接合深さが最も浅い領域上のＮｉＳｉの（１００）面に配向したＮｉＳｉ層にはＴｉＮが積層されているので、それらの層の間の界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【０１０５】
（ｃ） 金属性物質（ＮｉＳｉ、及び、ＴｉＮ）がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できる様になるので、高駆動力のＭＯＳＦＥＴが実現できる。
【０１０６】
（ｄ） ＮｉＳｉ層は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになる。
【０１０７】
（ｅ） チャネル方向を［１−１１］方向にそろえることで、ｐ−ＭＯＳＦＥＴの電流を荷なう正孔の移動度を、チャネル部分に機械的応力を付与することで、効果的に向上させることが出来る。
【０１０８】
（ｆ） Ｓｉ｛１１１｝面を壁面とする溝の幅を追加シリコン膜厚以下にすれば、ＮｉＳｉ層とソースドレイン領域の界面面積が、ソースドレイン領域の水平面の面積を上回り、ＮｉＳｉ層とソースドレイン領域のコンタクト抵抗が低減される。
【０１０９】
（ｇ） 炭素含有プラズマを利用して、炭素含有シリコン層を形成することで、ＨＦ溶液に対してエッチング耐性をもった炭素含有シリコン酸化膜をＳｉの｛１１１｝面を壁面とする溝の底部のみに選択的に形成できる。
【０１１０】
また、本実施形態は、一組のＣ−ＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。
【０１１１】
また、本実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極をすべてシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【０１１２】
更に、本実施形態では、チャネル方向（電流の流れる方向）は［１−１１］方向にそろえていたが、他の方向にチャネルの向きをそろえることができることはいうまでも無い。このとき、ソースドレイン領域となる単結晶追加シリコン膜に設けられたＳｉの｛１１１｝ 側面を有する溝の方向は、ゲート電極の方向とは平行ではなくなるが、本発明の効果は同様に発現する。
【０１１３】
（第１変形例）
本実施形態の第１変形例による半導体装置の断面を図２９に示す。この変形例の半導体装置は、ｎ−ＭＯＳＦＥＴを有し、このｎ−ＭＯＳＦＥＴが第２実施形態のＣ−ＭＯＳＦＥＴのｎ−ＭＯＳＦＥＴと同じ構造を備えている。
【０１１４】
この変形例も第２実施形態と同様の効果を得ることができる。なお、本変形例においては、ｎ−ＭＯＳＦＥＴを有していたが、ｎ−ＭＯＳＦＥＴの代わりにｐ−ＭＯＳＦＥＴを有し、このｐ−ＭＯＳＦＥＴが第２実施形態のＣ−ＭＯＳＦＥＴのｐ−ＭＯＳＦＥＴと同じ構造を備えていても、同様の効果を得ることができる。
【０１１５】
（第２変形例）
本実施形態の第２変形例による半導体装置の断面を図３０に示す。本変形例の半導体装置は、図２９に示す第１変形例の半導体装置において、ゲートをＭＯＮＯＳ構造にした構成となっている。すなわち、本変形例による半導体装置のゲートは、ソース領域１１ａ、１５ａと、ドレイン領域１１ｂ、１５ｂとの間のチャネルとなるシリコン基板２上にゲート絶縁膜９ａが形成され、このゲート絶縁膜９ａ上に例えば窒化膜からなる電荷蓄積膜３６が形成され、この電荷蓄積膜３６上に例えば酸化膜からなるブロック絶縁膜３７が形成され、このブロック絶縁膜３７上に例えばポリシリコンからなる制御ゲート電極３８が形成された構造を有している。なお、ポリシリコンからなる制御ゲート電極３８上に、第１変形例と同様に、シリコン膜４４ａ、ＮｉＳｉ層５２ｃが形成されていてもよい。この変形例も第１実施形態と同様の効果を得ることができる。
【０１１６】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を説明する。本実施形態の半導体装置は、ＤＳＢ(Direct Silicon Bonding)基板を用いたエレベーテッドソース／ドレイン構造を有するＣ−ＭＯＳＦＥＴであって、ＤＳＢ基板を構成するＳｉ（１００）面上にｎ−ＭＯＳＦＥＴが形成され、Ｓｉ（１１０）面上にｐ−ＭＯＳＦＥＴが形成された構造を有している。この構造とすることで、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化しつつ、ソース／ドレイン領域に、Ｓｉの｛１１１｝面を形成し、この面上にＮｉＳｉ層を形成し、ＴｉＮ膜を積層することで、浅いソース、ドレイン拡散層を有し、シリサイド化され、且つ、接合リークが低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造を具現する。なお、ＤＳＢ基板に関しては、例えば、文献C.Y.Sung et.al, IEDM Tech. Dig. pp.235-238, 2005を参照。
【０１１７】
次に、本実施形態の半導体装置の製造方法を、図３１乃至図４０（ｂ）を参照して説明する。
【０１１８】
まず、図３１に示すように、（１１０）面を主表面とするｐ型単結晶シリコン半導体基板７２の主表面に、（１００）面を主表面とするｐ型単結晶シリコン半導体基板７３を直接に貼り付け、接合する。シリコン半導体基板７２とシリコン半導体基板７３を接合するには、まず、（１１０）面を主表面とするシリコン半導体基板７２と、（１００）面を主表面とするシリコン半導体基板７３の表面を希釈されたＨＦ溶液などで処理した後、この表面同士を密着させて、例えばＡｒ雰囲気中で熱処理することでこれらの表面に存在する一部のＳｉ原子間の化学結合を形成させて接合する。
【０１１９】
次に、図３２に示すように、表面に直接貼り付けられた（１００）面を主表面とするシリコン半導体基板７３をＣＭＰ法などの公知の手法を用いて薄膜化して、単結晶シリコン半導体層７４を形成する。さらに、このシリコン半導体層７４を貫き、シリコン半導体基板７２に達する浅い溝を形成し、この溝を絶縁膜、例えばシリコン酸化膜で埋め込むことにより、素子分離領域４を形成する。この素子分離領域４によって、ｎ−ＭＯＳＦＥＴ形成予定領域５およびｐ−ＭＯＳＦＥＴ形成予定領域６が画定される。
【０１２０】
次に、図３３に示すように、ｐ−ＭＯＳＦＥＴ形成予定領域６のみに、例えばＡｒをイオン注入することで、この領域６の単結晶シリコン半導体層７４を完全に非晶質化する。続いて、これを再結晶化する。再結晶化は、この非晶質化した半導体層に接している単結晶シリコン半導体基板７２の結晶性を参照して進行するので、ｐ−ＭＯＳＦＥＴ形成予定領域６の非晶質化した半導体層は単結晶シリコン半導体基板７２と一体の単結晶領域７４ｂとなり、その表面方位も（１１０）に変換される。一方、ｎ−ＭＯＳＦＥＴ形成予定領域５の単結晶シリコン半導体層７４はそのまま保持されることは言うまでもない。このようにして、ＤＳＢ基板が完成する。
【０１２１】
次に、第１実施形態の図１０乃至図１２で説明した工程を、ＤＳＢ基板に対して施し、ｐ型ウェル領域７、ｎ型ウェル領域８、ゲート絶縁膜９ａ、９ｂ、ゲート電極１０ａ、１０ｂ、シリコン窒化膜からなるゲート側壁１３ａ、１３ｂ、炭素膜からなるゲート側壁１４ａ、１４ｂ、エクステンション領域となる浅い拡散層１１ａ、１１ｂ、１２ａ、１２ｂ、ソース／ドレイン領域となる拡散層１５ａ、１５ｂ、１６ａ、１６ｂを形成する。続いて、炭素膜からなるゲート側壁１４ａ、１４ｂを、例えば酸素プラズマにさらすことで選択的に除去し、図３４に示す構造を得る。
【０１２２】
次に、図３５に示すように、単結晶からなる追加シリコン層１７ａを、エクステンション領域１１ａの一部と拡散層１５ａ上に形成し、単結晶からなる追加シリコン層１７ｂを、エクステンション領域１１ｂの一部と拡散層１５ｂ上に形成し、単結晶からなる追加シリコン層１８ａを、エクステンション領域１２ａの一部と拡散層１６ａ上に形成し、単結晶からなる追加シリコン層１８ｂを、エクステンション領域１２ｂの一部と拡散層１６ｂ上に形成する。これらの追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂは、エピタキシャル成長技法を用いて、例えば８００℃、１０Ｔｏｒｒの条件下で、ＳｉＨ２Ｃｌ２を３００ｃｍ３／分、ＨＣｌを２００ｃｍ３／分、Ｈ２を１００００ｃｍ３／分の流量で供給することで得ることができる。追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂの層厚は、例えば５０ｎｍ程度になるようにする。
【０１２３】
このときの上面図を結晶方位と共に図３６に示す。図３６からわかるように、ｎ−ＭＯＳＦＥＴのゲート電極１０ａはＳｉの＜１１０＞方向に、ｐ−ＭＯＳＦＥＴのゲート電極１０ｂはＳｉの＜１００＞方向に沿って形成されている。ｐ−ＭＯＳＦＥＴのチャネル方向（チャネル電流の流れる方向）をＳｉの＜１１０＞方向とすることで、ホールの移動度が最大化されている事に着目すべきである（例えば、H.Irie et.al, IEDM Tech. Dig. pp.225-228, 2004参照）。
【０１２４】
また、図３６に示す切断線Ａ−Ａ、Ｂ−Ｂで切断した断面図を、図３７（ａ）、３７（ｂ）に示す。図３７（ａ）に示すように、ｎ−ＭＯＳＦＥＴの追加シリコン層１７ａ、１７ｂは、チャネル長方向（切断線Ａ−Ａの方向）の端面がＳｉの｛１１１｝面１９ａ１、１９ａ２、１９ｂ１、１９ｂ２となり、図３７（ｂ）に示すように、ｐ−ＭＯＳＦＥＴの追加シリコン層１８ａ、１８ｂは、ゲート幅方向（切断線Ｂ−Ｂの方向）の端面がＳｉの｛１１１｝面２０ｂ１、２０ｂ２となる。
【０１２５】
次に、図３８（ａ）、３８（ｂ）に示すように、例えばシリコン酸化膜７６を一面に堆積した後、ｐ−ＭＯＳＦＥＴ上のシリコン酸化膜７６にスリット状の開口部７７を形成する。
【０１２６】
追加シリコン層１８ａ、１８ｂのゲート幅方向（切断線Ｂ−Ｂの方向）の端面にはスリットは設けない。なお、図３８（ａ）、３８（ｂ）はそれぞれ、図３６に示す切断線Ａ−Ａ、Ｂ−Ｂで切断した断面図である。
【０１２７】
次に、半導体基板を、水酸化カリウム（ＫＯＨ）溶液に浸す。ＫＯＨ溶液はＳｉをエッチングするがＳｉの｛１１１｝面のエッチングの進行が他の結晶面に比して極端に遅いので、エッチングの結果、スリット状の開口部７７の下面の追加シリコン層１８ａ、１８ｂに、斜めのＳｉの｛１１１｝面７８を有する多数のＶ字形状の溝７９が形成される。その後、シリコン酸化膜７６を、ＨＦ溶液に浸す等により除去する。こうして、図３９（ａ）、３９（ｂ）に示す構造を得る。
【０１２８】
次に、Ｎｉを公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積する。必要に応じて、この上にさらに、キャップ層となる金属物質、例えばＴｉ、ＴｉＮのような物質を堆積形成しても良い。次いで、この半導体基板を、例えば４５０℃、３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。このとき、Ｔｉ、ＴｉＮも同時に剥離されてしまう。従って、従来の自己整合的シリサイド形成法においては、ＴｉＮ膜はこの時点で一切残存していない。
【０１２９】
その後、例えば、スパッタ法、或いは、ＴｉとＮを含む有機化合物（例えば、ＴＤＭＡ、）を利用したＣＶＤ法など、公知の技術のうちの効果的な方法を用いて、窒化Ｔｉ（ＴｉＮ）膜、を一面に被覆堆積する。その後、ＲＩＥ工程等を用いてゲート側壁およびＳｉの｛１１１｝側面上にＴｉＮ膜を残存させる。ＲＩＥ工程は第１実施形態に比べて短時間とし、不必要なＴｉＮ膜は、別途、リソグラフィー工程などを援用し除去する。
【０１３０】
この結果、図４０（ａ）、４０（ｂ）に示すように、ＮｉＳｉ層２１ａ、２１ｂが追加シリコン層１７ａ、１７ｂ上に、ＮｉＳｉ層２１ｃがゲート電極１０ａ上に形成されるとともに、ＮｉＳｉ層２２ｂが追加シリコン層１８ｂ上に、ＮｉＳｉ層２２ｃがゲート電極１０ｂ上に形成される。なお、図示しないが追加シリコン層１８ａおよびゲート電極１０ｂ上にもＮｉＳｉ層は形成される。更に、ＴｉＮ膜からなるゲート側壁２３ａ、２３ｂがＮｉＳｉ層２１ａ、２１ｂとゲート電極１０ａとの間に形成されるとともに、Ｓｉの｛１１１｝側面上にもＴｉＮ膜８０ａ、８０ｂ、８１が形成される。
【０１３１】
このとき、ゲート電極に隣接するソース／ドレイン領域およびエクステンション領域では、ＮｉＳｉ層がＳｉの｛１１１｝面に形成されているので、ＮｉＳｉ（１００）に配向したＮｉＳｉ層が得られ、これからのＮｉ原子の細かい基板への拡散はない。加えて、ＮｉＳｉ層上にはＴｉＮが積層されているので、界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。このため、エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【０１３２】
その上、金属性物質（ＮｉＳｉおよびＴｉＮ）がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できるようになるので、高駆動力のＭＯＳＦＥＴが実現できる。
【０１３３】
また、Ｓｉの｛１００｝面上に形成されたＮｉＳｉ層は、接合位置より効果的に離隔されているために、ここからのＮｉ原子の細かい基板への拡散による接合リーク電流の発生も効果的に低減される。
【０１３４】
更に、ＮｉＳｉ層とソースドレイン領域の界面面積が、ソースドレイン領域の水平面の面積を上回り、ＮｉＳｉ層とソースドレイン領域のコンタクト抵抗が低減される。
【０１３５】
この後、第１実施形態の図１６から図１８まで説明した工程を繰り返し、層間絶縁膜、ソース／ドレイン領域にいたるコンタクトホールを形成して、このコンタクトホールに電気配線物質の充填し、さらに金属配線の形成を経て、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【０１３６】
このようにして、ＤＳＢ基板を構成するＳｉの（１００）面上にｎ−ＭＯＳＦＥＴを形成し、Ｓｉの（１１０）面上にｐ−ＭＯＳＦＥＴを形成することで、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化しつつ、接合深さが最も浅いゲート電極に隣接した領域で、Ｓｉ｛１１１｝面上にＮｉＳｉ層を形成し、ＴｉＮを更に積層することで、浅いソース、ドレイン拡散層を有し、これらの拡散層の表面がシリサイド化され、且つ接合リーク電流が低く抑えられるとともに熱的安定性が向上し、配線金属との良好な電気的接触が確保されたＣ−ＭＯＳＦＥＴ構造が実現される。
【０１３７】
本実施形態は、一組のＣ−ＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。
【０１３８】
更に、本実施形態では、チャネル方向（電流の流れる方向）はＳｉの＜１１０＞方向にそろえていたが、他の方向にチャネルの向きをそろえることが出来ることはいうまでも無い。このとき、ソースドレイン領域の追加シリコン層に設けられた、側面がＳｉの｛１１１｝面である溝の方向は、ゲート電極の方向と直交しなくなるが、本実施形態の効果は同様に発現する。
【０１３９】
また、本実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極をすべてシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【０１４０】
当然、上記手法は、シリコン層を薄い壁（Ｆｉｎ）状に垂直加工し、このシリコン壁の中央部を跨ぐゲート電極を形成する、いわゆるＦｉｎ−ＭＯＳＦＥＴ構造を構成する場合にも、ＮｉＳｉを形成するに際して応用できる。Ｓｉ（１１０）基板を用いれば、垂直面として、Ｓｉの｛１００｝面、Ｓｉの｛１１０｝面、Ｓｉの｛１１１｝面、何れをも形成できる。従って、ソース、ドレイン領域の垂直壁面をＳｉの｛１１１｝面とすることが可能となる。すなわち、第２実施形態と同様に、Ｓｉの｛１１１｝面上にＮｉＳｉ層とＴｉＮ層を積層することで、ＮｉＳｉ結晶の熱的安定性が向上し、熱処理を加えても、ＮｉＳｉ層が変性したり、Ｎｉ原子がチャネル領域に到達し、オフ電流を増加させることが無くなる。
【０１４１】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を説明する。本実施形態の半導体装置は、ＳＯＩ基板上に形成されたＦｉｎ−ＭＯＳＦＥＴであって、ソース／ドレイン領域にＳｉの｛１１１｝側面を形成し、この面上にＮｉＳｉ層を形成し、このＮｉＳｉ層上にＴｉＮ膜を積層した構造を備えている。この構造とすることで、ソース／ドレイン領域の表面がシリサイド化され、且つ、チャネルリークが低く抑えられ、熱的安定性が向上し、配線金属との良好な電気的接触を得ることができる。なお、Ｆｉｎ−ＭＯＳＦＥＴ構造については、例えば、文献、X.Huang, et al, IEEE ED vol.48, p880 (2001)を参照。
【０１４２】
次に、本実施形態の半導体装置の製造方法を図４１乃至図４７（ｃ）を参照して説明する。
【０１４３】
まず、図４１に示すように、シリコン支持基板１０１、シリコン酸化膜１０２、Ｓｉの｛１１０｝面を上面とする単結晶シリコン層（ＳＯＩ層）１０３からなるＳＯＩ基板１００上に、公知の手法のうち効果的な方法、例えばＣＶＤ法により、例えばシリコン窒化膜１０４を形成し、このシリコン窒化膜１０４上に、リソグラフィーなどの公知の手法のうち効果的な方法により、例えばフォトレジストからなるエッチングマスク１０５ａ、１０５ｂを形成する。
【０１４４】
次に、図４２に示すように、エッチングマスク１０５ａ、１０５ｂを用いて、シリコン窒化膜１０４、単結晶シリコン層１０３を例えば、ＲＩＥ法によってパターニングする。その後、エッチングマスク１０５ａ、１０５ｂを除去し、側面がＳｉの｛１１１｝面となる実質的に直方体形状（板状）のシリコン層（Ｆｉｎ）１０３ａ、１０３ｂを得る。このとき、シリコン層１０３ａ、１０３ｂ上にはパターニングされたシリコン窒化膜１０４ａ、１０４ｂが残置している。なお、図４２は壁の厚さ方向の断面を示す。
【０１４５】
次に、図４３に示すように、シリコン層１０３ａ、１０３ｂの側面に、ゲート絶縁膜として、例えば膜厚２ｎｍの熱酸化膜１０６を形成し、その後、例えばＣＶＤ法を用いてポリシリコン膜１０８を堆積し、続いてＣＭＰ法を用いてポリシリコン膜１０８を平坦化する。その後、ポリシリコン膜１０８上に例えばＣＶＤ法を用いてシリコン窒化膜１１０を堆積し、続いてＣＭＰ法を用いてシリコン窒化膜１１０の上面を平坦化する。
【０１４６】
次に、リソグラフィーなどの公知の手法のうち効果的な方法を用いて、図示しないエッチングマスクを、シリコン窒化膜１１０上に形成する。このエッチングマスクは、シリコン層１０３ａ、１０３ｂの延在する方向を直交する方向（紙面と平行方向）に延在するように形成される。ポリシリコン膜１０８およびシリコン窒化膜１１０は平坦化されているので、エッチングマスクを形成するためのリソグラフィー工程は比較的容易に行える。
【０１４７】
しかる後、このエッチングマスクを用いて、シリコン窒化膜１１０およびポリシリコン膜１０８を、ＲＩＥのような、公知の手法のうち効果的な方法により異方性エッチングする。そしてエッチング後、上記エッチングマスクを除去し、シリコン層１０３ａおよび１０３ｂの側面を挟み込むように、ポリシリコン膜１０８からなるゲート電極を形成する。なお、このゲート電極の形成に先立ち、リソグラフィー、イオン注入法などの公知の手法のうち効果的な方法によって、シリコン層１０３ａ、１０３ｂの近傍のポリシリコン膜１０８に導電性不純物を導入してもよいことは言うまでもない。
【０１４８】
次に、公知の手法のうち効果的な方法、例えばＣＶＤ法を用いてシリコン窒化膜を堆積し、その後、シリコン窒化膜を、ＲＩＥのような、公知の手法のうち効果的な方法により異方性エッチングし、このシリコン窒化膜を、ゲート電極１０８の側部に側壁１１２として残存させる（図４４参照）。この際、異方性エッチングを十分に行い、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂの側部には、シリコン窒化膜１１２を残存させない。また、シリコン層１０３ａ、１０３ｂの露出した側部（すなわち、チャネルとなる領域以外のシリコン層の側部）のゲート絶縁膜１０６は、例えば、ＨＦ溶液などにより除去する（図４５参照）。なお、図４４は、この段階の構造体の、図４３に示す切断線Ａ−Ａで切断した断面図であり、図４５は、この段階の構造体の斜視図を示す。
【０１４９】
以後、本実施形態の説明において示す、水平方向、或いは、垂直上部方向からの投影、断面、乃至、簡略図等には、このような、Ｆｉｎ−ＭＯＳＦＥＴ構造体が仮定されていることを理解されたい。
【０１５０】
さらに、斜めからのイオン注入などにより、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂのソース、ドレイン領域となる部分に、ゲート電極をマスクとして、導電性不純物、例えばｎ型不純物Ａｓを導入する。その後、熱処理によりこの不純物をＦｉｎとなるシリコン層１０３ａ、１０３ｂの厚み方向に均等に拡散させると同時に、活性化させる。
【０１５１】
続いて、例えばスパッタ法などを用いて、膜厚が１２ｎｍのＮｉ膜１１４を全面に堆積する。必要に応じて、この上にさらに、キャップ層となる金属物質、例えばＴｉ、ＴｉＮのような物質を堆積形成しても良い。
【０１５２】
次いで、この半導体基板を、例えば４５０℃で３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコン層１０３ａ、１０３ｂとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。このとき、上記Ｔｉ、ＴｉＮも同時に剥離されてしまう。従って、従来の自己整合的シリサイド形成法（SALICIDE法）においては、ＴｉＮ膜はこの時点で一切残存していない。この結果、ＮｉＳｉ層１１４ａ、１１４ｂが、ソース／ドレイン領域のＳｉの｛１１１｝両側面に形成される（図４６参照）。
【０１５３】
特に、Ｓｉの｛１１１｝側面上に形成されたＮｉＳｉ層がＮｉＳｉ（２００）に配向することはいうまでも無い。また、このとき、ソース／ドレイン領域のＳｉの｛１１１｝両側面にシリサイドが形成されるので、ＮｉＳｉ層とソース／ドレイン領域の界面面積が、単位チャネル幅（Ｆｉｎの高さ）あたり、Ｆｉｎ構造を有しないＭＯＳＦＥＴに比して２倍となり、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【０１５４】
その後、例えば、スパッタ法、或いは、ＴｉとＮを含む有機化合物（例えば、ＴＤＭＡ）を利用したＣＶＤ法など、公知の技術のうちの効果的な方法を用いて、窒化Ｔｉ（ＴｉＮ）膜を一面に被覆堆積し、しかるのち、ＲＩＥ工程等により、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂのＳｉ｛１１１｝両側面上に形成されたＮｉＳｉ層１１４ａ、１１４ｂ上に選択的に残存させ、ＴｉＮ膜からなる側壁１１６ａ、１１６ｂを形成する（図４６参照）。不要なＴｉＮ膜は、リソグラフィー工程や硫酸と過酸化水素水の混合液によって剥離する。なお、図４６は、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂの延在する方向と直交する方向（例えば、図４４に示す切断線Ｂ−Ｂで切断した平面）における、ソース領域またはドレイン領域の断面図である。
【０１５５】
このとき、ＲＩＥ工程等により、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂのＳｉの｛１１１｝両側面上に形成されたＮｉＳｉ層１１４ａ、１１４ｂは、膜厚方向がＮｉＳｉ（２００）に配向しており、これからのＮｉ原子のチャネル領域への拡散はない。よって電流遮断時のチャネルリークが抑止される。
【０１５６】
加えて、このＮｉＳｉ層を挟むように、シリコン層１０３ａ、１０３ｂのＳｉの｛１１１｝両側面上にはＴｉＮ膜からなる側壁１１６ａ、１１６ｂが形成されているので、界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部の発生が抑制される。このため、薄壁状のシリコン層のゲート端部に於いて、シリサイド層が、Ｆｉｎの厚み方向に肥厚し、チャネル電流が通過すべきシリコン層を不必要に狭窄することを回避できる。従って、ＮｉＳｉ層とソース／ドレイン領域の界面全体がコンタクトとして作用することになるので、コンタクト抵抗の上昇を免れる。
【０１５７】
また、熱処理によって、ＮｉＳｉ層が凝集し、部分的にＮｉＳｉ層が消失、欠落することによる、ＮｉＳｉ層のシート抵抗の増加を阻止することができることも付言しておく。
【０１５８】
もちろん、薄いチャネルシリコン層を左右からゲート絶縁膜を介してゲート電極で挟みこむ、いわゆるダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造をとることで、シリコン層の左右界面がそれぞれチャネルとして機能するようになり、また左右のチャネル領域に形成される量子井戸の干渉効果によりシリコン層中の導伝帯の電子状態のエネルギー縮退が容易に解除され、即ち、高速の電子のみが誘起され、チャネル部の移動度が上昇し、ＭＯＳＦＥＴの駆動力は二倍以上の向上が見込まれることはいうまでもない（例えば、M.Shoji et al, J. Appl. Phys. p.2722, (1999)参照）。
【０１５９】
この後、第１実施形態の図１６から図１８までの工程を行うことにより、層間絶縁膜を形成し、この層間絶縁膜にソース／ドレイン領域にいたるコンタクトホールを形成し、このコンタクトホールを電気配線物質で充填し、金属配線の形成を経て、さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【０１６０】
かくして、ソース、ドレイン領域にＳｉの｛１１１｝側面を形成し、この面上にＮｉＳｉ層を形成し、ＴｉＮ膜を積層することで、ソース／ドレイン領域の表面がシリサイド化されて且つチャネルリークが低く抑えられるとともに熱的安定性が向上し、配線金属との良好な電気的接触が確保された、Ｆｉｎ−ＭＯＳＦＥＴ構造が実現される。
【０１６１】
本実施形態では、ゲート電極としてポリシリコンを用いたが、これ以外に、金属性の材料を用いても良いことは言うまでもない。また、ポリシリコンからなるゲート電極の上部の窒化膜を適宜除去し、ポリシリコンゲート電極の上部、或いは、すべてをシリサイド化することも可能である。さらに、このシリサイド化は、ソース、ドレイン電極のシリサイド化工程と別途行うこともできるし、同時に行うこともできることは明らかであろう。
【０１６２】
また、本実施形態のソース／ドレイン電極のシリサイド化に先立って、ソース、ドレイン電極に追加的にシリコン層を選択成長させ、ソース、ドレイン電極の厚さを増加させることも、もちろん可能である。
【０１６３】
加えて、本実施形態では、２本のＦｉｎ状シリコン層を持って、１つのＭＯＳＦＥＴを構成したが、１本のＦｉｎによってＭＯＳＦＥＴを実現できることは言うまでも無い。また、２本以上の複数のＦｉｎを持つＭＯＳＦＥＴ構造としても良い。更に、本実施形態では、単一極性のｎ−ＭＯＳＦＥＴの製造を例示したが、もちろん、ｐ−ＭＯＳＦＥＴを同様に形成できることは明らかであり、Ｃ−ＭＯＳＦＥＴ半導体装置の製造にも適用できることは明白である。
【０１６４】
その上、本実施形態では、Ｆｉｎの形状を一直線の直方体形状としているが、図４７（ａ）、４７（ｂ）、４７（ｃ）に示すような形状としてもよい。すなわち、ソース／ドレイン領域の側壁の結晶方位がＳｉの＜１１１＞であるのに対して、チャネル面の方位を、図４７（ａ）に示すように、Ｓｉの＜１１１＞方向、図４７（ｂ）に示すようにＳｉの＜１００＞方位、図４７（ｃ）に示すように、Ｓｉの＜１１０＞方位と選択してもよい。なお、図４７（ａ）、４７（ｂ）、４７（ｃ）は、Ｆｉｎの上面図を示している。
【０１６５】
また、本発明のソース、ドレイン電極のシリサイド化を、Ｆｉｎ構造だけでなく、従来のＦｉｎ構造を有しないＳＯＩ−ＭＯＳＦＥＴに対しても同時に適応することも可能である。
【０１６６】
以上、複数の実施形態を持って詳述したように、本発明によれば、以下の長所が具現する。
【０１６７】
（１） 接合深さが最も浅い領域に、Ｓｉの｛１１１｝面上にＮｉＳｉの（１００）面に配向したＮｉＳｉ層を具備することで、Ｎｉ原子のＳｉ基板への拡散を効果的に抑制できる。
【０１６８】
（２） 接合深さが最も浅い領域上のＮｉＳｉ（１００）に配向したＮｉＳｉ層にはＴｉＮが積層されているので、その界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げることができる。この結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【０１６９】
（３） 金属性物質（ＮｉＳｉおよびＴｉＮ）がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗が大きく低減することが可能となり、このため、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できる様になるので、高駆動力のＭＯＳＦＥＴが実現できる。
【０１７０】
（４） ＮｉＳｉ層は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになる。
【０１７１】
（５） 加えて、耐熱性が向上したため、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能である。
【０１７２】
更に、第１実施形態のように、Ｓｉの｛１００｝面を主表面とする基板のエクステンション領域を含むソース／ドレイン領域上に、シリコン層を選択的に追加形成するに際して、
（６）ゲート電極に隣接した接合深さが最も浅い領域にＳｉの｛１１１｝面を有するシリコン層を自動的に形成できる。
【０１７３】
（７） シリコン層を選択的に追加形成するに際して、素子分離領域との境界部分でも、一部素子分離領域上に乗り上げるように横方向成長させるため、ソース／ドレイン電極が素子分離領域上に一部延在することになり、基板との結合容量が低減し、素子の高速動作が可能となる。
【０１７４】
また、第２実施形態のように、Ｓｉの｛１１０｝面を主表面とする基板のエクステンション領域を含むソース／ドレイン領域上に、シリコン層を選択的に追加形成し、Ｓｉの｛１１１｝面を壁面とする溝をするに際して、
（８） 炭素含有プラズマを利用して、炭素含有シリコン層を形成することで、ＨＦ溶液に対してエッチング耐性をもった炭素含有シリコン酸化膜をＳｉの｛１１１｝面を壁面とする溝の底部のみに選択的に形成できる。
【０１７５】
（９） 溝の幅を追加シリコン層厚以下にすれば、ＮｉＳｉ層とソース／ドレイン領域の界面面積が、ソース／ドレイン領域の水平面の面積を上回り、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【０１７６】
（１０） チャネル方向を［１−１１］方向にそろえることで、ｐ−ＭＯＳＦＥＴの電流を荷なう正孔の移動度を、チャネル部分に機械的応力を付与することで、効果的に向上させることが出来る。
【０１７７】
加えて、第３実施形態のように、ＤＳＢ基板を構成するＳｉ（１００）面上にｎ−ＭＯＳＦＥＴを形成し、Ｓｉ（１１０）面上にｐ−ＭＯＳＦＥＴを形成することで、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化しつつ、
（１１） 水酸化カリウム（ＫＯＨ）溶液によって、エクステンション領域を含むソース／ドレイン領域上に追加形成したシリコン層に、斜面がＳｉの｛１１１｝面を有するＶ字型の溝を簡便に形成することで、ＮｉＳｉ層とソース／ドレイン領域の界面面積を増大させ、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【０１７８】
その上、本発明の第４実施形態のように、ＳＯＩ基板上に、シリコン層を薄い板上に垂直加工し、このシリコン層の裏表を跨ぐゲート電極を形成するＦｉｎ−ＭＯＳＦＥＴ構造において、ソース／ドレイン領域にＳｉの｛１１１｝側面を形成し、この面上にＮｉＳｉ層を形成し、ＴｉＮ膜を積層することで、
（１２） Ｓｉの｛１１１｝両側面上に形成されたＮｉＳｉ層がＮｉＳｉの（１００）面に配向し、これからのＮｉ原子のチャネル領域への拡散の抑止によって電流遮断時のチャネルリークが抑止される。
【０１７９】
（１３） 界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部の発生が抑制される。このため、薄壁状のシリコン層のゲート端部に於いて、シリサイド層が、Ｆｉｎの厚み方向に肥厚し、チャネル電流が通過すべきシリコン層を不必要に狭窄することを回避できる。従って、ＮｉＳｉ層とソース／ドレイン領域の界面全体がコンタクトとして作用する事になるので、コンタクト抵抗の上昇を免れる。
【０１８０】
（１４） 熱処理によって、ＮｉＳｉ層が凝集し、部分的にＮｉＳｉ層が消失、欠落することによる、ＮｉＳｉ層のシート抵抗の増加を阻止することが出来る。
【０１８１】
（１５） ソース／ドレイン領域のＳｉの｛１１１｝両側面にシリサイドが形成されるので、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【０１８２】
（１６） 薄いチャネルシリコン層を左右からゲート絶縁膜を介してゲート電極ではさみこむいわゆるダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造をとることで、シリコン層の左右界面がそれぞれチャネルとして機能するようになり、また左右のチャネル領域に形成される量子井戸の干渉効果によりシリコン層中の導伝帯の電子状態のエネルギー縮退が容易に解除され、即ち、高速の電子のみが誘起され、チャネル部の移動度が上昇し、ＭＯＳＦＥＴの駆動力は二倍以上の向上が見込まれる。
【図面の簡単な説明】
【０１８３】
【図１】｛１００｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、ワイブルプロットとした図。
【図２】｛１１０｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、ワイブルプロットとした図。
【図３】｛１１１｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、ワイブルプロットとした図。
【図４】｛１１１｝面にＮｉＳｉ層を形成した接合の発光を観察した結果を示す写真。
【図５】図４の発光部位のＮｉＳｉ層の断面を透過型電子顕微鏡で観察した写真。
【図６Ａ】Ｓｉの｛１１１｝面上に形成した、細線状の複数のＮｉＳｉ層をＳＥＭによって観察した結果を示す写真。
【図６Ｂ】図６ＡにおけるＴｉＮ膜が上部に形成されているコンタクトの断面図。
【図６Ｃ】図６ＡにおけるＴｉＮ膜が上部に形成されているコンタクト部分を拡大した写真。
【図７】Ｓｉの｛１００｝面上に形成したＮｉＳｉ層のＳＥＭによって観察した結果を示す写真。
【図８】Ｓｉの｛１１０｝面上に形成したＮｉＳｉ層のＳＥＭによって観察した結果を示す写真。
【図９】Ｓｉの｛１００｝面、｛１１０｝面、｛１１１｝面上に形成したＮｉＳｉ層の結晶配向性をＸＲＤ分析によって調べた結果を示す図。
【図１０】第１実施形態の半導体装置の製造工程を示す断面図。
【図１１】第１実施形態の半導体装置の製造工程を示す断面図。
【図１２】第１実施形態の半導体装置の製造工程を示す断面図。
【図１３】第１実施形態の半導体装置の製造工程を示す断面図。
【図１４】第１実施形態の半導体装置の製造工程を示す断面図。
【図１５】第１実施形態の半導体装置の製造工程を示す断面図。
【図１６】第１実施形態の半導体装置の製造工程を示す断面図。
【図１７】第１実施形態の半導体装置の製造工程を示す断面図。
【図１８】第１実施形態の半導体装置の製造工程を示す断面図。
【図１９】第１実施形態の第１変形例による半導体装置の製造工程を示す断面図。
【図２０】第１実施形態の第２変形例による半導体装置の製造工程を示す断面図。
【図２１】第２実施形態の半導体装置の製造工程を示す断面図。
【図２２】第２実施形態の半導体装置の製造工程を示す断面図。
【図２３】第２実施形態の半導体装置の製造工程を示す断面図。
【図２４】第２実施形態の半導体装置の製造工程を示す断面図。
【図２５】第２実施形態の半導体装置の製造工程を示す断面図。
【図２６】第２実施形態の半導体装置の製造工程を示す断面図。
【図２７】第２実施形態の半導体装置の製造工程を示す断面図。
【図２８】第２実施形態の半導体装置の製造工程を示す断面図。
【図２９】第２実施形態の第１変形例による半導体装置の製造工程を示す断面図。
【図３０】第２実施形態の第２変形例による半導体装置の製造工程を示す断面図。
【図３１】第３実施形態による半導体装置の製造工程を示す断面図。
【図３２】第３実施形態による半導体装置の製造工程を示す断面図。
【図３３】第３実施形態による半導体装置の製造工程を示す断面図。
【図３４】第３実施形態による半導体装置の製造工程を示す断面図。
【図３５】第３実施形態による半導体装置の製造工程を示す断面図。
【図３６】第３実施形態による半導体装置の製造工程を示す平面図。
【図３７】第３実施形態による半導体装置の製造工程を示す断面図。
【図３８】第３実施形態による半導体装置の製造工程を示す断面図。
【図３９】第３実施形態による半導体装置の製造工程を示す断面図。
【図４０】第３実施形態による半導体装置の製造工程を示す断面図。
【図４１】第４実施形態による半導体装置の製造工程を示す断面図。
【図４２】第４実施形態による半導体装置の製造工程を示す断面図。
【図４３】第４実施形態による半導体装置の製造工程を示す断面図。
【図４４】第４実施形態による半導体装置の製造工程を示す断面図。
【図４５】第４実施形態による半導体装置の製造工程を示す斜視図。
【図４６】第４実施形態による半導体装置の製造工程を示す断面図。
【図４７】第４実施形態による半導体装置のＦｉｎの上面図。
【符号の説明】
【０１８４】
２ （１００）面を主表面とするｐ型単結晶シリコン半導体基板
４ 素子分離領域
５ ｎ−ＭＯＳＦＥＴ形成予定領域
６ ｐ−ＭＯＳＦＥＴ形成予定領域
７ ｐウェル領域
８ ｎウェル領域
９ａ、９ｂ ゲート絶縁膜
１０ａ、１０ｂ ゲート電極
１１ａ、１１ｂ ｎ型エクステンション領域
１２ａ、１２ｂ ｐ型エクステンション領域
１３ａ、１３ｂ シリコン窒化膜からなるゲート側壁
１４ａ、１４ｂ 炭素膜からなるゲート側壁
１５ａ、１５ｂ ｎ型拡散層
１６ａ、１６ｂ ｐ型拡散層
１７ａ、１７ｂ ｎ型追加シリコン層
１８ａ、１８ｂ ｐ型追加シリコン層
２１ａ、２１ｂ、２１ｃ ＮｉＳｉ層
２２ａ、２２ｂ、２２ｃ ＮｉＳｉ層
２３ａ、２３ｂ ＴｉＮからなるゲート側壁
２４ａ、２４ｂ ＴｉＮからなるゲート側壁
２６ 層間絶縁膜
２７ａ、２７ｂ コンタクトホール
２８ａ、２８ｂ コンタクトホール
３０ Ｔｉ層
３２ 配線金属
３３ 層間絶縁膜
３４ 配線
３５ シリコン酸化膜
３６ 電荷蓄積膜
３７ ブロック絶縁膜
３８ 制御ゲート電極
４２ （１１０）面を主表面とするｐ型単結晶シリコン半導体基板
４４ａ、４４ｂ 追加シリコン膜
４５ａ、４５ｂ、４５ｃ 炭素含有シリコン層
４６ａ、４６ｂ、４６ｃ 炭素含有シリコン層
４７ａ、４７ｂ シリコン酸化膜
４８ 溝
４９ 炭素含有シリコン層
５０ 炭素含有シリコン酸化層
５２ａ、５２ｂ、５２ｃ ＮｉＳｉ層
５３ａ、５３ｂ、５３ｃ ＮｉＳｉ層
５４ａ、５４ｂ ＴｉＮからなる側壁
５６ 層間絶縁膜
５７ａ、５７ｂ コンタクトホール
５８ａ、５８ｂ コンタクトホール
６０ Ｔｉ層（バリアメタル）
６２ Ｗ膜
６４ 層間絶縁膜
６６ 配線
６８ シリコン酸化膜
７２ （１１０）面を主表面とするｐ型単結晶シリコン半導体基板
７３ （１００）面を主表面とするｐ型単結晶シリコン半導体基板
７４ （１００）面を主表面とする単結晶シリコン半導体層
７４ｂ 単結晶化したシリコン半導体層
７６ シリコン酸化膜
７７ 開口部
７８ Ｓｉの｛１１１｝面
７９ 溝
８０ａ、８０ｂ ＮｉＳｉ層
８１ ＮｉＳｉ層
１００ ＳＯＩ基板
１０１ シリコン支持基板
１０２ シリコン酸化膜
１０３ 単結晶シリコン層（ＳＯＩ層）
１０３ａ、１０３ｂ 直方体形状（板状）のシリコン層（Ｆｉｎ）
１０４ シリコン窒化膜
１０５ａ、１０５ｂ エッチングマスク
１０６ ゲート絶縁膜
１０８ ポリシリコン膜（ゲート電極）
１１０ シリコン窒化膜
１１２ シリコン窒化膜
１１４ａ、１１４ｂ ＮｉＳｉ層
１１６ａ、１１６ｂ ＴｉＮからなる側壁
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波移動体通信の目覚しい普及に代表されるように、超高速高機能半導体装置の実現により社会生活の情報化が著しく進行している。これに伴い、これらに用いられる個々の半導体素子の高速化、微細化、大規模集積化、ワンチップ化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるＭＯＳＦＥＴの微細化、高速化を考えた場合、これには様々な困難が伴う。
【０００３】
例えば、ＭＯＳＦＥＴのチャネル長 、即ちゲート電極の長さの縮小に伴いしきい値電圧が低下する（短チャネル効果）。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし、回路全体の機能を損なう。更にゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工ずれでも、目途の特性の素子を得る事が不可能となり、多数の均一な素子を必要とする半導体回路、例えば、ＤＲＡＭ（Dynamic Random Access Memory）の製造には、極めて不都合となる。
【０００４】
この様な短チャネル効果は、ＭＯＳＦＥＴのソース電極およびドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分中央付近にまで影響を与える事に起因している。この影響は、ソース領域およびドレイン領域が形成するｐｎ接合の接合位置を半導体表面に近づける、即ちｐｎ接合を”浅くする”事で回避出来る。しかし、単に、ｐｎ接合を浅くすると、これにより構成されているソース電極およびドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
【０００５】
この問題に対処し、ソース電極およびドレイン電極の低抵抗化を図るために、ソース領域およびドレイン領域の上部を一部、金属と化合（シリサイド化）させることが行われる。シリサイドを行うための金属種としては、Ｃｏ，Ｔｉ，Ｎｉのような元素が使用されている。これらの元素のうち、細線形状にしたときに電気抵抗の上昇（細線効果）がみられず、微細化ＬＳＩに対応可能なシリサイド化用の金属種はＮｉである。ＳｉとＮｉの金属化合反応（シリサイド化反応）は、ＣｏＳｉ２の形成温度である８００℃よりも低温の４５０℃で行うことができ、この際、低電気抵抗相であるＮｉＳｉという相が形成される。ＮｉＳｉ相は、さらに高温の熱処理を施すと、７５０℃前後で電気抵抗の高いＮｉＳｉ２という最終相へ転移していく。ＬＳＩに利用するのは、抵抗率の小さいＮｉＳｉ相となる。
【０００６】
しかし、低抵抗相のＮｉＳｉを形成した後、このシリサイド層と金属配線との電気的接合を得るために５００℃、９０分程度の低温熱処理が必要になるが、この際に、Ｎｉ原子は急速に拡散し、この熱処理を行っただけで、１４０ｎｍの深さにまで達してしまうことが報告されている（例えば、非特許文献１参照）。
【０００７】
このように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。シリコン基板の深くに侵入した金属原子により、シリコン禁止帯中に、リーク電流の生成を媒介する準位が形成される。当然ソース領域およびドレイン領域の接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース領域およびドレイン領域の接合を通じて電流が漏れ出すと、素子の動作が損なわれ、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【０００８】
このような問題に対処するため、従来、ソース電極およびドレイン電極を形成しようとする半導体基板の表面部分に選択的に半導体物質（例えば、シリコン）を追加形成し、この領域の表面を元々の半導体表面、即ちチャネルの形成される面より上方に移動させ、この追加形成された表面を通じてソース領域およびドレイン領域のｐｎ接合の形成、およびシリサイド層の形成を行うことで、接合の位置は本来の半導体表面、即ちチャネルの形成される面に対しては浅く、しかし追加形成された表面からは深く、従ってソース領域およびドレイン領域を形成する電極部分の厚み（拡散層の厚み）は確保するというエレベーテッドソース／ドレイン法（Elevated source drain method)が用いられて来た。こうした選択シリコン成長は、エピタキシャル成長技法を用いて達成することが出来る。
【０００９】
しかしながら、選択シリコン成長膜はゲート電極に隣接した領域でその膜厚が薄くなる。このため、金属を堆積した層から、接合面への最短距離はこの部分で決まってしまい、選択シリコン成長膜をいくら厚くしても、接合リーク電流を抑制する機能は限られてしまうことになる。
【００１０】
結局、ゲート電極の直近に形成される接合が極めて浅いソース／ドレインエクステンション領域上にシリコン層を追加形成し、これをシリサイド化すれば、忽ち、著しい接合リーク電流が発生してしまうことになる。よって、ソース／ドレインエクステンション領域上には金属化合層を形成することはできず、この部分の電気的抵抗は非常に高くなり、大きな電位降下が発生する。即ち、素子に印加する電位が充分チャネル部分に伝達せず、高駆動力のＭＯＳＦＥＴの実現を妨げることになる。
【００１１】
また、半導体基板への接合リーク電流を遮断するために、ＳＯＩ(Silicon On Insulator)構造へのＬＳＩ回路の製造が提案されている。しかし、この場合であっても、ソース電極およびドレイン電極の低抵抗化を図るために、ソース領域およびドレイン領域の上部を一部、金属と化合（シリサイド化）させることが必要であることには変わりはない。この際、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行するので、金属原子がチャネル部分に浸潤すれば、当然、ゲート電極によりチャネル電流を制御する能力が毀損され、意図したように、チャネル電流を遮断することが適わなくなり、半導体装置の本来の機能が喪失する。
【００１２】
したがって、接合リーク電流の発生を回避するためには、ゲート電極に隣接した領域でシリサイド層から金属原子が放出されることを抑制する新たな手立てを確立することが必要不可欠の課題となる。
【非特許文献１】M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.43, p.5166 (2004)
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上詳しく説明した通り、素子の微細化に伴い、ソース領域およびドレイン領域の接合位置を浅く保ちつつ、且つ、ソース電極およびドレイン電極の電気抵抗を低く抑えるために、これをシリサイド化することが必要になるが、シリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リーク電流、或いはソース領域とドレイン領域間のチャネルリーク電流を低く抑えることが困難になってくる。
【００１４】
本発明は、上記事情を考慮してなされたものであって、ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の第１の態様による半導体装置は、第１導電型の第１半導体領域を有するシリコン基板と、前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、前記第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第１単結晶シリコン層と、少なくとも前記第１単結晶シリコン層の｛１１１｝面上に形成され、かつ前記第１側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第１のＮｉＳｉ層と、前記第１のＮｉＳｉ層に接する第１のＴｉＮ膜と、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１６】
また、本発明の第２の態様による半導体装置は、第１導電型の第１半導体領域を有するシリコン基板と、前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、前記第１ソース／ドレイン領域上に形成され、前記第１ソース／ドレイン領域に達する複数の第１溝が設けられ、前記第１溝の側面が｛１１１｝面となる第１単結晶シリコン層と、前記第１単結晶シリコン層の、少なくとも｛１１１｝面上に形成された第１のＮｉＳｉ層と、前記第１のＮｉＳｉ層に接する第１のＴｉＮ膜と、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１７】
また、本発明の第３の態様による半導体装置は、第１導電型の第１半導体領域を有するシリコン基板と、前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、前記第１ソース／ドレイン領域上に形成された第１単結晶シリコン層と、前記第１単結晶シリコン層上に形成された第１のＮｉＳｉ層と、前記第１のＮｉＳｉ層上に接するように形成された第１のＴｉＮ膜と、
を有する第１のＭＯＳＦＥＴと、を備え、前記第１単結晶シリコン層と前記第１のＮｉＳｉ層との界面が前記第１単結晶シリコン層の｛１１１｝面であることを特徴とする。
【００１８】
また、本発明の第４の態様による半導体装置は、絶縁膜上に形成され、対向した一対の第１側面及び対向した一対の第２側面を有する実質的に板状の単結晶シリコン層のチャネル領域と、前記絶縁膜上に形成され、対向した一対の第３側面及び対向した一対の第４側面を有する実質的に板状の単結晶シリコン層であって、前記第３側面が｛１１１｝面となり、前記第４側面のうちの一方の側面が前記チャネル領域の前記第１側面のうちの一方の側面に接続されたソース領域と、前記絶縁膜上に形成され、対向した一対の第５側面及び対向した一対の第６側面を有する実質的に板状の単結晶シリコン層であって、前記第５側面が｛１１１｝面となり、前記第６側面のうちの一方の側面が前記チャネル領域の前記一対の第１側面のうちの他方の側面に接続されたドレイン領域と、前記チャネル領域の前記一対の第２側面を覆う一対のゲート絶縁膜と、前記一対の絶縁膜を介しての前記チャネル領域の側面を覆う一対のゲート電極と、前記ソース／ドレイン領域の前記単結晶シリコン層の｛１１１｝面に形成されたＮｉＳｉ層と、前記ＮｉＳｉ層に接して形成されたＴｉＮ膜と、を備えていることを特徴とする。
【００１９】
また、本発明の第５の態様による半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクにして前記シリコン基板にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域上にシリコン層を選択的に追加形成し、前記ゲート電極の側面に対向した前記シリコン層の露出した面がシリコンの｛１１１｝面となるようにする工程と、前記追加形成されたシリコン層のシリコンの｛１１１｝面上にＮｉＳｉ層を形成する工程と、前記ＮｉＳｉ層を覆うＴｉＮ膜を形成する工程と、を備えていることを特徴とする。
【００２０】
また、本発明の第６の態様による半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクにして前記シリコン基板にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域上に、シリコン層を堆積する工程と、前記シリコン層の上面上に第１炭素含有シリコン層を形成する工程と、前記シリコン層の、前記第１炭素含有シリコン層が形成されていない露出している面を熱酸化する工程と、前記第１炭素含有シリコン層を除去する工程と、前記シリコン層に、側面がシリコンの｛１１１｝面となる複数の溝を形成する工程と、前記溝の側面にＮｉＳｉ層を形成する工程と、前記ＮｉＳｉ層を覆うＴｉＮ膜を形成する工程と、を備えていることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００２３】
前述したように、我々は、ＮｉＳｉがＮｉＳｉ２への相転移温度である７５０℃よりもはるかに低いが、ＮｉＳｉと電気配線物質との良好な電気的接続を小さい開口部のコンタクトホールを通じて達成しようとする時に不可欠な５００℃前後の熱処理を行っただけでも、シリサイド膜よりずっと深い接合で、すでに接合リークを発生させることを見出した。そこで、我々は、ＮｉＳｉの熱的不安定性に起因した接合リーク電流が、ＮｉＳｉ層を形成するシリコン面の結晶方位により、どのように変化するかをさらに詳細に調べた。
【００２４】
この結果、ＮｉＳｉ層を特定のシリコン結晶面に形成し、特定の積層膜を構築することにより、接合リーク電流を抑制することが可能であることを新たに発見した。このことを以下に詳細に説明する。
【００２５】
接合リーク電流の面方位依存性
まず、我々は、様々な深さのｐｎ接合を形成した｛１００｝面、｛１１０｝面、｛１１１｝面を主表面にもつＳｉ基板をそれぞれ用意し、この上にＮｉを堆積した後、４５０℃の窒素雰囲気中でＲＴＡ(Rapid Thermal Annealing)処理を行い、ＮｉＳｉ層を３０ｎｍの厚さに形成した。なお、｛１００｝面は（１００）面に等価な結晶面を表し、｛１１０｝面は（１１０）面に等価な結晶面を表し、｛１１１｝面は（１１１）面に等価な結晶面を表している。その後、これらの試料に５００℃の温度の熱処理を９０分間行い、発生する接合リーク電流密度を、様々な接合深さｘｊで観測した。熱処理の昇降温度の速度は１００℃／ｍｉｎに設定した。
図１は、Ｓｉ基板の｛１００｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、様々な接合深さをパラメータにとってワイブルプロットとして表した図である。接合リーク電流の分布は３１２個の、１ｍｍ×１ｍｍの矩形接合のリーク電流分布より求めた。参考のため、シリサイドを施さなかった接合(No Silicide)の接合リーク電流のデータも合わせて示してある。図１および後述する図２、３において、横軸は接合リーク電流面密度の常用対数値であり、縦軸はｌｎを自然対数関数とするとき、ｌｎ（−ｌｎ（１−Ｆ））の値を示す。Ｆは対応するリーク電流以下の接合数の全接合数に対する割合である。
【００２６】
図２は、Ｓｉ基板の｛１１０｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、様々な接合深さをパラメータにとってワイブルプロットとして表した図である。
【００２７】
図３は、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、様々な接合深さをパラメータにとってワイブルプロットとして表した図である。
【００２８】
｛１００｝面にＮｉＳｉ層を形成した場合
図１に示すように、接合深さｘｊが浅くなるに従って、ワイブルプロットは傾きがほぼ垂直のまま、接合リーク電流が増大する。即ち、すべての接合において、余すところ無く、一斉に、接合リーク電流が、接合深さの減少に伴い増大している。このことは、リーク電流の発生には、均一で多数のリーク源が関与していることの証左であり、リーク電流はＮｉ原子が細かくＳｉ基板に拡散し、シリコン禁止帯中にリーク電流の生成を媒介する準位を多数形成したことを示す（例えば、M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.43, p.5166 (2004)参照）。
【００２９】
｛１１０｝面にＮｉＳｉ層を形成した場合
図２に示すように、やはり、Ｓｉ基板の｛１００｝面にＮｉＳｉ層を形成した場合と同様、接合深さｘｊが浅くなるに従って、ワイブルプロットはほぼ垂直のまま、接合リーク電流が増大する。この場合も、リーク電流はＮｉ原子が、細かくＳｉ基板中に拡散し、シリコン禁止帯中にリーク電流の生成を媒介する準位を多数形成したことが示される。
【００３０】
｛１１１｝面にＮｉＳｉ層を形成した場合
しかしながら、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した場合は、｛１００｝面、｛１１０｝面にＮｉＳｉ層を形成した場合とは全く異なり、図３に示すように、接合深さｘｊが浅くなるに従って、ワイブルプロットは、下方部を共有したまま、上方部が漸進的に傾いてくる。このことは、リーク電流が殆ど発生しない接合（ワイブルプロット下方部）も有れば、リーク電流が著しく発生してくる接合（ワイブルプロット上方部）も混在していることを意味する。即ち、リーク電流は確率的に発生したりしなかったりする。このような確率的挙動が見られるのは、リーク電流の発生が少数の壊滅的リーク電流発生源によってもたらされているためである。Ｎｉ原子が拡散し、接合を貫通するような、シリサイド層の突出部（シリサイドスパイク）が形成されたことが示唆される。
【００３１】
実際、これを確かめるために、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した接合のうち、大きなリーク電流を示す試料に、逆バイアス電位を与え、これからの発光を観察した結果を、図４に示す。発光は局在化しており、特定の部位からのみ観測される。これは、リーク電流がこの特定の部位に集中して発生しており、逆バイアス電位で加速された荷電担体（キャリア）が散乱されたり、再結合したりすることにより光子を放出することによる。
【００３２】
更に、このリーク電流発生源の物理的実態を探るため、この発光部位のＮｉＳｉ層の断面を透過型電子顕微鏡で観察した。典型的な結果を図５に示す。ＮｉＳｉ層のシリコン基板への突出部（シリサイドスパイク）が形成されていることがわかる。この部分の組成をＥＤＸ(Energy Dispersive X-ray Spectroscopy)法によって解析した結果、ＮｉＳｉ２相が形成されていることが判明した。｛１１１｝面にＮｉＳｉ層を形成した場合、５００℃という低温でも、ＮｉＳｉからＮｉＳｉ２への相転移が進行し、これに伴い、Ｎｉ原子が拡散し、シリサイド層の突出部（シリサイドスパイク）が形成されたことがわかる。これは、ＮｉＳｉ２の｛１１１｝面とＳｉの｛１１１｝面の結晶構造が極めて整合性が良いために起こる特異的現象であると考えられる。
【００３３】
これに対し、Ｓｉ基板の｛１００｝面、｛１１０｝面にＮｉＳｉ層を形成した場合、ＮｉＳｉのＮｉＳｉ２への相転移は確認されなかったことを付言しておく。
【００３４】
以上、述べてきたように、ＮｉＳｉ層に起因した接合リーク電流の発生機構には明らかに、ＮｉＳｉ層を形成するＳｉ基板の結晶方位依存性があることが解明された。
【００３５】
Ｓｉ基板の｛１００｝面、｛１１０｝面にＮｉＳｉ層を形成した場合、Ｎｉ原子が細かくＳｉ基板に拡散し、シリコン禁止帯中にリーク電流の生成を媒介する準位を多数形成するが、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した場合、ＮｉＳｉからＮｉＳｉ２への相転移が進行し、これに伴い、Ｎｉ原子が拡散し、シリサイド層の突出部（シリサイドスパイク）が形成される。
【００３６】
更に、ここで特筆すべきは、Ｓｉ基板の｛１１１｝面にＮｉＳｉ層を形成した場合は、Ｓｉ基板の｛１００｝面、｛１１０｝面にそれぞれＮｉＳｉ層を形成した場合のように、Ｎｉ原子が細かくＳｉ基板に拡散することは無いということである。即ち、シリサイドスパイクの形成さえ抑制できれば、｛１１１｝面上のＮｉＳｉ層からは一切、接合リーク電流が発生しない（図３のワイブルプロット下方部に対応）ということになる。
【００３７】
シリサイドスパイク発生の積層膜構造依存性
このような、Ｓｉの｛１１１｝面上のＮｉＳｉ層からのシリサイドスパイクの形成を、詳しく分析した結果、我々は、シリサイドスパイクの発生が、ＮｉＳｉ層の上部に積層する膜により大きく異なることを発見した。
【００３８】
図６Ａに、Ｓｉの｛１１１｝面上に形成した、細線状の複数のＮｉＳｉ層をＳＥＭ(Scanning Electron Microscope)によって観察した結果を示す。ＮｉＳｉ層中に散在している多角形の斑紋は、シリサイドスパイクの発生に伴う表面凹凸を反映していると考えられる。また、ＮｉＳｉ層上に規則的に整列している白い円状のパターンは、コンタクトホールのあった位置を示している。このコンタクトホールの断面図を図６Ｂに示す。試料は、素子形成過程と同様に、ＮｉＳｉ層の形成後、ＳｉＮ層、ＳｉＯ２層を堆積し、その後これらのＳｉＯ２層、ＳｉＮ層を貫き、ＮｉＳｉ層に至るコンタクトホールを穿ち、この外表面にＴｉＮ層を形成し、これに、５００℃、９０ｍｉｎの熱処理を加えた後のものを使用している。
【００３９】
この図６Ａ、６Ｂからわかるように、非常に特徴的なことに、シリサイドスパイクの発生は、ＳｉＮ層を積層したＮｉＳｉ層領域では頻発しているが、ＴｉＮ層が上部に形成されているＮｉＳｉ層領域（規則的に整列している白い円状のパターン内）では、一切発生していないことである。このことを、更によく見るために、一つのＴｉＮ層が上部に形成されているＮｉＳｉ層領域（白い円状のパターン）の拡大図を、図６Ｃに示す。図６Ｃからわかるように、ＮｉＳｉ層にＴｉＮ層が積層されている限り、ＮｉＳｉ層にスパイクの発生の元となるような表面の変性は一切観測されないことが明確に見て取れる。また、表面の変性がコンタクトホール位置に依存していることから、スパイクの発生が、コンタクトホール形成後の熱処理にあることも証明されることを付言しておく。
【００４０】
このような、ＴｉＮ層をシリサイド層に積層する効果は、Ｓｉの｛１１１｝面上に形成したＮｉＳｉ層に特異的に発現するものである。図７、図８に、それぞれ、Ｓｉの｛１００｝面、Ｓｉの｛１１０｝面上に形成したＮｉＳｉ層の同様なＳＥＭ観察結果を示す。Ｓｉの｛１００｝面、Ｓｉの｛１１０｝面上に形成したＮｉＳｉ層のリーク電流の発生機構が、Ｓｉの｛１１１｝面上に形成したＮｉＳｉ層と異なることに対応して、これらの面上では、上部にＴｉＮ層が積層されているか否かに係わらず、規則的に整列している白い円状のパターン内でも、ＮｉＳｉ層の変性が進み、Ｎｉ原子がＳｉ基板中に拡散消失していることが理解される。
【００４１】
ＴｉＮ層の積層によるＮｉＳｉ層の安定性向上効果の特異的発現の起源を探るため、Ｓｉの｛１００｝面、Ｓｉの｛１１０｝面、Ｓｉの｛１１１｝面上に形成したＮｉＳｉ層の結晶配向性をＸＲＤ(X-Ray Diffraction)分析によって調べた結果を、図９に示す。図９からわかるように、Ｓｉの｛１００｝面上のＮｉＳｉ層は色々な結晶配向性をもっているが、ＴｉＮ層の積層によるＮｉＳｉ層の安定性向上は見られない。また、Ｓｉの｛１１０｝面上のＮｉＳｉ層は主にＮｉＳｉ（１１２）に配向しているが、このときも、ＴｉＮ層の積層によるＮｉＳｉ層の安定性向上は見られない。しかし、Ｓｉ｛１１１｝面上のＮｉＳｉ層では、スパイクの存在を示すＮｉＳｉ２｛１１１｝面が観測されるほかは、ＮｉＳｉ層には、Ｓｉ｛１００｝面およびＳｉ｛１１０｝面上と異なり、ＮｉＳｉ（２００）に対応するBragg反射条件由来のピークのみが観測されている。すなわちＮｉＳｉは単一、或いは、複数の単結晶体から構成されは、それぞれの単結晶体の（１００）面が、Ｓｉ｛１１１｝面と平行となっている（以後、これをＮｉＳｉ（２００）方向に配向していると称する）。このときに限り、ＴｉＮ層の積層によるＮｉＳｉ層の安定性向上効果が特異的に発現していることになる。ＮｉＳｉの（１００）面上にＴｉＮ層が形成されると、その界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、層形状の変性、スパイクの発生が効果的に抑制されたと解することが出来る。
【００４２】
以上、詳しく説明したように、Ｓｉの｛１１１｝面上にＮｉＳｉ層を形成すると、ＮｉＳｉの（２００）面に配向したＮｉＳｉ層が得られる。この上にＴｉＮ層を積層すると、界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、膜形状の変性、スパイクの発生が効果的に抑制できる。このため、接合リークの発生を完全に抑止できる。
【００４３】
よって、ＭＯＳＦＥＴのエクステンション領域、ゲート電極、ゲート側壁、ソース／ドレイン領域を形成後、エクステンション領域を含むソース／ドレイン領域上に選択的にシリコン層を追加形成する際、ゲート電極に隣接した領域に、Ｓｉの｛１１１｝面を形成し、この面上にＮｉＳｉ層を形成し、ＴｉＮからなるゲート側壁を更に積層することで、シリサイド化され、且つ、Ｎｉ原子の移動および接合リーク電流が低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、超高速微細ＭＯＳＦＥＴを実現できることになる。
【００４４】
また、エクステンション領域、ソース／ドレイン領域をＳｉの｛１１１｝面で構成し、この上にＮｉＳｉ層を形成し、ＴｉＮを更に積層することで、シリサイド化され、且つＮｉ原子の移動および接合リーク電流が低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、超高速微細ＭＯＳＦＥＴを実現できることになる。
【００４５】
以下、本発明の実施形態を説明する。
【００４６】
（第１実施形態）
本発明の第１実施形態による半導体装置を説明する。本実施形態の半導体装置は、Ｓｉの｛１００｝面上に形成されたエレベーテッドソース／ドレイン構造を有する相補型ＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）であって、ゲート電極に隣接した領域に、Ｓｉの｛１１１｝面が形成され、この上にＮｉＳｉ層が形成され、ＴｉＮからなるゲート側壁が更に積層された構造を有している。この構造とすることで、浅いソース／ドレイン拡散層を有し、シリサイド化され、且つ、接合リーク電流が低く抑えられ、熱的安定性の向上により、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造を具現する。
【００４７】
次に、本実施形態の半導体装置の製造方法を、図１０乃至図１８を参照して説明する。
【００４８】
まず、図１０に示すように、（１００）面を主表面とするｐ型単結晶シリコンの半導体基板２に、素子分離用の浅い溝(shallow trench)を形成し、この溝を絶縁膜、例えばシリコン酸化膜で埋め込むことにより、素子分離領域４を形成する。この素子分離領域４によって、ｎ−ＭＯＳＦＥＴの形成予定領域５およびｐ−ＭＯＳＦＥＴの形成予定領域６が画定される。これらの素子分離領域４を備えるシリコン基板は、リソグラフィー工程およびＲＩＥ工程等により基板表面に溝を形成した後、ＣＶＤ(chemical vapor deposition)法による絶縁膜堆積、さらに、ＣＭＰ(chemical mechanical polishing)法による平坦化等、公知の技術の効果的な方法により達成できる。
【００４９】
次に、図１１に示すように、ｎ−ＭＯＳＦＥＴの形成予定領域５およびｐ−ＭＯＳＦＥＴの形成予定領域６にそれぞれ、ｐ型ウェル領域７およびｎ型ウェル領域８を、イオン注入法および熱処理等公知の技術の効果的な方法を用いて形成する。続いて、基板２上に、一面にゲート絶縁材料膜、例えば膜厚が５ｎｍの酸窒化膜を、例えば熱酸窒化法などの、公知の技術の効果的な方法を用いて形成する。このゲート絶縁材料膜上に、ゲート電極材料膜、例えば膜厚２００ｎｍのポリシリコン膜を、例えばＣＶＤ法などの公知の技術の効果的な方法を用いて堆積する。この後、リソグラフィー法によりマスク材、例えばフォトレジストを形成し、ＲＩＥ工程等により、ゲート電極材料膜およびゲート絶縁材料膜をパターニングし、ｐ型ウェル領域７上にゲート絶縁膜９ａおよびゲート電極１０ａを形成し、ｎ型ウェル領域８上にゲート絶縁膜９ｂおよびゲート電極１０ｂを形成する。なお、ゲート電極１０ａ、１０ｂはＳｉの＜１１０＞方向に沿って形成する。ここで、＜１１０＞方向は、[１１０]方向に等価な結晶方向を示している。
【００５０】
次に、ｎ型ウェル領域８およびゲート電極１０ｂをフォトレジストで覆い、ゲート電極１０ａをマスクとして、ｎ型の不純物をｐ型ウェル領域７にイオン注入することにより、接合深さが浅いｎ型のエクステンション領域１１ａ、１１ｂを形成する（図１１参照）。続いて、フォトレジストを除去し、ｐ型ウェル領域およびゲート電極１０ａをフォトレジストで覆い、ゲート電極１０ｂをマスクとして、ｐ型の不純物をｎ型ウェル領域８にイオン注入することにより、接合深さの浅いｐ型のエクステンション領域１２ａ、１２ｂを形成し、その後上記フォトレジストを除去する（図１１参照）。なお、本実施形態においては、ｎ型のエクステンション領域１１ａ、１１ｂを形成し、その後にｐ型のエクステンション領域１２ａ、１２ｂを形成したが、逆の順序で形成してもよい。
【００５１】
次に、例えばＣＶＤ法を用いて膜厚が１０ｎｍのシリコン窒化膜を一面に堆積し、その後、上記シリコン窒化膜を覆うように例えばスパッタ法を用いて膜厚３０ｎｍの炭素膜を堆積する。続いて、ＲＩＥ工程等の異方性エッチングを行い、ゲート電極１０ａの側部（左右）に上記シリコン窒化膜からなるゲート側壁１３ａおよび上記炭素膜からなるゲート側壁１４ａを形成するとともに、ゲート電極１０ｂの側部（左右）に上記シリコン窒化膜からなるゲート側壁１３ｂおよび上記炭素膜からなるゲート側壁１４ｂを形成する（図１２参照）。
【００５２】
次に、ｎ型ウェル領域８およびゲート電極１０ｂをフォトレジストで覆い、ゲート電極１０ａをマスクとして、ｎ型の不純物をｐ型ウェル領域７にイオン注入することにより、ｎ型エクステンション領域１１ａ、１１ｂよりも接合深さが深いｎ型の拡散層１５ａ、１５ｂを形成する（図１２参照）。このとき、ゲート電極１０ａにｎ型の不純物がイオン注入される。続いて、フォトレジストを除去し、ｐ型ウェル領域およびゲート電極１０ａをフォトレジストで覆い、ゲート電極１０ｂをマスクとして、ｐ型の不純物をｎ型ウェル領域８にイオン注入することにより、ｐ型エクステンション領域１２ａ、１２ｂよりも接合深さの深いｐ型の拡散層１６ａ、１６ｂを形成し、その後上記フォトレジストを除去する（図１２参照）。このとき、ゲート電極１０ｂにｐ型の不純物がイオン注入される。なお、本実施形態においては、ｎ型の拡散層１５ａ、１５ｂを形成し、その後にｐ型の拡散層１６ａ、１６ｂを形成したが、逆の順序で形成してもよい。ｎ型の拡散層１５ａおよびエクステンション領域１１ａがｎ型ソース／ドレイン領域の一方、例えばｎ型ソース領域となり、拡散層１５ｂおよびエクステンション領域１１ｂがｎ型ソース／ドレイン領域の他方、例えばｎ型ドレイン領域となる。また、ｐ型の拡散層１６ａおよびエクステンション領域１２ａがｐ型ソース／ドレイン領域の一方、例えばｐ型ソース領域となり、拡散層１６ｂおよびエクステンション領域１２ｂがｐ型ソース／ドレイン領域の他方、例えばｐ型ドレイン領域となる。このようにして、ソース／ドレイン領域を形成した後、急速昇降温熱処理を施し、注入された不純物を活性化しておく。この熱処理により、拡散層１５ａ、１５ｂ、１６ａ、１６ｂは、シリコン半導体基板２の表面より、例えば５０ｎｍの深さまで形成される。
【００５３】
次に、炭素膜からなるゲート側壁１４ａ、１４ｂを酸素プラズマに晒すことにより、選択的に除去する。その後、図１３に示すように、単結晶からなる追加シリコン層１７ａをエクステンション領域１１ａの一部と拡散層１５ａ上に形成し、単結晶からなる追加シリコン層１７ｂをエクステンション領域１１ｂの一部と拡散層１５ｂ上に形成し、単結晶からなる追加シリコン層１８ａをエクステンション領域１２ａの一部と拡散層１６ａ上に形成し、単結晶からなる追加シリコン層１８ｂをエクステンション領域１２ｂの一部と拡散層１６ｂ上に形成する。これらの追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂは、エピタキシャル成長技法を用いて、例えば８００℃、１０Ｔｏｒｒの条件下で、ＳｉＨ２Ｃｌ２を３００ｃｍ３／分、ＨＣｌを２００ｃｍ３／分、Ｈ２を１００００ｃｍ３／分の流量で供給することで得ることができる。追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂの層厚は、例えば５０ｎｍ程度になるようにする。
【００５４】
エピタキシャル成長は、Ｓｉの｛１００｝面に比べＳｉの｛１１１｝面での進行が遅いので、図１３に示すように、ゲート電極１０ａ、１０ｂに隣接した領域にはＳｉの｛１１１｝面１９ａ、１９ｂ、２０ａ、２０ｂが自動的に形成される。更に、素子分離領域４との境界部分でも、エピタキシャル成長層の一部が素子分離領域４上に乗り上げるように横方向に成長する。このようにして形成された追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂは、ソース／ドレイン電極の一部を構成する。したがって、本実施形態においては、ソース／ドレイン電極が素子分離領域４上に一部延在しているために、基板２との結合容量が低減し、素子の高速動作が可能となる。また、このとき、図１３には明示しないが、ゲート電極１０ａ、１０ｂ上にも追加シリコン層は形成されることを理解されたい。当然ながら、エピタキシャル成長時に、ソース／ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、追加シリコン層を導電性にしても良いことはいうまでもない。或いは、ウェル領域７、８と逆の導電性を有する不純物を追加的にイオン注入することで、導電性にしても良い。それ以外に、拡散層１５ａ、１５ｂ、１６ａ、１６ｂの形成に先立ち、追加シリコン層を形成し、その後、イオン注入法を用いて、追加シリコン層を導電性とする同時に、拡散層を形成することもできる。
【００５５】
次に、Ｎｉを公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積し、Ｎｉ層を形成する。必要に応じて、このＮｉ層上にさらに、キャップ層となる金属物質、例えばＴｉ、ＴｉＮのような材料からなる層を堆積しても良い。続いて、この半導体基板を、例えば４５０℃で３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。このとき、Ｎｉ層上に形成されたＴｉ層、ＴｉＮ層も同時に剥離されてしまうことを強調しておく。従って、この自己整合的シリサイド形成法（ＳＡＬＩＣＩＤＥ法）においては、ＴｉＮ層はこの時点で一切残存していないことを理解すべきである。この結果、図１４に示すように、ＮｉＳｉ層２１ａ、２１ｂが追加シリコン層１７ａ、１７ｂ上に、ＮｉＳｉ層２１ｃがゲート電極１０ａ上に形成されるとともに、ＮｉＳｉ層２２ａ、２２ｂが追加シリコン層１８ａ、１８ｂ上に、ＮｉＳｉ層２２ｃがゲート電極１０ｂ上に形成される。もちろん、ＮｉＳｉ層は、Ｓｉの｛１１１｝面１９ａ、１９ｂ、２０ａ、２０ｂ上にも形成される。
【００５６】
次に、図１５に示すように、例えば、スパッタ法或いは、ＴｉとＮを含む有機化合物（例えば、ＴＤＭＡ(Tetrakis-DiMethyl-Amino-titanium)）を利用したＣＶＤ法など、公知の技術のうちの効果的な方法を用いて、窒化Ｔｉ（ＴｉＮ）膜を一面に被覆堆積する。その後、ＲＩＥ工程等によりエッチングすることによりゲート電極１０ａ、１０ｂのそれぞれの左右の側部にのみＴｉＮ膜を選択的に残存させ、ＴｉＮ膜からなるゲート側壁２３ａ、２３ｂ、２４ａ、２４ｂを形成する。なお、ＴｉＮ膜を堆積する場合は、ＴｉＮ膜からなるゲート側壁２３ａ、２３ｂ、２４ａ、２４ｂが、Ｓｉの｛１１１｝面１９ａ、１９ｂ、２０ａ、２０ｂ上に形成されたＮｉＳｉ層を覆うように、ＴｉＮ膜の膜厚を調節する。また、不要なＴｉＮ膜は、リソグラフィー工程や硫酸と過酸化水素水の混合液によって容易に剥離可能である。
【００５７】
このような構成とすることにより、ゲート電極１０ａ、１０ｂに隣接する拡散層１５ａ、１５ｂ、１６ａ、１６ｂおよびエクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂでは、ＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂがＳｉの｛１１１｝面に形成されているので、ＮｉＳｉ（２００）に配向したＮｉＳｉ層が得られ、これからのＮｉ原子の細かい基板への拡散はない。加えて、当該ＮｉＳｉ層上にはＴｉＮ膜が積層されているので、ＮｉＳｉ層とＴｉＮ膜との界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる。この結果、この後の５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。このため、エクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂ上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【００５８】
その上、金属性物質（ＮｉＳｉ、及び、ＴｉＮ）がエクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂ上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達される。これにより、エクステンション領域１１ａ、１１ｂ、１２ａ、１２ｂでも、電流が界面抵抗の低いＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂに容易に流入できるようになるので、高駆動力のＭＯＳＦＥＴが実現できる。
【００５９】
また、Ｓｉの｛１００｝面上に形成されたＮｉＳｉ層は、接合位置より効果的に離隔されているために、ここからのＮｉ原子の細かい基板への拡散による接合リークの発生も効果的に低減される。
【００６０】
更に、素子分離領域４との境界部分のＳｉの｛１１１｝面上のＮｉＳｉ層も、一部素子分離領域上に乗り上げるように形成されていること、およびその接合深さもエクステンション領域に比して増加していることによる相乗効果により、リーク発生の脅威とはならないことを明記しておく。
【００６１】
次に、図１６に示すように、一面に層間絶縁膜２６を堆積する。層間絶縁膜２６としては、例えば薄いシリコン窒化膜と、シリコン酸化膜との積層構造を用いることが出来る。この後、図１６に示すように、公知の手法、例えばリソグラフィー法およびＲＩＥ法等を用いて層間絶縁膜２６に、底面にＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂが露出するコンタクトホール２７ａ、２７ｂ、２８ａ、２８ｂを形成する。この時、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化膜に対して選択性がある、層間絶縁膜２６を構成するシリコン酸化膜のエッチングを行い、薄いシリコン窒化膜をエッチングストッパーとして利用する。引き続き、コンタクトホール２７ａ、２７ｂ、２８ａ、２８ｂの底部に残存する薄いシリコン窒化膜を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地に対するプラズマダメージ等を軽減できる。このため、仮にコンタクトホール２７ａ、２７ｂ、２８ａ、２８ｂの底部が一部、素子分離領域に重なった場合でも、この重なった部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。コンタクトホールの形成は必ずしもＮｉＳｉ層と精密に位置整合せずに行うことができる(Borderless Contact形成）。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【００６２】
また、シリコン窒化膜は、緻密で、微細な形状の外表面に対し一様均一に整合して形成されることが望ましい。緻密でなければ、バリア層、エッチングストップ層として機能できないし、一様均一でなければ微細な素子の形成に適応できないからである。このような、緻密で均一なシリコン窒化膜を得るためには、低温で形成できるＰＥＣＶＤ法(Plasma Enhanced CVD)よりも、Ｓｉ２Ｃｌ６とＮＨ３を供給ガスとした化学気層成長法（ＣＶＤ(Chemical Vapor Deposition)）、或いはＳｉＨ２Ｃｌ４とＮＨ３を用いた原子層堆積法（ＡＬＤ(Atomic Layer Deposition)）を用いるほうが、好都合である。本実施形態で形成されたＴｉＮ層を積層したエクステンション領域のＮｉＳｉ層は熱的に安定なので、５００℃以上の成膜温度でこのような極めて緻密で均一なシリコン窒化膜を形成することができることを、ここに強調しておく。
【００６３】
次に、図１７に示すように、コンタクトホールの底部に露出したＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂを、例えば、ＮＦ３含むプラズマに短時間暴露して、露出したＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂの表面を洗浄する。続いて、図１７に示すように、半導体基板２の全面にバリア性を持つ金属材料の層、例えばＴｉ層３０を例えば５ｎｍの厚さで、例えばスパッタ法により被覆形成する。次いで、ＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂとの電気的接触を良好にするために、例えば５００℃、窒素雰囲気中で熱処理を行う。この熱処理で、ＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂの表面に形成された薄い酸化物がＴｉ層によって還元除去され、良好な電気的接触が確保される。
【００６４】
一般に、ソース／ドレイン領域に形成されたＮｉＳｉ層と電気配線物質との良好な電気的接続を達成しようとする時には、５００℃前後の熱処理は欠かせない。なぜならば、これ以下の温度では、ＮｉＳｉと配線金属との間にわずかに形成される酸化物起因の絶縁性物質を、十分に融解除去することが適わなくなるからである。Ｎｉ原子のＳｉ基板への拡散浸潤を阻止するために、熱処理温度を厳しく制限すると、結果的に、ソース／ドレイン領域との接触抵抗が上昇する。この結果、電気配線の歩留まりが低下し、シリサイドを形成した利点が完全に損なわれてしまうという困難に直面することになる事を、付言しておく。本実施形態で形成されたＮｉＳｉ層は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになる事を、ここに強調しておく。
【００６５】
次に、図１８に示すように、コンタクトホールの内部に配線金属３２、例えばＷを充填形成する。ＷはＷＦ６とＨ２を供給ガスとした化学気層成長法（ＣＶＤ法）や、ＣＭＰ法などの公知の技術のうち効果的な方法を用いて充填する。更に、この後、層間絶縁膜であるシリコン酸化膜３３を堆積し、これにリソグラフィー法およびＲＩＥ法等の公知の手法を用いて、配線材料を埋め込むべき溝を形成する。この溝の中に配線材料、例えばＣｕ配線３４を充填形成する（ダマシン法）。引き続き、配線材料３４の上部を覆うように、さらに絶縁材料膜、例えばシリコン酸化膜３５を堆積する。
【００６６】
さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【００６７】
なお、本実施形態においては、ＮｉＳｉ層２１ａ、２１ｂ、２２ａ、２２ｂは、少なくとも単結晶シリコン層１７ａ、１７ｂ、１８ａ、１８ｂの｛１１１｝面に平行な面上に形成され、側壁絶縁膜１３ａ、１３ｂに接する部分を有し、この部分と第１単結晶シリコン層１７ａ、１７ｂ、１８ａ、１８ｂとの界面が第１単結晶シリコン層１７ａ、１７ｂ、１８ａ、１８ｂの｛１１１｝面に平行となっている。
【００６８】
このようにして、接合深さが最も浅いゲート電極に隣接した領域で、Ｓｉの｛１１１｝面上にＮｉＳｉ層を形成し、ＴｉＮからなるゲート側壁を更に積層することによって、浅いソース／ドレインとなる拡散層を有し、この拡散層の表面がシリサイド化され、且つ接合リーク電流が低く抑えられとともに熱的安定性が向上し、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造が実現される。
【００６９】
また、本実施形態においては、以下の効果を奏することができる。
【００７０】
（ａ） エクステンション領域を含むソース／ドレイン領域上に、追加シリコン層を選択的に形成するに際して、ゲート電極に隣接した接合深さが最も浅い領域にＳｉの｛１１１｝ 面を有するシリコン層を自動的に形成できる。
【００７１】
（ｂ） 追加シリコン層を選択的に形成するに際して、素子分離領域との境界部分でも、一部が素子分離領域上に乗り上げるように横方向成長させるため、ソース電極およびドレイン電極が素子分離領域上に一部延在することになり、基板との結合容量が低減し、素子の高速動作が可能となる。
【００７２】
（ｃ） 接合深さが最も浅い領域にＳｉの｛１１１｝面上のＮｉＳｉの（１００）面に配向したＮｉＳｉ層を具備することで、Ｎｉ原子のＳｉ基板への拡散を効果的に抑制できる。
【００７３】
（ｄ） 接合深さが最も浅い領域上のＮｉＳｉの（１００）面に配向したＮｉＳｉ層にはＴｉＮ層が積層されているので、それらの層の間の界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げることが可能となる。その結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。また、エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【００７４】
（ｅ） 金属性物質（ＮｉＳｉ層およびＴｉＮ層がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できる様になるので、高駆動力のＭＯＳＦＥＴが実現できる。
【００７５】
（ｆ） ＮｉＳｉ層は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになる。
【００７６】
（ｇ） 加えて、耐熱性が向上したため、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能である。
【００７７】
また、本実施形態においては、一組のＣ−ＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。
【００７８】
また、本実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極をすべてシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【００７９】
（第１変形例）
本実施形態の第１変形例による半導体装置の断面を図１９に示す。この変形例の半導体装置は、ｎ−ＭＯＳＦＥＴを有し、このｎ−ＭＯＳＦＥＴが第１実施形態のＣ−ＭＯＳＦＥＴのｎ−ＭＯＳＦＥＴと同じ構造を備えている。
【００８０】
この変形例も第１実施形態と同様の効果を得ることができる。なお、本変形例においては、ｎ−ＭＯＳＦＥＴを有していたが、ｎ−ＭＯＳＦＥＴの代わりにｐ−ＭＯＳＦＥＴを有し、このｐ−ＭＯＳＦＥＴが第１実施形態のＣ−ＭＯＳＦＥＴのｐ−ＭＯＳＦＥＴと同じ構造を備えていても、同様の効果を得ることができる。
【００８１】
（第２変形例）
本実施形態の第２変形例による半導体装置の断面を図２０に示す。本変形例の半導体装置は、図１９に示す第１変形例の半導体装置において、ゲートをＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)構造にした構成となっている。すなわち、本変形例による半導体装置のゲートは、ソース領域１１ａ、１５ａと、ドレイン領域１１ｂ、１５ｂとの間のチャネルとなるシリコン基板２上にゲート絶縁膜９ａが形成され、このゲート絶縁膜９ａ上に例えば窒化膜からなる電荷蓄積膜３６が形成され、この電荷蓄積膜３６上に例えば酸化膜からなるブロック絶縁膜３７が形成され、このブロック絶縁膜３７上に例えばポリシリコンからなる制御ゲート電極３８が形成された構造を有している。なお、ポリシリコンからなる制御ゲート電極３８上に、第１変形例と同様に、ＮｉＳｉ層２２ｃが形成されていてもよい。この変形例も第１実施形態と同様の効果を得ることができる。
【００８２】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を説明する。本実施形態の半導体装置は、Ｓｉ｛１１０｝面上に形成されたエレベーテッドソース／ドレイン構造を有するＣ−ＭＯＳＦＥＴであって、ソース／ドレイン領域に、Ｓｉの｛１１１｝面を有する壁面を形成し、この壁面上にＮｉＳｉ層を形成し、このＮｉＳｉ層を被覆するようにＴｉＮからなる側壁を更に形成した構造を有している。この構造とすることにより、浅いソース／ドレイン領域を有し、シリサイド化され、且つ接合リーク電流が低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造を具現する。
【００８３】
次に、本実施形態の半導体装置の製造方法を図２１乃至図２８を参照して説明する。
【００８４】
まず、第１実施形態の図１０から図１２に示す工程を、（１１０）面を主表面とするｐ型単結晶のシリコン半導体基板４２に対して施す。次いで、図１２に示す炭素膜からなるゲート側壁１４ａ、１４ｂを、例えば酸素プラズマに晒すことで選択的に除去する。本実施形態においては、チャネル方向（電流の流れる方向）は［１−１１］方向に揃えてある。このように、チャネル方向を［１−１１］方向にそろえることで、チャネル部分に機械的応力を付与することにより、ｐ−ＭＯＳＦＥＴの電流を荷なう正孔の移動度を、効果的に向上させることができる（例えば、H.C.H.Wang et.al, IEDM Tech. Dig. pp.67-70, 2006参照）。
引き続き、図２１に示す様に、シリコン膜を、公知の技術のうちの効果的な方法、例えばＣＶＤ法などを用いて、全面に追加形成する。その後、リソグラフィー法、ＲＩＥ工程等を用いて、上記シリコン膜をエッチングすることにより、素子分離領域４上に延在し、かつエレベーテッドソース／ドレインとなる部分のシリコン膜４４ａ、４４ｂを残置する。このとき、ゲート電極１０ａ、１０ｂのシリコン窒化膜からなるゲート側壁１３ａ、１３ｂの側部およびゲート電極１０ａ、１０ｂの上部にもシリコン膜４４ａ、４４ｂが残置される。なお、追加形成するシリコン膜はアモルファス相とすることで、堆積後、熱工程を加えることで、下地基板の結晶性を参照して下地基板と一体化した結晶となることを注意しておく。また、ソース／ドレイン電極の一部となるシリコン膜４４ａ、４４ｂが素子分離領域４上に延在することになるので、基板４２との結合容量が低減し、素子の高速動作が可能となることにも注目すべきである。
【００８５】
続いて、この基板４２を炭素含有プラズマに晒す。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することができる。炭素の供給源は、プラズマ内に炭素を供給できる任意の供給源で良い。例えば、炭素含有プラズマは、ＣＦ４、ＣＨＦ３、ＣＣｌ、 ＣＨ４などのガスをプラズマ中に供給することで生成できる。また、炭素は基板にフォトレジストマスクのような炭素含有物質がある場合、ここから、ＲＩＥに伴うイオン衝撃を利用して供給させることもできる。
【００８６】
一般に、プラズマは、その状態を維持するために、周囲の物質に対し、正の電位を帯びる様になる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、シリコン膜４４ａ、４４ｂに垂直に衝突する。このため、シリコン膜４４ａ、４４ｂの、基板に水平な表面のみ、すなわちシリコン膜４４ａ、４４ｂの上面にのみ炭素粒子は注入され、垂直となる表面には炭素粒子は注入されない。こうして、炭素含有シリコン層４５ａ、４５ｂ、４５ｃがシリコン膜４４ａの水平な表面に形成され，炭素含有シリコン層４６ａ、４６ｂ、４６ｃがシリコン膜４４ｂの水平な表面に形成される（図２１）。通常使われるＲＩＥプラズマからの入射粒子は１ＫＶ以下で加速されているので、この炭素含有シリコン層４５ａ、４５ｂ、４５ｃ、４６ａ、４６ｂ、４６ｃの層厚は数ｎｍにとどまる。炭素含有シリコン層の炭素含有率は１原子％以上あれば良い。
【００８７】
次に、熱酸化処理を行う。本発明者によって発明された米国特許第６，２７１，５６６号明細書に開示されているように、炭素含有シリコン層４５ａ、４５ｂ、４５ｃ、４６ａ、４６ｂ、４６ｃには酸化抑制機能がある。したがって、図２２に示すように、ゲート側壁部のシリコン膜４４ａ、４４ｂが上記熱酸化によって完全にシリコン酸化膜４７ａ、４７ｂとなっても、ソース／ドレイン領域１１ａ、１１ｂ、１２ａ、１２ｂ、１５ａ、１５ｂ、１６ａ、１６ｂ上およびゲート電極１０ａ、１０ｂ上には、なおシリコン膜４４ａ、４４ｂが残る。このとき、シリコン膜４４ａ、４４ｂの側部にはシリコン酸化膜４７ａ、４７ｂが形成される。その後、ＲＩＥなどの異方性エッチングを施し、炭素含有シリコン層４５ａ、４５ｂ、４５ｃ、４６ａ、４６ｂ、４６ｃおよびその酸化膜を除去することで、図２２に示す構造を得る。もちろん、シリコン膜４４ａ、４４ｂは、この時点で、下地の基板４２と一体化した結晶となっている。
【００８８】
次いで、リソグラフィー法およびＲＩＥ法等を用いて、ソース／ドレイン領域上のシリコン膜４４ａ、４４ｂにゲート電極１０ａ、１０ｂの方向に沿った複数の溝４８を形成する。このとき、溝４８の側面はＳｉの｛１１１｝面となることに注意する。しかる後、図２１で説明した要領で、更にこの基板４２を炭素含有プラズマに晒す。この結果、図２３に示すように、炭素含有シリコン層４９が、シリコン膜４４ａ、４４ｂの水平表面に形成される。
【００８９】
続いて、エッチング能力のある原子、例えば、スパッタエッチングを行う場合はＡｒ原子を傾角で注入する。このとき、Ａｒ原子の入射方向はチャネル方向に直交し、その入射角はＡｒ原子が溝４８の底部に達しないように調節する。この結果、炭素含有シリコン層４９は、溝４８の底部のみに残存する。ここで、米国特許第６，２７１，５６６号明細書に開示されているように、この炭素含有シリコン層４９を熱酸化すると、ＨＦ溶液に対してエッチング耐性をもった１ｎｍ〜２ｎｍの炭素含有シリコン酸化層５０が自動的に形成される。酸化後、２００：１の希ＨＦ溶液中に浸すと、図２４に示すように、ＨＦ溶液に対してエッチング耐性をもった炭素含有シリコン酸化層５０が溝４８の底部のみに選択的に形成される。このとき、リソグラフィー工程を必要とすることなく選択的に形成することができる。
【００９０】
続いて、Ｎｉを公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積する。必要に応じて、この上にさらに、キャップ層となる金属物質、例えばＴｉ、ＴｉＮのような物質を堆積形成しても良い。次いで、この半導体基板を、例えば４５０℃、３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。このとき、Ｔｉ、ＴｉＮも同時に剥離されてしまうことを強調しておく。従って、従来の自己整合的シリサイド形成法(SALICIDE法)においては、ＴｉＮ膜はこの時点で一切残存していない。
【００９１】
この結果、図２５に示すように、ＮｉＳｉ層５２ａ、５２ｂ、５２ｃがｎ−ＭＯＳＦＥＴのソース／ドレイン領域の単結晶追加シリコン膜４４ａの水平最上面およびＳｉの｛１１１｝面となる側面、ならびにゲート電極１０ａのシリコン膜４４ａ上に形成される。また、ＮｉＳｉ層５３ａ、５３ｂ、５３ｃがｐ−ＭＯＳＦＥＴのソース／ドレイン領域の単結晶追加シリコン膜４４ｂの水平最上面およびＳｉの｛１１１｝側面ならびにゲート電極１０ｂのシリコン膜４４ｂ上に形成される。特に、Ｓｉの｛１１１｝側面上に形成されたＮｉＳｉ層５２ａ、５２ｂ、５３ａ、５３ｂがＮｉＳｉの（１００）面に配向することはいうまでも無い。
【００９２】
またこのとき、溝４８の幅を追加シリコン膜４４ａ、４４ｂの膜厚以下にすれば、ＮｉＳｉ層とソース／ドレイン領域の界面面積が、ソース／ドレイン領域の水平面の面積を上回り、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【００９３】
その後、図２６に示すように、例えば、スパッタ法、或いは、ＴｉとＮを含む有機化合物（例えば、ＴＤＭＡ）を利用したＣＶＤ法など、公知の技術のうちの効果的な方法を用いて、窒化Ｔｉ（ＴｉＮ）膜を一面に被覆堆積する。その後、ＲＩＥ工程等により、ソース／ドレイン領域の単結晶追加シリコン膜４４ａ、４４ｂに設けられたＳｉの｛１１１｝側面を持つ溝を充填する。Ｓｉの｛１１１｝側面上に形成されたＮｉＳｉ層５２ａ、５２ｂ、５３ａ、５３ｂ上にはＴｉＮ膜の側壁５４ａ、５４ｂが形成される。被覆堆積するＴｉＮ層の膜厚を、ソース／ドレイン領域単結晶追加シリコン層に設けられた溝の幅以上にしておけば、ＲＩＥ工程や、硫酸と過酸化水素水の混合液に浸すことで、ＴｉＮ膜５４ａ、５４ｂが溝のみを充填するように形成できる。
【００９４】
このとき、ソース／ドレイン領域およびエクステンション領域の単結晶追加シリコン層に設けられた溝４８のＳｉの｛１１１｝壁面に形成されているＮｉＳｉ層は、ＮｉＳｉの（１００）面に配向しており、これからのＮｉ原子の基板への拡散はない。加えて、このＮｉＳｉ層上にはＴｉＮ膜が積層されているので、界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる。この結果、この後に５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。このため、エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【００９５】
その上、金属性物質（ＮｉＳｉ層およびＴｉＮ膜）がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できるようになるので、高駆動力のＭＯＳＦＥＴが実現できる。
【００９６】
また、Ｓｉの｛１１０｝面上に形成されたＮｉＳｉ層は、接合位置より効果的に離隔されているために、ここからのＮｉ原子の細かい基板への拡散による接合リークの発生も効果的に低減される。
【００９７】
次に、図２７に示すように、層間絶縁膜５６を堆積する。層間絶縁膜としては、例えば薄いシリコン窒化膜とシリコン酸化膜の積層構造を用いることができる。このとき、内部応力を保持するシリコン窒化膜を形成することが効果的である。例えば、シリコン窒化膜層が、チャネル方向に圧縮応力を付与するようにすることで、ｐ−ＭＯＳＦＥＴのホール移動度が大きく向上し、素子の動作速度が増大する。この後、公知の手法、例えばリソグラフィー法およびＲＩＥ法等を用いて、層間絶縁膜５６に、ソース／ドレイン領域にいたるコンタクトホール５７ａ、５７ｂ、５８ａ、５８ｂを形成する。この時、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化膜に対して選択性のある、層間絶縁膜を構成するシリコン酸化膜のエッチングを行い、薄いシリコン窒化膜をエッチングストッパーとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地に対するプラズマダメージ等を軽減できる。このため、コンタクト底部が一部、素子分離領域に重なった場合でも、この重なった部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。コンタクトホールの形成は必ずしもＮｉＳｉ領域と精密に位置整合せずに行うことができる(Borderless Contact形成)。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【００９８】
また、第１実施形態と同様に、シリコン窒化膜は、緻密で、微細な形状の外表面に対し一様均一に整合して形成されることが望ましい。緻密でなければ、バリア層、エッチングストップ層として機能できないし、一様均一でなければ微細な素子の形成に適応できないからである。このような、緻密で均一なシリコン窒化膜を得るためには、低温で形成できるＰＥＣＶＤ法よりも、Ｓｉ２Ｃｌ６とＮＨ３を供給ガスとした化学気層成長法（ＣＶＤ）、或いは、ＳｉＨ２Ｃｌ４とＮＨ３を用いた原子層堆積法（ＡＬＤ）を用いるほうが、好都合である。本実施形態で形成されたＴｉＮ層を積層したエクステンション領域のＮｉＳｉ層は熱的に安定なので、５００℃以上の成膜温度でこのような極めて緻密で均一な膜を形成することができる。
【００９９】
次いで、コンタクトホールの底部に露出したＮｉＳｉ層を、例えば、ＮＦ３含むプラズマ中に短時間暴露して、この表面を洗浄する。続いて、図２７に示すように、半導体基板の全面にバリア性を持つ金属物質、例えばＴｉ層６０を例えば５ｎｍの厚さで、例えばスパッタ法により被覆形成する。次いで、ＮｉＳｉ層との電気的接触を良好にするために、例えば５００℃、窒素雰囲気中で熱処理を行う。この熱処理で、ＮｉＳｉ層の表面に形成された薄い酸化物がＴｉ層６０によって還元除去され、良好な電気的接触が確保される。
【０１００】
次に、図２８に示すように、コンタクトホール内部に配線金属膜、例えばＷ膜６２を充填するように形成する。ＷはＷＦ６とＨ２を供給ガスとした化学気層成長法（ＣＶＤ）や、ＣＭＰ法などの公知の技術のうち効果的な方法を用いて充填する。更に、この後、層間絶縁膜としてシリコン酸化膜６４を堆積し、これにリソグラフィー法およびＲＩＥ法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えばＣｕからなる配線６６を充填形成する（ダマシン法）。引き続き、配線６６の上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜６８を堆積する。
【０１０１】
さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【０１０２】
このようにして、接合深さが最も浅いゲート電極に隣接した領域で、Ｓｉの｛１１１｝面上にＮｉＳｉ層を形成し、ＴｉＮを更に積層することによって、浅いソース／ドレインとなる拡散層を有し、この拡散層の表面がシリサイド化され、且つ接合リーク電流が低く抑えられるとともに熱的安定性が向上し、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造が実現される。
【０１０３】
このとき、
（ａ） 接合深さが最も浅い領域にＳｉの｛１１１｝面上のＮｉＳｉの（１００）面に配向したＮｉＳｉ層を具備することで、Ｎｉ原子のＳｉ基板への拡散を効果的に抑制できる。
【０１０４】
（ｂ） 接合深さが最も浅い領域上のＮｉＳｉの（１００）面に配向したＮｉＳｉ層にはＴｉＮが積層されているので、それらの層の間の界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【０１０５】
（ｃ） 金属性物質（ＮｉＳｉ、及び、ＴｉＮ）がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できる様になるので、高駆動力のＭＯＳＦＥＴが実現できる。
【０１０６】
（ｄ） ＮｉＳｉ層は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになる。
【０１０７】
（ｅ） チャネル方向を［１−１１］方向にそろえることで、ｐ−ＭＯＳＦＥＴの電流を荷なう正孔の移動度を、チャネル部分に機械的応力を付与することで、効果的に向上させることが出来る。
【０１０８】
（ｆ） Ｓｉ｛１１１｝面を壁面とする溝の幅を追加シリコン膜厚以下にすれば、ＮｉＳｉ層とソースドレイン領域の界面面積が、ソースドレイン領域の水平面の面積を上回り、ＮｉＳｉ層とソースドレイン領域のコンタクト抵抗が低減される。
【０１０９】
（ｇ） 炭素含有プラズマを利用して、炭素含有シリコン層を形成することで、ＨＦ溶液に対してエッチング耐性をもった炭素含有シリコン酸化膜をＳｉの｛１１１｝面を壁面とする溝の底部のみに選択的に形成できる。
【０１１０】
また、本実施形態は、一組のＣ−ＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。
【０１１１】
また、本実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極をすべてシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【０１１２】
更に、本実施形態では、チャネル方向（電流の流れる方向）は［１−１１］方向にそろえていたが、他の方向にチャネルの向きをそろえることができることはいうまでも無い。このとき、ソースドレイン領域となる単結晶追加シリコン膜に設けられたＳｉの｛１１１｝ 側面を有する溝の方向は、ゲート電極の方向とは平行ではなくなるが、本発明の効果は同様に発現する。
【０１１３】
（第１変形例）
本実施形態の第１変形例による半導体装置の断面を図２９に示す。この変形例の半導体装置は、ｎ−ＭＯＳＦＥＴを有し、このｎ−ＭＯＳＦＥＴが第２実施形態のＣ−ＭＯＳＦＥＴのｎ−ＭＯＳＦＥＴと同じ構造を備えている。
【０１１４】
この変形例も第２実施形態と同様の効果を得ることができる。なお、本変形例においては、ｎ−ＭＯＳＦＥＴを有していたが、ｎ−ＭＯＳＦＥＴの代わりにｐ−ＭＯＳＦＥＴを有し、このｐ−ＭＯＳＦＥＴが第２実施形態のＣ−ＭＯＳＦＥＴのｐ−ＭＯＳＦＥＴと同じ構造を備えていても、同様の効果を得ることができる。
【０１１５】
（第２変形例）
本実施形態の第２変形例による半導体装置の断面を図３０に示す。本変形例の半導体装置は、図２９に示す第１変形例の半導体装置において、ゲートをＭＯＮＯＳ構造にした構成となっている。すなわち、本変形例による半導体装置のゲートは、ソース領域１１ａ、１５ａと、ドレイン領域１１ｂ、１５ｂとの間のチャネルとなるシリコン基板２上にゲート絶縁膜９ａが形成され、このゲート絶縁膜９ａ上に例えば窒化膜からなる電荷蓄積膜３６が形成され、この電荷蓄積膜３６上に例えば酸化膜からなるブロック絶縁膜３７が形成され、このブロック絶縁膜３７上に例えばポリシリコンからなる制御ゲート電極３８が形成された構造を有している。なお、ポリシリコンからなる制御ゲート電極３８上に、第１変形例と同様に、シリコン膜４４ａ、ＮｉＳｉ層５２ｃが形成されていてもよい。この変形例も第１実施形態と同様の効果を得ることができる。
【０１１６】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を説明する。本実施形態の半導体装置は、ＤＳＢ(Direct Silicon Bonding)基板を用いたエレベーテッドソース／ドレイン構造を有するＣ−ＭＯＳＦＥＴであって、ＤＳＢ基板を構成するＳｉ（１００）面上にｎ−ＭＯＳＦＥＴが形成され、Ｓｉ（１１０）面上にｐ−ＭＯＳＦＥＴが形成された構造を有している。この構造とすることで、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化しつつ、ソース／ドレイン領域に、Ｓｉの｛１１１｝面を形成し、この面上にＮｉＳｉ層を形成し、ＴｉＮ膜を積層することで、浅いソース、ドレイン拡散層を有し、シリサイド化され、且つ、接合リークが低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、Ｃ−ＭＯＳＦＥＴ構造を具現する。なお、ＤＳＢ基板に関しては、例えば、文献C.Y.Sung et.al, IEDM Tech. Dig. pp.235-238, 2005を参照。
【０１１７】
次に、本実施形態の半導体装置の製造方法を、図３１乃至図４０（ｂ）を参照して説明する。
【０１１８】
まず、図３１に示すように、（１１０）面を主表面とするｐ型単結晶シリコン半導体基板７２の主表面に、（１００）面を主表面とするｐ型単結晶シリコン半導体基板７３を直接に貼り付け、接合する。シリコン半導体基板７２とシリコン半導体基板７３を接合するには、まず、（１１０）面を主表面とするシリコン半導体基板７２と、（１００）面を主表面とするシリコン半導体基板７３の表面を希釈されたＨＦ溶液などで処理した後、この表面同士を密着させて、例えばＡｒ雰囲気中で熱処理することでこれらの表面に存在する一部のＳｉ原子間の化学結合を形成させて接合する。
【０１１９】
次に、図３２に示すように、表面に直接貼り付けられた（１００）面を主表面とするシリコン半導体基板７３をＣＭＰ法などの公知の手法を用いて薄膜化して、単結晶シリコン半導体層７４を形成する。さらに、このシリコン半導体層７４を貫き、シリコン半導体基板７２に達する浅い溝を形成し、この溝を絶縁膜、例えばシリコン酸化膜で埋め込むことにより、素子分離領域４を形成する。この素子分離領域４によって、ｎ−ＭＯＳＦＥＴ形成予定領域５およびｐ−ＭＯＳＦＥＴ形成予定領域６が画定される。
【０１２０】
次に、図３３に示すように、ｐ−ＭＯＳＦＥＴ形成予定領域６のみに、例えばＡｒをイオン注入することで、この領域６の単結晶シリコン半導体層７４を完全に非晶質化する。続いて、これを再結晶化する。再結晶化は、この非晶質化した半導体層に接している単結晶シリコン半導体基板７２の結晶性を参照して進行するので、ｐ−ＭＯＳＦＥＴ形成予定領域６の非晶質化した半導体層は単結晶シリコン半導体基板７２と一体の単結晶領域７４ｂとなり、その表面方位も（１１０）に変換される。一方、ｎ−ＭＯＳＦＥＴ形成予定領域５の単結晶シリコン半導体層７４はそのまま保持されることは言うまでもない。このようにして、ＤＳＢ基板が完成する。
【０１２１】
次に、第１実施形態の図１０乃至図１２で説明した工程を、ＤＳＢ基板に対して施し、ｐ型ウェル領域７、ｎ型ウェル領域８、ゲート絶縁膜９ａ、９ｂ、ゲート電極１０ａ、１０ｂ、シリコン窒化膜からなるゲート側壁１３ａ、１３ｂ、炭素膜からなるゲート側壁１４ａ、１４ｂ、エクステンション領域となる浅い拡散層１１ａ、１１ｂ、１２ａ、１２ｂ、ソース／ドレイン領域となる拡散層１５ａ、１５ｂ、１６ａ、１６ｂを形成する。続いて、炭素膜からなるゲート側壁１４ａ、１４ｂを、例えば酸素プラズマにさらすことで選択的に除去し、図３４に示す構造を得る。
【０１２２】
次に、図３５に示すように、単結晶からなる追加シリコン層１７ａを、エクステンション領域１１ａの一部と拡散層１５ａ上に形成し、単結晶からなる追加シリコン層１７ｂを、エクステンション領域１１ｂの一部と拡散層１５ｂ上に形成し、単結晶からなる追加シリコン層１８ａを、エクステンション領域１２ａの一部と拡散層１６ａ上に形成し、単結晶からなる追加シリコン層１８ｂを、エクステンション領域１２ｂの一部と拡散層１６ｂ上に形成する。これらの追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂは、エピタキシャル成長技法を用いて、例えば８００℃、１０Ｔｏｒｒの条件下で、ＳｉＨ２Ｃｌ２を３００ｃｍ３／分、ＨＣｌを２００ｃｍ３／分、Ｈ２を１００００ｃｍ３／分の流量で供給することで得ることができる。追加シリコン層１７ａ、１７ｂ、１８ａ、１８ｂの層厚は、例えば５０ｎｍ程度になるようにする。
【０１２３】
このときの上面図を結晶方位と共に図３６に示す。図３６からわかるように、ｎ−ＭＯＳＦＥＴのゲート電極１０ａはＳｉの＜１１０＞方向に、ｐ−ＭＯＳＦＥＴのゲート電極１０ｂはＳｉの＜１００＞方向に沿って形成されている。ｐ−ＭＯＳＦＥＴのチャネル方向（チャネル電流の流れる方向）をＳｉの＜１１０＞方向とすることで、ホールの移動度が最大化されている事に着目すべきである（例えば、H.Irie et.al, IEDM Tech. Dig. pp.225-228, 2004参照）。
【０１２４】
また、図３６に示す切断線Ａ−Ａ、Ｂ−Ｂで切断した断面図を、図３７（ａ）、３７（ｂ）に示す。図３７（ａ）に示すように、ｎ−ＭＯＳＦＥＴの追加シリコン層１７ａ、１７ｂは、チャネル長方向（切断線Ａ−Ａの方向）の端面がＳｉの｛１１１｝面１９ａ１、１９ａ２、１９ｂ１、１９ｂ２となり、図３７（ｂ）に示すように、ｐ−ＭＯＳＦＥＴの追加シリコン層１８ａ、１８ｂは、ゲート幅方向（切断線Ｂ−Ｂの方向）の端面がＳｉの｛１１１｝面２０ｂ１、２０ｂ２となる。
【０１２５】
次に、図３８（ａ）、３８（ｂ）に示すように、例えばシリコン酸化膜７６を一面に堆積した後、ｐ−ＭＯＳＦＥＴ上のシリコン酸化膜７６にスリット状の開口部７７を形成する。
【０１２６】
追加シリコン層１８ａ、１８ｂのゲート幅方向（切断線Ｂ−Ｂの方向）の端面にはスリットは設けない。なお、図３８（ａ）、３８（ｂ）はそれぞれ、図３６に示す切断線Ａ−Ａ、Ｂ−Ｂで切断した断面図である。
【０１２７】
次に、半導体基板を、水酸化カリウム（ＫＯＨ）溶液に浸す。ＫＯＨ溶液はＳｉをエッチングするがＳｉの｛１１１｝面のエッチングの進行が他の結晶面に比して極端に遅いので、エッチングの結果、スリット状の開口部７７の下面の追加シリコン層１８ａ、１８ｂに、斜めのＳｉの｛１１１｝面７８を有する多数のＶ字形状の溝７９が形成される。その後、シリコン酸化膜７６を、ＨＦ溶液に浸す等により除去する。こうして、図３９（ａ）、３９（ｂ）に示す構造を得る。
【０１２８】
次に、Ｎｉを公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積する。必要に応じて、この上にさらに、キャップ層となる金属物質、例えばＴｉ、ＴｉＮのような物質を堆積形成しても良い。次いで、この半導体基板を、例えば４５０℃、３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。このとき、Ｔｉ、ＴｉＮも同時に剥離されてしまう。従って、従来の自己整合的シリサイド形成法においては、ＴｉＮ膜はこの時点で一切残存していない。
【０１２９】
その後、例えば、スパッタ法、或いは、ＴｉとＮを含む有機化合物（例えば、ＴＤＭＡ、）を利用したＣＶＤ法など、公知の技術のうちの効果的な方法を用いて、窒化Ｔｉ（ＴｉＮ）膜、を一面に被覆堆積する。その後、ＲＩＥ工程等を用いてゲート側壁およびＳｉの｛１１１｝側面上にＴｉＮ膜を残存させる。ＲＩＥ工程は第１実施形態に比べて短時間とし、不必要なＴｉＮ膜は、別途、リソグラフィー工程などを援用し除去する。
【０１３０】
この結果、図４０（ａ）、４０（ｂ）に示すように、ＮｉＳｉ層２１ａ、２１ｂが追加シリコン層１７ａ、１７ｂ上に、ＮｉＳｉ層２１ｃがゲート電極１０ａ上に形成されるとともに、ＮｉＳｉ層２２ｂが追加シリコン層１８ｂ上に、ＮｉＳｉ層２２ｃがゲート電極１０ｂ上に形成される。なお、図示しないが追加シリコン層１８ａおよびゲート電極１０ｂ上にもＮｉＳｉ層は形成される。更に、ＴｉＮ膜からなるゲート側壁２３ａ、２３ｂがＮｉＳｉ層２１ａ、２１ｂとゲート電極１０ａとの間に形成されるとともに、Ｓｉの｛１１１｝側面上にもＴｉＮ膜８０ａ、８０ｂ、８１が形成される。
【０１３１】
このとき、ゲート電極に隣接するソース／ドレイン領域およびエクステンション領域では、ＮｉＳｉ層がＳｉの｛１１１｝面に形成されているので、ＮｉＳｉ（１００）に配向したＮｉＳｉ層が得られ、これからのＮｉ原子の細かい基板への拡散はない。加えて、ＮｉＳｉ層上にはＴｉＮが積層されているので、界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。このため、エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【０１３２】
その上、金属性物質（ＮｉＳｉおよびＴｉＮ）がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できるようになるので、高駆動力のＭＯＳＦＥＴが実現できる。
【０１３３】
また、Ｓｉの｛１００｝面上に形成されたＮｉＳｉ層は、接合位置より効果的に離隔されているために、ここからのＮｉ原子の細かい基板への拡散による接合リーク電流の発生も効果的に低減される。
【０１３４】
更に、ＮｉＳｉ層とソースドレイン領域の界面面積が、ソースドレイン領域の水平面の面積を上回り、ＮｉＳｉ層とソースドレイン領域のコンタクト抵抗が低減される。
【０１３５】
この後、第１実施形態の図１６から図１８まで説明した工程を繰り返し、層間絶縁膜、ソース／ドレイン領域にいたるコンタクトホールを形成して、このコンタクトホールに電気配線物質の充填し、さらに金属配線の形成を経て、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【０１３６】
このようにして、ＤＳＢ基板を構成するＳｉの（１００）面上にｎ−ＭＯＳＦＥＴを形成し、Ｓｉの（１１０）面上にｐ−ＭＯＳＦＥＴを形成することで、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化しつつ、接合深さが最も浅いゲート電極に隣接した領域で、Ｓｉ｛１１１｝面上にＮｉＳｉ層を形成し、ＴｉＮを更に積層することで、浅いソース、ドレイン拡散層を有し、これらの拡散層の表面がシリサイド化され、且つ接合リーク電流が低く抑えられるとともに熱的安定性が向上し、配線金属との良好な電気的接触が確保されたＣ−ＭＯＳＦＥＴ構造が実現される。
【０１３７】
本実施形態は、一組のＣ−ＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。
【０１３８】
更に、本実施形態では、チャネル方向（電流の流れる方向）はＳｉの＜１１０＞方向にそろえていたが、他の方向にチャネルの向きをそろえることが出来ることはいうまでも無い。このとき、ソースドレイン領域の追加シリコン層に設けられた、側面がＳｉの｛１１１｝面である溝の方向は、ゲート電極の方向と直交しなくなるが、本実施形態の効果は同様に発現する。
【０１３９】
また、本実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極をすべてシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【０１４０】
当然、上記手法は、シリコン層を薄い壁（Ｆｉｎ）状に垂直加工し、このシリコン壁の中央部を跨ぐゲート電極を形成する、いわゆるＦｉｎ−ＭＯＳＦＥＴ構造を構成する場合にも、ＮｉＳｉを形成するに際して応用できる。Ｓｉ（１１０）基板を用いれば、垂直面として、Ｓｉの｛１００｝面、Ｓｉの｛１１０｝面、Ｓｉの｛１１１｝面、何れをも形成できる。従って、ソース、ドレイン領域の垂直壁面をＳｉの｛１１１｝面とすることが可能となる。すなわち、第２実施形態と同様に、Ｓｉの｛１１１｝面上にＮｉＳｉ層とＴｉＮ層を積層することで、ＮｉＳｉ結晶の熱的安定性が向上し、熱処理を加えても、ＮｉＳｉ層が変性したり、Ｎｉ原子がチャネル領域に到達し、オフ電流を増加させることが無くなる。
【０１４１】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を説明する。本実施形態の半導体装置は、ＳＯＩ基板上に形成されたＦｉｎ−ＭＯＳＦＥＴであって、ソース／ドレイン領域にＳｉの｛１１１｝側面を形成し、この面上にＮｉＳｉ層を形成し、このＮｉＳｉ層上にＴｉＮ膜を積層した構造を備えている。この構造とすることで、ソース／ドレイン領域の表面がシリサイド化され、且つ、チャネルリークが低く抑えられ、熱的安定性が向上し、配線金属との良好な電気的接触を得ることができる。なお、Ｆｉｎ−ＭＯＳＦＥＴ構造については、例えば、文献、X.Huang, et al, IEEE ED vol.48, p880 (2001)を参照。
【０１４２】
次に、本実施形態の半導体装置の製造方法を図４１乃至図４７（ｃ）を参照して説明する。
【０１４３】
まず、図４１に示すように、シリコン支持基板１０１、シリコン酸化膜１０２、Ｓｉの｛１１０｝面を上面とする単結晶シリコン層（ＳＯＩ層）１０３からなるＳＯＩ基板１００上に、公知の手法のうち効果的な方法、例えばＣＶＤ法により、例えばシリコン窒化膜１０４を形成し、このシリコン窒化膜１０４上に、リソグラフィーなどの公知の手法のうち効果的な方法により、例えばフォトレジストからなるエッチングマスク１０５ａ、１０５ｂを形成する。
【０１４４】
次に、図４２に示すように、エッチングマスク１０５ａ、１０５ｂを用いて、シリコン窒化膜１０４、単結晶シリコン層１０３を例えば、ＲＩＥ法によってパターニングする。その後、エッチングマスク１０５ａ、１０５ｂを除去し、側面がＳｉの｛１１１｝面となる実質的に直方体形状（板状）のシリコン層（Ｆｉｎ）１０３ａ、１０３ｂを得る。このとき、シリコン層１０３ａ、１０３ｂ上にはパターニングされたシリコン窒化膜１０４ａ、１０４ｂが残置している。なお、図４２は壁の厚さ方向の断面を示す。
【０１４５】
次に、図４３に示すように、シリコン層１０３ａ、１０３ｂの側面に、ゲート絶縁膜として、例えば膜厚２ｎｍの熱酸化膜１０６を形成し、その後、例えばＣＶＤ法を用いてポリシリコン膜１０８を堆積し、続いてＣＭＰ法を用いてポリシリコン膜１０８を平坦化する。その後、ポリシリコン膜１０８上に例えばＣＶＤ法を用いてシリコン窒化膜１１０を堆積し、続いてＣＭＰ法を用いてシリコン窒化膜１１０の上面を平坦化する。
【０１４６】
次に、リソグラフィーなどの公知の手法のうち効果的な方法を用いて、図示しないエッチングマスクを、シリコン窒化膜１１０上に形成する。このエッチングマスクは、シリコン層１０３ａ、１０３ｂの延在する方向を直交する方向（紙面と平行方向）に延在するように形成される。ポリシリコン膜１０８およびシリコン窒化膜１１０は平坦化されているので、エッチングマスクを形成するためのリソグラフィー工程は比較的容易に行える。
【０１４７】
しかる後、このエッチングマスクを用いて、シリコン窒化膜１１０およびポリシリコン膜１０８を、ＲＩＥのような、公知の手法のうち効果的な方法により異方性エッチングする。そしてエッチング後、上記エッチングマスクを除去し、シリコン層１０３ａおよび１０３ｂの側面を挟み込むように、ポリシリコン膜１０８からなるゲート電極を形成する。なお、このゲート電極の形成に先立ち、リソグラフィー、イオン注入法などの公知の手法のうち効果的な方法によって、シリコン層１０３ａ、１０３ｂの近傍のポリシリコン膜１０８に導電性不純物を導入してもよいことは言うまでもない。
【０１４８】
次に、公知の手法のうち効果的な方法、例えばＣＶＤ法を用いてシリコン窒化膜を堆積し、その後、シリコン窒化膜を、ＲＩＥのような、公知の手法のうち効果的な方法により異方性エッチングし、このシリコン窒化膜を、ゲート電極１０８の側部に側壁１１２として残存させる（図４４参照）。この際、異方性エッチングを十分に行い、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂの側部には、シリコン窒化膜１１２を残存させない。また、シリコン層１０３ａ、１０３ｂの露出した側部（すなわち、チャネルとなる領域以外のシリコン層の側部）のゲート絶縁膜１０６は、例えば、ＨＦ溶液などにより除去する（図４５参照）。なお、図４４は、この段階の構造体の、図４３に示す切断線Ａ−Ａで切断した断面図であり、図４５は、この段階の構造体の斜視図を示す。
【０１４９】
以後、本実施形態の説明において示す、水平方向、或いは、垂直上部方向からの投影、断面、乃至、簡略図等には、このような、Ｆｉｎ−ＭＯＳＦＥＴ構造体が仮定されていることを理解されたい。
【０１５０】
さらに、斜めからのイオン注入などにより、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂのソース、ドレイン領域となる部分に、ゲート電極をマスクとして、導電性不純物、例えばｎ型不純物Ａｓを導入する。その後、熱処理によりこの不純物をＦｉｎとなるシリコン層１０３ａ、１０３ｂの厚み方向に均等に拡散させると同時に、活性化させる。
【０１５１】
続いて、例えばスパッタ法などを用いて、膜厚が１２ｎｍのＮｉ膜１１４を全面に堆積する。必要に応じて、この上にさらに、キャップ層となる金属物質、例えばＴｉ、ＴｉＮのような物質を堆積形成しても良い。
【０１５２】
次いで、この半導体基板を、例えば４５０℃で３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコン層１０３ａ、１０３ｂとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。このとき、上記Ｔｉ、ＴｉＮも同時に剥離されてしまう。従って、従来の自己整合的シリサイド形成法（SALICIDE法）においては、ＴｉＮ膜はこの時点で一切残存していない。この結果、ＮｉＳｉ層１１４ａ、１１４ｂが、ソース／ドレイン領域のＳｉの｛１１１｝両側面に形成される（図４６参照）。
【０１５３】
特に、Ｓｉの｛１１１｝側面上に形成されたＮｉＳｉ層がＮｉＳｉ（２００）に配向することはいうまでも無い。また、このとき、ソース／ドレイン領域のＳｉの｛１１１｝両側面にシリサイドが形成されるので、ＮｉＳｉ層とソース／ドレイン領域の界面面積が、単位チャネル幅（Ｆｉｎの高さ）あたり、Ｆｉｎ構造を有しないＭＯＳＦＥＴに比して２倍となり、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【０１５４】
その後、例えば、スパッタ法、或いは、ＴｉとＮを含む有機化合物（例えば、ＴＤＭＡ）を利用したＣＶＤ法など、公知の技術のうちの効果的な方法を用いて、窒化Ｔｉ（ＴｉＮ）膜を一面に被覆堆積し、しかるのち、ＲＩＥ工程等により、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂのＳｉ｛１１１｝両側面上に形成されたＮｉＳｉ層１１４ａ、１１４ｂ上に選択的に残存させ、ＴｉＮ膜からなる側壁１１６ａ、１１６ｂを形成する（図４６参照）。不要なＴｉＮ膜は、リソグラフィー工程や硫酸と過酸化水素水の混合液によって剥離する。なお、図４６は、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂの延在する方向と直交する方向（例えば、図４４に示す切断線Ｂ−Ｂで切断した平面）における、ソース領域またはドレイン領域の断面図である。
【０１５５】
このとき、ＲＩＥ工程等により、Ｆｉｎとなるシリコン層１０３ａ、１０３ｂのＳｉの｛１１１｝両側面上に形成されたＮｉＳｉ層１１４ａ、１１４ｂは、膜厚方向がＮｉＳｉ（２００）に配向しており、これからのＮｉ原子のチャネル領域への拡散はない。よって電流遮断時のチャネルリークが抑止される。
【０１５６】
加えて、このＮｉＳｉ層を挟むように、シリコン層１０３ａ、１０３ｂのＳｉの｛１１１｝両側面上にはＴｉＮ膜からなる側壁１１６ａ、１１６ｂが形成されているので、界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部の発生が抑制される。このため、薄壁状のシリコン層のゲート端部に於いて、シリサイド層が、Ｆｉｎの厚み方向に肥厚し、チャネル電流が通過すべきシリコン層を不必要に狭窄することを回避できる。従って、ＮｉＳｉ層とソース／ドレイン領域の界面全体がコンタクトとして作用することになるので、コンタクト抵抗の上昇を免れる。
【０１５７】
また、熱処理によって、ＮｉＳｉ層が凝集し、部分的にＮｉＳｉ層が消失、欠落することによる、ＮｉＳｉ層のシート抵抗の増加を阻止することができることも付言しておく。
【０１５８】
もちろん、薄いチャネルシリコン層を左右からゲート絶縁膜を介してゲート電極で挟みこむ、いわゆるダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造をとることで、シリコン層の左右界面がそれぞれチャネルとして機能するようになり、また左右のチャネル領域に形成される量子井戸の干渉効果によりシリコン層中の導伝帯の電子状態のエネルギー縮退が容易に解除され、即ち、高速の電子のみが誘起され、チャネル部の移動度が上昇し、ＭＯＳＦＥＴの駆動力は二倍以上の向上が見込まれることはいうまでもない（例えば、M.Shoji et al, J. Appl. Phys. p.2722, (1999)参照）。
【０１５９】
この後、第１実施形態の図１６から図１８までの工程を行うことにより、層間絶縁膜を形成し、この層間絶縁膜にソース／ドレイン領域にいたるコンタクトホールを形成し、このコンタクトホールを電気配線物質で充填し、金属配線の形成を経て、さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【０１６０】
かくして、ソース、ドレイン領域にＳｉの｛１１１｝側面を形成し、この面上にＮｉＳｉ層を形成し、ＴｉＮ膜を積層することで、ソース／ドレイン領域の表面がシリサイド化されて且つチャネルリークが低く抑えられるとともに熱的安定性が向上し、配線金属との良好な電気的接触が確保された、Ｆｉｎ−ＭＯＳＦＥＴ構造が実現される。
【０１６１】
本実施形態では、ゲート電極としてポリシリコンを用いたが、これ以外に、金属性の材料を用いても良いことは言うまでもない。また、ポリシリコンからなるゲート電極の上部の窒化膜を適宜除去し、ポリシリコンゲート電極の上部、或いは、すべてをシリサイド化することも可能である。さらに、このシリサイド化は、ソース、ドレイン電極のシリサイド化工程と別途行うこともできるし、同時に行うこともできることは明らかであろう。
【０１６２】
また、本実施形態のソース／ドレイン電極のシリサイド化に先立って、ソース、ドレイン電極に追加的にシリコン層を選択成長させ、ソース、ドレイン電極の厚さを増加させることも、もちろん可能である。
【０１６３】
加えて、本実施形態では、２本のＦｉｎ状シリコン層を持って、１つのＭＯＳＦＥＴを構成したが、１本のＦｉｎによってＭＯＳＦＥＴを実現できることは言うまでも無い。また、２本以上の複数のＦｉｎを持つＭＯＳＦＥＴ構造としても良い。更に、本実施形態では、単一極性のｎ−ＭＯＳＦＥＴの製造を例示したが、もちろん、ｐ−ＭＯＳＦＥＴを同様に形成できることは明らかであり、Ｃ−ＭＯＳＦＥＴ半導体装置の製造にも適用できることは明白である。
【０１６４】
その上、本実施形態では、Ｆｉｎの形状を一直線の直方体形状としているが、図４７（ａ）、４７（ｂ）、４７（ｃ）に示すような形状としてもよい。すなわち、ソース／ドレイン領域の側壁の結晶方位がＳｉの＜１１１＞であるのに対して、チャネル面の方位を、図４７（ａ）に示すように、Ｓｉの＜１１１＞方向、図４７（ｂ）に示すようにＳｉの＜１００＞方位、図４７（ｃ）に示すように、Ｓｉの＜１１０＞方位と選択してもよい。なお、図４７（ａ）、４７（ｂ）、４７（ｃ）は、Ｆｉｎの上面図を示している。
【０１６５】
また、本発明のソース、ドレイン電極のシリサイド化を、Ｆｉｎ構造だけでなく、従来のＦｉｎ構造を有しないＳＯＩ−ＭＯＳＦＥＴに対しても同時に適応することも可能である。
【０１６６】
以上、複数の実施形態を持って詳述したように、本発明によれば、以下の長所が具現する。
【０１６７】
（１） 接合深さが最も浅い領域に、Ｓｉの｛１１１｝面上にＮｉＳｉの（１００）面に配向したＮｉＳｉ層を具備することで、Ｎｉ原子のＳｉ基板への拡散を効果的に抑制できる。
【０１６８】
（２） 接合深さが最も浅い領域上のＮｉＳｉ（１００）に配向したＮｉＳｉ層にはＴｉＮが積層されているので、その界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げることができる。この結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部（シリサイドスパイク）の発生が抑制される。エクステンション領域上にＮｉＳｉ層を形成しても接合リークの発生を完全に抑止できる。
【０１６９】
（３） 金属性物質（ＮｉＳｉおよびＴｉＮ）がエクステンション領域上にまで形成されていることから、この部分の電気的抵抗が大きく低減することが可能となり、このため、素子に印加する電位が充分チャネル部分に伝達され、エクステンション領域でも、電流が界面抵抗の低いＮｉＳｉ層に容易に流入できる様になるので、高駆動力のＭＯＳＦＥＴが実現できる。
【０１７０】
（４） ＮｉＳｉ層は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになる。
【０１７１】
（５） 加えて、耐熱性が向上したため、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能である。
【０１７２】
更に、第１実施形態のように、Ｓｉの｛１００｝面を主表面とする基板のエクステンション領域を含むソース／ドレイン領域上に、シリコン層を選択的に追加形成するに際して、
（６）ゲート電極に隣接した接合深さが最も浅い領域にＳｉの｛１１１｝面を有するシリコン層を自動的に形成できる。
【０１７３】
（７） シリコン層を選択的に追加形成するに際して、素子分離領域との境界部分でも、一部素子分離領域上に乗り上げるように横方向成長させるため、ソース／ドレイン電極が素子分離領域上に一部延在することになり、基板との結合容量が低減し、素子の高速動作が可能となる。
【０１７４】
また、第２実施形態のように、Ｓｉの｛１１０｝面を主表面とする基板のエクステンション領域を含むソース／ドレイン領域上に、シリコン層を選択的に追加形成し、Ｓｉの｛１１１｝面を壁面とする溝をするに際して、
（８） 炭素含有プラズマを利用して、炭素含有シリコン層を形成することで、ＨＦ溶液に対してエッチング耐性をもった炭素含有シリコン酸化膜をＳｉの｛１１１｝面を壁面とする溝の底部のみに選択的に形成できる。
【０１７５】
（９） 溝の幅を追加シリコン層厚以下にすれば、ＮｉＳｉ層とソース／ドレイン領域の界面面積が、ソース／ドレイン領域の水平面の面積を上回り、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【０１７６】
（１０） チャネル方向を［１−１１］方向にそろえることで、ｐ−ＭＯＳＦＥＴの電流を荷なう正孔の移動度を、チャネル部分に機械的応力を付与することで、効果的に向上させることが出来る。
【０１７７】
加えて、第３実施形態のように、ＤＳＢ基板を構成するＳｉ（１００）面上にｎ−ＭＯＳＦＥＴを形成し、Ｓｉ（１１０）面上にｐ−ＭＯＳＦＥＴを形成することで、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化しつつ、
（１１） 水酸化カリウム（ＫＯＨ）溶液によって、エクステンション領域を含むソース／ドレイン領域上に追加形成したシリコン層に、斜面がＳｉの｛１１１｝面を有するＶ字型の溝を簡便に形成することで、ＮｉＳｉ層とソース／ドレイン領域の界面面積を増大させ、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【０１７８】
その上、本発明の第４実施形態のように、ＳＯＩ基板上に、シリコン層を薄い板上に垂直加工し、このシリコン層の裏表を跨ぐゲート電極を形成するＦｉｎ−ＭＯＳＦＥＴ構造において、ソース／ドレイン領域にＳｉの｛１１１｝側面を形成し、この面上にＮｉＳｉ層を形成し、ＴｉＮ膜を積層することで、
（１２） Ｓｉの｛１１１｝両側面上に形成されたＮｉＳｉ層がＮｉＳｉの（１００）面に配向し、これからのＮｉ原子のチャネル領域への拡散の抑止によって電流遮断時のチャネルリークが抑止される。
【０１７９】
（１３） 界面の熱力学的安定性が向上し、Ｎｉ原子の移動を妨げる結果、この後、５００℃の熱処理を加えても、膜形状の変性、突出部の発生が抑制される。このため、薄壁状のシリコン層のゲート端部に於いて、シリサイド層が、Ｆｉｎの厚み方向に肥厚し、チャネル電流が通過すべきシリコン層を不必要に狭窄することを回避できる。従って、ＮｉＳｉ層とソース／ドレイン領域の界面全体がコンタクトとして作用する事になるので、コンタクト抵抗の上昇を免れる。
【０１８０】
（１４） 熱処理によって、ＮｉＳｉ層が凝集し、部分的にＮｉＳｉ層が消失、欠落することによる、ＮｉＳｉ層のシート抵抗の増加を阻止することが出来る。
【０１８１】
（１５） ソース／ドレイン領域のＳｉの｛１１１｝両側面にシリサイドが形成されるので、ＮｉＳｉ層とソース／ドレイン領域のコンタクト抵抗が低減される。
【０１８２】
（１６） 薄いチャネルシリコン層を左右からゲート絶縁膜を介してゲート電極ではさみこむいわゆるダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造をとることで、シリコン層の左右界面がそれぞれチャネルとして機能するようになり、また左右のチャネル領域に形成される量子井戸の干渉効果によりシリコン層中の導伝帯の電子状態のエネルギー縮退が容易に解除され、即ち、高速の電子のみが誘起され、チャネル部の移動度が上昇し、ＭＯＳＦＥＴの駆動力は二倍以上の向上が見込まれる。
【図面の簡単な説明】
【０１８３】
【図１】｛１００｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、ワイブルプロットとした図。
【図２】｛１１０｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、ワイブルプロットとした図。
【図３】｛１１１｝面にＮｉＳｉ層を形成した場合の接合リーク電流面密度分布を、ワイブルプロットとした図。
【図４】｛１１１｝面にＮｉＳｉ層を形成した接合の発光を観察した結果を示す写真。
【図５】図４の発光部位のＮｉＳｉ層の断面を透過型電子顕微鏡で観察した写真。
【図６Ａ】Ｓｉの｛１１１｝面上に形成した、細線状の複数のＮｉＳｉ層をＳＥＭによって観察した結果を示す写真。
【図６Ｂ】図６ＡにおけるＴｉＮ膜が上部に形成されているコンタクトの断面図。
【図６Ｃ】図６ＡにおけるＴｉＮ膜が上部に形成されているコンタクト部分を拡大した写真。
【図７】Ｓｉの｛１００｝面上に形成したＮｉＳｉ層のＳＥＭによって観察した結果を示す写真。
【図８】Ｓｉの｛１１０｝面上に形成したＮｉＳｉ層のＳＥＭによって観察した結果を示す写真。
【図９】Ｓｉの｛１００｝面、｛１１０｝面、｛１１１｝面上に形成したＮｉＳｉ層の結晶配向性をＸＲＤ分析によって調べた結果を示す図。
【図１０】第１実施形態の半導体装置の製造工程を示す断面図。
【図１１】第１実施形態の半導体装置の製造工程を示す断面図。
【図１２】第１実施形態の半導体装置の製造工程を示す断面図。
【図１３】第１実施形態の半導体装置の製造工程を示す断面図。
【図１４】第１実施形態の半導体装置の製造工程を示す断面図。
【図１５】第１実施形態の半導体装置の製造工程を示す断面図。
【図１６】第１実施形態の半導体装置の製造工程を示す断面図。
【図１７】第１実施形態の半導体装置の製造工程を示す断面図。
【図１８】第１実施形態の半導体装置の製造工程を示す断面図。
【図１９】第１実施形態の第１変形例による半導体装置の製造工程を示す断面図。
【図２０】第１実施形態の第２変形例による半導体装置の製造工程を示す断面図。
【図２１】第２実施形態の半導体装置の製造工程を示す断面図。
【図２２】第２実施形態の半導体装置の製造工程を示す断面図。
【図２３】第２実施形態の半導体装置の製造工程を示す断面図。
【図２４】第２実施形態の半導体装置の製造工程を示す断面図。
【図２５】第２実施形態の半導体装置の製造工程を示す断面図。
【図２６】第２実施形態の半導体装置の製造工程を示す断面図。
【図２７】第２実施形態の半導体装置の製造工程を示す断面図。
【図２８】第２実施形態の半導体装置の製造工程を示す断面図。
【図２９】第２実施形態の第１変形例による半導体装置の製造工程を示す断面図。
【図３０】第２実施形態の第２変形例による半導体装置の製造工程を示す断面図。
【図３１】第３実施形態による半導体装置の製造工程を示す断面図。
【図３２】第３実施形態による半導体装置の製造工程を示す断面図。
【図３３】第３実施形態による半導体装置の製造工程を示す断面図。
【図３４】第３実施形態による半導体装置の製造工程を示す断面図。
【図３５】第３実施形態による半導体装置の製造工程を示す断面図。
【図３６】第３実施形態による半導体装置の製造工程を示す平面図。
【図３７】第３実施形態による半導体装置の製造工程を示す断面図。
【図３８】第３実施形態による半導体装置の製造工程を示す断面図。
【図３９】第３実施形態による半導体装置の製造工程を示す断面図。
【図４０】第３実施形態による半導体装置の製造工程を示す断面図。
【図４１】第４実施形態による半導体装置の製造工程を示す断面図。
【図４２】第４実施形態による半導体装置の製造工程を示す断面図。
【図４３】第４実施形態による半導体装置の製造工程を示す断面図。
【図４４】第４実施形態による半導体装置の製造工程を示す断面図。
【図４５】第４実施形態による半導体装置の製造工程を示す斜視図。
【図４６】第４実施形態による半導体装置の製造工程を示す断面図。
【図４７】第４実施形態による半導体装置のＦｉｎの上面図。
【符号の説明】
【０１８４】
２ （１００）面を主表面とするｐ型単結晶シリコン半導体基板
４ 素子分離領域
５ ｎ−ＭＯＳＦＥＴ形成予定領域
６ ｐ−ＭＯＳＦＥＴ形成予定領域
７ ｐウェル領域
８ ｎウェル領域
９ａ、９ｂ ゲート絶縁膜
１０ａ、１０ｂ ゲート電極
１１ａ、１１ｂ ｎ型エクステンション領域
１２ａ、１２ｂ ｐ型エクステンション領域
１３ａ、１３ｂ シリコン窒化膜からなるゲート側壁
１４ａ、１４ｂ 炭素膜からなるゲート側壁
１５ａ、１５ｂ ｎ型拡散層
１６ａ、１６ｂ ｐ型拡散層
１７ａ、１７ｂ ｎ型追加シリコン層
１８ａ、１８ｂ ｐ型追加シリコン層
２１ａ、２１ｂ、２１ｃ ＮｉＳｉ層
２２ａ、２２ｂ、２２ｃ ＮｉＳｉ層
２３ａ、２３ｂ ＴｉＮからなるゲート側壁
２４ａ、２４ｂ ＴｉＮからなるゲート側壁
２６ 層間絶縁膜
２７ａ、２７ｂ コンタクトホール
２８ａ、２８ｂ コンタクトホール
３０ Ｔｉ層
３２ 配線金属
３３ 層間絶縁膜
３４ 配線
３５ シリコン酸化膜
３６ 電荷蓄積膜
３７ ブロック絶縁膜
３８ 制御ゲート電極
４２ （１１０）面を主表面とするｐ型単結晶シリコン半導体基板
４４ａ、４４ｂ 追加シリコン膜
４５ａ、４５ｂ、４５ｃ 炭素含有シリコン層
４６ａ、４６ｂ、４６ｃ 炭素含有シリコン層
４７ａ、４７ｂ シリコン酸化膜
４８ 溝
４９ 炭素含有シリコン層
５０ 炭素含有シリコン酸化層
５２ａ、５２ｂ、５２ｃ ＮｉＳｉ層
５３ａ、５３ｂ、５３ｃ ＮｉＳｉ層
５４ａ、５４ｂ ＴｉＮからなる側壁
５６ 層間絶縁膜
５７ａ、５７ｂ コンタクトホール
５８ａ、５８ｂ コンタクトホール
６０ Ｔｉ層（バリアメタル）
６２ Ｗ膜
６４ 層間絶縁膜
６６ 配線
６８ シリコン酸化膜
７２ （１１０）面を主表面とするｐ型単結晶シリコン半導体基板
７３ （１００）面を主表面とするｐ型単結晶シリコン半導体基板
７４ （１００）面を主表面とする単結晶シリコン半導体層
７４ｂ 単結晶化したシリコン半導体層
７６ シリコン酸化膜
７７ 開口部
７８ Ｓｉの｛１１１｝面
７９ 溝
８０ａ、８０ｂ ＮｉＳｉ層
８１ ＮｉＳｉ層
１００ ＳＯＩ基板
１０１ シリコン支持基板
１０２ シリコン酸化膜
１０３ 単結晶シリコン層（ＳＯＩ層）
１０３ａ、１０３ｂ 直方体形状（板状）のシリコン層（Ｆｉｎ）
１０４ シリコン窒化膜
１０５ａ、１０５ｂ エッチングマスク
１０６ ゲート絶縁膜
１０８ ポリシリコン膜（ゲート電極）
１１０ シリコン窒化膜
１１２ シリコン窒化膜
１１４ａ、１１４ｂ ＮｉＳｉ層
１１６ａ、１１６ｂ ＴｉＮからなる側壁
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域を有するシリコン基板と、
前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、
前記第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第１単結晶シリコン層と、
少なくとも前記第１単結晶シリコン層上に形成され、かつ前記第１側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第１のＮｉＳｉ層と、
前記第１のＮｉＳｉ層に接する第１のＴｉＮ膜と、
を有する第１のＭＯＳＦＥＴと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１単結晶シリコン層は前記第１側壁絶縁膜に対向しかつ前記第１単結晶シリコン層の｛１１１｝面となる側面を有し、前記第１のＴｉＮ膜は前記側面と前記第１側壁絶縁膜との間に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体領域の上面がシリコンの｛１００｝面であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
第１導電型の第１半導体領域を有するシリコン基板と、
前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域
と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成
された第１絶縁膜と、
前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、
前記第１ソース／ドレイン領域上に形成され、前記第１ソース／ドレイン領域に達する複数の第１溝が設けられ、前記第１溝の側面が｛１１１｝面となる第１単結晶シリコン層と、
前記第１単結晶シリコン層の、少なくとも｛１１１｝面上に形成された第１のＮｉ
Ｓｉ層と、
前記第１のＮｉＳｉ層に接する第１のＴｉＮ膜と、
を有する第１のＭＯＳＦＥＴと、
を備えたことを特徴とする半導体装置。
【請求項５】
前記第１半導体領域の上面がシリコンの｛１１０｝面であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１溝の底部に炭素含有シリコン酸化層が形成されていることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記第１単結晶シリコン層の｛１１１｝面上に形成された前記第１のＮｉＳｉ層は単一或いは複数の単結晶体ＮｉＳｉから構成されており、各単結晶体ＮｉＳｉの（１００）面は前記第１単結晶シリコン層の｛１１１｝面に平行であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１半導体領域を取り囲む素子分離領域を更に備え、前記第１単結晶シリコン層は前記素子分離領域上に延在していることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１ソース／ドレイン領域は、前記ゲート電極に隣接して形成された第１拡散層領域と、前記ゲート電極に対して前記第１拡散層領域よりも遠くに形成されかつ前記第１拡散層領域よりも接合深さが深い第２の拡散層領域とを備えていることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第１ゲート電極は、前記第１絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極とを備えていることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記シリコン基板は前記第１半導体領域と素子分離された第２導電型の第２半導体領域を更に備え、前記第２半導体領域に第２のＭＯＳＦＥＴが形成され、前記第２のＭＯＳＦＥＴは、
前記第２半導体領域に離間して形成された第１導電型の第２ソース／ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の側部に形成された第２側壁絶縁膜と、
前記第２ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第２単結晶シリコン層と、
少なくとも前記第２単結晶シリコン層の｛１１１｝面上に形成され、かつ前記第２側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第２のＮｉＳｉ層と、
前記第２のＮｉＳｉ層に接する第２のＴｉＮ膜と、
を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項１２】
前記シリコン基板は前記第１半導体領域と素子分離された第２導電型の第２半導体領域を更に備え、前記第２半導体領域に第２のＭＯＳＦＥＴが形成され、前記第２のＭＯＳＦＥＴは、
前記第２半導体領域に離間して形成された第２ソース／ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の側部に形成された第２側壁絶縁膜と、
前記第２ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第２単結晶シリコン層と、
少なくとも前記第２単結晶シリコン層の｛１１１｝面上に形成され、かつ前記第２側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第２のＮｉＳｉ層と、
前記第２のＮｉＳｉ層に接する第２のＴｉＮ膜と、
を有することを特徴とする請求項４乃至６のいずれかに記載の半導体装置。
【請求項１３】
前記第２単結晶シリコン層の｛１１１｝面上に形成された前記第２のＮｉＳｉ層は単一或いは複数の単結晶体ＮｉＳｉから構成されており、各単結晶体ＮｉＳｉの（１００）面は前記第２単結晶シリコン層の｛１１１｝面に平行であることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
第１導電型の第１半導体領域を有するシリコン基板と、
前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、
前記第１ソース／ドレイン領域上に形成された第１単結晶シリコン層と、
前記第１単結晶シリコン層上に形成された第１のＮｉＳｉ層と、
前記第１のＮｉＳｉ層上に接するように形成された第１のＴｉＮ膜と、
を有する第１のＭＯＳＦＥＴと、
を備え、
前記第１単結晶シリコン層と前記第１のＮｉＳｉ層との界面が前記第１単結晶シリコン層の｛１１１｝面であることを特徴とする半導体装置。
【請求項１５】
前記第１のＭＯＳＦＥＴはｐ−ＭＯＳＦＥＴであってかつ前記第１半導体領域の上面がシリコンの｛１１０｝面であり、
前記シリコン基板は、前記第１半導体領域と素子分離され上面がシリコンの｛１００｝面であるｐ型の第２半導体領域を更に備え、前記第２半導体領域にｎ−ＭＯＳＦＥＴが形成され、前記ｎ−ＭＯＳＦＥＴは、
前記第２半導体領域に離間して形成されたｎ型の第２ソース／ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の側部に形成された第２側壁絶縁膜と、
前記第２ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第２単結晶シリコン層と、
少なくとも前記第２単結晶シリコン層上に形成され、かつ前記第２側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第２のＮｉＳｉ層と、
前記第２のＮｉＳｉ層に接する第２のＴｉＮ膜と、
を有することを特徴とする請求項１４記載の半導体装置。
【請求項１６】
絶縁膜上に形成され、対向した一対の第１側面及び対向した一対の第２側面を有する実質的に板状の単結晶シリコン層のチャネル領域と、
前記絶縁膜上に形成され、対向した一対の第３側面及び対向した一対の第４側面を有する実質的に板状の単結晶シリコン層であって、前記第３側面が｛１１１｝面となり、前記第４側面のうちの一方の側面が前記チャネル領域の前記第１側面のうちの一方の側面に接続されたソース領域と、
前記絶縁膜上に形成され、対向した一対の第５側面及び対向した一対の第６側面を有する実質的に板状の単結晶シリコン層であって、前記第５側面が｛１１１｝面となり、前記第６側面のうちの一方の側面が前記チャネル領域の前記一対の第１側面のうちの他方の側面に接続されたドレイン領域と、
前記チャネル領域の前記一対の第２側面を覆う一対のゲート絶縁膜と、
前記一対の絶縁膜を介しての前記チャネル領域の側面を覆う一対のゲート電極と、
前記ソース／ドレイン領域の前記単結晶シリコン層の｛１１１｝面に形成されたＮｉＳｉ層と、
前記ＮｉＳｉ層に接して形成されたＴｉＮ膜と、
を備えていることを特徴とする半導体装置。
【請求項１７】
前記ソース／ドレイン領域の単結晶シリコン層の｛１１１｝面上に形成された前記ＮｉＳｉ層はＮｉＳｉの（１００）面に配向し、このＮｉＳｉの（１００）面は、前記単結晶シリコン層の｛１１１｝面に平行であることを特徴とする請求項１４乃至１６のいずれかに記載の半導体装置。
【請求項１８】
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記シリコン基板にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域上にシリコン層を選択的に追加形成し、前記ゲート電極の側面に対向した前記シリコン層の露出した面がシリコンの｛１１１｝面となるようにする工程と、
前記追加形成されたシリコン層のシリコンの｛１１１｝面上にＮｉＳｉ層を形成する工程と、
前記ＮｉＳｉ層を覆うＴｉＮ膜を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記シリコン基板にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域上に、シリコン層を堆積する工程と、
前記シリコン層の上面上に第１炭素含有シリコン層を形成する工程と、
前記シリコン層の、前記第１炭素含有シリコン層が形成されていない露出している面を熱酸化する工程と、
前記第１炭素含有シリコン層を除去する工程と、
前記シリコン層に、側面がシリコンの｛１１１｝面となる複数の溝を形成する工程と、
前記溝の側面にＮｉＳｉ層を形成する工程と、
前記ＮｉＳｉ層を覆うＴｉＮ膜を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
前記溝を設けられた前記シリコン層の、前記シリコン基板の面に平行な面上および前記溝の底部に第２炭素含有シリコン層を形成する工程と、
前記溝の底部以外の前記第２炭素含有シリコン層を、エッチング性イオンの斜め注入により除去する工程と、
熱酸化処理を行って前記第２炭素含有シリコン層を炭素含有シリコン酸化層に変える工程と、
前記炭素含有シリコン酸化層を前記溝の底部のみに残存させる工程と、
を更に備えていることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項１】
第１導電型の第１半導体領域を有するシリコン基板と、
前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、
前記第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第１単結晶シリコン層と、
少なくとも前記第１単結晶シリコン層上に形成され、かつ前記第１側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第１のＮｉＳｉ層と、
前記第１のＮｉＳｉ層に接する第１のＴｉＮ膜と、
を有する第１のＭＯＳＦＥＴと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１単結晶シリコン層は前記第１側壁絶縁膜に対向しかつ前記第１単結晶シリコン層の｛１１１｝面となる側面を有し、前記第１のＴｉＮ膜は前記側面と前記第１側壁絶縁膜との間に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体領域の上面がシリコンの｛１００｝面であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
第１導電型の第１半導体領域を有するシリコン基板と、
前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域
と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成
された第１絶縁膜と、
前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、
前記第１ソース／ドレイン領域上に形成され、前記第１ソース／ドレイン領域に達する複数の第１溝が設けられ、前記第１溝の側面が｛１１１｝面となる第１単結晶シリコン層と、
前記第１単結晶シリコン層の、少なくとも｛１１１｝面上に形成された第１のＮｉ
Ｓｉ層と、
前記第１のＮｉＳｉ層に接する第１のＴｉＮ膜と、
を有する第１のＭＯＳＦＥＴと、
を備えたことを特徴とする半導体装置。
【請求項５】
前記第１半導体領域の上面がシリコンの｛１１０｝面であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１溝の底部に炭素含有シリコン酸化層が形成されていることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記第１単結晶シリコン層の｛１１１｝面上に形成された前記第１のＮｉＳｉ層は単一或いは複数の単結晶体ＮｉＳｉから構成されており、各単結晶体ＮｉＳｉの（１００）面は前記第１単結晶シリコン層の｛１１１｝面に平行であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１半導体領域を取り囲む素子分離領域を更に備え、前記第１単結晶シリコン層は前記素子分離領域上に延在していることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１ソース／ドレイン領域は、前記ゲート電極に隣接して形成された第１拡散層領域と、前記ゲート電極に対して前記第１拡散層領域よりも遠くに形成されかつ前記第１拡散層領域よりも接合深さが深い第２の拡散層領域とを備えていることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第１ゲート電極は、前記第１絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極とを備えていることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記シリコン基板は前記第１半導体領域と素子分離された第２導電型の第２半導体領域を更に備え、前記第２半導体領域に第２のＭＯＳＦＥＴが形成され、前記第２のＭＯＳＦＥＴは、
前記第２半導体領域に離間して形成された第１導電型の第２ソース／ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の側部に形成された第２側壁絶縁膜と、
前記第２ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第２単結晶シリコン層と、
少なくとも前記第２単結晶シリコン層の｛１１１｝面上に形成され、かつ前記第２側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第２のＮｉＳｉ層と、
前記第２のＮｉＳｉ層に接する第２のＴｉＮ膜と、
を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項１２】
前記シリコン基板は前記第１半導体領域と素子分離された第２導電型の第２半導体領域を更に備え、前記第２半導体領域に第２のＭＯＳＦＥＴが形成され、前記第２のＭＯＳＦＥＴは、
前記第２半導体領域に離間して形成された第２ソース／ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の側部に形成された第２側壁絶縁膜と、
前記第２ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第２単結晶シリコン層と、
少なくとも前記第２単結晶シリコン層の｛１１１｝面上に形成され、かつ前記第２側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第２のＮｉＳｉ層と、
前記第２のＮｉＳｉ層に接する第２のＴｉＮ膜と、
を有することを特徴とする請求項４乃至６のいずれかに記載の半導体装置。
【請求項１３】
前記第２単結晶シリコン層の｛１１１｝面上に形成された前記第２のＮｉＳｉ層は単一或いは複数の単結晶体ＮｉＳｉから構成されており、各単結晶体ＮｉＳｉの（１００）面は前記第２単結晶シリコン層の｛１１１｝面に平行であることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
第１導電型の第１半導体領域を有するシリコン基板と、
前記第１半導体領域に離間して形成された第２導電型の第１ソース／ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側部に形成された第１側壁絶縁膜と、
前記第１ソース／ドレイン領域上に形成された第１単結晶シリコン層と、
前記第１単結晶シリコン層上に形成された第１のＮｉＳｉ層と、
前記第１のＮｉＳｉ層上に接するように形成された第１のＴｉＮ膜と、
を有する第１のＭＯＳＦＥＴと、
を備え、
前記第１単結晶シリコン層と前記第１のＮｉＳｉ層との界面が前記第１単結晶シリコン層の｛１１１｝面であることを特徴とする半導体装置。
【請求項１５】
前記第１のＭＯＳＦＥＴはｐ−ＭＯＳＦＥＴであってかつ前記第１半導体領域の上面がシリコンの｛１１０｝面であり、
前記シリコン基板は、前記第１半導体領域と素子分離され上面がシリコンの｛１００｝面であるｐ型の第２半導体領域を更に備え、前記第２半導体領域にｎ−ＭＯＳＦＥＴが形成され、前記ｎ−ＭＯＳＦＥＴは、
前記第２半導体領域に離間して形成されたｎ型の第２ソース／ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の側部に形成された第２側壁絶縁膜と、
前記第２ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する第２単結晶シリコン層と、
少なくとも前記第２単結晶シリコン層上に形成され、かつ前記第２側壁絶縁膜に接する部分を有し、前記部分と前記第１単結晶シリコン層との界面が前記第１単結晶シリコン層の｛１１１｝面である第２のＮｉＳｉ層と、
前記第２のＮｉＳｉ層に接する第２のＴｉＮ膜と、
を有することを特徴とする請求項１４記載の半導体装置。
【請求項１６】
絶縁膜上に形成され、対向した一対の第１側面及び対向した一対の第２側面を有する実質的に板状の単結晶シリコン層のチャネル領域と、
前記絶縁膜上に形成され、対向した一対の第３側面及び対向した一対の第４側面を有する実質的に板状の単結晶シリコン層であって、前記第３側面が｛１１１｝面となり、前記第４側面のうちの一方の側面が前記チャネル領域の前記第１側面のうちの一方の側面に接続されたソース領域と、
前記絶縁膜上に形成され、対向した一対の第５側面及び対向した一対の第６側面を有する実質的に板状の単結晶シリコン層であって、前記第５側面が｛１１１｝面となり、前記第６側面のうちの一方の側面が前記チャネル領域の前記一対の第１側面のうちの他方の側面に接続されたドレイン領域と、
前記チャネル領域の前記一対の第２側面を覆う一対のゲート絶縁膜と、
前記一対の絶縁膜を介しての前記チャネル領域の側面を覆う一対のゲート電極と、
前記ソース／ドレイン領域の前記単結晶シリコン層の｛１１１｝面に形成されたＮｉＳｉ層と、
前記ＮｉＳｉ層に接して形成されたＴｉＮ膜と、
を備えていることを特徴とする半導体装置。
【請求項１７】
前記ソース／ドレイン領域の単結晶シリコン層の｛１１１｝面上に形成された前記ＮｉＳｉ層はＮｉＳｉの（１００）面に配向し、このＮｉＳｉの（１００）面は、前記単結晶シリコン層の｛１１１｝面に平行であることを特徴とする請求項１４乃至１６のいずれかに記載の半導体装置。
【請求項１８】
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記シリコン基板にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域上にシリコン層を選択的に追加形成し、前記ゲート電極の側面に対向した前記シリコン層の露出した面がシリコンの｛１１１｝面となるようにする工程と、
前記追加形成されたシリコン層のシリコンの｛１１１｝面上にＮｉＳｉ層を形成する工程と、
前記ＮｉＳｉ層を覆うＴｉＮ膜を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記シリコン基板にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域上に、シリコン層を堆積する工程と、
前記シリコン層の上面上に第１炭素含有シリコン層を形成する工程と、
前記シリコン層の、前記第１炭素含有シリコン層が形成されていない露出している面を熱酸化する工程と、
前記第１炭素含有シリコン層を除去する工程と、
前記シリコン層に、側面がシリコンの｛１１１｝面となる複数の溝を形成する工程と、
前記溝の側面にＮｉＳｉ層を形成する工程と、
前記ＮｉＳｉ層を覆うＴｉＮ膜を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
前記溝を設けられた前記シリコン層の、前記シリコン基板の面に平行な面上および前記溝の底部に第２炭素含有シリコン層を形成する工程と、
前記溝の底部以外の前記第２炭素含有シリコン層を、エッチング性イオンの斜め注入により除去する工程と、
熱酸化処理を行って前記第２炭素含有シリコン層を炭素含有シリコン酸化層に変える工程と、
前記炭素含有シリコン酸化層を前記溝の底部のみに残存させる工程と、
を更に備えていることを特徴とする請求項１９記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図６Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４】
【図５】
【図６Ａ】
【図６Ｃ】
【図７】
【図８】
【図２】
【図３】
【図６Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４】
【図５】
【図６Ａ】
【図６Ｃ】
【図７】
【図８】
【公開番号】特開２００９−７０９７１（Ｐ２００９−７０９７１Ａ）
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願番号】特願２００７−２３６７１０（Ｐ２００７−２３６７１０）
【出願日】平成１９年９月１２日（２００７．９．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願日】平成１９年９月１２日（２００７．９．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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