自己整合エピタキシャルソース及びドレイン張り出し部を有する半導体デバイス
ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を作製する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
基板上の回路デバイス（たとえば半導体基板上の集積回路(IC)トランジスタ、レジスタ、キャパシタ等）の性能の向上は通常、それらのデバイスの設計、製造、及び動作中に考慮される主要な因子である。たとえば、金属-酸化物-半導体(MOS)のトランジスタ半導体デバイス-たとえば相補的金属-酸化物-半導体(CMOS)に用いられるようなトランジスタ-の設計、及び製造又は作製中、通常は、n型MOSデバイス(nMOS)での電子の移動を増大させ、かつp型MOSデバイス(pMOS)チャネル領域での正に帯電した正孔の移動を増大させることが望まれる。
【０００３】
MOSデバイスの全体抵抗を減少させる一の方法は、MOSデバイスのチップ領域として知られている、ソース/ドレイン領域とチャネル領域との間の領域へドーピングを行うことである。たとえばドーパントはソース/ドレイン領域へ注入されて良い。そしてそのドーパントをチャネル領域へ拡散させるためにアニーリングが行われて良い。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
注入及び拡散法が用いられるため、ドーパント濃度及び位置を制御する能力は制限される。さらにMOSデバイスの他の部分のサイズ-たとえばオフセットスペーサの厚さ-もまたチップ領域の位置に影響を及ぼす恐れがある。このすべては、チップ領域が、ドーパント濃度を最大化させる能力、及びチャネル領域に近接させる能力に影響する。従って従来のチップ領域の限界を超えるため改善された方法又は構造が必要となる。
【課題を解決するための手段】
【０００５】
ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を形成する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
【図面の簡単な説明】
【０００６】
【図１Ａ】ソース及びドレインチップ領域を有する従来のMOSデバイスを図示している。
【図１Ｂ】ソース及びドレインのエピタキシャル成長した張り出し部を有するMOSデバイスを図示している。
【図１Ｃ】如何にしてスペーサの厚さがMOSデバイスのエピタキシャル成長した張り出し部のエッチングに影響を及ぼすのかを図示している。
【図１Ｄ】スペーサの厚さに対するアンダーカット間の距離の依存性を示すグラフである。
【図２】本発明の実施例によるソース及びドレインのエピタキシャル成長した張り出し部を形成する方法である。
【図３Ａ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｂ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｃ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｄ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｅ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｆ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｇ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｈ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｉ】図2の方法を実行するときに作製される構造を図示している。
【図４】如何にして本発明の実施例によって作製されたMOSデバイスのアンダーカット間距離がスペーサの厚さに依存しなくなるのかを示すグラフである。
【発明を実施するための形態】
【０００７】
本明細書では、MOSデバイスでのエピタキシャル成長したソース及びドレイン張り出し部を形成システム及び方法について説明する。以降の説明では、本願発明の内容を他の当業者に伝えるため、例示した実施例の様々な態様が、当業者によって一般的に用いられている用語を用いて説明される。しかし本発明が記載された態様の一部だけで実施可能であることは、当業者にとっては明らかである。例示した実施例を完全に理解してもらうため、具体的な数値、材料、及び構成が説明目的で与えられている。しかし本発明が、具体的詳細が与えられなくても実施可能であることは当業者には明らかである。他には、例示した実施例を不明確にしないように、周知の事項は省略又は単純化している。
【０００８】
様々な操作が、本発明の理解を最も助けるように、多数の独立した操作として記載されている。しかし記載順序は、これらの操作が必ずしも順序に依存することを示唆するように解されてはならない。具体的には、これらの操作は、提示の順序に従って実行されることを要しない。
【０００９】
背景技術として、従来の金属-酸化物-半導体(MOS)トランジスタはソース及びドレインの「チップ領域」を有し、その「チップ領域」はそのトランジスタの全体抵抗を減少させながらショートチャネル効果を改善するように設計されている。これらのチップ領域は、たとえばボロン又は炭素のようなドーパントが注入及び拡散法を用いて注入される基板の部分である。ソースチップ領域はソース領域とチャネル領域との間の領域内に形成される。同様にドレインチップ領域はドレイン領域とチャネル領域との間の領域内に形成される。チップ領域はトランジスタのゲート誘電層への拡散を最小にする。
【００１０】
図1Aは基板102上に形成される従来のMOSトランジスタ100Aを図示している。ソース領域110及びドレイン領域112は典型的には、ボロンのようなドーパントを基板へ注入することにより、又は基板をエッチングしてその後シリコン若しくはシリコンゲルマニウム材料をエピタキシャル成長させることにより形成される。ゲート積層体122がトランジスタ100Aのチャネル領域120の上に作製される。ゲート積層体122はゲート誘電層106及びゲート電極104を有する。一対のスペーサ108がゲート積層体122に隣接して形成される。
【００１１】
当業者には知られているように、スペーサ108は一般的に、ゲート誘電層106の端部とソース及びドレイン領域110/112の各々の端部の間に、約10〜20ナノメートル(nm)の距離を生成する。この空間内にソースチップ領域110A及びドレインチップ領域112Aが形成される。チップ領域110A/112Aはスペーサ108と重なり、かつ10nmの距離だけ、ゲート誘電層106と重なるか又はゲート誘電層106へ拡散しても良い。
【００１２】
ソースチップ領域110A及びドレインチップ領域112Aは一般的に、注入及び拡散法を用いて作製される。最初にドーパントがソース領域110及びドレイン領域112へ注入される。使用可能なドーパントには、ボロン、ヒ素、ゲルマニウム、リン、インジウム、又はアンチモンが含まれるがこれらに限定されるわけではない。ドーパント注入量は、1×1014〜1×1016原子/cm3の範囲であって良い。続いてトランジスタ100Aは、ドーパントがチャネル領域120へ拡散するようにアニーリングされる。角度をつけて行うイオン注入法が、さらにゲート誘電層106とソース/ドレイン領域110/112の間の領域へドーパントをも注入するのに用いられて良い。
【００１３】
残念なことに、当業者に認識されているように、チップ領域110A/112Aの形状、ドーパントがスペーサ108よりも下方へ進行する距離、及びチップ領域110A/112Aの濃度勾配はすべて、基板材料中でのドーパントの拡散特性に依存する。たとえばチップ領域の濃度は、ソース/ドレイン領域110/112付近で高くてチャネル領域120付近で低い。強く望まれているとはいえ、ドーパントをチャネル領域120へ駆動させずにチャネル領域120付近でのドーパント濃度を非常に高くすることはほとんど不可能である。さらにソース及びドレイン110/112はチャネル領域120へ近づくように移動できない。その理由はドーパントが再度チャネル領域120へ入り込むように駆動されるからである。このため、ソース及びドレイン領域110/112がチャネル領域120に近接して形成することが制限される。その結果、ゲート長のスケールダウンが制限される。
【００１４】
図1Bは、ソース及びドレイン「張り出し部」を用いて基板上に作製された改良MOSトランジスタ100Bを図示している。スペーサ108の下にドーパント注入し、かつ拡散させてチップ領域を形成するのではなく、MOSトランジスタ100Bはアンダーカットエッチングを用いて、ソース領域110及びドレイン領域112が、スペーサ108及びゲート誘電層106の下方へ拡張できるようにする。スペーサ108の下方へ拡張するソース/ドレイン領域110/112の部分は、本明細書ではソース張り出し部110B及びドレイン張り出し部112Bと呼ばれる。ソース及びドレイン張り出し部110B/112Bは、図1Aに図示された望ましくないチップ領域110A/112Aにとってかわる。
【００１５】
ソース/ドレイン領域110/112及びソース/ドレイン張り出し部110B/112Bは、基板をエッチング-これには基板のアンダーカットが含まれる-し、続いてシリコン又はシリコンゲルマニウム材料をエピタキシャル成長させることによって形成される。従ってソース及びドレイン領域110B/112Bは、ソース及びドレイン領域110/112と同一のプロセス工程中に形成される。その結果プロセス工程全体の工程数が減少する。ソース及びドレイン領域110B/112Bはまた、ソース/ドレインチップ領域110A/112Aと比較して、さらなる利点をも供する。たとえば従来のチップ領域とは異なり、ソース/ドレイン張り出し部110B/112Bの格子構造はチャネル領域120内に歪みを有し、その歪みは、電子の移動度を増大させ、その結果チャネル内での抵抗を減少させる。
【００１６】
他の利点は、ソース/ドレイン張り出し部110B/112Bと、チャネル領域120を形成する基板材料102との間の界面が急峻なことである。界面の一の面にはエピタキシャル成長したドーピングされたシリコン材料が存在し、界面の他の面にはチャネル領域120を満たす基板材料が存在する。この構造は、エピタキシャル成長したソース/ドレイン張り出し部110B/112Bが、高濃度ドーピングされたシリコン材料をチャネル領域120へ非常に近づけることを可能にする。エピタキシャル成長したソース/ドレイン張り出し部110B/120B内のドーパントは、実質的又は完全にその張り出し部内に残り、かつチャネル領域120へは拡散しない。
【００１７】
残念なことに、ソース及びドレイン張り出し部110B/120Bを形成する従来方法にはいくつかの欠点が存在する。一の欠点は図1B及び図1Cに図示されている。図示されているように、従来のアンダーカットエッチング法は結果として、アンダーカット領域の弾丸型プロファイルを生成する。換言すると、基板材料は、ゲート誘電層106に隣接する領域が直接エッチングされるよりも、ゲート誘電層106の下に位置するわずかな距離の領域の方が、よりエッチングされる。そのようなものとして、ソース張り出し部110B及びドレイン張り出し部112Bもそれぞれ弾丸型プロファイルを有する。その弾丸型プロファイルは、チャネル領域120内での最適な歪みではない状態を生じさせる。さらに従来のアンダーカットエッチヌ方にはかなりのばらつきが存在するので、生成されるソース及びドレイン張り出し部110B/112Bにはかなりばらつきが存在しがちである。
【００１８】
ソース及びドレイン張り出し部110B/120Bを形成する従来方法の他の欠点は、図1B及び図1Cで述べたように、アンダーカットエッチングに対するスペーサ厚さの影響に関する。図1Bから開始すると、第1厚さx1を有するオフセットスペーサ108を有するMOSトランジスタ108が図示されている。スペーサ108及びゲート誘電層106の一部分をアンダーカットしてソース及びドレイン張り出し部110B/112Bの形成を可能にする基板エッチングが行われた。アンダーカット間(UC-to-UC)距離114は、ドレイン張り出し部112Bからソース張り出し部110Bを分離する。
【００１９】
図1Cに移ると、厚さx2を有するオフセットスペーサ108を有するMOSトランジスタ100Cが図示されている。ここで厚さx2は、図1Bの厚さx1よりもはるかに大きい。その結果、基板エッチングが行われるとき、厚くなったスペーサ108はアンダーカットエッチングを外側へ押しのけ、かつソース/ドレイン張り出し部110B/112Bを、トランジスタ100Cのチャネル領域120からさらに遠ざける。従って基板エッチングは、MOSトランジスタ100C下の表面領域をあまりエッチングしない。従ってMOSトランジスタ100CについてのUC-to-UC距離116は、MOSトランジスタ100BについてのUC-to-UC距離114よりもはるかに長い。残念なことに、このようにしてUC-to-UC距離を変化させることで、MOSトランジスタについての駆動電流のばらつきは大きくなってしまう。
【００２０】
図1Dは、如何にしてスペーサ厚さが、既知の方法を用いて作製されたデバイスにおけるUC-to-UC距離に影響するのかを示すグラフである。当該グラフは、線118によって表されたデータを供する。そのデータは、スペーサの厚さが増大することで、UC-to-UC距離も増大し、その結果大きな駆動電流のばらつきが生じることを示している。典型的には、ナノメートル(nm)毎のスペーサ厚さの増大につき、UC-to-UC距離は約2nm増大する。そのようなものとして、従来方法を用いてソース/ドレイン張り出し部を形成することで、オフセットスペーサの厚さが、MOSデバイスの性能に多大な影響を有するようになってしまう。
【００２１】
上述したこれらの問題を解決するため、本発明の実施例は、新規で、自己整合し、かつエピタキシャル成長したソース及びドレイン張り出し部を形成する方法を供する。本発明のエピタキシャル成長したソース及びドレイン張り出し部は、高濃度ドーピングされたシリコン材料を、MOSトランジスタのチャネル領域に近接した場所に設ける。そしてソース及びドレイン張り出し部は自己整合するので、前記ソース及びドレイン張り出し部は、従来プロセスと比較して、オフセットスペーサの厚さによる影響を受けにくい。
【００２２】
図2は自己整合エピタキシャルソース及びドレイン張り出し部を有するMOSトランジスタの作製方法200である。図3A〜図3Eは、図2の方法200が実行されるときに作製される構造を図示している。
【００２３】
方法200は、上にMOSデバイス-たとえばMOSトランジスタ-を作製することができる半導体基板で開始される（図2の処理202）。半導体基板はバルクのシリコン又は絶縁体上にシリコンを有する構造を用いて作製されて良い。他の実施例では、半導体基板は他の材料を用いて作製されても良い。前記他の材料はシリコンと結合しても良いし、又は結合しなくても良い。前記他の材料には、ゲルマニウム、インジウムアンチモン、テルル化鉛、インジウムヒ素、インジウムリン、ガリウムヒ素、又はガリウムアンチモンが含まれるが、これらに限定されるわけではない。基板を作製することのできる材料が数例記載されているが、上に半導体デバイスを作製することができる土台として機能しうる材料であれば、本発明の技術的範囲及び技術的思想の範囲内に属する。
【００２４】
ゲート積層体が半導体基板上に作製される(204)。本発明の実施例によっては、ゲート積層体が、ゲート誘電層及びゲート電極層を堆積してその後パターニングすることによって作製されて良い。たとえば一の実施例では、ゲート誘電層は、従来の堆積処理-たとえば化学気相成長法(CVD)、原子層堆積法(ALD)、スピンオン堆積法(SOD)、又は物理気相成長法(PVD)-を用いて半導体基板上を覆うように堆積されていて良い。他の堆積法も用いられて良い。たとえばゲート誘電層は熱的に成長しても良い。続いてゲート電極材料が、同様の堆積方法-たとえばALD、CVD、又はPVD-を用いてゲート誘電層上に堆積されて良い。実施例によっては、ゲート電極材料は多結晶シリコン又は金属層である。実施例によっては、ゲート電極材料は、置換金属ゲート処理用に後で除去可能な犠牲材料である。続いて従来のパターニング処理が実行され、ゲート電極層及びゲート誘電層の一部がエッチングされて、ゲート積層体が作製される。
【００２５】
ゲート誘電材料は、たとえば二酸化シリコン又はhigh-k誘電材料のような材料から作製されて良い。使用可能なhigh-k誘電材料の例には、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウム酸化物、及び亜鉛酸鉛が含まれるが、これらに限定されるわけではない。実施例によっては、high-kゲート誘電層は約5オングストローム（Å）〜約50Åの厚さであって良い。他の実施例では、更なる処理-たとえばhigh-k材料の品質を向上させるアニーリング処理-がhigh-kゲート誘電層上で行われて良い。
【００２６】
図3Aは上にゲート積層体が作製される基板300を図示している。図3Aに図示されている実施例では、ゲート積層体は、high-kゲート誘電層302及び犠牲ゲート電極304を有して良い。他の実施例では、ゲート積層体は、二酸化シリコンゲート誘電層及び多結晶シリコンゲート電極を有して良い。ゲート積層体はまた、処理中にある特定の利点又は用途-たとえば後続のイオン注入処理からゲート電極304を保護する-を供するゲートハードマスク層306をも有して良い。本発明の実施例では、このハードマスク層306は、ハードマスクとして従来用いられてきた材料-たとえば従来の誘電材料-を用いて作製されて良い。
【００２７】
ゲート積層体の作製後、ゲート積層体に隣接する基板の一部を高濃度ドーピングするためにイオン注入処理が行われる(206)。本発明の実施例によると、イオン注入処理に用いられるドーパントは、注入される基板材料のエッチング速度を増大させるそのドーパントの能力に基づいて選ばれる。イオン注入処理用に選ばれた特定のドーパントは、基板材料及び後続のエッチング処理に用いられるエッチャントに基づいて変更されて良い。ほとんどの基板がシリコン、ゲルマニウム、又はインジウムアンチモン成分を多く含んでいるので、シリコン、ゲルマニウム、又はインジウムアンチモンのエッチング速度を増大させるドーパントが通常選ばれる。
【００２８】
本発明の実施例では、基板のエッチング速度を増大させるために選ばれて良い特定のドーパントには、炭素、リン、及びヒ素が含まれるが、これらに限定されるわけではない。たとえば炭素は、5〜15キロ電子ボルト(keV)の注入エネルギーを用いることによって1×1014〜1×1016原子/cm3の範囲の照射量で用いられて良い。リンは、1〜5キロ電子ボルト(keV)の注入エネルギーを用いることによって1×1014〜5×1015原子/cm3の範囲の照射量で用いられて良い。ヒ素は、2〜5キロ電子ボルト(keV)の注入エネルギーを用いることによって1×1014〜5×1015原子/cm3の範囲の照射量で用いられて良い。
【００２９】
本発明の実施例では、イオン注入は実質的に垂直方向（つまり基板に垂直な方向）で生じる。実施例によっては、ゲート積層体の下にイオンを注入するため、注入処理の少なくとも一部が、ある角度をなす方向で生じて良い。上述したように、ゲート電極が金属を含む場合、誘電ハードマスクが、金属ゲート電極のドーピングを防止するためにゲート積層体上に形成されて良い。
【００３０】
次にドーパントをさらに基板内部へ進行させ、かつイオン注入処理中に基板が受けた損傷を減少させるため、アニーリングが実行されて良い(207)。注入及び後続のアニーリングは、イオンを基板中2nm〜20nmの深さにまで進行させることができる。アニーリングは、700℃〜1100℃の温度で最大1分間-たとえば5秒間-行われて良い。
【００３１】
図3Bはイオン注入及び拡散処理後の基板300を図示している。図示されているように、イオン注入プロセスは、ゲート誘電層302に隣接する2つのドーピングされた領域308を生成する。適切なエッチャントに曝露されるとき、ドーピングされた領域308は、周囲の基板材料のエッチング速度よりも速いエッチング速度を有する。ドーピングされた領域308のうちの一は、作製されるMOSトランジスタのソース領域-自己整合エピタキシャルソース張り出し部を含む-の一部として機能する。他のドーピングされた領域308は、MOSトランジスタのドレイン領域-自己整合エピタキシャルドレイン張り出し部を含む-の一部として機能する。図示された実施例では、ドーピングされた領域308の一部は、ゲート誘電層302の下に位置する。本発明の様々な実施例では、ドーピングされた領域308の大きさ-深さを含む-は、作製されるMOSトランジスタの要求に基づいて変化して良い。
【００３２】
次にスペーサがゲート積層体の各面上に形成される(208)。スペーサは、従来の材料-シリコン酸化物又はシリコン窒化物が含まれるが、これらに限定されるわけではない-を用いて形成されて良い。スペーサの幅は、作製されるMOSトランジスタの設計要求に基づいて選ばれて良い。本発明の実施例によると、スペーサの幅はエピタキシャル成長したソース及びドレイン張り出し部の形成によって課される設計上の制約に服さない。図3Cは、ゲート電極層304及びゲート誘電層302の両側にスペーサ310が形成された基板300を図示している。
【００３３】
スペーサが基板上に形成された後、ドーピングされた領域をエッチングし、かつソース/ドレイン領域及び基板の一部をエッチングして、ソース/ドレイン領域及びソース/ドレイン張り出し部を形成することのできるキャビティを形成するため、ドライエッチング処理が行われて良い(210)。エッチングされたキャビティはゲート積層体に隣接する。エッチングされるキャビティは50nm〜1500nmの深さに形成されて良い。この深さはドーピングされた領域よりも深い。従ってエッチング処理はドーピングされた領域の下の基板材料を除去する。
【００３４】
ドライエッチング処理は、ドーピングされた領域のエッチング速度を増大させるため、イオン注入処理で用いられるドーパントを補助するエッチャントレシピを用いる。このため、エッチング処理は、ドーピングされた領域を、基板の他の部分よりも速い速度でエッチングすることが可能となる。それ自体、エッチング速度が適切に増大することで、そのエッチング処理は、キャビティのエッチングが終了するまで、ドーピングされた領域から実質的に全ての材料を除去することができる。これには、スペーサ及びゲート誘電層をアンダーカットすることで、トランジスタの自己整合拡張構造を画定するドーピング領域の一部が含まれる。ドーピングされた領域のエッチング速度が増大することで、エッチングされたソース及びドレイン張り出し部キャビティが、スペーサの厚さ、ドライエッチング処理のばらつき、及び他の処理のばらつきといった因子によってUC間距離が実質的に影響されることなく、スペーサ及びゲート誘電層をアンダーカットすることを可能にする。
【００３５】
本発明の実施例によると、ドライエッチング処理は、プラズマ反応炉内で起こる塩化反応を用いて良い。一の実施例では、エッチャントレシピは、NF3及びCl2と、バッファ又はキャリアガスとして用いられるアルゴン又はヘリウムとの混合物から構成されて良い。活性エッチャント種の流速は、50〜200標準状態でのcm3/分(sccm)で変化して良い一方で、キャリアガスの流速は150〜400sccmで変化して良い。高エネルギープラズマが、100W未満の低RFバイアスにより700W〜1100Wの範囲の出力で用いられて良い。反応炉の圧力は約1パスカル(Pa)〜約2Paの範囲であって良い。
【００３６】
他の実施例では、エッチャント化学物質はHBrとCl2の混合物で構成されて良い。エッチャント種の流速は40sccm〜100sccmで変化して良い。高エネルギープラズマは、100W未満の低RFバイアスにより600W〜1000Wの範囲の出力で用いられて良い。反応炉の圧力は約0.3パスカル(Pa)〜約0.8Paの範囲であって良い。他の実施例では、エッチャント化学物質はSF6とCl2の混合物で構成されて良い。SF6の流速は3〜10sccmで変化して良い。Cl2の流速は20〜60sccmで変化して良い。高エネルギープラズマが、50W未満の低RFバイアスにより400W〜900Wの範囲の出力で用いられて良い。この実施例では、SF6の流速及び反応炉の圧力は、除去速度を減少させて制御を最大化するように低い値に維持されて良い。たとえば反応炉の圧力は約0.1Pa〜約0.5Paの範囲であって良い。さらに他の実施例では、エッチャント化学物質はArとCl2の混合物で構成されて良い。このときエッチャント種の流速は40sccm〜80sccmの間で変化して良い。中程度のエネルギーのプラズマが、約100W〜200Wの高RFバイアスにより約400W〜約800Wの範囲の出力で用いられて良い。反応炉の圧力は約1Pa〜約2Paの範囲であって良い。
【００３７】
図3Dはドライエッチング処理が実行された後の基板300を図示している。図示されているように、ソース領域のキャビティ312及びドレイン領域のキャビティ314が形成されている。さらにソース張り出し部のキャビティ312A及びドレイン張り出し部のキャビティ314Aが、ドーピングされた領域308のエッチングによって形成された。スペーサ310の厚さは、ソース張り出し部のキャビティ312A及びドレイン張り出し部のキャビティ314Aのエッチングに対して最小の影響しか有していない。ドーピングされた領域308のエッチング速度を増大させるドーパント及びエッチャントレシピを用いているからである。
【００３８】
ドライエッチング処理の完了後、ソース領域のキャビティ312、ソース張り出し部のキャビティ312A、ドレイン領域のキャビティ314、及びドレイン張り出し部のキャビティ314Aを洗浄してさらにエッチングするため、ウエットエッチング処理が行われて良い(212)。シリコン及び酸化物材料の洗浄用として当技術分野において知られている従来のウエットエッチング化学物質が用いられて良い。たとえばシリコンをその結晶面に沿って除去することのできるウエットエッチング化学物質が用いられて良い。
【００３９】
ウエットエッチングは少なくとも2つの目的を与える。1つは、ウエットエッチングは、汚染物-たとえば炭素、フッ素、クロロフルオロカーボン、及びシリコン酸化物のような酸化物-を除去して、後続の処理が実行できるように清浄な表面を供することである。第2は、ウエットエッチングは、(111)及び(001)結晶面に沿って基板の薄い部分を除去して、高品質のエピタキシャル成長が可能となるような滑らかな表面を供することである。エッチングによって除去される基板の薄い部分は最大で5nmの厚さで、残りの汚染物をも除去して良い。図3Eに図示されているように、ウエットエッチングは、ソース領域のキャビティ312、ソース張り出し部のキャビティ312A、ドレイン領域のキャビティ314、及びドレイン張り出し部のキャビティ314Aの端部を、(111)及び(001)結晶面に従わせる。ソース張り出し部312A及びドレイン張り出し部314Aは、従来の処理で生じる弾丸型のプロファイルを有してないことにも留意して欲しい。
【００４０】
MOSトランジスタを作製する処理の残りの部分は従来のMOS処理方法と同様である。たとえばエッチング処理後、ソース及びドレイン領域のキャビティ-ソース及びドレイン張り出し部を含む-は、選択的エピタキシャル成長法を用いることによってシリコン混晶で満たされて良い(214)。従ってこのエピタキシャル成長は、一の処理で、ソース及びドレイン領域並びにソース及びドレイン張り出し部を形成する。実施例によっては、シリコン混晶は、その場ドーピングされたシリコンゲルマニウム、その場ドーピングされたシリコンカーバイド、又はその場ドーピングされたシリコンであって良い。他の実施例では、他のシリコン混晶が用いられて良い。たとえば使用可能な他のシリコン混晶材料には、ニッケルシリサイド、チタンシリサイド、コバルトシリサイドが含まれて良いが、これらに限定されるわけではない。また場合によっては、他のシリコン混晶材料は、ホウ素及び/又はアルミニウムがドーピングされて良い。実施例によっては、堆積用にCVD処理が用いられて良い。
【００４１】
複数の実施例では、ソース及びドレイン領域のキャビティ内に堆積されるシリコン混晶材料は、基板材料の格子間隔とは異なる格子間隔を有する。格子間隔の差異は、MOSトランジスタのチャネル領域内での引っ張り又は圧縮応力を誘起する。この引っ張り又は圧縮応力は、ソース及びドレイン張り出し部内にシリコン混晶を堆積することによって際立つ。当業者にとっては既知であるように、引っ張り応力を誘起するか又は圧縮応力を誘起するのかの決定は、nMOSが作製されているかpMOSが作製されているのかに依存する。
【００４２】
本発明の実施例によると、nMOSトランジスタについては、ソース及びドレイン領域のキャビティは炭素ドープされたシリコンで満たされて良い。炭素ドープされたシリコンは選択的にエピタキシャル成長して良い。他の実施例では、炭素ドープされたシリコンにはさらにその場でリンがドーピングされて良い。炭素濃度は0.5原子%〜3原子%の範囲であって良い。リンの濃度は5×1019/cm3〜5×1020/cm3の範囲であって良い。炭素ドープされたシリコンの厚さは400Å〜1200Åの範囲であって良い。炭素及びリンがドーピングされたシリコンは(C,P)ySi(1-y)と表されて良い。
【００４３】
高濃度ドーピングされた(C,P)ySi(1-y)ソース及びドレイン領域の堆積は、最大60サイクルの堆積手順及びシラン(SiH4)、CH3SiH3、及び塩素(Cl2)化学物質に基づくエッチング手順を用いて、低圧化学気相成長(LPCVD)反応炉内で行われて良い。反応炉の温度は500℃〜625℃であって良い。そして反応炉の圧力は20Pa未満であって良い。選択性、エピタキシー、及び高ドーパント濃度を実現するため、以降の段落に記載された処理パラメータが用いられて良い。
【００４４】
堆積段階では、共反応物は、流速が500〜4000標準状態でのcm3/分(sccm)のSiH4、流速が25〜150
sccmのCH3SiH3、流速が1〜25 sccmのPH3、及び流速が500〜4000sccmのH2を含んで良い。堆積段階の各サイクルは最大4分間持続して良い。
【００４５】
堆積段階に続いて第1パージ段階が行われて良い。第1パージは、流速が500sccm〜2標準状態でのリットル/分(slm)の窒素、及び流速が5slm〜50 slmのN2Cl2を含んで良い。第1パージ段階の各サイクルは最大10秒間持続して良い。
【００４６】
エッチング段階が第1パージ段階に続いて良い。エッチング段階では、共反応物は流速が5〜25
sccmのCl2を含んで良い。エッチング段階の各サイクルは最大30秒間持続して良い。
【００４７】
エッチング段階に続いて第2パージ段階が行われて良い。第2パージは、流速が50sccm〜2slmの窒素、及び流速が5sccm〜35sccmのN2Cl2を含んで良い。第2パージ段階の各サイクルは最大10秒間持続して良い。
【００４８】
第2パージ段階に続いて第3パージ段階が行われて良い。第3パージは、流速が5slm〜25slmの水素(H2)を含んで良い。第3パージ段階の各サイクルは最大2分間持続して良い。
【００４９】
本発明の実施例によると、pMOSトランジスタについては、ソース及びドレイン領域のキャビティはシリコンゲルマニウムで満たされて良い。シリコンゲルマニウムはエピタキシャル成長して良い。ゲルマニウム濃度は10原子%〜50原子%の範囲であって良い。他の実施例では、シリコンゲルマニウムはさらにその場でホウ素によってドーピングされて良い。ホウ素の濃度は2×1019/cm3〜7×1020/cm3の範囲であって良い。シリコンゲルマニウムの厚さは40Å〜1500Åの範囲であって良い。
【００５０】
ドーピングされたシリコンゲルマニウムの堆積が、CVDチャンバ、LPCVDチャンバ、又は超高真空CVD(UHVCVD)チャンバ内で実行されて良い。反応炉の温度は600℃〜800℃であって良い。反応炉の圧力は1〜760Torrであって良い。キャリアガスは、流速が10〜50slmの範囲である水素又はヘリウムで構成されて良い。
【００５１】
その堆積は、シリコン源先駆体ガス-たとえばジクロロシラン(DCS又はSiH2Cl2)、シラン(SiH4)、又はジシラン(Si2H6)-を用いて実行されて良い。たとえばDCSは15〜100sccmの範囲の流速で用いられて良い。その堆積はまた、シリコン源先駆体ガス-たとえばH2中で希釈されたGeH4（たとえばGeH4は1-5%で希釈されて良い）-をも用いて良い。たとえば希釈されたGeH4は濃度1%でかつ50〜300sccmの流速で用いられて良い。ホウ素のその場ドーピングについては、希釈B2H6（たとえばB2H6はH2中にて1-5%で希釈されて良い）が用いられて良い。たとえば希釈B2H6は濃度3%でかつ10〜100sccmの流速で用いられて良い。実施例によっては、堆積の選択性を増大させるためにエッチング剤が用いられて良い。たとえば流速が50〜300sccmの範囲にあるHCl又はCl2が加えられて良い。
【００５２】
図3Fは、ソースのキャビティ312がシリコン混晶で満たされることでソース領域318が形成され、かつドレインのキャビティ314がシリコン混晶で満たされることでドレイン領域320が形成されたMOSトランジスタ316を図示している。張り出し部も同様に満たされることで、エピタキシャル成長したソース張り出し部318A及びエピタキシャル成長したドレイン張り出し部320Aが形成された。図3Fに図示されているように、注入及び拡散法で形成されるためにチップ領域とチャネル領域との間に明確な境界が存在しない従来のソース及びドレインチップ領域とは異なり、本発明の自己整合エピタキシャル成長したソース及びドレイン張り出し部は急峻な境界を有する。換言すると、エピタキシャル成長したソース/ドレイン張り出し部とチャネル領域との間の界面は明確である。界面の一の面ではエピタキシャル成長したシリコン材料が堆積される。界面の他の面では基板材料がチャネル領域を埋める。エピタキシャル成長したソース/ドレイン張り出し部内のドーパントは実質的又は完全にその張り出し部内に残り、かつチャネル領域へは拡散しようとしない。そのためエピタキシャル成長したソース及びドレイン張り出し部は、従来の手法と比較して、高濃度ドーピングされたシリコン材料を、よりチャネル領域へ近づけることが可能となる（つまりソース張り出し部318A/ドレイン張り出し部320Aは10nmよりも大きくゲート誘電層302をアンダーカットして良い）。当業者には明らかなように、このようにして、チャネル領域を短くしなくても、ゲート長を縮小することが可能となる。
【００５３】
エピタキシャル成長したソース及びドレイン張り出し部を相対的にチャネル領域へ近づけるように形成することは、チャネルへの静水圧応力を大きくするようにも影響する。この応力はチャネル内部での歪みを増大させることで、チャネル内での移動度を増大させ、かつ駆動電流を増大させる。この応力は、エピタキシャル成長したソース及びドレイン張り出し部のドーピングを増大させることによってさらに増幅させることが可能である。エピタキシャル成長したソース及びドレイン張り出し部のドーピングの増大は、シリコン混晶のエピタキシャル成長中に容易に制御される。これは、チップ領域が一般にチャネル領域上に歪みを誘起しようとしない従来の拡散処理に対する利点である。
【００５４】
当業者には明らかなように、MOSトランジスタ316はさらなるMOS処理を経て良い。さらなるMOS処理とはたとえば、ゲート酸化膜置換処理、金属ゲート置換処理、アニーリング、又はサリサイデーション処理で、トランジスタ316のさらなる改質及び/又は必要な電気的相互接続の提供をさらに行うことが可能なものである。たとえばソース/ドレイン領域及びソース/ドレイン張り出し部のエピタキシャル成長後、層間絶縁層(ILD)がトランジスタ316全体にわたって堆積及び平坦化されて良い(216)。ILDは、集積回路構造用の誘電層として応用されることが知られている材料-たとえばlow-k誘電材料-を用いて形成されて良い。そのような誘電材料には、酸化物-たとえば二酸化シリコン(SiO2)及び炭素がドーピングされた酸化物(CDO)-、シリコン窒化物、有機ポリマー-たとえばペルフルオロシクロブタン又はポリテトラフルオロエチレン-、フルオロシリケートガラス(FSG)、及びオルガノシリケート-たとえばシルセキオサン、シロキサン、又はオルガノシリケートガラス-が含まれるが、これらに限定されるわけではない。誘電層は、さらに誘電率を減少させる穴又は他の空孔を有して良い。図3GはMOSトランジスタ316全体にわたって堆積されたILD層322を図示している。
【００５５】
次に、金属ゲート置換処理が用いられる本発明の実施例では、ゲート積層体（つまりhigh-kゲート誘電層302、犠牲ゲート電極304、及びハードマスク層306）が、エッチング処理を用いて除去されて良い(218)。これらの層を除去する方法は当技術分野において周知である。代替実施例では、犠牲ゲート304のみが除去される。図3Hはゲート積層体がエッチングされるときに形成される溝開口部を図示している。
【００５６】
ゲート誘電層が除去される場合、新たなゲート誘電層が溝開口部内に堆積されて良い(220)。上述したhigh-k誘電材料-たとえばハフニウム酸化物-が用いられて良い。同一の堆積処理もまた用いられて良い。ゲート誘電層の置換は、ドライ及びウエットエッチング処理中に元のゲート誘電層に生じた損傷を解決するのに用いられて良い。続いて金属ゲート電極層がゲート誘電層全体にわたって堆積されて良い(222)。従来の金属堆積処理-たとえばCVD、ALD、PVD、無電解メッキ又は電気メッキ-は、金属ゲート電極層を形成するのに用いられて良い。図3Iは、溝開口部に堆積されたhigh-kゲート誘電層324及び金属ゲート電極326を図示している。
【００５７】
金属ゲート電極層は、トランジスタがpMOSであるのかnMOSであるのかに依存して、p型の仕事関数を有する金属又はn型の仕事関数を有する金属で構成されて良い。実施例によっては、pMOSトランジスタが作製され、かつ、p型の仕事関数を有する金属層の形成に用いることの可能な材料には、ルテニウム、パラジウム、コバルト、ニッケル、及び伝導性金属酸化物-たとえばルテニウム酸化物-が含まれるが、これらに限定されるわけではない。p型の金属層は、約4.9eV〜約5.2eVの仕事関数を有するpMOSゲート電極の形成を可能にする。あるいはその代わりに実施例によっては、nMOSトランジスタが作製され、かつ、n型の仕事関数を有する金属層の形成に用いることの可能な材料には、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及びこれらの合金-たとえばこれらの元素を含む金属カーバイド、つまりハフニウムカーバイド、ジルコニウムカーバイド、チタンカーバイド、タンタルカーバイド、及びアルミニウムカーバイド-が含まれるが、これらに限定されるわけではない。N型の金属層は、約3.9eV〜約4.2eVの仕事関数を有するnMOSゲート電極の形成を可能にする。実施例によっては、2層以上の金属ゲート電極層が堆積されて良い。たとえばアルミニウムのような金属で金属ゲート電極を満たした後に仕事関数を有する金属が堆積されて良い。
【００５８】
従って、シリコン容積を減少させると共にドーピングされたシリコン（たとえばホウ素がドーピングされたシリコンゲルマニウム）容積を増大させたため、MOSトランジスタ全体の抵抗を減少させてチャネル歪みを増大させる自己整合エピタキシャルソース及びドレイン張り出し部が開示された。エピタキシャル成長したソース及びドレイン張り出し部は、弾丸型のプロファイルを有しておらず、チャネル領域とソース及びドレイン領域との間で急峻な界面を形成し、かつより容易に制御されるドーピング濃度を有する。それにより、より最適化されたソース-ドレインプロファイルが得られる。さらにドーパントとエッチャントレシピの最適な組合せを選ぶことによって、本発明の実施例は、スペーサの厚さによる実質的な影響を受けずに、ソース及びドレイン張り出し部をエッチングすることを可能にする。従ってこの自己整合処理は、処理のばらつきを最小限に抑制しながら性能を向上させる。
【００５９】
図4は本明細書に開示された自己整合方法によって実現可能となった改善を表すグラフである。線400は本発明の実施例を用いて構築されたMOSについて収集されたデータを表す。図示されているように、アンダーカット間距離は、従来の処理を用いて作製されたデバイス-そのデータは線118によって表されている-よりも、スペーサの厚さによる影響をはるかに受けなくなっている。
【００６０】
本発明の図示した実施例についての上記説明-要約に記載されていることも含む-は、本発明を開示されている厳密な形態に限定するものと解してはならない。当業者には明らかなように、本発明の具体的実施例が例示目的で記載されているとしても、様々な修正型が、本発明の技術的範囲内で可能である。
【００６１】
これらの修正型は、上記の詳細な説明を踏まえることが可能である。「特許請求の範囲」にて用いられている用語は、本発明を、明細書及び請求項に開示されている具体的実施例に限定するように解釈してはならない。むしろ本発明の技術的範囲は、完全に「特許請求の範囲」の請求項によって決定されるべきである。それは請求項解釈についての確立された原則に従ってなされるべきである。
【技術分野】
【０００１】
本発明は半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
基板上の回路デバイス（たとえば半導体基板上の集積回路(IC)トランジスタ、レジスタ、キャパシタ等）の性能の向上は通常、それらのデバイスの設計、製造、及び動作中に考慮される主要な因子である。たとえば、金属-酸化物-半導体(MOS)のトランジスタ半導体デバイス-たとえば相補的金属-酸化物-半導体(CMOS)に用いられるようなトランジスタ-の設計、及び製造又は作製中、通常は、n型MOSデバイス(nMOS)での電子の移動を増大させ、かつp型MOSデバイス(pMOS)チャネル領域での正に帯電した正孔の移動を増大させることが望まれる。
【０００３】
MOSデバイスの全体抵抗を減少させる一の方法は、MOSデバイスのチップ領域として知られている、ソース/ドレイン領域とチャネル領域との間の領域へドーピングを行うことである。たとえばドーパントはソース/ドレイン領域へ注入されて良い。そしてそのドーパントをチャネル領域へ拡散させるためにアニーリングが行われて良い。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
注入及び拡散法が用いられるため、ドーパント濃度及び位置を制御する能力は制限される。さらにMOSデバイスの他の部分のサイズ-たとえばオフセットスペーサの厚さ-もまたチップ領域の位置に影響を及ぼす恐れがある。このすべては、チップ領域が、ドーパント濃度を最大化させる能力、及びチャネル領域に近接させる能力に影響する。従って従来のチップ領域の限界を超えるため改善された方法又は構造が必要となる。
【課題を解決するための手段】
【０００５】
ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を形成する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
【図面の簡単な説明】
【０００６】
【図１Ａ】ソース及びドレインチップ領域を有する従来のMOSデバイスを図示している。
【図１Ｂ】ソース及びドレインのエピタキシャル成長した張り出し部を有するMOSデバイスを図示している。
【図１Ｃ】如何にしてスペーサの厚さがMOSデバイスのエピタキシャル成長した張り出し部のエッチングに影響を及ぼすのかを図示している。
【図１Ｄ】スペーサの厚さに対するアンダーカット間の距離の依存性を示すグラフである。
【図２】本発明の実施例によるソース及びドレインのエピタキシャル成長した張り出し部を形成する方法である。
【図３Ａ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｂ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｃ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｄ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｅ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｆ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｇ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｈ】図2の方法を実行するときに作製される構造を図示している。
【図３Ｉ】図2の方法を実行するときに作製される構造を図示している。
【図４】如何にして本発明の実施例によって作製されたMOSデバイスのアンダーカット間距離がスペーサの厚さに依存しなくなるのかを示すグラフである。
【発明を実施するための形態】
【０００７】
本明細書では、MOSデバイスでのエピタキシャル成長したソース及びドレイン張り出し部を形成システム及び方法について説明する。以降の説明では、本願発明の内容を他の当業者に伝えるため、例示した実施例の様々な態様が、当業者によって一般的に用いられている用語を用いて説明される。しかし本発明が記載された態様の一部だけで実施可能であることは、当業者にとっては明らかである。例示した実施例を完全に理解してもらうため、具体的な数値、材料、及び構成が説明目的で与えられている。しかし本発明が、具体的詳細が与えられなくても実施可能であることは当業者には明らかである。他には、例示した実施例を不明確にしないように、周知の事項は省略又は単純化している。
【０００８】
様々な操作が、本発明の理解を最も助けるように、多数の独立した操作として記載されている。しかし記載順序は、これらの操作が必ずしも順序に依存することを示唆するように解されてはならない。具体的には、これらの操作は、提示の順序に従って実行されることを要しない。
【０００９】
背景技術として、従来の金属-酸化物-半導体(MOS)トランジスタはソース及びドレインの「チップ領域」を有し、その「チップ領域」はそのトランジスタの全体抵抗を減少させながらショートチャネル効果を改善するように設計されている。これらのチップ領域は、たとえばボロン又は炭素のようなドーパントが注入及び拡散法を用いて注入される基板の部分である。ソースチップ領域はソース領域とチャネル領域との間の領域内に形成される。同様にドレインチップ領域はドレイン領域とチャネル領域との間の領域内に形成される。チップ領域はトランジスタのゲート誘電層への拡散を最小にする。
【００１０】
図1Aは基板102上に形成される従来のMOSトランジスタ100Aを図示している。ソース領域110及びドレイン領域112は典型的には、ボロンのようなドーパントを基板へ注入することにより、又は基板をエッチングしてその後シリコン若しくはシリコンゲルマニウム材料をエピタキシャル成長させることにより形成される。ゲート積層体122がトランジスタ100Aのチャネル領域120の上に作製される。ゲート積層体122はゲート誘電層106及びゲート電極104を有する。一対のスペーサ108がゲート積層体122に隣接して形成される。
【００１１】
当業者には知られているように、スペーサ108は一般的に、ゲート誘電層106の端部とソース及びドレイン領域110/112の各々の端部の間に、約10〜20ナノメートル(nm)の距離を生成する。この空間内にソースチップ領域110A及びドレインチップ領域112Aが形成される。チップ領域110A/112Aはスペーサ108と重なり、かつ10nmの距離だけ、ゲート誘電層106と重なるか又はゲート誘電層106へ拡散しても良い。
【００１２】
ソースチップ領域110A及びドレインチップ領域112Aは一般的に、注入及び拡散法を用いて作製される。最初にドーパントがソース領域110及びドレイン領域112へ注入される。使用可能なドーパントには、ボロン、ヒ素、ゲルマニウム、リン、インジウム、又はアンチモンが含まれるがこれらに限定されるわけではない。ドーパント注入量は、1×1014〜1×1016原子/cm3の範囲であって良い。続いてトランジスタ100Aは、ドーパントがチャネル領域120へ拡散するようにアニーリングされる。角度をつけて行うイオン注入法が、さらにゲート誘電層106とソース/ドレイン領域110/112の間の領域へドーパントをも注入するのに用いられて良い。
【００１３】
残念なことに、当業者に認識されているように、チップ領域110A/112Aの形状、ドーパントがスペーサ108よりも下方へ進行する距離、及びチップ領域110A/112Aの濃度勾配はすべて、基板材料中でのドーパントの拡散特性に依存する。たとえばチップ領域の濃度は、ソース/ドレイン領域110/112付近で高くてチャネル領域120付近で低い。強く望まれているとはいえ、ドーパントをチャネル領域120へ駆動させずにチャネル領域120付近でのドーパント濃度を非常に高くすることはほとんど不可能である。さらにソース及びドレイン110/112はチャネル領域120へ近づくように移動できない。その理由はドーパントが再度チャネル領域120へ入り込むように駆動されるからである。このため、ソース及びドレイン領域110/112がチャネル領域120に近接して形成することが制限される。その結果、ゲート長のスケールダウンが制限される。
【００１４】
図1Bは、ソース及びドレイン「張り出し部」を用いて基板上に作製された改良MOSトランジスタ100Bを図示している。スペーサ108の下にドーパント注入し、かつ拡散させてチップ領域を形成するのではなく、MOSトランジスタ100Bはアンダーカットエッチングを用いて、ソース領域110及びドレイン領域112が、スペーサ108及びゲート誘電層106の下方へ拡張できるようにする。スペーサ108の下方へ拡張するソース/ドレイン領域110/112の部分は、本明細書ではソース張り出し部110B及びドレイン張り出し部112Bと呼ばれる。ソース及びドレイン張り出し部110B/112Bは、図1Aに図示された望ましくないチップ領域110A/112Aにとってかわる。
【００１５】
ソース/ドレイン領域110/112及びソース/ドレイン張り出し部110B/112Bは、基板をエッチング-これには基板のアンダーカットが含まれる-し、続いてシリコン又はシリコンゲルマニウム材料をエピタキシャル成長させることによって形成される。従ってソース及びドレイン領域110B/112Bは、ソース及びドレイン領域110/112と同一のプロセス工程中に形成される。その結果プロセス工程全体の工程数が減少する。ソース及びドレイン領域110B/112Bはまた、ソース/ドレインチップ領域110A/112Aと比較して、さらなる利点をも供する。たとえば従来のチップ領域とは異なり、ソース/ドレイン張り出し部110B/112Bの格子構造はチャネル領域120内に歪みを有し、その歪みは、電子の移動度を増大させ、その結果チャネル内での抵抗を減少させる。
【００１６】
他の利点は、ソース/ドレイン張り出し部110B/112Bと、チャネル領域120を形成する基板材料102との間の界面が急峻なことである。界面の一の面にはエピタキシャル成長したドーピングされたシリコン材料が存在し、界面の他の面にはチャネル領域120を満たす基板材料が存在する。この構造は、エピタキシャル成長したソース/ドレイン張り出し部110B/112Bが、高濃度ドーピングされたシリコン材料をチャネル領域120へ非常に近づけることを可能にする。エピタキシャル成長したソース/ドレイン張り出し部110B/120B内のドーパントは、実質的又は完全にその張り出し部内に残り、かつチャネル領域120へは拡散しない。
【００１７】
残念なことに、ソース及びドレイン張り出し部110B/120Bを形成する従来方法にはいくつかの欠点が存在する。一の欠点は図1B及び図1Cに図示されている。図示されているように、従来のアンダーカットエッチング法は結果として、アンダーカット領域の弾丸型プロファイルを生成する。換言すると、基板材料は、ゲート誘電層106に隣接する領域が直接エッチングされるよりも、ゲート誘電層106の下に位置するわずかな距離の領域の方が、よりエッチングされる。そのようなものとして、ソース張り出し部110B及びドレイン張り出し部112Bもそれぞれ弾丸型プロファイルを有する。その弾丸型プロファイルは、チャネル領域120内での最適な歪みではない状態を生じさせる。さらに従来のアンダーカットエッチヌ方にはかなりのばらつきが存在するので、生成されるソース及びドレイン張り出し部110B/112Bにはかなりばらつきが存在しがちである。
【００１８】
ソース及びドレイン張り出し部110B/120Bを形成する従来方法の他の欠点は、図1B及び図1Cで述べたように、アンダーカットエッチングに対するスペーサ厚さの影響に関する。図1Bから開始すると、第1厚さx1を有するオフセットスペーサ108を有するMOSトランジスタ108が図示されている。スペーサ108及びゲート誘電層106の一部分をアンダーカットしてソース及びドレイン張り出し部110B/112Bの形成を可能にする基板エッチングが行われた。アンダーカット間(UC-to-UC)距離114は、ドレイン張り出し部112Bからソース張り出し部110Bを分離する。
【００１９】
図1Cに移ると、厚さx2を有するオフセットスペーサ108を有するMOSトランジスタ100Cが図示されている。ここで厚さx2は、図1Bの厚さx1よりもはるかに大きい。その結果、基板エッチングが行われるとき、厚くなったスペーサ108はアンダーカットエッチングを外側へ押しのけ、かつソース/ドレイン張り出し部110B/112Bを、トランジスタ100Cのチャネル領域120からさらに遠ざける。従って基板エッチングは、MOSトランジスタ100C下の表面領域をあまりエッチングしない。従ってMOSトランジスタ100CについてのUC-to-UC距離116は、MOSトランジスタ100BについてのUC-to-UC距離114よりもはるかに長い。残念なことに、このようにしてUC-to-UC距離を変化させることで、MOSトランジスタについての駆動電流のばらつきは大きくなってしまう。
【００２０】
図1Dは、如何にしてスペーサ厚さが、既知の方法を用いて作製されたデバイスにおけるUC-to-UC距離に影響するのかを示すグラフである。当該グラフは、線118によって表されたデータを供する。そのデータは、スペーサの厚さが増大することで、UC-to-UC距離も増大し、その結果大きな駆動電流のばらつきが生じることを示している。典型的には、ナノメートル(nm)毎のスペーサ厚さの増大につき、UC-to-UC距離は約2nm増大する。そのようなものとして、従来方法を用いてソース/ドレイン張り出し部を形成することで、オフセットスペーサの厚さが、MOSデバイスの性能に多大な影響を有するようになってしまう。
【００２１】
上述したこれらの問題を解決するため、本発明の実施例は、新規で、自己整合し、かつエピタキシャル成長したソース及びドレイン張り出し部を形成する方法を供する。本発明のエピタキシャル成長したソース及びドレイン張り出し部は、高濃度ドーピングされたシリコン材料を、MOSトランジスタのチャネル領域に近接した場所に設ける。そしてソース及びドレイン張り出し部は自己整合するので、前記ソース及びドレイン張り出し部は、従来プロセスと比較して、オフセットスペーサの厚さによる影響を受けにくい。
【００２２】
図2は自己整合エピタキシャルソース及びドレイン張り出し部を有するMOSトランジスタの作製方法200である。図3A〜図3Eは、図2の方法200が実行されるときに作製される構造を図示している。
【００２３】
方法200は、上にMOSデバイス-たとえばMOSトランジスタ-を作製することができる半導体基板で開始される（図2の処理202）。半導体基板はバルクのシリコン又は絶縁体上にシリコンを有する構造を用いて作製されて良い。他の実施例では、半導体基板は他の材料を用いて作製されても良い。前記他の材料はシリコンと結合しても良いし、又は結合しなくても良い。前記他の材料には、ゲルマニウム、インジウムアンチモン、テルル化鉛、インジウムヒ素、インジウムリン、ガリウムヒ素、又はガリウムアンチモンが含まれるが、これらに限定されるわけではない。基板を作製することのできる材料が数例記載されているが、上に半導体デバイスを作製することができる土台として機能しうる材料であれば、本発明の技術的範囲及び技術的思想の範囲内に属する。
【００２４】
ゲート積層体が半導体基板上に作製される(204)。本発明の実施例によっては、ゲート積層体が、ゲート誘電層及びゲート電極層を堆積してその後パターニングすることによって作製されて良い。たとえば一の実施例では、ゲート誘電層は、従来の堆積処理-たとえば化学気相成長法(CVD)、原子層堆積法(ALD)、スピンオン堆積法(SOD)、又は物理気相成長法(PVD)-を用いて半導体基板上を覆うように堆積されていて良い。他の堆積法も用いられて良い。たとえばゲート誘電層は熱的に成長しても良い。続いてゲート電極材料が、同様の堆積方法-たとえばALD、CVD、又はPVD-を用いてゲート誘電層上に堆積されて良い。実施例によっては、ゲート電極材料は多結晶シリコン又は金属層である。実施例によっては、ゲート電極材料は、置換金属ゲート処理用に後で除去可能な犠牲材料である。続いて従来のパターニング処理が実行され、ゲート電極層及びゲート誘電層の一部がエッチングされて、ゲート積層体が作製される。
【００２５】
ゲート誘電材料は、たとえば二酸化シリコン又はhigh-k誘電材料のような材料から作製されて良い。使用可能なhigh-k誘電材料の例には、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウム酸化物、及び亜鉛酸鉛が含まれるが、これらに限定されるわけではない。実施例によっては、high-kゲート誘電層は約5オングストローム（Å）〜約50Åの厚さであって良い。他の実施例では、更なる処理-たとえばhigh-k材料の品質を向上させるアニーリング処理-がhigh-kゲート誘電層上で行われて良い。
【００２６】
図3Aは上にゲート積層体が作製される基板300を図示している。図3Aに図示されている実施例では、ゲート積層体は、high-kゲート誘電層302及び犠牲ゲート電極304を有して良い。他の実施例では、ゲート積層体は、二酸化シリコンゲート誘電層及び多結晶シリコンゲート電極を有して良い。ゲート積層体はまた、処理中にある特定の利点又は用途-たとえば後続のイオン注入処理からゲート電極304を保護する-を供するゲートハードマスク層306をも有して良い。本発明の実施例では、このハードマスク層306は、ハードマスクとして従来用いられてきた材料-たとえば従来の誘電材料-を用いて作製されて良い。
【００２７】
ゲート積層体の作製後、ゲート積層体に隣接する基板の一部を高濃度ドーピングするためにイオン注入処理が行われる(206)。本発明の実施例によると、イオン注入処理に用いられるドーパントは、注入される基板材料のエッチング速度を増大させるそのドーパントの能力に基づいて選ばれる。イオン注入処理用に選ばれた特定のドーパントは、基板材料及び後続のエッチング処理に用いられるエッチャントに基づいて変更されて良い。ほとんどの基板がシリコン、ゲルマニウム、又はインジウムアンチモン成分を多く含んでいるので、シリコン、ゲルマニウム、又はインジウムアンチモンのエッチング速度を増大させるドーパントが通常選ばれる。
【００２８】
本発明の実施例では、基板のエッチング速度を増大させるために選ばれて良い特定のドーパントには、炭素、リン、及びヒ素が含まれるが、これらに限定されるわけではない。たとえば炭素は、5〜15キロ電子ボルト(keV)の注入エネルギーを用いることによって1×1014〜1×1016原子/cm3の範囲の照射量で用いられて良い。リンは、1〜5キロ電子ボルト(keV)の注入エネルギーを用いることによって1×1014〜5×1015原子/cm3の範囲の照射量で用いられて良い。ヒ素は、2〜5キロ電子ボルト(keV)の注入エネルギーを用いることによって1×1014〜5×1015原子/cm3の範囲の照射量で用いられて良い。
【００２９】
本発明の実施例では、イオン注入は実質的に垂直方向（つまり基板に垂直な方向）で生じる。実施例によっては、ゲート積層体の下にイオンを注入するため、注入処理の少なくとも一部が、ある角度をなす方向で生じて良い。上述したように、ゲート電極が金属を含む場合、誘電ハードマスクが、金属ゲート電極のドーピングを防止するためにゲート積層体上に形成されて良い。
【００３０】
次にドーパントをさらに基板内部へ進行させ、かつイオン注入処理中に基板が受けた損傷を減少させるため、アニーリングが実行されて良い(207)。注入及び後続のアニーリングは、イオンを基板中2nm〜20nmの深さにまで進行させることができる。アニーリングは、700℃〜1100℃の温度で最大1分間-たとえば5秒間-行われて良い。
【００３１】
図3Bはイオン注入及び拡散処理後の基板300を図示している。図示されているように、イオン注入プロセスは、ゲート誘電層302に隣接する2つのドーピングされた領域308を生成する。適切なエッチャントに曝露されるとき、ドーピングされた領域308は、周囲の基板材料のエッチング速度よりも速いエッチング速度を有する。ドーピングされた領域308のうちの一は、作製されるMOSトランジスタのソース領域-自己整合エピタキシャルソース張り出し部を含む-の一部として機能する。他のドーピングされた領域308は、MOSトランジスタのドレイン領域-自己整合エピタキシャルドレイン張り出し部を含む-の一部として機能する。図示された実施例では、ドーピングされた領域308の一部は、ゲート誘電層302の下に位置する。本発明の様々な実施例では、ドーピングされた領域308の大きさ-深さを含む-は、作製されるMOSトランジスタの要求に基づいて変化して良い。
【００３２】
次にスペーサがゲート積層体の各面上に形成される(208)。スペーサは、従来の材料-シリコン酸化物又はシリコン窒化物が含まれるが、これらに限定されるわけではない-を用いて形成されて良い。スペーサの幅は、作製されるMOSトランジスタの設計要求に基づいて選ばれて良い。本発明の実施例によると、スペーサの幅はエピタキシャル成長したソース及びドレイン張り出し部の形成によって課される設計上の制約に服さない。図3Cは、ゲート電極層304及びゲート誘電層302の両側にスペーサ310が形成された基板300を図示している。
【００３３】
スペーサが基板上に形成された後、ドーピングされた領域をエッチングし、かつソース/ドレイン領域及び基板の一部をエッチングして、ソース/ドレイン領域及びソース/ドレイン張り出し部を形成することのできるキャビティを形成するため、ドライエッチング処理が行われて良い(210)。エッチングされたキャビティはゲート積層体に隣接する。エッチングされるキャビティは50nm〜1500nmの深さに形成されて良い。この深さはドーピングされた領域よりも深い。従ってエッチング処理はドーピングされた領域の下の基板材料を除去する。
【００３４】
ドライエッチング処理は、ドーピングされた領域のエッチング速度を増大させるため、イオン注入処理で用いられるドーパントを補助するエッチャントレシピを用いる。このため、エッチング処理は、ドーピングされた領域を、基板の他の部分よりも速い速度でエッチングすることが可能となる。それ自体、エッチング速度が適切に増大することで、そのエッチング処理は、キャビティのエッチングが終了するまで、ドーピングされた領域から実質的に全ての材料を除去することができる。これには、スペーサ及びゲート誘電層をアンダーカットすることで、トランジスタの自己整合拡張構造を画定するドーピング領域の一部が含まれる。ドーピングされた領域のエッチング速度が増大することで、エッチングされたソース及びドレイン張り出し部キャビティが、スペーサの厚さ、ドライエッチング処理のばらつき、及び他の処理のばらつきといった因子によってUC間距離が実質的に影響されることなく、スペーサ及びゲート誘電層をアンダーカットすることを可能にする。
【００３５】
本発明の実施例によると、ドライエッチング処理は、プラズマ反応炉内で起こる塩化反応を用いて良い。一の実施例では、エッチャントレシピは、NF3及びCl2と、バッファ又はキャリアガスとして用いられるアルゴン又はヘリウムとの混合物から構成されて良い。活性エッチャント種の流速は、50〜200標準状態でのcm3/分(sccm)で変化して良い一方で、キャリアガスの流速は150〜400sccmで変化して良い。高エネルギープラズマが、100W未満の低RFバイアスにより700W〜1100Wの範囲の出力で用いられて良い。反応炉の圧力は約1パスカル(Pa)〜約2Paの範囲であって良い。
【００３６】
他の実施例では、エッチャント化学物質はHBrとCl2の混合物で構成されて良い。エッチャント種の流速は40sccm〜100sccmで変化して良い。高エネルギープラズマは、100W未満の低RFバイアスにより600W〜1000Wの範囲の出力で用いられて良い。反応炉の圧力は約0.3パスカル(Pa)〜約0.8Paの範囲であって良い。他の実施例では、エッチャント化学物質はSF6とCl2の混合物で構成されて良い。SF6の流速は3〜10sccmで変化して良い。Cl2の流速は20〜60sccmで変化して良い。高エネルギープラズマが、50W未満の低RFバイアスにより400W〜900Wの範囲の出力で用いられて良い。この実施例では、SF6の流速及び反応炉の圧力は、除去速度を減少させて制御を最大化するように低い値に維持されて良い。たとえば反応炉の圧力は約0.1Pa〜約0.5Paの範囲であって良い。さらに他の実施例では、エッチャント化学物質はArとCl2の混合物で構成されて良い。このときエッチャント種の流速は40sccm〜80sccmの間で変化して良い。中程度のエネルギーのプラズマが、約100W〜200Wの高RFバイアスにより約400W〜約800Wの範囲の出力で用いられて良い。反応炉の圧力は約1Pa〜約2Paの範囲であって良い。
【００３７】
図3Dはドライエッチング処理が実行された後の基板300を図示している。図示されているように、ソース領域のキャビティ312及びドレイン領域のキャビティ314が形成されている。さらにソース張り出し部のキャビティ312A及びドレイン張り出し部のキャビティ314Aが、ドーピングされた領域308のエッチングによって形成された。スペーサ310の厚さは、ソース張り出し部のキャビティ312A及びドレイン張り出し部のキャビティ314Aのエッチングに対して最小の影響しか有していない。ドーピングされた領域308のエッチング速度を増大させるドーパント及びエッチャントレシピを用いているからである。
【００３８】
ドライエッチング処理の完了後、ソース領域のキャビティ312、ソース張り出し部のキャビティ312A、ドレイン領域のキャビティ314、及びドレイン張り出し部のキャビティ314Aを洗浄してさらにエッチングするため、ウエットエッチング処理が行われて良い(212)。シリコン及び酸化物材料の洗浄用として当技術分野において知られている従来のウエットエッチング化学物質が用いられて良い。たとえばシリコンをその結晶面に沿って除去することのできるウエットエッチング化学物質が用いられて良い。
【００３９】
ウエットエッチングは少なくとも2つの目的を与える。1つは、ウエットエッチングは、汚染物-たとえば炭素、フッ素、クロロフルオロカーボン、及びシリコン酸化物のような酸化物-を除去して、後続の処理が実行できるように清浄な表面を供することである。第2は、ウエットエッチングは、(111)及び(001)結晶面に沿って基板の薄い部分を除去して、高品質のエピタキシャル成長が可能となるような滑らかな表面を供することである。エッチングによって除去される基板の薄い部分は最大で5nmの厚さで、残りの汚染物をも除去して良い。図3Eに図示されているように、ウエットエッチングは、ソース領域のキャビティ312、ソース張り出し部のキャビティ312A、ドレイン領域のキャビティ314、及びドレイン張り出し部のキャビティ314Aの端部を、(111)及び(001)結晶面に従わせる。ソース張り出し部312A及びドレイン張り出し部314Aは、従来の処理で生じる弾丸型のプロファイルを有してないことにも留意して欲しい。
【００４０】
MOSトランジスタを作製する処理の残りの部分は従来のMOS処理方法と同様である。たとえばエッチング処理後、ソース及びドレイン領域のキャビティ-ソース及びドレイン張り出し部を含む-は、選択的エピタキシャル成長法を用いることによってシリコン混晶で満たされて良い(214)。従ってこのエピタキシャル成長は、一の処理で、ソース及びドレイン領域並びにソース及びドレイン張り出し部を形成する。実施例によっては、シリコン混晶は、その場ドーピングされたシリコンゲルマニウム、その場ドーピングされたシリコンカーバイド、又はその場ドーピングされたシリコンであって良い。他の実施例では、他のシリコン混晶が用いられて良い。たとえば使用可能な他のシリコン混晶材料には、ニッケルシリサイド、チタンシリサイド、コバルトシリサイドが含まれて良いが、これらに限定されるわけではない。また場合によっては、他のシリコン混晶材料は、ホウ素及び/又はアルミニウムがドーピングされて良い。実施例によっては、堆積用にCVD処理が用いられて良い。
【００４１】
複数の実施例では、ソース及びドレイン領域のキャビティ内に堆積されるシリコン混晶材料は、基板材料の格子間隔とは異なる格子間隔を有する。格子間隔の差異は、MOSトランジスタのチャネル領域内での引っ張り又は圧縮応力を誘起する。この引っ張り又は圧縮応力は、ソース及びドレイン張り出し部内にシリコン混晶を堆積することによって際立つ。当業者にとっては既知であるように、引っ張り応力を誘起するか又は圧縮応力を誘起するのかの決定は、nMOSが作製されているかpMOSが作製されているのかに依存する。
【００４２】
本発明の実施例によると、nMOSトランジスタについては、ソース及びドレイン領域のキャビティは炭素ドープされたシリコンで満たされて良い。炭素ドープされたシリコンは選択的にエピタキシャル成長して良い。他の実施例では、炭素ドープされたシリコンにはさらにその場でリンがドーピングされて良い。炭素濃度は0.5原子%〜3原子%の範囲であって良い。リンの濃度は5×1019/cm3〜5×1020/cm3の範囲であって良い。炭素ドープされたシリコンの厚さは400Å〜1200Åの範囲であって良い。炭素及びリンがドーピングされたシリコンは(C,P)ySi(1-y)と表されて良い。
【００４３】
高濃度ドーピングされた(C,P)ySi(1-y)ソース及びドレイン領域の堆積は、最大60サイクルの堆積手順及びシラン(SiH4)、CH3SiH3、及び塩素(Cl2)化学物質に基づくエッチング手順を用いて、低圧化学気相成長(LPCVD)反応炉内で行われて良い。反応炉の温度は500℃〜625℃であって良い。そして反応炉の圧力は20Pa未満であって良い。選択性、エピタキシー、及び高ドーパント濃度を実現するため、以降の段落に記載された処理パラメータが用いられて良い。
【００４４】
堆積段階では、共反応物は、流速が500〜4000標準状態でのcm3/分(sccm)のSiH4、流速が25〜150
sccmのCH3SiH3、流速が1〜25 sccmのPH3、及び流速が500〜4000sccmのH2を含んで良い。堆積段階の各サイクルは最大4分間持続して良い。
【００４５】
堆積段階に続いて第1パージ段階が行われて良い。第1パージは、流速が500sccm〜2標準状態でのリットル/分(slm)の窒素、及び流速が5slm〜50 slmのN2Cl2を含んで良い。第1パージ段階の各サイクルは最大10秒間持続して良い。
【００４６】
エッチング段階が第1パージ段階に続いて良い。エッチング段階では、共反応物は流速が5〜25
sccmのCl2を含んで良い。エッチング段階の各サイクルは最大30秒間持続して良い。
【００４７】
エッチング段階に続いて第2パージ段階が行われて良い。第2パージは、流速が50sccm〜2slmの窒素、及び流速が5sccm〜35sccmのN2Cl2を含んで良い。第2パージ段階の各サイクルは最大10秒間持続して良い。
【００４８】
第2パージ段階に続いて第3パージ段階が行われて良い。第3パージは、流速が5slm〜25slmの水素(H2)を含んで良い。第3パージ段階の各サイクルは最大2分間持続して良い。
【００４９】
本発明の実施例によると、pMOSトランジスタについては、ソース及びドレイン領域のキャビティはシリコンゲルマニウムで満たされて良い。シリコンゲルマニウムはエピタキシャル成長して良い。ゲルマニウム濃度は10原子%〜50原子%の範囲であって良い。他の実施例では、シリコンゲルマニウムはさらにその場でホウ素によってドーピングされて良い。ホウ素の濃度は2×1019/cm3〜7×1020/cm3の範囲であって良い。シリコンゲルマニウムの厚さは40Å〜1500Åの範囲であって良い。
【００５０】
ドーピングされたシリコンゲルマニウムの堆積が、CVDチャンバ、LPCVDチャンバ、又は超高真空CVD(UHVCVD)チャンバ内で実行されて良い。反応炉の温度は600℃〜800℃であって良い。反応炉の圧力は1〜760Torrであって良い。キャリアガスは、流速が10〜50slmの範囲である水素又はヘリウムで構成されて良い。
【００５１】
その堆積は、シリコン源先駆体ガス-たとえばジクロロシラン(DCS又はSiH2Cl2)、シラン(SiH4)、又はジシラン(Si2H6)-を用いて実行されて良い。たとえばDCSは15〜100sccmの範囲の流速で用いられて良い。その堆積はまた、シリコン源先駆体ガス-たとえばH2中で希釈されたGeH4（たとえばGeH4は1-5%で希釈されて良い）-をも用いて良い。たとえば希釈されたGeH4は濃度1%でかつ50〜300sccmの流速で用いられて良い。ホウ素のその場ドーピングについては、希釈B2H6（たとえばB2H6はH2中にて1-5%で希釈されて良い）が用いられて良い。たとえば希釈B2H6は濃度3%でかつ10〜100sccmの流速で用いられて良い。実施例によっては、堆積の選択性を増大させるためにエッチング剤が用いられて良い。たとえば流速が50〜300sccmの範囲にあるHCl又はCl2が加えられて良い。
【００５２】
図3Fは、ソースのキャビティ312がシリコン混晶で満たされることでソース領域318が形成され、かつドレインのキャビティ314がシリコン混晶で満たされることでドレイン領域320が形成されたMOSトランジスタ316を図示している。張り出し部も同様に満たされることで、エピタキシャル成長したソース張り出し部318A及びエピタキシャル成長したドレイン張り出し部320Aが形成された。図3Fに図示されているように、注入及び拡散法で形成されるためにチップ領域とチャネル領域との間に明確な境界が存在しない従来のソース及びドレインチップ領域とは異なり、本発明の自己整合エピタキシャル成長したソース及びドレイン張り出し部は急峻な境界を有する。換言すると、エピタキシャル成長したソース/ドレイン張り出し部とチャネル領域との間の界面は明確である。界面の一の面ではエピタキシャル成長したシリコン材料が堆積される。界面の他の面では基板材料がチャネル領域を埋める。エピタキシャル成長したソース/ドレイン張り出し部内のドーパントは実質的又は完全にその張り出し部内に残り、かつチャネル領域へは拡散しようとしない。そのためエピタキシャル成長したソース及びドレイン張り出し部は、従来の手法と比較して、高濃度ドーピングされたシリコン材料を、よりチャネル領域へ近づけることが可能となる（つまりソース張り出し部318A/ドレイン張り出し部320Aは10nmよりも大きくゲート誘電層302をアンダーカットして良い）。当業者には明らかなように、このようにして、チャネル領域を短くしなくても、ゲート長を縮小することが可能となる。
【００５３】
エピタキシャル成長したソース及びドレイン張り出し部を相対的にチャネル領域へ近づけるように形成することは、チャネルへの静水圧応力を大きくするようにも影響する。この応力はチャネル内部での歪みを増大させることで、チャネル内での移動度を増大させ、かつ駆動電流を増大させる。この応力は、エピタキシャル成長したソース及びドレイン張り出し部のドーピングを増大させることによってさらに増幅させることが可能である。エピタキシャル成長したソース及びドレイン張り出し部のドーピングの増大は、シリコン混晶のエピタキシャル成長中に容易に制御される。これは、チップ領域が一般にチャネル領域上に歪みを誘起しようとしない従来の拡散処理に対する利点である。
【００５４】
当業者には明らかなように、MOSトランジスタ316はさらなるMOS処理を経て良い。さらなるMOS処理とはたとえば、ゲート酸化膜置換処理、金属ゲート置換処理、アニーリング、又はサリサイデーション処理で、トランジスタ316のさらなる改質及び/又は必要な電気的相互接続の提供をさらに行うことが可能なものである。たとえばソース/ドレイン領域及びソース/ドレイン張り出し部のエピタキシャル成長後、層間絶縁層(ILD)がトランジスタ316全体にわたって堆積及び平坦化されて良い(216)。ILDは、集積回路構造用の誘電層として応用されることが知られている材料-たとえばlow-k誘電材料-を用いて形成されて良い。そのような誘電材料には、酸化物-たとえば二酸化シリコン(SiO2)及び炭素がドーピングされた酸化物(CDO)-、シリコン窒化物、有機ポリマー-たとえばペルフルオロシクロブタン又はポリテトラフルオロエチレン-、フルオロシリケートガラス(FSG)、及びオルガノシリケート-たとえばシルセキオサン、シロキサン、又はオルガノシリケートガラス-が含まれるが、これらに限定されるわけではない。誘電層は、さらに誘電率を減少させる穴又は他の空孔を有して良い。図3GはMOSトランジスタ316全体にわたって堆積されたILD層322を図示している。
【００５５】
次に、金属ゲート置換処理が用いられる本発明の実施例では、ゲート積層体（つまりhigh-kゲート誘電層302、犠牲ゲート電極304、及びハードマスク層306）が、エッチング処理を用いて除去されて良い(218)。これらの層を除去する方法は当技術分野において周知である。代替実施例では、犠牲ゲート304のみが除去される。図3Hはゲート積層体がエッチングされるときに形成される溝開口部を図示している。
【００５６】
ゲート誘電層が除去される場合、新たなゲート誘電層が溝開口部内に堆積されて良い(220)。上述したhigh-k誘電材料-たとえばハフニウム酸化物-が用いられて良い。同一の堆積処理もまた用いられて良い。ゲート誘電層の置換は、ドライ及びウエットエッチング処理中に元のゲート誘電層に生じた損傷を解決するのに用いられて良い。続いて金属ゲート電極層がゲート誘電層全体にわたって堆積されて良い(222)。従来の金属堆積処理-たとえばCVD、ALD、PVD、無電解メッキ又は電気メッキ-は、金属ゲート電極層を形成するのに用いられて良い。図3Iは、溝開口部に堆積されたhigh-kゲート誘電層324及び金属ゲート電極326を図示している。
【００５７】
金属ゲート電極層は、トランジスタがpMOSであるのかnMOSであるのかに依存して、p型の仕事関数を有する金属又はn型の仕事関数を有する金属で構成されて良い。実施例によっては、pMOSトランジスタが作製され、かつ、p型の仕事関数を有する金属層の形成に用いることの可能な材料には、ルテニウム、パラジウム、コバルト、ニッケル、及び伝導性金属酸化物-たとえばルテニウム酸化物-が含まれるが、これらに限定されるわけではない。p型の金属層は、約4.9eV〜約5.2eVの仕事関数を有するpMOSゲート電極の形成を可能にする。あるいはその代わりに実施例によっては、nMOSトランジスタが作製され、かつ、n型の仕事関数を有する金属層の形成に用いることの可能な材料には、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及びこれらの合金-たとえばこれらの元素を含む金属カーバイド、つまりハフニウムカーバイド、ジルコニウムカーバイド、チタンカーバイド、タンタルカーバイド、及びアルミニウムカーバイド-が含まれるが、これらに限定されるわけではない。N型の金属層は、約3.9eV〜約4.2eVの仕事関数を有するnMOSゲート電極の形成を可能にする。実施例によっては、2層以上の金属ゲート電極層が堆積されて良い。たとえばアルミニウムのような金属で金属ゲート電極を満たした後に仕事関数を有する金属が堆積されて良い。
【００５８】
従って、シリコン容積を減少させると共にドーピングされたシリコン（たとえばホウ素がドーピングされたシリコンゲルマニウム）容積を増大させたため、MOSトランジスタ全体の抵抗を減少させてチャネル歪みを増大させる自己整合エピタキシャルソース及びドレイン張り出し部が開示された。エピタキシャル成長したソース及びドレイン張り出し部は、弾丸型のプロファイルを有しておらず、チャネル領域とソース及びドレイン領域との間で急峻な界面を形成し、かつより容易に制御されるドーピング濃度を有する。それにより、より最適化されたソース-ドレインプロファイルが得られる。さらにドーパントとエッチャントレシピの最適な組合せを選ぶことによって、本発明の実施例は、スペーサの厚さによる実質的な影響を受けずに、ソース及びドレイン張り出し部をエッチングすることを可能にする。従ってこの自己整合処理は、処理のばらつきを最小限に抑制しながら性能を向上させる。
【００５９】
図4は本明細書に開示された自己整合方法によって実現可能となった改善を表すグラフである。線400は本発明の実施例を用いて構築されたMOSについて収集されたデータを表す。図示されているように、アンダーカット間距離は、従来の処理を用いて作製されたデバイス-そのデータは線118によって表されている-よりも、スペーサの厚さによる影響をはるかに受けなくなっている。
【００６０】
本発明の図示した実施例についての上記説明-要約に記載されていることも含む-は、本発明を開示されている厳密な形態に限定するものと解してはならない。当業者には明らかなように、本発明の具体的実施例が例示目的で記載されているとしても、様々な修正型が、本発明の技術的範囲内で可能である。
【００６１】
これらの修正型は、上記の詳細な説明を踏まえることが可能である。「特許請求の範囲」にて用いられている用語は、本発明を、明細書及び請求項に開示されている具体的実施例に限定するように解釈してはならない。むしろ本発明の技術的範囲は、完全に「特許請求の範囲」の請求項によって決定されるべきである。それは請求項解釈についての確立された原則に従ってなされるべきである。
【特許請求の範囲】
【請求項１】
基板上にゲート積層体を作製する工程；
前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させる工程；
前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程；
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域をエッチングする工程であって、前記のドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の領域のエッチング速度よりも速い工程；並びに
前記基板のエッチングされた領域中にシリコン含有材料を堆積することで、ソース領域及びドレイン領域だけでなくソース張り出し部及びドレイン張り出し部を形成する工程；
を有する方法。
【請求項２】
前記のドーパントを注入する工程後に前記基板をアニーリングする工程であって、該アニーリングは700℃〜1100℃の温度で最大5秒間行われる工程をさらに有する、請求項1に記載の方法。
【請求項３】
前記基板のエッチングされた領域にウエットエッチングを用いることで、前記シリコン含有材料を堆積する前に、(111)及び(001)結晶面に沿って前記基板の一部を除去する工程をさらに有する、請求項1に記載の方法。
【請求項４】
前記のドーパントを注入する工程が、5〜15keVの注入エネルギーを用いることによって1×1014〜1×1016原子/cm3の範囲の照射量で前記基板へ炭素を注入する工程を有する、請求項1に記載の方法。
【請求項５】
前記のドーパントを注入する工程が、1〜5keVの注入エネルギーを用いることによって1×1014〜5×1015原子/cm3の範囲の照射量で前記基板へリンを注入する工程を有する、請求項1に記載の方法。
【請求項６】
前記のドーパントを注入する工程が、2〜5keVの注入エネルギーを用いることによって1×1014〜5×1015原子/cm3の範囲の照射量で前記基板へヒ素を注入する工程を有する、請求項1に記載の方法。
【請求項７】
前記エッチング工程が、
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域へNF3及びCl2を用いる工程；並びに、
700W〜1100Wの範囲の出力でプラズマを用いる工程；
を有するドライエッチング処理である、
請求項1に記載の方法。
【請求項８】
前記エッチング工程が、
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域へHBr及びCl2を用いる工程；並びに、
600W〜1000Wの範囲の出力でプラズマを用いる工程；
を有するドライエッチング処理である、
請求項1に記載の方法。
【請求項９】
前記エッチング工程が、
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域へSF6及びCl2を用いる工程；並びに、
400W〜900Wの範囲の出力でプラズマを用いる工程；
を有するドライエッチング処理である、
請求項1に記載の方法。
【請求項１０】
前記エッチング工程が、
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域へAr及びCl2を用いる工程；並びに、
400W〜800Wの範囲の出力でプラズマを用いる工程；
を有するドライエッチング処理である、
請求項1に記載の方法。
【請求項１１】
前記シリコン含有材料は炭素がドーピングされたシリコンを有する、請求項1に記載の方法。
【請求項１２】
前記シリコン含有材料は炭素及びリンがドーピングされたシリコンを有する、請求項1に記載の方法。
【請求項１３】
前記シリコン含有材料はホウ素がドーピングされたシリコンゲルマニウムを有する、請求項1に記載の方法。
【請求項１４】
前記ゲート積層体が：
high-kゲート誘電層；
該high-kゲート誘電層上に形成された犠牲層；及び
該犠牲層上に形成されたハードマスク層；
を有する、
請求項1に記載の方法。
【請求項１５】
前記シリコン含有材料の堆積後、ILDを堆積する工程；
前記ハードマスク層及び前記犠牲層を除去して前記スペーサ間に溝を形成する工程；並びに、
該溝に金属ゲート電極を堆積する工程；
をさらに有する、請求項14に記載の方法。
【請求項１６】
前記シリコン含有材料の堆積後、ILDを堆積する工程；
前記ハードマスク層、前記犠牲層及び前記high-kゲート誘電層を除去して前記スペーサ間に溝を形成する工程；
該溝に新たなhigh-kゲート誘電層を堆積する工程；並びに、
前記溝に金属ゲート電極を堆積する工程；
をさらに有する、請求項14に記載の方法。
【請求項１７】
前記ソース張り出し部と前記基板との間の界面が急峻で、かつ
前記ドレイン張り出し部と前記基板との間の界面が急峻である、
請求項1に記載の方法。
【請求項１８】
前記ドーパントが、前記ソース及びドレイン張り出し部が形成されるべき前記基板の領域中に注入される、請求項1に記載の方法。
【請求項１９】
前記ソース及びドレイン張り出し部の位置が前記一対のスペーサの厚さには最小の影響しか受けない、請求項1に記載の方法。
【請求項２０】
前記ソース及びドレイン張り出し部が前記トランジスタのゲート積層体と重なる、請求項1に記載の方法。
【請求項１】
基板上にゲート積層体を作製する工程；
前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させる工程；
前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程；
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域をエッチングする工程であって、前記のドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の領域のエッチング速度よりも速い工程；並びに
前記基板のエッチングされた領域中にシリコン含有材料を堆積することで、ソース領域及びドレイン領域だけでなくソース張り出し部及びドレイン張り出し部を形成する工程；
を有する方法。
【請求項２】
前記のドーパントを注入する工程後に前記基板をアニーリングする工程であって、該アニーリングは700℃〜1100℃の温度で最大5秒間行われる工程をさらに有する、請求項1に記載の方法。
【請求項３】
前記基板のエッチングされた領域にウエットエッチングを用いることで、前記シリコン含有材料を堆積する前に、(111)及び(001)結晶面に沿って前記基板の一部を除去する工程をさらに有する、請求項1に記載の方法。
【請求項４】
前記のドーパントを注入する工程が、5〜15keVの注入エネルギーを用いることによって1×1014〜1×1016原子/cm3の範囲の照射量で前記基板へ炭素を注入する工程を有する、請求項1に記載の方法。
【請求項５】
前記のドーパントを注入する工程が、1〜5keVの注入エネルギーを用いることによって1×1014〜5×1015原子/cm3の範囲の照射量で前記基板へリンを注入する工程を有する、請求項1に記載の方法。
【請求項６】
前記のドーパントを注入する工程が、2〜5keVの注入エネルギーを用いることによって1×1014〜5×1015原子/cm3の範囲の照射量で前記基板へヒ素を注入する工程を有する、請求項1に記載の方法。
【請求項７】
前記エッチング工程が、
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域へNF3及びCl2を用いる工程；並びに、
700W〜1100Wの範囲の出力でプラズマを用いる工程；
を有するドライエッチング処理である、
請求項1に記載の方法。
【請求項８】
前記エッチング工程が、
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域へHBr及びCl2を用いる工程；並びに、
600W〜1000Wの範囲の出力でプラズマを用いる工程；
を有するドライエッチング処理である、
請求項1に記載の方法。
【請求項９】
前記エッチング工程が、
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域へSF6及びCl2を用いる工程；並びに、
400W〜900Wの範囲の出力でプラズマを用いる工程；
を有するドライエッチング処理である、
請求項1に記載の方法。
【請求項１０】
前記エッチング工程が、
前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域へAr及びCl2を用いる工程；並びに、
400W〜800Wの範囲の出力でプラズマを用いる工程；
を有するドライエッチング処理である、
請求項1に記載の方法。
【請求項１１】
前記シリコン含有材料は炭素がドーピングされたシリコンを有する、請求項1に記載の方法。
【請求項１２】
前記シリコン含有材料は炭素及びリンがドーピングされたシリコンを有する、請求項1に記載の方法。
【請求項１３】
前記シリコン含有材料はホウ素がドーピングされたシリコンゲルマニウムを有する、請求項1に記載の方法。
【請求項１４】
前記ゲート積層体が：
high-kゲート誘電層；
該high-kゲート誘電層上に形成された犠牲層；及び
該犠牲層上に形成されたハードマスク層；
を有する、
請求項1に記載の方法。
【請求項１５】
前記シリコン含有材料の堆積後、ILDを堆積する工程；
前記ハードマスク層及び前記犠牲層を除去して前記スペーサ間に溝を形成する工程；並びに、
該溝に金属ゲート電極を堆積する工程；
をさらに有する、請求項14に記載の方法。
【請求項１６】
前記シリコン含有材料の堆積後、ILDを堆積する工程；
前記ハードマスク層、前記犠牲層及び前記high-kゲート誘電層を除去して前記スペーサ間に溝を形成する工程；
該溝に新たなhigh-kゲート誘電層を堆積する工程；並びに、
前記溝に金属ゲート電極を堆積する工程；
をさらに有する、請求項14に記載の方法。
【請求項１７】
前記ソース張り出し部と前記基板との間の界面が急峻で、かつ
前記ドレイン張り出し部と前記基板との間の界面が急峻である、
請求項1に記載の方法。
【請求項１８】
前記ドーパントが、前記ソース及びドレイン張り出し部が形成されるべき前記基板の領域中に注入される、請求項1に記載の方法。
【請求項１９】
前記ソース及びドレイン張り出し部の位置が前記一対のスペーサの厚さには最小の影響しか受けない、請求項1に記載の方法。
【請求項２０】
前記ソース及びドレイン張り出し部が前記トランジスタのゲート積層体と重なる、請求項1に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４】
【公表番号】特表２０１０−５２０６５１（Ｐ２０１０−５２０６５１Ａ）
【公表日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００９−５５２９３７（Ｐ２００９−５５２９３７）
【出願日】平成２０年３月２６日（２００８．３．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０５８３２５
【国際公開番号】ＷＯ２００８／１２１６５９
【国際公開日】平成２０年１０月９日（２００８．１０．９）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年３月２６日（２００８．３．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０５８３２５
【国際公開番号】ＷＯ２００８／１２１６５９
【国際公開日】平成２０年１０月９日（２００８．１０．９）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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