半導体装置の製造方法
【課題】半導体装置において隣接するポリシリコンパッド間のショートを防止する技術を提供する。
【解決手段】半導体装置の製造方法は、（ａ）第１絶縁膜１３を介して下面を基板１表面に接するサイドウォール１２、１３、１４を備えるゲート２１を、基板１上に形成する工程と、（ｂ）ゲート２１間において、基板１内の拡散領域４１上にエピタキシャル膜３１を形成する工程と、（ｃ）拡散領域４１間に隣接する素子分離領域上に第２絶縁膜３２、３３を形成する工程と、（ｄ）拡散領域４１のエピタキシャル膜３１上にコンタクトプラグ１１を形成する工程とを具備する。（ｃ）工程は、（ｃ１）第２絶縁膜３２、３３の膜厚が第１絶縁膜１３よりも厚くなるように第２絶縁膜３２、３３を形成する工程を備えていても良い。
【解決手段】半導体装置の製造方法は、（ａ）第１絶縁膜１３を介して下面を基板１表面に接するサイドウォール１２、１３、１４を備えるゲート２１を、基板１上に形成する工程と、（ｂ）ゲート２１間において、基板１内の拡散領域４１上にエピタキシャル膜３１を形成する工程と、（ｃ）拡散領域４１間に隣接する素子分離領域上に第２絶縁膜３２、３３を形成する工程と、（ｄ）拡散領域４１のエピタキシャル膜３１上にコンタクトプラグ１１を形成する工程とを具備する。（ｃ）工程は、（ｃ１）第２絶縁膜３２、３３の膜厚が第１絶縁膜１３よりも厚くなるように第２絶縁膜３２、３３を形成する工程を備えていても良い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのゲート層間のコンタクト形成方法として、ゲート配線に対し、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）方式の酸化膜ホールエッチングを行なう方法が知られている。しかし、デバイスの微細化が進み、ゲート間隔が狭くなることにより、酸化膜ホールエッチング時のホール（孔）の開口性とゲート配線上の窒化シリコンに対する選択性の両立が困難になってきている。そのため、０．０８μｍプロセスＤＲＡＭの開発においては、新規に、ポリシリコンを円柱状に加工して、コンタクト部を形成する方法を取り入れようとしている。
【０００３】
図１及び図２は、それぞれ従来のコンタクト部を示す概略断面図及び概略平面図である。ここで、図１は、図２におけるＡＡ’断面である。ゲート１２１形成後にコンタクト部としてのポリシリコンパッド１１１を形成した様子を示している。ここで、ゲート１２１は、基板１０１上に設けられた薄膜酸化シリコン膜１１０、ポリシリコン膜１１７、窒化シリコン膜１１９、タングステン窒化シリコン膜１１８、タングステン膜１１６、窒化シリコン１１５、窒化シリコン膜１１２、酸化シリコン膜１１３、窒化シリコン膜１１４、拡散領域（図示されず）を備える。
【０００４】
薄膜酸化シリコン膜１１０は、基板１０１又はその内部に設けられたウェル（図示されず）のチャネル領域の表面に形成されたゲート酸化膜である。ポリシリコン膜１１７は、薄膜酸化シリコン膜１１０上に形成されたゲート電極である。窒化シリコン膜１１９及びタングステン窒化シリコン膜１１８は、ポリシリコン膜１１７上にこの順に形成されたバッファ層である。タングステン膜１１６は、タングステン窒化シリコン膜１１８上を通るように形成されたゲート配線である。窒化シリコン１１５は、タングステン膜１１６を覆うように設けられている。窒化シリコン膜１１４は、窒化シリコン膜１１５及びタングステン膜１１６の側面を覆うように設けられている。酸化シリコン膜１１３は、窒化シリコン膜１１５、タングステン膜１１６及びポリシリコン膜１１７の側面、及びチャネル領域端部の基板１０１の表面を覆うように設けられている。窒化シリコン膜１１２は、酸化シリコン膜１１３の側面及び上面を覆うように設けられている。窒化シリコン膜１１４、窒化シリコン膜１１２及び酸化シリコン膜１１３は、ゲート１２１のサイドウォールを形成している。拡散領域（図示されず）は、基板１０１表面近傍に設けられ、ゲート１２１のソース電極及びドレインを形成している。
【０００５】
ここで、ポリシリコンパッド１１１を形成するためのポリシリコン膜を成膜するとき、前処理の洗浄により、サイドウォールとしての窒化シリコン膜１１２下の酸化シリコン膜１１３の一部（Ｐ領域の端部）がエッチングされ、窒化シリコン膜１１２下に空洞ができる場合がある。その場合、ポリシリコンパッド１１１用のポリシリコン膜を成膜すると、その空洞にポリシリコン膜１３１が入り込む。そうなると、ポリシリコンパッド１１１加工時のドライエッチングで、その空洞のポリシリコン膜１３１を取り切ることができず、エッチ残りとなる。その結果、隣り合うポリシリコンパッド１１１がポリシリコン膜１３１によりショートされてしまう。
【０００６】
図３及び図４は、それぞれ従来のコンタクト部を示す概略断面図及び概略平面図である。ここで、図３は、図４におけるＢＢ’断面である。ゲート１２１形成後にコンタクト部としてのポリシリコンパッド１１１を形成した様子を示している。各部の構成は、図１及び図２の場合と同様である。
【０００７】
ここで、ポリシリコンパッド１１１を形成するためのポリシリコン膜を成膜するとき、前処理の洗浄により、サイドウォールとしての窒化シリコン膜１１２の側面下端部は垂直形状又はオーバーハング形状にエッチングされる場合がある。その場合、ポリシリコンパッド１１１用のポリシリコン膜を成膜すると、その垂直又はオーバーハングな部分のポリシリコン膜１３４は、ポリシリコンパッド１１１加工時のドライエッチングで、除去することが難しく、エッチ残りとなり易い。その結果、隣り合うポリシリコンパッド１１１がポリシリコン膜１３４によりショートされてしまう。
隣接するポリシリコンパッド間のショートを防止する技術が望まれる。
【０００８】
関連する技術として、特開２００４−１１９６４４号公報に、半導体装置の製造方法及び半導体装置が開示されている。この半導体装置の製造方法は、（ａ）露出している第１の不純物領域を主面内に有するとともに、その側方に第１の絶縁膜が設けられたゲート電極を含むゲートを前記主面上に有する半導体基板を準備する工程と、（ｂ）前記ゲート電極との間に前記第１の絶縁膜が介在するように、前記第１の不純物領域上にエピタキシャル層を形成する工程と、（ｃ）前記ゲート電極の側方と、前記エピタキシャル層の上面全体とに第２の絶縁膜を形成する工程と、（ｄ）前記工程（ｃ）の実行によって得られた構造の上面上に層間絶縁膜を形成する工程と、（ｅ）前記第２の絶縁膜をエッチングストッパに用いて前記層間絶縁膜をエッチングし、前記ゲート電極との間に前記第２の絶縁膜が介在し、かつ前記エピタキシャル層上の前記第２の絶縁膜に達する第１のコンタクトホールを前記層間絶縁膜に形成する工程と、（ｆ）前記工程（ｅ）の実行によって露出した前記第２の絶縁膜をエッチングして、前記エピタキシャル層に達する第２のコンタクトホールを前記第２の絶縁膜に形成する工程と、（ｇ）前記第１，２のコンタクトホールを充填するコンタクトプラグを形成する工程とを備える。
【０００９】
【特許文献１】特開２００４−１１９６４４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の目的は、隣接するポリシリコンパッド間のショートを防止することが可能な半導体装置の製造方法を提供することにある。
【００１１】
また、本発明の他の目的は、半導体装置の製造歩留まりを向上することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
上記課題を解決するために、本発明の半導体装置の製造方法は、（ａ）第１絶縁膜（１３）を介して下面を基板（１）表面に接するサイドウォール（１２、１３、１４）を備えるゲート（２１）を、基板（１）上に形成する工程と、（ｂ）ゲート（２１）間において、基板（１）内の拡散領域（４１）上にエピタキシャル膜（３１）を形成する工程と、（ｃ）拡散領域（４１）間に隣接する素子分離領域（４２）上にエピタキシャル膜（３１）と同程度の膜厚で第２絶縁膜（３２、３３）を形成する工程と、（ｄ）導電性膜を形成後に柱状に加工して、拡散領域（４１）のエピタキシャル膜（３１）上にコンタクトプラグ（１１）を形成する工程とを具備する。
本発明では、コンタクトプラグ（１１）の形成前に、素子分離領域（４２）上に第２絶縁膜（３２、３３）を形成する。すなわち、これらの膜により、並列するゲート（２１）間における第１絶縁膜（１３）の空洞部（５１）やサイドウォール（１２、１３、１４）のオーバーハング部分のような、導電膜が残りやすい部分を予め覆っておく。それにより、その後にコンタクトプラグ（１１）用の導電膜を形成して、コンタクトプラグ形状にエッチングしても、空洞部（５１）やオーバーハング部分に当該導電膜がエッチング不十分により残るという現象がなくなり、コンタクトプラグ（１１）間で発生するショートを防止することが出来る。なお、エピタキシャル膜（３１）と第２絶縁膜（３２、３３）との膜厚が同程度というのは、必ずしも膜厚が等しい必要は無く、所定の範囲での相違は許容される。
【００１４】
上記の半導体装置の製造方法において、（ｂ）工程は、（ｂ１）エピタキシャル膜（３１）の膜厚が第１絶縁膜（１３）よりも厚く、かつゲート（２１）の側壁にエピタキシャル膜（３１）が成長しないようにエピタキシャル膜（３１）を形成する工程を備えることが好ましい。
本発明において、エピタキシャル膜（３１）の膜厚を第１絶縁膜（１３）よりも厚くすることで、確実にエピタキシャル膜（３１）及び第２絶縁膜（３２、３３）が第１絶縁膜（１３）の空洞部（５１）を覆うことが出来る。
【００１５】
上記の半導体装置の製造方法において、（ｃ）工程は、（ｃ１）第２絶縁膜（３２、３３）の膜厚が第１絶縁膜（１３）よりも厚くなるように第２絶縁膜（３２、３３）を形成する工程を備えることが好ましい。
本発明において、第２絶縁膜（３２、３３）の膜厚を第１絶縁膜（１３）よりも厚くすることで、より確実に第２絶縁膜（３２、３３）が第１絶縁膜（１３）の空洞部（５１）を覆うことが出来る。
【００１６】
上記の半導体装置の製造方法において、（ｂ）工程は、（ｂ２）エピタキシャル膜（３１）の膜厚が、ゲート（２１）の側壁がオーバーハングした高さよりも厚くなるように形成する工程を含むことが好ましい。
本発明において、エピタキシャル膜（３１）の膜厚をゲート（２１）の側壁がオーバーハングした高さよりも厚くすることで、確実にエピタキシャル膜（３１）及び第２絶縁膜（３２、３３）がサイドウォール（１２、１３、１４）のオーバーハング部分を覆うことが出来る。
【００１７】
上記の半導体装置の製造方法において、（ｃ）工程は、（ｃ２）第２絶縁膜（３２、３３）の膜厚がゲート（２１）の側壁がオーバーハングした高さよりも厚くなるように第２絶縁膜（３２、３３）を形成する工程を備えることが好ましい。
本発明において、第２絶縁膜（３２、３３）の膜厚をゲート（２１）の側壁がオーバーハングした高さよりも厚くすることで、より確実に第２絶縁膜（３２、３３）がサイドウォール（１２、１３、１４）のオーバーハング部分を覆うことが出来る。
【００１８】
上記の半導体装置の製造方法において、（ｃ）工程は、（ｃ３）ゲート（２１）の側面とエピタキシャル膜（３１）の表面と素子分離領域（４２）の表面とを覆うように第２絶縁膜（３２、３３）を形成する工程と、（ｃ４）拡散領域（４１）上はエピタキシャル膜（３１）の表面が露出し、素子分離領域（４２）上は第２絶縁膜（３２、３３）が残るように、エッチングする工程とを備えることが好ましい。
本発明において、エピタキシャル膜（３１）を露出させることでその上にコンタクトプラグを形成することが出来ると共に、素子分離領域（４２）上に第２絶縁膜（３２、３３）が残っているので、コンタクトプラグ用の膜が空洞部（５１）に入ることを防止できる。
【００１９】
上記の半導体装置の製造方法において、（ｃ３）工程は、（ｃ３１）ゲート（２１）の側面とエピタキシャル膜（３１）の表面と素子分離領域（４２）の表面を覆うように第３絶縁膜（３３）を形成する工程と、（ｃ３２）第３絶縁膜（３３）の表面を覆うように第４絶縁膜（３２）を形成する工程とを含むことが好ましい。（ｃ４）工程は、（ｃ４１）拡散領域（４１）上は第３絶縁膜（３３）の表面が露出するように、素子分離領域（４２）上は第４絶縁膜（３２）の高さと拡散領域（４１）上の第３絶縁膜（３３）の表面の高さとが等しくなるように、第４絶縁膜（３２）をエッチングする工程と、（ｃ４２）エピタキシャル膜（３１）の表面が露出するように、第３絶縁膜（３３）をエッチングする工程とを含むことが好ましい。
本発明では、第２絶縁膜（３２、３３）が第３絶縁膜（３３）と第４絶縁膜（３２）の２層になっているので、第３絶縁膜（３３）を（ｃ４１）工程のエッチングストッパとして用いることが出来る。
【００２０】
上記の半導体装置の製造方法において、第４絶縁膜（３２）は、リフロー性の高い材料を用いて形成される酸化膜である。（ｃ３２）ステップは、（ｃ３２１）第４絶縁膜（３２）をリフローして、第４絶縁膜（３２）の表面を基板（１）の表面に対して略平坦化する工程を含むことが好ましい。
本発明では、第４絶縁膜（３２）の表面を平坦化することで、第４絶縁膜（３２）のエッチング量の制御を容易にすることが出来る。
【００２１】
上記の半導体装置の製造方法において、（ｃ４１）工程は、（ｃ４１１）第４絶縁膜（３２）をウエットエッチングでエッチングする工程を含むことが好ましい。
本発明では、第４絶縁膜（３２）の表面が平坦化されているので、ウエットエッチングで第４絶縁膜（３２）のエッチング量の制御を容易にすることが出来る。
【発明の効果】
【００２２】
本発明により、半導体装置において隣接するポリシリコンパッド間のショートを防止することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。図５は、本発明の半導体装置の製造方法を用いて製造された半導体装置の実施の形態の構成を示す概略平面図である。以下の説明では、図中、二つのゲート２１間において本発明を適用した例を示すが、更に他のゲート２１間に対しても同様に適用される。この半導体装置は、ゲート２１、ポリシリコンパッド１１、酸化シリコン膜３２、薄膜窒化シリコン膜３３を具備する。
【００２４】
ゲート２１は、ＭＯＳトランジスタを含む。詳細は後述する。ポリシリコンパッド１１は、ゲート２１のソース電極／ドレイン電極と配線とを接続するコンタクト部である。ポリシリコンで形成されている。ポリシリコンパッド１１は、ＭＯＳトランジスタの拡散領域（ソース電極及びドレイン電極：図示されず、後述）上に形成されている。
【００２５】
酸化シリコン膜３２及び薄膜窒化シリコン膜３３は、隣り合うポリシリコンパッド１１同士を絶縁する。酸化シリコン膜３２及び薄膜窒化シリコン膜３３は、隣り合うポリシリコンパッド１１間、すなわち、ＭＯＳトランジスタを分離する素子分離領域（図示されず、後述）上に設けられている。薄膜窒化シリコン膜３３は、ポリシリコンパッド１１と酸化シリコン膜３２との間、ゲート２１と酸化シリコン膜３２との間、酸化シリコン膜３２と素子分離領域間にぞれぞれ設けられている。薄膜窒化シリコン膜３３と酸化シリコン膜３２上で、シリコンパッド１１とゲート２１とで囲まれた領域には、図示されない層間絶縁膜が形成される。
【００２６】
図６は、図５に示す半導体装置におけるＡＡ’断面を示す概略図である。ゲート２１形成後、選択エピタキシャル成長膜３１と、薄膜窒化シリコン膜３３及び酸化シリコン膜３２（図示されず）とを形成した後、コンタクト部としてのポリシリコンパッド１１を形成した様子を示している。半導体装置は、ゲート２１、選択エピタキシャル成長層３１、ポリシリコンパッド１１を具備する。
【００２７】
ゲート２１は、図１や図３におけるゲート１２１と同じである。すなわち、ゲート２１は、シリコンに例示される基板１上に設けられた薄膜酸化シリコン膜１０、ポリシリコン膜１７、窒化シリコン膜１９、タングステン窒化シリコン膜１８、タングステン膜１６、窒化シリコン１５、窒化シリコン膜１２、酸化シリコン膜１３、窒化シリコン膜１４、拡散領域４１を備える。
【００２８】
薄膜酸化シリコン膜１０は、基板１又はその内部に設けられたウェル（図示されず）のチャネル領域の表面に形成されたゲート酸化膜である。ポリシリコン膜１７は、薄膜酸化シリコン膜１０上に形成されたゲート電極である。拡散領域４１は、基板１表面近傍のチャネル領域の両側に設けられた、ソース電極及びドレイン電極である。すなわち、薄膜酸化シリコン膜１０、ポリシリコン膜１７及び拡散領域４１でＭＯＳトランジスタを構成している。
【００２９】
窒化シリコン膜１９及びタングステン窒化シリコン膜１８は、ポリシリコン膜１７上にこの順に形成されたバッファ層である。タングステン膜１６は、タングステン窒化シリコン膜１８上を通るように形成されたゲート配線である。窒化シリコン１５は、タングステン膜１６を覆うように設けられている。窒化シリコン膜１４は、窒化シリコン膜１５及びタングステン膜１６の側面を覆うように設けられている。酸化シリコン膜１３は、窒化シリコン膜１４を介して窒化シリコン膜１５及びタングステン膜１６の側面を覆い、ポリシリコン膜１７の側面を覆い、且つチャネル領域端部の基板１の表面を覆うように設けられている。窒化シリコン膜１２は、酸化シリコン膜１３の側面及び上面を覆うように設けられている。窒化シリコン膜１４、酸化シリコン膜１３及び窒化シリコン膜１２は、ゲート２１のサイドウォールを形成している。
【００３０】
選択エピタキシャル成長層３１は、ポリシリコンパッド１１と拡散領域４１とを接続する。拡散領域４１のシリコン表面から選択エピタキシャル成長により形成されたシリコン膜である。拡散領域４１上にのみ成長し、素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｉｏｎ）埋め込み酸化膜：後述）上には成長しない。
【００３１】
選択エピタキシャル成長層３１の膜厚は、少なくとも窒化シリコン膜１２下の酸化シリコン膜１３の膜厚（５ｎｍ〜１５ｎｍ、典型的には１０ｎｍ）より厚いことが好ましい。後述されるように、図１に示すポリシリコン膜１３１が形成されることを防止できるように、薄膜窒化シリコン膜３３及び酸化シリコン膜３２の基板１表面からの高さを酸化シリコン膜１３の膜厚より厚くするためである。
【００３２】
更に、選択エピタキシャル成長層３１の膜厚は、ポリシリコンパッド１１のエッチングの際、エッチ残りとしてポリシリコン膜１３４が発生しやすい領域よりも厚いことがより好ましい。後述されるように、図３に示すポリシリコン膜１３４が形成されることを防止できるように、薄膜窒化シリコン膜３３及び酸化シリコン膜３２の基板１表面からの高さをポリシリコン膜１３４が発生しやすい領域よりも厚くするためである。すなわち、基板１の表面から２０ｎｍ以上の厚みであることが好ましく、より好ましくは３０ｎｍ以上である。
【００３３】
一方、エピタキシャル成長させる膜厚が厚いほど、選択性の崩れから窒化シリコン膜１２上にシリコンが成長する異常成長の発生数が増加する。加えて、エピタキシャル成長は真上方向だけではなく、横方向へも成長するため、成長膜厚が厚すぎるとエピタキシャル成長部分同士のショートが発生する。そのため、成長膜厚は１００ｎｍ程度以下が好ましく、より好ましくは５０ｎｍ以下である。
【００３４】
ポリシリコンパッド１１は、ＭＯＳトランジスタの拡散領域４１と上部配線（図示されず）とを選択エピタキシャル成長層３１を介して接続する。
【００３５】
図７は、図５に示す半導体装置におけるＢＢ’断面を示す概略図である。図６と同様、ゲート２１形成後、選択エピタキシャル成長膜３１（図示されず）と、薄膜窒化シリコン膜３３及び酸化シリコン膜３２とを形成した後、コンタクト部としてのポリシリコンパッド１１を形成した様子を示している。この図では、ＭＯＳトランジスタを電気的に分離する素子分離領域４２（ＳＴＩ埋め込み酸化膜）上の構造を示している。半導体装置は、ゲート２１、薄膜窒化シリコン膜３３、酸化シリコン膜３２を具備する。ゲート２１は、図６に示す通りである。
【００３６】
薄膜窒化シリコン膜３３は、隣り合うゲート２１間に、素子分離領域４２の表面及び窒化シリコン膜１２の側面下部を覆うように設けられている。薄膜窒化シリコン３３は、後述されるように、酸化シリコン膜３２をウエットエッチングする際に、ゲート２１のサイドウォールの薄膜酸化シリコン膜１３（ゲート２１の上部）がエッチングされることを防止するために形成される。その膜厚は、１０〜２０ｎｍが良い。その下限値は、膜厚の制御が可能な最低の膜厚である。その上限値は、その後のエッチングによりエピタキシャル成長したシリコン面を露出させるのに容易（例示：時間的に短い、条件的に制御しやすい）な膜厚である。
【００３７】
酸化シリコン膜３２は、薄膜窒化シリコン膜３３と共に、薄膜酸化シリコン膜１３（窒化シリコン膜１２の下部）の一部エッチングされた部分、及び窒化シリコン膜１２の側面下部のオーバーハング形状となった部分を覆う。このような図１のポリシリコン膜１３１や図３のポリシリコン膜１３４の発生しやすい部分を予め絶縁膜で覆うことで、ポリシリコンパッド１１用のポリシリコン膜が当該部分に成膜されることを避けることが出来る。それにより、図１のポリシリコン膜１３１や図３のポリシリコン膜１３４の発生を防止でき、ポリシリコンパッド１１同士のショートを防止できる。後述されるように、酸化シリコン膜３２の膜厚は、選択エピタキシャル成長層３１の膜厚と概ね同程度である。これは、ポリシリコンを円柱状に加工してコンタクト部（ポリシリコンパッド１１）を形成する方法を用いるためである。
【００３８】
次に、本発明の半導体装置の製造方法の実施の形態について説明する。 図８〜図１７は、本発明の半導体装置の製造方法の実施の形態の各工程における半導体装置の状態を示す平面図又は断面図である。ここでは、窒化シリコン膜１２下部の酸化シリコン膜１３の一部がエッチングされた場合について説明するが、窒化シリコン膜１２の側面下部がオーバーハング形状になった場合にも同様に適用可能である。
【００３９】
図８は、ゲート２１を基板１上に形成した状態の製造途中の半導体装置の断面図を示している。ゲート２１の構成は、既述の通りである。ゲート２１の製造方法は、従来知られた方法を用いることが出来るので、ここでは省略する。図９は、図８の半導体装置の平面図を示している。なお、図８は図９のＡＡ’断面図である。隣接するゲート２１間に、拡散領域４１と素子分離領域４２とが交互に露出している。
【００４０】
図８及び図９の状態において、例えば、洗浄を行うために洗浄液中に基板１を浸漬した場合、サイドウォールの窒化シリコン膜１２下の酸化シリコン膜１３の端部が一部エッチングされることがある。その様子を示しているのが図１０である。図１０は、洗浄液中に浸漬後の製造途中の半導体装置の断面図を示している。酸化シリコン膜１３の端部が一部エッチングされ、空洞部５１が形成される。図１１は、図１０の半導体装置の平面図を示している。隣り合う拡散領域４１を繋ぐように、空洞部５１が形成される。この場合、従来の方法で半導体装置の製造を継続すれば、図１及び図２のような状況になる。また、図示しないが、サイドウォールの窒化シリコン膜１２の側面がオーバーエッチされると、従来の方法で半導体装置の製造を継続れば、図３及び図４のような状況になる。なお、図１０は図１１のＡＡ’断面図である。
【００４１】
まず、図１０及び図１１の状態において、選択エピタキシャル成長により、拡散領域４１上にシリコンの選択エピタキシャル成長膜３１を成長させる。その成長方法は、その成長方法は、例えばＳｉＨ２Ｃｌ２，Ｈ２，ＨＣｌの混合ガスを原料とした低圧ＣＶＤ法を用いて、５０Ｔｏｒｒ、基板温度８５０℃の条件で行なう。その膜厚の上限及び下限は上述のとおりである。典型的には、４０ｎｍである。その様子を示しているのが図１２である。図１２は、選択エピタキシャル成長膜３１を成長後の製造途中の半導体装置の断面図を示している。拡散領域４１上に選択エピタキシャル成長膜３１が形成されている。図１３は、図１２の半導体装置の平面図を示している。拡散領域４１上の空洞部５１を埋めるように、選択エピタキシャル成長膜３１が拡散領域４１上に形成される。なお、図１２は図１３のＡＡ’断面図である。図１４は、図１３のＣＣ’断面図である。拡散領域４１上に選択エピタキシャル成長膜３１が形成されている一方、素子分離領域４２上には選択エピタキシャル成長層３１が形成されていない。すなわち、拡散領域４１のシリコンの基板１上にのみ成長し、素子分離領域４２（ＳＴＩ埋め込み酸化膜）上には成長しない。
【００４２】
次に、図１２〜図１４の状態において、ゲート２１、選択エピタキシャル成長膜３１及び素子分離領域４２の表面を覆うように、全面に薄膜窒化シリコン膜３３を形成する。その成膜方法は、例えばＳｉＨ２Ｃｌ２，ＮＨ３の混合ガスを原料とした低圧ＣＶＤ法を用いて２Ｔｏｒｒ、６８０℃の条件で行なう。ここで、薄膜窒化シリコン膜３３は酸化シリコン膜３２のウエットエッチング（後述）の際、ゲート２１のサイドウォール中の酸化シリコン膜１３がエッチングされることを防止するために形成している。その後、薄膜窒化シリコン膜３３を覆うように酸化シリコン膜３２を形成する。この酸化シリコン膜はリフロー性の高いものが適切である。例えば、ポリシラザン（無機ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ））成膜後にスチーム処理を行なって表面を平坦にしたもの、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）成膜後にアニール処理を行なって表面を平坦にしたもの、及びＯ３−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）成膜後にアニール処理を行なって表面を平坦にしたものである。各成膜方法は、ＢＰＳＧにおいては例えば、ＴＥＯＳ（テトラエトキシシラン）、ＴＥＰＯ（テトラエトキシホスフェート）、ＴＥＢ（テトラエトキシボレート）、Ｏ２，Ｏ３の混合ガスを用いて６００Ｔｏｒｒ，４８０℃の条件で成膜する。また、Ｏ３−ＴＥＯＳにおいては例えば、Ｏ３，ＴＥＯＳ（テトラエトキシシラン）の混合ガスを用いて、６００Ｔｏｒｒ，５４０℃の条件で成膜する。
【００４３】
続いて、ＨＦ等の酸化膜ウエットエッチング液を用いて、酸化シリコン膜３２をエッチングする。そのエッチング条件は、例えばＨＦ：Ｈ２Ｏ＝１：１００の濃度のエッチング液を用いる。なお、エッチング時間は、時間を変えたサンプルを作製し、断面ＳＥＭ観察結果から、最適な時間を求める。エッチング量は、選択エピタキシャル成長膜３１上の薄膜窒化シリコン膜３３表面がウエーハ全面で現われるように設定する。それにより、薄膜窒化シリコン膜３３と酸化シリコン膜３２とを合わせた膜厚（基板１表面からの高さ）は、選択エピタキシャル成長膜３１と薄膜窒化シリコン膜３３とを合わせた膜厚と概ね同程度となる。すなわち、酸化シリコン膜３２の膜厚は、選択エピタキシャル成長層３１の膜厚と同程度である。
【００４４】
その後、薄膜窒化シリコン膜３３をエッチバックして選択エピタキシャル成長した選択エピタキシャル成長膜３１の表面を露出させる。そのエッチバック方法は、例えば、平行平板型ＲＩＥ装置を用い、ＣＦ４／ＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用いて圧力４０ｍＴｏｒｒ，ＲＦパワー３００Ｗの条件で行なう。その様子を示しているのが図１５である。図１５は、酸化シリコン膜３２及び薄膜窒化シリコン膜３３をエッチング後の製造途中の半導体装置の断面図を示している。素子分離領域４２上に薄膜窒化シリコン膜３３及び酸化シリコン膜３２が形成されている。これにより、選択エピタキシャル成長膜３１の表面の高さは、酸化シリコン膜３２の表面の高さよりも薄膜窒化シリコン膜３３の分だけ低くなる。しかし、薄膜窒化シリコン膜３３が非常に薄い場合には、概ね同程度の高さ（膜厚）となる。選択エピタキシャル成長膜３１と薄膜窒化シリコン膜３３及び酸化シリコン膜３２との膜厚が同程度というのは、必ずしも膜厚が等しい必要は無く、所定の範囲、例えば±５０％の範囲の相違は許容される。この範囲は、ポリシリコンを円柱状に加工してコンタクト部（ポリシリコンパッド１１）を形成する方法には影響は無い範囲である。図１６は、図１５の半導体装置の平面図を示している。素子分離領域４２上の空洞部５１を埋めるように、薄膜窒化シリコン膜３３及び酸化シリコン膜３２が素子分離領域４２に形成される。なお、図１５は図１６のＢＢ’断面図である。図１７は、図１６のＣＣ’断面図である。素子分離領域４２上に薄膜窒化シリコン膜３３及び酸化シリコン膜３２が形成されている一方、拡散領域４１上には選択エピタキシャル成長層３１が形成されている。
【００４５】
その後、図１５〜図１７の状態において、ゲート２１、選択エピタキシャル成長膜３１、薄膜窒化シリコン膜３３及び酸化シリコン膜３２の表面を覆うように、ポリシリコンパッド１１形成用のポリシリコンを全面に形成する。その成膜方法は、例えば、ＳｉＨ４を原料ガスとした低圧ＣＶＤ法を用いて、９Ｔｏｒｒ，５３０℃の条件で行なう。続いて、ホトリソグラフィにてレジストパターンを形成後、ドライエッチングにて円柱状に加工してポリシリコンパッド１１を形成する。そのエッチング方法は、例えば、マイクロ波エッチング装置を用いて、ＨＢｒ、Ｏ２ガスの混合ガスを用いて、圧力３０ｍＴｏｒｒ、マイクロ波パワー５００Ｗ，ＲＦパワー５０Ｗで行なう。このとき、ゲート２１間の空間下部には、選択エピタキシャル成長膜３１、又は、薄膜窒化シリコン膜３３及び酸化シリコン膜３２が形成されている。そのため、ゲート２１のサイドウォールの窒化シリコン膜１２下、及び、薄膜窒化シリコン膜３３及び酸化シリコン膜３２の側壁下端の垂直部にエッチ残りは発生しない。よって、ポリシリコンパッ１１ド間のショートの発生を防止することが出来る。
【００４６】
その後、ポリシリコンパッド１１間に層間絶縁膜を形成することにより、図５〜図７に示すような半導体装置が製造される。
【００４７】
本発明により、サイドウォールの窒化シリコン膜１２下の酸化シリコン膜１３がサイドエッチされて空洞部５１ができても、ゲート間を絶縁性の薄膜窒化シリコン膜３３及び酸化シリコン膜３２で埋め込むため、図１及び図２で示すようなポリシリコンパッド１１間のショートが発生しなくなる。選択エピタキシャル成長膜３１は窒化シリコン膜１２下にも成長する可能性があるが、拡散領域４１のみであり、ポリシリコンパッド１１間ショートにはならない。
【００４８】
更に、本発明により、サイドウォールの窒化シリコン膜１２側壁下端の垂直部が選択エピタキシャル成長膜３１、薄膜窒化シリコン膜３３及び酸化シリコン膜３２にて埋め込まれるため、図３及び図４で示すようなポリシリコンパッド１１用ポリシリコンのエッチ残りが発生しない。よって、ポリシリコンパッド１１間のショートが発生しなくなる。
【００４９】
本発明は、配線間にコンタクトを形成する工程において、コンタクトの形成方法が導電性膜を成膜後、エッチングによりパッド状のコンタクトを形成する様な工程に利用することができる。導電性膜はポリシリコンに限らず、タングステン等の金属でも良い。また、コンタクトの下部はシリコン基板上のみではなく、ポリシリコンでも良い。
【００５０】
本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【００５１】
【図１】図１は、従来のコンタクト部を示す概略断面図である。
【図２】図２は、従来のコンタクト部を示す概略平面図である。
【図３】図３は、従来のコンタクト部を示す概略断面図である。
【図４】図４は、従来のコンタクト部を示す概略平面図である。
【図５】図５は、本発明の半導体装置の製造方法を用いて製造された半導体装置の実施の形態の構成を示す概略平面図である。
【図６】図６は、図５に示す半導体装置におけるＡＡ’断面を示す概略図である。
【図７】図７は、図５に示す半導体装置におけるＢＢ’断面を示す概略図である。
【図８】図８は、本発明の半導体装置の製造方法の実施の形態の工程における半導体装置の状態を示す断面図である。
【図９】図９は、図８に示す半導体装置の平面図である。
【図１０】図１０は、本発明の半導体装置の製造方法の実施の形態の工程における半導体装置の状態を示す断面図である。
【図１１】図１１は、図１０に示す半導体装置の平面図である。
【図１２】図１２は、本発明の半導体装置の製造方法の実施の形態の工程における半導体装置の状態を示す断面図である。
【図１３】図１３は、図１２に示す半導体装置の平面図である。
【図１４】図１４は、図１２に示す半導体装置の断面図である。
【図１５】図１５は、本発明の半導体装置の製造方法の実施の形態の工程における半導体装置の状態を示す断面図である。
【図１６】図１６は、図１５に示す半導体装置の平面図である。
【図１７】図１７は、図１５に示す半導体装置の断面図である。
【符号の説明】
【００５２】
１、１０１ 基板
１０、１１０ 薄膜酸化シリコン膜
１１、１１１ ポリシリコンパッド
１２、１１２ 窒化シリコン膜
１３、１１３ 酸化シリコン膜
１４、１１４ 窒化シリコン膜
１５、１１５ 窒化シリコン
１６、１１６ タングステン膜
１７、１１７ ポリシリコン膜
１８、１１８ タングステン窒化シリコン膜
１９、１１９ 窒化シリコン膜
２１、１２１ ゲート
３１ 選択エピタキシャル成長膜
３２ 酸化シリコン膜
３３ 薄膜窒化シリコン膜
４１ 拡散領域
４２ 素子分離領域
５１ 空洞部
１３１、１３４ ポリシリコン膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのゲート層間のコンタクト形成方法として、ゲート配線に対し、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）方式の酸化膜ホールエッチングを行なう方法が知られている。しかし、デバイスの微細化が進み、ゲート間隔が狭くなることにより、酸化膜ホールエッチング時のホール（孔）の開口性とゲート配線上の窒化シリコンに対する選択性の両立が困難になってきている。そのため、０．０８μｍプロセスＤＲＡＭの開発においては、新規に、ポリシリコンを円柱状に加工して、コンタクト部を形成する方法を取り入れようとしている。
【０００３】
図１及び図２は、それぞれ従来のコンタクト部を示す概略断面図及び概略平面図である。ここで、図１は、図２におけるＡＡ’断面である。ゲート１２１形成後にコンタクト部としてのポリシリコンパッド１１１を形成した様子を示している。ここで、ゲート１２１は、基板１０１上に設けられた薄膜酸化シリコン膜１１０、ポリシリコン膜１１７、窒化シリコン膜１１９、タングステン窒化シリコン膜１１８、タングステン膜１１６、窒化シリコン１１５、窒化シリコン膜１１２、酸化シリコン膜１１３、窒化シリコン膜１１４、拡散領域（図示されず）を備える。
【０００４】
薄膜酸化シリコン膜１１０は、基板１０１又はその内部に設けられたウェル（図示されず）のチャネル領域の表面に形成されたゲート酸化膜である。ポリシリコン膜１１７は、薄膜酸化シリコン膜１１０上に形成されたゲート電極である。窒化シリコン膜１１９及びタングステン窒化シリコン膜１１８は、ポリシリコン膜１１７上にこの順に形成されたバッファ層である。タングステン膜１１６は、タングステン窒化シリコン膜１１８上を通るように形成されたゲート配線である。窒化シリコン１１５は、タングステン膜１１６を覆うように設けられている。窒化シリコン膜１１４は、窒化シリコン膜１１５及びタングステン膜１１６の側面を覆うように設けられている。酸化シリコン膜１１３は、窒化シリコン膜１１５、タングステン膜１１６及びポリシリコン膜１１７の側面、及びチャネル領域端部の基板１０１の表面を覆うように設けられている。窒化シリコン膜１１２は、酸化シリコン膜１１３の側面及び上面を覆うように設けられている。窒化シリコン膜１１４、窒化シリコン膜１１２及び酸化シリコン膜１１３は、ゲート１２１のサイドウォールを形成している。拡散領域（図示されず）は、基板１０１表面近傍に設けられ、ゲート１２１のソース電極及びドレインを形成している。
【０００５】
ここで、ポリシリコンパッド１１１を形成するためのポリシリコン膜を成膜するとき、前処理の洗浄により、サイドウォールとしての窒化シリコン膜１１２下の酸化シリコン膜１１３の一部（Ｐ領域の端部）がエッチングされ、窒化シリコン膜１１２下に空洞ができる場合がある。その場合、ポリシリコンパッド１１１用のポリシリコン膜を成膜すると、その空洞にポリシリコン膜１３１が入り込む。そうなると、ポリシリコンパッド１１１加工時のドライエッチングで、その空洞のポリシリコン膜１３１を取り切ることができず、エッチ残りとなる。その結果、隣り合うポリシリコンパッド１１１がポリシリコン膜１３１によりショートされてしまう。
【０００６】
図３及び図４は、それぞれ従来のコンタクト部を示す概略断面図及び概略平面図である。ここで、図３は、図４におけるＢＢ’断面である。ゲート１２１形成後にコンタクト部としてのポリシリコンパッド１１１を形成した様子を示している。各部の構成は、図１及び図２の場合と同様である。
【０００７】
ここで、ポリシリコンパッド１１１を形成するためのポリシリコン膜を成膜するとき、前処理の洗浄により、サイドウォールとしての窒化シリコン膜１１２の側面下端部は垂直形状又はオーバーハング形状にエッチングされる場合がある。その場合、ポリシリコンパッド１１１用のポリシリコン膜を成膜すると、その垂直又はオーバーハングな部分のポリシリコン膜１３４は、ポリシリコンパッド１１１加工時のドライエッチングで、除去することが難しく、エッチ残りとなり易い。その結果、隣り合うポリシリコンパッド１１１がポリシリコン膜１３４によりショートされてしまう。
隣接するポリシリコンパッド間のショートを防止する技術が望まれる。
【０００８】
関連する技術として、特開２００４−１１９６４４号公報に、半導体装置の製造方法及び半導体装置が開示されている。この半導体装置の製造方法は、（ａ）露出している第１の不純物領域を主面内に有するとともに、その側方に第１の絶縁膜が設けられたゲート電極を含むゲートを前記主面上に有する半導体基板を準備する工程と、（ｂ）前記ゲート電極との間に前記第１の絶縁膜が介在するように、前記第１の不純物領域上にエピタキシャル層を形成する工程と、（ｃ）前記ゲート電極の側方と、前記エピタキシャル層の上面全体とに第２の絶縁膜を形成する工程と、（ｄ）前記工程（ｃ）の実行によって得られた構造の上面上に層間絶縁膜を形成する工程と、（ｅ）前記第２の絶縁膜をエッチングストッパに用いて前記層間絶縁膜をエッチングし、前記ゲート電極との間に前記第２の絶縁膜が介在し、かつ前記エピタキシャル層上の前記第２の絶縁膜に達する第１のコンタクトホールを前記層間絶縁膜に形成する工程と、（ｆ）前記工程（ｅ）の実行によって露出した前記第２の絶縁膜をエッチングして、前記エピタキシャル層に達する第２のコンタクトホールを前記第２の絶縁膜に形成する工程と、（ｇ）前記第１，２のコンタクトホールを充填するコンタクトプラグを形成する工程とを備える。
【０００９】
【特許文献１】特開２００４−１１９６４４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の目的は、隣接するポリシリコンパッド間のショートを防止することが可能な半導体装置の製造方法を提供することにある。
【００１１】
また、本発明の他の目的は、半導体装置の製造歩留まりを向上することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
上記課題を解決するために、本発明の半導体装置の製造方法は、（ａ）第１絶縁膜（１３）を介して下面を基板（１）表面に接するサイドウォール（１２、１３、１４）を備えるゲート（２１）を、基板（１）上に形成する工程と、（ｂ）ゲート（２１）間において、基板（１）内の拡散領域（４１）上にエピタキシャル膜（３１）を形成する工程と、（ｃ）拡散領域（４１）間に隣接する素子分離領域（４２）上にエピタキシャル膜（３１）と同程度の膜厚で第２絶縁膜（３２、３３）を形成する工程と、（ｄ）導電性膜を形成後に柱状に加工して、拡散領域（４１）のエピタキシャル膜（３１）上にコンタクトプラグ（１１）を形成する工程とを具備する。
本発明では、コンタクトプラグ（１１）の形成前に、素子分離領域（４２）上に第２絶縁膜（３２、３３）を形成する。すなわち、これらの膜により、並列するゲート（２１）間における第１絶縁膜（１３）の空洞部（５１）やサイドウォール（１２、１３、１４）のオーバーハング部分のような、導電膜が残りやすい部分を予め覆っておく。それにより、その後にコンタクトプラグ（１１）用の導電膜を形成して、コンタクトプラグ形状にエッチングしても、空洞部（５１）やオーバーハング部分に当該導電膜がエッチング不十分により残るという現象がなくなり、コンタクトプラグ（１１）間で発生するショートを防止することが出来る。なお、エピタキシャル膜（３１）と第２絶縁膜（３２、３３）との膜厚が同程度というのは、必ずしも膜厚が等しい必要は無く、所定の範囲での相違は許容される。
【００１４】
上記の半導体装置の製造方法において、（ｂ）工程は、（ｂ１）エピタキシャル膜（３１）の膜厚が第１絶縁膜（１３）よりも厚く、かつゲート（２１）の側壁にエピタキシャル膜（３１）が成長しないようにエピタキシャル膜（３１）を形成する工程を備えることが好ましい。
本発明において、エピタキシャル膜（３１）の膜厚を第１絶縁膜（１３）よりも厚くすることで、確実にエピタキシャル膜（３１）及び第２絶縁膜（３２、３３）が第１絶縁膜（１３）の空洞部（５１）を覆うことが出来る。
【００１５】
上記の半導体装置の製造方法において、（ｃ）工程は、（ｃ１）第２絶縁膜（３２、３３）の膜厚が第１絶縁膜（１３）よりも厚くなるように第２絶縁膜（３２、３３）を形成する工程を備えることが好ましい。
本発明において、第２絶縁膜（３２、３３）の膜厚を第１絶縁膜（１３）よりも厚くすることで、より確実に第２絶縁膜（３２、３３）が第１絶縁膜（１３）の空洞部（５１）を覆うことが出来る。
【００１６】
上記の半導体装置の製造方法において、（ｂ）工程は、（ｂ２）エピタキシャル膜（３１）の膜厚が、ゲート（２１）の側壁がオーバーハングした高さよりも厚くなるように形成する工程を含むことが好ましい。
本発明において、エピタキシャル膜（３１）の膜厚をゲート（２１）の側壁がオーバーハングした高さよりも厚くすることで、確実にエピタキシャル膜（３１）及び第２絶縁膜（３２、３３）がサイドウォール（１２、１３、１４）のオーバーハング部分を覆うことが出来る。
【００１７】
上記の半導体装置の製造方法において、（ｃ）工程は、（ｃ２）第２絶縁膜（３２、３３）の膜厚がゲート（２１）の側壁がオーバーハングした高さよりも厚くなるように第２絶縁膜（３２、３３）を形成する工程を備えることが好ましい。
本発明において、第２絶縁膜（３２、３３）の膜厚をゲート（２１）の側壁がオーバーハングした高さよりも厚くすることで、より確実に第２絶縁膜（３２、３３）がサイドウォール（１２、１３、１４）のオーバーハング部分を覆うことが出来る。
【００１８】
上記の半導体装置の製造方法において、（ｃ）工程は、（ｃ３）ゲート（２１）の側面とエピタキシャル膜（３１）の表面と素子分離領域（４２）の表面とを覆うように第２絶縁膜（３２、３３）を形成する工程と、（ｃ４）拡散領域（４１）上はエピタキシャル膜（３１）の表面が露出し、素子分離領域（４２）上は第２絶縁膜（３２、３３）が残るように、エッチングする工程とを備えることが好ましい。
本発明において、エピタキシャル膜（３１）を露出させることでその上にコンタクトプラグを形成することが出来ると共に、素子分離領域（４２）上に第２絶縁膜（３２、３３）が残っているので、コンタクトプラグ用の膜が空洞部（５１）に入ることを防止できる。
【００１９】
上記の半導体装置の製造方法において、（ｃ３）工程は、（ｃ３１）ゲート（２１）の側面とエピタキシャル膜（３１）の表面と素子分離領域（４２）の表面を覆うように第３絶縁膜（３３）を形成する工程と、（ｃ３２）第３絶縁膜（３３）の表面を覆うように第４絶縁膜（３２）を形成する工程とを含むことが好ましい。（ｃ４）工程は、（ｃ４１）拡散領域（４１）上は第３絶縁膜（３３）の表面が露出するように、素子分離領域（４２）上は第４絶縁膜（３２）の高さと拡散領域（４１）上の第３絶縁膜（３３）の表面の高さとが等しくなるように、第４絶縁膜（３２）をエッチングする工程と、（ｃ４２）エピタキシャル膜（３１）の表面が露出するように、第３絶縁膜（３３）をエッチングする工程とを含むことが好ましい。
本発明では、第２絶縁膜（３２、３３）が第３絶縁膜（３３）と第４絶縁膜（３２）の２層になっているので、第３絶縁膜（３３）を（ｃ４１）工程のエッチングストッパとして用いることが出来る。
【００２０】
上記の半導体装置の製造方法において、第４絶縁膜（３２）は、リフロー性の高い材料を用いて形成される酸化膜である。（ｃ３２）ステップは、（ｃ３２１）第４絶縁膜（３２）をリフローして、第４絶縁膜（３２）の表面を基板（１）の表面に対して略平坦化する工程を含むことが好ましい。
本発明では、第４絶縁膜（３２）の表面を平坦化することで、第４絶縁膜（３２）のエッチング量の制御を容易にすることが出来る。
【００２１】
上記の半導体装置の製造方法において、（ｃ４１）工程は、（ｃ４１１）第４絶縁膜（３２）をウエットエッチングでエッチングする工程を含むことが好ましい。
本発明では、第４絶縁膜（３２）の表面が平坦化されているので、ウエットエッチングで第４絶縁膜（３２）のエッチング量の制御を容易にすることが出来る。
【発明の効果】
【００２２】
本発明により、半導体装置において隣接するポリシリコンパッド間のショートを防止することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。図５は、本発明の半導体装置の製造方法を用いて製造された半導体装置の実施の形態の構成を示す概略平面図である。以下の説明では、図中、二つのゲート２１間において本発明を適用した例を示すが、更に他のゲート２１間に対しても同様に適用される。この半導体装置は、ゲート２１、ポリシリコンパッド１１、酸化シリコン膜３２、薄膜窒化シリコン膜３３を具備する。
【００２４】
ゲート２１は、ＭＯＳトランジスタを含む。詳細は後述する。ポリシリコンパッド１１は、ゲート２１のソース電極／ドレイン電極と配線とを接続するコンタクト部である。ポリシリコンで形成されている。ポリシリコンパッド１１は、ＭＯＳトランジスタの拡散領域（ソース電極及びドレイン電極：図示されず、後述）上に形成されている。
【００２５】
酸化シリコン膜３２及び薄膜窒化シリコン膜３３は、隣り合うポリシリコンパッド１１同士を絶縁する。酸化シリコン膜３２及び薄膜窒化シリコン膜３３は、隣り合うポリシリコンパッド１１間、すなわち、ＭＯＳトランジスタを分離する素子分離領域（図示されず、後述）上に設けられている。薄膜窒化シリコン膜３３は、ポリシリコンパッド１１と酸化シリコン膜３２との間、ゲート２１と酸化シリコン膜３２との間、酸化シリコン膜３２と素子分離領域間にぞれぞれ設けられている。薄膜窒化シリコン膜３３と酸化シリコン膜３２上で、シリコンパッド１１とゲート２１とで囲まれた領域には、図示されない層間絶縁膜が形成される。
【００２６】
図６は、図５に示す半導体装置におけるＡＡ’断面を示す概略図である。ゲート２１形成後、選択エピタキシャル成長膜３１と、薄膜窒化シリコン膜３３及び酸化シリコン膜３２（図示されず）とを形成した後、コンタクト部としてのポリシリコンパッド１１を形成した様子を示している。半導体装置は、ゲート２１、選択エピタキシャル成長層３１、ポリシリコンパッド１１を具備する。
【００２７】
ゲート２１は、図１や図３におけるゲート１２１と同じである。すなわち、ゲート２１は、シリコンに例示される基板１上に設けられた薄膜酸化シリコン膜１０、ポリシリコン膜１７、窒化シリコン膜１９、タングステン窒化シリコン膜１８、タングステン膜１６、窒化シリコン１５、窒化シリコン膜１２、酸化シリコン膜１３、窒化シリコン膜１４、拡散領域４１を備える。
【００２８】
薄膜酸化シリコン膜１０は、基板１又はその内部に設けられたウェル（図示されず）のチャネル領域の表面に形成されたゲート酸化膜である。ポリシリコン膜１７は、薄膜酸化シリコン膜１０上に形成されたゲート電極である。拡散領域４１は、基板１表面近傍のチャネル領域の両側に設けられた、ソース電極及びドレイン電極である。すなわち、薄膜酸化シリコン膜１０、ポリシリコン膜１７及び拡散領域４１でＭＯＳトランジスタを構成している。
【００２９】
窒化シリコン膜１９及びタングステン窒化シリコン膜１８は、ポリシリコン膜１７上にこの順に形成されたバッファ層である。タングステン膜１６は、タングステン窒化シリコン膜１８上を通るように形成されたゲート配線である。窒化シリコン１５は、タングステン膜１６を覆うように設けられている。窒化シリコン膜１４は、窒化シリコン膜１５及びタングステン膜１６の側面を覆うように設けられている。酸化シリコン膜１３は、窒化シリコン膜１４を介して窒化シリコン膜１５及びタングステン膜１６の側面を覆い、ポリシリコン膜１７の側面を覆い、且つチャネル領域端部の基板１の表面を覆うように設けられている。窒化シリコン膜１２は、酸化シリコン膜１３の側面及び上面を覆うように設けられている。窒化シリコン膜１４、酸化シリコン膜１３及び窒化シリコン膜１２は、ゲート２１のサイドウォールを形成している。
【００３０】
選択エピタキシャル成長層３１は、ポリシリコンパッド１１と拡散領域４１とを接続する。拡散領域４１のシリコン表面から選択エピタキシャル成長により形成されたシリコン膜である。拡散領域４１上にのみ成長し、素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｉｏｎ）埋め込み酸化膜：後述）上には成長しない。
【００３１】
選択エピタキシャル成長層３１の膜厚は、少なくとも窒化シリコン膜１２下の酸化シリコン膜１３の膜厚（５ｎｍ〜１５ｎｍ、典型的には１０ｎｍ）より厚いことが好ましい。後述されるように、図１に示すポリシリコン膜１３１が形成されることを防止できるように、薄膜窒化シリコン膜３３及び酸化シリコン膜３２の基板１表面からの高さを酸化シリコン膜１３の膜厚より厚くするためである。
【００３２】
更に、選択エピタキシャル成長層３１の膜厚は、ポリシリコンパッド１１のエッチングの際、エッチ残りとしてポリシリコン膜１３４が発生しやすい領域よりも厚いことがより好ましい。後述されるように、図３に示すポリシリコン膜１３４が形成されることを防止できるように、薄膜窒化シリコン膜３３及び酸化シリコン膜３２の基板１表面からの高さをポリシリコン膜１３４が発生しやすい領域よりも厚くするためである。すなわち、基板１の表面から２０ｎｍ以上の厚みであることが好ましく、より好ましくは３０ｎｍ以上である。
【００３３】
一方、エピタキシャル成長させる膜厚が厚いほど、選択性の崩れから窒化シリコン膜１２上にシリコンが成長する異常成長の発生数が増加する。加えて、エピタキシャル成長は真上方向だけではなく、横方向へも成長するため、成長膜厚が厚すぎるとエピタキシャル成長部分同士のショートが発生する。そのため、成長膜厚は１００ｎｍ程度以下が好ましく、より好ましくは５０ｎｍ以下である。
【００３４】
ポリシリコンパッド１１は、ＭＯＳトランジスタの拡散領域４１と上部配線（図示されず）とを選択エピタキシャル成長層３１を介して接続する。
【００３５】
図７は、図５に示す半導体装置におけるＢＢ’断面を示す概略図である。図６と同様、ゲート２１形成後、選択エピタキシャル成長膜３１（図示されず）と、薄膜窒化シリコン膜３３及び酸化シリコン膜３２とを形成した後、コンタクト部としてのポリシリコンパッド１１を形成した様子を示している。この図では、ＭＯＳトランジスタを電気的に分離する素子分離領域４２（ＳＴＩ埋め込み酸化膜）上の構造を示している。半導体装置は、ゲート２１、薄膜窒化シリコン膜３３、酸化シリコン膜３２を具備する。ゲート２１は、図６に示す通りである。
【００３６】
薄膜窒化シリコン膜３３は、隣り合うゲート２１間に、素子分離領域４２の表面及び窒化シリコン膜１２の側面下部を覆うように設けられている。薄膜窒化シリコン３３は、後述されるように、酸化シリコン膜３２をウエットエッチングする際に、ゲート２１のサイドウォールの薄膜酸化シリコン膜１３（ゲート２１の上部）がエッチングされることを防止するために形成される。その膜厚は、１０〜２０ｎｍが良い。その下限値は、膜厚の制御が可能な最低の膜厚である。その上限値は、その後のエッチングによりエピタキシャル成長したシリコン面を露出させるのに容易（例示：時間的に短い、条件的に制御しやすい）な膜厚である。
【００３７】
酸化シリコン膜３２は、薄膜窒化シリコン膜３３と共に、薄膜酸化シリコン膜１３（窒化シリコン膜１２の下部）の一部エッチングされた部分、及び窒化シリコン膜１２の側面下部のオーバーハング形状となった部分を覆う。このような図１のポリシリコン膜１３１や図３のポリシリコン膜１３４の発生しやすい部分を予め絶縁膜で覆うことで、ポリシリコンパッド１１用のポリシリコン膜が当該部分に成膜されることを避けることが出来る。それにより、図１のポリシリコン膜１３１や図３のポリシリコン膜１３４の発生を防止でき、ポリシリコンパッド１１同士のショートを防止できる。後述されるように、酸化シリコン膜３２の膜厚は、選択エピタキシャル成長層３１の膜厚と概ね同程度である。これは、ポリシリコンを円柱状に加工してコンタクト部（ポリシリコンパッド１１）を形成する方法を用いるためである。
【００３８】
次に、本発明の半導体装置の製造方法の実施の形態について説明する。 図８〜図１７は、本発明の半導体装置の製造方法の実施の形態の各工程における半導体装置の状態を示す平面図又は断面図である。ここでは、窒化シリコン膜１２下部の酸化シリコン膜１３の一部がエッチングされた場合について説明するが、窒化シリコン膜１２の側面下部がオーバーハング形状になった場合にも同様に適用可能である。
【００３９】
図８は、ゲート２１を基板１上に形成した状態の製造途中の半導体装置の断面図を示している。ゲート２１の構成は、既述の通りである。ゲート２１の製造方法は、従来知られた方法を用いることが出来るので、ここでは省略する。図９は、図８の半導体装置の平面図を示している。なお、図８は図９のＡＡ’断面図である。隣接するゲート２１間に、拡散領域４１と素子分離領域４２とが交互に露出している。
【００４０】
図８及び図９の状態において、例えば、洗浄を行うために洗浄液中に基板１を浸漬した場合、サイドウォールの窒化シリコン膜１２下の酸化シリコン膜１３の端部が一部エッチングされることがある。その様子を示しているのが図１０である。図１０は、洗浄液中に浸漬後の製造途中の半導体装置の断面図を示している。酸化シリコン膜１３の端部が一部エッチングされ、空洞部５１が形成される。図１１は、図１０の半導体装置の平面図を示している。隣り合う拡散領域４１を繋ぐように、空洞部５１が形成される。この場合、従来の方法で半導体装置の製造を継続すれば、図１及び図２のような状況になる。また、図示しないが、サイドウォールの窒化シリコン膜１２の側面がオーバーエッチされると、従来の方法で半導体装置の製造を継続れば、図３及び図４のような状況になる。なお、図１０は図１１のＡＡ’断面図である。
【００４１】
まず、図１０及び図１１の状態において、選択エピタキシャル成長により、拡散領域４１上にシリコンの選択エピタキシャル成長膜３１を成長させる。その成長方法は、その成長方法は、例えばＳｉＨ２Ｃｌ２，Ｈ２，ＨＣｌの混合ガスを原料とした低圧ＣＶＤ法を用いて、５０Ｔｏｒｒ、基板温度８５０℃の条件で行なう。その膜厚の上限及び下限は上述のとおりである。典型的には、４０ｎｍである。その様子を示しているのが図１２である。図１２は、選択エピタキシャル成長膜３１を成長後の製造途中の半導体装置の断面図を示している。拡散領域４１上に選択エピタキシャル成長膜３１が形成されている。図１３は、図１２の半導体装置の平面図を示している。拡散領域４１上の空洞部５１を埋めるように、選択エピタキシャル成長膜３１が拡散領域４１上に形成される。なお、図１２は図１３のＡＡ’断面図である。図１４は、図１３のＣＣ’断面図である。拡散領域４１上に選択エピタキシャル成長膜３１が形成されている一方、素子分離領域４２上には選択エピタキシャル成長層３１が形成されていない。すなわち、拡散領域４１のシリコンの基板１上にのみ成長し、素子分離領域４２（ＳＴＩ埋め込み酸化膜）上には成長しない。
【００４２】
次に、図１２〜図１４の状態において、ゲート２１、選択エピタキシャル成長膜３１及び素子分離領域４２の表面を覆うように、全面に薄膜窒化シリコン膜３３を形成する。その成膜方法は、例えばＳｉＨ２Ｃｌ２，ＮＨ３の混合ガスを原料とした低圧ＣＶＤ法を用いて２Ｔｏｒｒ、６８０℃の条件で行なう。ここで、薄膜窒化シリコン膜３３は酸化シリコン膜３２のウエットエッチング（後述）の際、ゲート２１のサイドウォール中の酸化シリコン膜１３がエッチングされることを防止するために形成している。その後、薄膜窒化シリコン膜３３を覆うように酸化シリコン膜３２を形成する。この酸化シリコン膜はリフロー性の高いものが適切である。例えば、ポリシラザン（無機ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ））成膜後にスチーム処理を行なって表面を平坦にしたもの、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）成膜後にアニール処理を行なって表面を平坦にしたもの、及びＯ３−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）成膜後にアニール処理を行なって表面を平坦にしたものである。各成膜方法は、ＢＰＳＧにおいては例えば、ＴＥＯＳ（テトラエトキシシラン）、ＴＥＰＯ（テトラエトキシホスフェート）、ＴＥＢ（テトラエトキシボレート）、Ｏ２，Ｏ３の混合ガスを用いて６００Ｔｏｒｒ，４８０℃の条件で成膜する。また、Ｏ３−ＴＥＯＳにおいては例えば、Ｏ３，ＴＥＯＳ（テトラエトキシシラン）の混合ガスを用いて、６００Ｔｏｒｒ，５４０℃の条件で成膜する。
【００４３】
続いて、ＨＦ等の酸化膜ウエットエッチング液を用いて、酸化シリコン膜３２をエッチングする。そのエッチング条件は、例えばＨＦ：Ｈ２Ｏ＝１：１００の濃度のエッチング液を用いる。なお、エッチング時間は、時間を変えたサンプルを作製し、断面ＳＥＭ観察結果から、最適な時間を求める。エッチング量は、選択エピタキシャル成長膜３１上の薄膜窒化シリコン膜３３表面がウエーハ全面で現われるように設定する。それにより、薄膜窒化シリコン膜３３と酸化シリコン膜３２とを合わせた膜厚（基板１表面からの高さ）は、選択エピタキシャル成長膜３１と薄膜窒化シリコン膜３３とを合わせた膜厚と概ね同程度となる。すなわち、酸化シリコン膜３２の膜厚は、選択エピタキシャル成長層３１の膜厚と同程度である。
【００４４】
その後、薄膜窒化シリコン膜３３をエッチバックして選択エピタキシャル成長した選択エピタキシャル成長膜３１の表面を露出させる。そのエッチバック方法は、例えば、平行平板型ＲＩＥ装置を用い、ＣＦ４／ＣＨＦ３／Ａｒ／Ｏ２の混合ガスを用いて圧力４０ｍＴｏｒｒ，ＲＦパワー３００Ｗの条件で行なう。その様子を示しているのが図１５である。図１５は、酸化シリコン膜３２及び薄膜窒化シリコン膜３３をエッチング後の製造途中の半導体装置の断面図を示している。素子分離領域４２上に薄膜窒化シリコン膜３３及び酸化シリコン膜３２が形成されている。これにより、選択エピタキシャル成長膜３１の表面の高さは、酸化シリコン膜３２の表面の高さよりも薄膜窒化シリコン膜３３の分だけ低くなる。しかし、薄膜窒化シリコン膜３３が非常に薄い場合には、概ね同程度の高さ（膜厚）となる。選択エピタキシャル成長膜３１と薄膜窒化シリコン膜３３及び酸化シリコン膜３２との膜厚が同程度というのは、必ずしも膜厚が等しい必要は無く、所定の範囲、例えば±５０％の範囲の相違は許容される。この範囲は、ポリシリコンを円柱状に加工してコンタクト部（ポリシリコンパッド１１）を形成する方法には影響は無い範囲である。図１６は、図１５の半導体装置の平面図を示している。素子分離領域４２上の空洞部５１を埋めるように、薄膜窒化シリコン膜３３及び酸化シリコン膜３２が素子分離領域４２に形成される。なお、図１５は図１６のＢＢ’断面図である。図１７は、図１６のＣＣ’断面図である。素子分離領域４２上に薄膜窒化シリコン膜３３及び酸化シリコン膜３２が形成されている一方、拡散領域４１上には選択エピタキシャル成長層３１が形成されている。
【００４５】
その後、図１５〜図１７の状態において、ゲート２１、選択エピタキシャル成長膜３１、薄膜窒化シリコン膜３３及び酸化シリコン膜３２の表面を覆うように、ポリシリコンパッド１１形成用のポリシリコンを全面に形成する。その成膜方法は、例えば、ＳｉＨ４を原料ガスとした低圧ＣＶＤ法を用いて、９Ｔｏｒｒ，５３０℃の条件で行なう。続いて、ホトリソグラフィにてレジストパターンを形成後、ドライエッチングにて円柱状に加工してポリシリコンパッド１１を形成する。そのエッチング方法は、例えば、マイクロ波エッチング装置を用いて、ＨＢｒ、Ｏ２ガスの混合ガスを用いて、圧力３０ｍＴｏｒｒ、マイクロ波パワー５００Ｗ，ＲＦパワー５０Ｗで行なう。このとき、ゲート２１間の空間下部には、選択エピタキシャル成長膜３１、又は、薄膜窒化シリコン膜３３及び酸化シリコン膜３２が形成されている。そのため、ゲート２１のサイドウォールの窒化シリコン膜１２下、及び、薄膜窒化シリコン膜３３及び酸化シリコン膜３２の側壁下端の垂直部にエッチ残りは発生しない。よって、ポリシリコンパッ１１ド間のショートの発生を防止することが出来る。
【００４６】
その後、ポリシリコンパッド１１間に層間絶縁膜を形成することにより、図５〜図７に示すような半導体装置が製造される。
【００４７】
本発明により、サイドウォールの窒化シリコン膜１２下の酸化シリコン膜１３がサイドエッチされて空洞部５１ができても、ゲート間を絶縁性の薄膜窒化シリコン膜３３及び酸化シリコン膜３２で埋め込むため、図１及び図２で示すようなポリシリコンパッド１１間のショートが発生しなくなる。選択エピタキシャル成長膜３１は窒化シリコン膜１２下にも成長する可能性があるが、拡散領域４１のみであり、ポリシリコンパッド１１間ショートにはならない。
【００４８】
更に、本発明により、サイドウォールの窒化シリコン膜１２側壁下端の垂直部が選択エピタキシャル成長膜３１、薄膜窒化シリコン膜３３及び酸化シリコン膜３２にて埋め込まれるため、図３及び図４で示すようなポリシリコンパッド１１用ポリシリコンのエッチ残りが発生しない。よって、ポリシリコンパッド１１間のショートが発生しなくなる。
【００４９】
本発明は、配線間にコンタクトを形成する工程において、コンタクトの形成方法が導電性膜を成膜後、エッチングによりパッド状のコンタクトを形成する様な工程に利用することができる。導電性膜はポリシリコンに限らず、タングステン等の金属でも良い。また、コンタクトの下部はシリコン基板上のみではなく、ポリシリコンでも良い。
【００５０】
本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【００５１】
【図１】図１は、従来のコンタクト部を示す概略断面図である。
【図２】図２は、従来のコンタクト部を示す概略平面図である。
【図３】図３は、従来のコンタクト部を示す概略断面図である。
【図４】図４は、従来のコンタクト部を示す概略平面図である。
【図５】図５は、本発明の半導体装置の製造方法を用いて製造された半導体装置の実施の形態の構成を示す概略平面図である。
【図６】図６は、図５に示す半導体装置におけるＡＡ’断面を示す概略図である。
【図７】図７は、図５に示す半導体装置におけるＢＢ’断面を示す概略図である。
【図８】図８は、本発明の半導体装置の製造方法の実施の形態の工程における半導体装置の状態を示す断面図である。
【図９】図９は、図８に示す半導体装置の平面図である。
【図１０】図１０は、本発明の半導体装置の製造方法の実施の形態の工程における半導体装置の状態を示す断面図である。
【図１１】図１１は、図１０に示す半導体装置の平面図である。
【図１２】図１２は、本発明の半導体装置の製造方法の実施の形態の工程における半導体装置の状態を示す断面図である。
【図１３】図１３は、図１２に示す半導体装置の平面図である。
【図１４】図１４は、図１２に示す半導体装置の断面図である。
【図１５】図１５は、本発明の半導体装置の製造方法の実施の形態の工程における半導体装置の状態を示す断面図である。
【図１６】図１６は、図１５に示す半導体装置の平面図である。
【図１７】図１７は、図１５に示す半導体装置の断面図である。
【符号の説明】
【００５２】
１、１０１ 基板
１０、１１０ 薄膜酸化シリコン膜
１１、１１１ ポリシリコンパッド
１２、１１２ 窒化シリコン膜
１３、１１３ 酸化シリコン膜
１４、１１４ 窒化シリコン膜
１５、１１５ 窒化シリコン
１６、１１６ タングステン膜
１７、１１７ ポリシリコン膜
１８、１１８ タングステン窒化シリコン膜
１９、１１９ 窒化シリコン膜
２１、１２１ ゲート
３１ 選択エピタキシャル成長膜
３２ 酸化シリコン膜
３３ 薄膜窒化シリコン膜
４１ 拡散領域
４２ 素子分離領域
５１ 空洞部
１３１、１３４ ポリシリコン膜
【特許請求の範囲】
【請求項１】
（ａ）第１絶縁膜を介して下面を基板表面に接するサイドウォールを備えるゲートを、前記基板上に形成する工程と、
（ｂ）前記ゲート間において、前記基板内の拡散領域上にエピタキシャル膜を形成する工程と、
（ｃ）前記拡散領域間の素子分離領域上に前記エピタキシャル膜と同程度の膜厚で第２絶縁膜を形成する工程と、
（ｄ）導電性膜を形成後に柱状に加工して、前記拡散領域の前記エピタキシャル膜上にコンタクトプラグを形成する工程と
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記エピタキシャル膜の膜厚が前記第１絶縁膜よりも厚く、かつ前記ゲートの側壁に前記エピタキシャル膜が成長しないように前記前記エピタキシャル膜を形成する工程を備える
半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第２絶縁膜の膜厚が前記第１絶縁膜よりも厚くなるように第２絶縁膜を形成する工程を備える
半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ２）前記エピタキシャル膜の膜厚が、前記ゲートの側壁がオーバーハングした高さよりも厚くなるように形成する工程を含む
半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ２）前記第２絶縁膜の膜厚が前記ゲートの側壁がオーバーハングした高さよりも厚くなるように第２絶縁膜を形成する工程を備える
半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ３）前記ゲートの側面と前記エピタキシャル膜の表面と前記素子分離領域の表面とを覆うように前記第２絶縁膜を形成する工程と、
（ｃ４）前記拡散領域上は前記エピタキシャル膜の表面が露出し、前記素子分離領域上は前記第２絶縁膜が残るように、エッチングする工程と
を備える
半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記（ｃ３）工程は、
（ｃ３１）前記ゲートの側面と前記エピタキシャル膜の表面と前記素子分離領域の表面を覆うように第３絶縁膜を形成する工程と、
（ｃ３２）前記第３絶縁膜の表面を覆うように第４絶縁膜を形成する工程と
を含み、
前記（ｃ４）工程は、
（ｃ４１）前記拡散領域上は前記第３絶縁膜の表面が露出するように、前記素子分離領域上は前記第４絶縁膜の高さと前記拡散領域上の前記第３絶縁膜の表面の高さとが等しくなるように、前記第４絶縁膜をエッチングする工程と、
（ｃ４２）前記エピタキシャル膜の表面が露出するように、前記第３絶縁膜をエッチングする工程と
を含む
半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第４絶縁膜は、リフロー性の高い材料を用いて形成される酸化膜であり、
前記（ｃ３２）工程は、
（ｃ３２１）前記第４絶縁膜を前記リフローして、前記第４絶縁膜の表面を前記基板の表面に対して略平坦化する工程を含む
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記（ｃ４１）工程は、
（ｃ４１１）前記第４絶縁膜をウエットエッチングでエッチングする工程を含む
半導体装置の製造方法。
【請求項１】
（ａ）第１絶縁膜を介して下面を基板表面に接するサイドウォールを備えるゲートを、前記基板上に形成する工程と、
（ｂ）前記ゲート間において、前記基板内の拡散領域上にエピタキシャル膜を形成する工程と、
（ｃ）前記拡散領域間の素子分離領域上に前記エピタキシャル膜と同程度の膜厚で第２絶縁膜を形成する工程と、
（ｄ）導電性膜を形成後に柱状に加工して、前記拡散領域の前記エピタキシャル膜上にコンタクトプラグを形成する工程と
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記エピタキシャル膜の膜厚が前記第１絶縁膜よりも厚く、かつ前記ゲートの側壁に前記エピタキシャル膜が成長しないように前記前記エピタキシャル膜を形成する工程を備える
半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第２絶縁膜の膜厚が前記第１絶縁膜よりも厚くなるように第２絶縁膜を形成する工程を備える
半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ２）前記エピタキシャル膜の膜厚が、前記ゲートの側壁がオーバーハングした高さよりも厚くなるように形成する工程を含む
半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ２）前記第２絶縁膜の膜厚が前記ゲートの側壁がオーバーハングした高さよりも厚くなるように第２絶縁膜を形成する工程を備える
半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ３）前記ゲートの側面と前記エピタキシャル膜の表面と前記素子分離領域の表面とを覆うように前記第２絶縁膜を形成する工程と、
（ｃ４）前記拡散領域上は前記エピタキシャル膜の表面が露出し、前記素子分離領域上は前記第２絶縁膜が残るように、エッチングする工程と
を備える
半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記（ｃ３）工程は、
（ｃ３１）前記ゲートの側面と前記エピタキシャル膜の表面と前記素子分離領域の表面を覆うように第３絶縁膜を形成する工程と、
（ｃ３２）前記第３絶縁膜の表面を覆うように第４絶縁膜を形成する工程と
を含み、
前記（ｃ４）工程は、
（ｃ４１）前記拡散領域上は前記第３絶縁膜の表面が露出するように、前記素子分離領域上は前記第４絶縁膜の高さと前記拡散領域上の前記第３絶縁膜の表面の高さとが等しくなるように、前記第４絶縁膜をエッチングする工程と、
（ｃ４２）前記エピタキシャル膜の表面が露出するように、前記第３絶縁膜をエッチングする工程と
を含む
半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第４絶縁膜は、リフロー性の高い材料を用いて形成される酸化膜であり、
前記（ｃ３２）工程は、
（ｃ３２１）前記第４絶縁膜を前記リフローして、前記第４絶縁膜の表面を前記基板の表面に対して略平坦化する工程を含む
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記（ｃ４１）工程は、
（ｃ４１１）前記第４絶縁膜をウエットエッチングでエッチングする工程を含む
半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００８−４７７２０（Ｐ２００８−４７７２０Ａ）
【公開日】平成２０年２月２８日（２００８．２．２８）
【国際特許分類】
【出願番号】特願２００６−２２２２３７（Ｐ２００６−２２２２３７）
【出願日】平成１８年８月１７日（２００６．８．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２０年２月２８日（２００８．２．２８）
【国際特許分類】
【出願日】平成１８年８月１７日（２００６．８．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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