半導体装置の製造方法
【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ニッケルシリサイド（ＮｉＳｉ）を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）のゲート電極、ソース電極及びドレイン電極において、コバルトシリサイドが用いられていたが、ゲート長が４０ｎｍを切るスケールになってくると、コバルトシリサイドでは、ゲート細線抵抗のばらつきが急激に大きくなる。そのため、ゲート長が４０ｎｍ未満でも細線抵抗が安定するニッケルシリサイドが注目されている。
【０００３】
しかしながら、ニッケルシリサイドは耐熱性が低く、５００℃程度の温度でも簡単に凝集してしまう（非特許文献１参照。）。ニッケルシリサイド形成のためのサリサイドプロセス以降の配線工程では、４００℃程度の温度が長時間かかってしまう。これにより、ニッケルシリサイド凝集が発生し、高抵抗のニッケルダイシリサイド（ＮｉＳｉ2）などが形成されるとともに、ニッケルダイシリサイドがｐｎ接合部と近接し、接合リークが発生する問題があった。
【０００４】
このようなニッケルシリサイドの凝集作用を抑制するために、従来、ニッケルに白金（Ｐｔ）やパラジウム（Ｐｄ）、フッ素（Ｆ）、窒素（Ｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、炭素（Ｃ）などの不純物を添加する手法が知られている（非特許文献２〜８参照。）。
【０００５】
また、シリコン基板にニッケルを堆積した後に、水素プラズマにより水素イオンをニッケル薄膜に注入することで耐熱性が向上するという報告もある（非特許文献９参照。）。この報告によれば、３０ｎｍのニッケルをシリコン基板上に堆積したのち、水素イオンをニッケル薄膜に注入し、アニールすることでニッケルシリサイドを形成している。非特許文献９によれば、上記の方法によって、ニッケルシリサイドの粒径が小さくなり、それが要因となって耐熱性が向上するとしている。
【０００６】
ところで、通常、シリサイドの凝集温度は膜厚に比例して高くなり、凝集しにくくなる。これは、粒界−粒界の界面エネルギーが膜厚に比例して低下するためである。ところが、トランジスタサイズが９０ｎｍ以下のプロセステクノロジでは、接合深さが１００ｎｍ以下となりシリサイド膜厚も２０ｎｍ以下程度が望ましい。そのような薄い膜厚では、ニッケルシリサイドは５００℃以下でも凝集が発生し、耐熱性を向上させることがさらに必要となっている。
【０００７】
なお、特許文献１には、多結晶シリコンにショットキーバリアダイオードを作成する際に、水素プラズマを用いることが開示されている。この技術によれば、水素が多結晶シリコン中のダングリングボンドと結合し、バンド構造が単結晶シリコンに近づき、良好な特性のショットキーバリアダイオードが得られる。
【０００８】
また、特許文献２には、電極のニッケルシリサイドとエッチストッパの窒化シリコン（ＳｉＮ）の密着性を向上させることを目的としてアンモニア（ＮＨ3）プラズマ処理を行うことが開示されている。
【非特許文献１】M. Tinani, et al., "In situ real-time studies of nickel silicide phase formation", J. Vac. Sci. Technol. B 19(2), 376 (2001)
【非特許文献２】D. Mangelinck, et al., "Effect of Co, Pt, and Au additions on the stability and epitaxy of NiSi2 films on (111)Si", J. Appl. Phys., 84, 2583 (1998)
【非特許文献３】D. Z. Chi, et al., "Addressing Materials and Process-integration Issues of NiSi Silicide Process Using Impurity Engineering", The 4th International Workshop on Junction Technology, pp.113 (2004)
【非特許文献４】C. -C. Wang, et al., "Formation of NiSi-Silicided p+n Shallow Junctions Using Implant-Through-Silicide and Low-Temperature Furnace Annealing", J. Electrochem. Soc., 150, G557 (2003)
【非特許文献５】J. -G. Yun, et al., "Abnormal Oxidation of Nickel Silicide on N-Type Substrate and Effect of Preamorphization Implantation", Jpn. J. Appl. Phys., 43, 10, 6998 (2004)
【非特許文献６】J. A. Kittl, et al., "Applications of Ni-based silicides to 45 nm CMOS and Beyond", Mat. Res. Soc. Symp. Proc. 810, C2. 1. 1 (2004)
【非特許文献７】W. Huang, et al., "Effect of a thin W interlayer on the thermal stability and electrical characteristics of NiSi film", J. Vac. Sci. Technol. B23, 2304 (2005)
【非特許文献８】K. -W. Do, et al., "Formation of Low-Resistivity Nickel Silicide with High Temperature Stability from Atomic-Layer-Deposited Nickel Thin Film", Jpn. J. App. Phys. 45 B 2975 (2006)
【非特許文献９】C. -J. Choi, et al., "Effects of Hydrogen Implantation on the Structural and Electrical Properties of Nickel Silicide", J. Electrochem. Soc., 149, G517(2002)
【特許文献１】特開昭５８−２１３４６５号公報
【特許文献２】特開２００４−１２８５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、トランジスタサイズの微細化が進む近年、従来の技術ではニッケルシリサイドの耐熱性を十分に向上させることはできなくなっている。
本発明はこのような点に鑑みてなされたものであり、ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者らは、ゲート領域、ソース領域及びドレイン領域が形成された半導体基板上にニッケルまたはニッケル合金を形成する工程と、第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、水素イオンを含有するプラズマを発生させ、前記水素イオンを前記ダイニッケルシリサイドまたは前記ダイニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、を有する半導体装置の製造方法を提案する。
【００１１】
また、ゲート領域、ソース領域及びドレイン領域が形成されたシリコン基板上にニッケルまたはニッケル合金を形成する工程と、第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、水素プラズマを発生させ、水素イオンを前記ニッケルシリサイドまたは前記ニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、を有する半導体装置の製造方法を提案する。
【発明の効果】
【００１２】
本発明は、ダイニッケルシリサイド形成後にプラズマ処理で注入した水素イオンの影響により、ニッケルシリサイドの耐熱性が向上し、凝集を抑制することが可能になる。これにより、接合リーク電流の低減が可能になる。
【００１３】
また、ニッケルシリサイド形成後にプラズマ処理で注入した水素イオンの影響により、ニッケルシリサイドの耐熱性が向上し、凝集を抑制することが可能になる。これにより、接合リーク電流の低減が可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の製造方法の概略を示す断面図である。
ここで、例えば、シリコン（１００）基板である半導体基板１には公知の製造工程によりゲート領域２、サイドウォール３、ソース領域４及びドレイン領域５が形成されているものとする。ゲート領域２はゲート絶縁膜２ａ、ゲート絶縁膜２ａ上に形成されたポリシリコンゲート２ｂを有している。このような半導体基板１上にニッケル６を成膜する（成膜工程（図１（Ａ）））。
【００１５】
なお、ニッケル６の代わりに白金、タングステン、タンタル、パラジウムのいずれか１つ、あるいは２つ以上を含有するニッケル合金を成膜するようにしてもよい。
次に、例えば、Ｎ2やアルゴン（Ａｒ）などの不活性ガス雰囲気中で、２６０℃程度でのアニール処理を行い、ゲート領域２、ソース領域４及びドレイン領域５にダイニッケルシリサイド７を形成する（第１アニール工程（図１（Ｂ）））。
【００１６】
その後、例えばダイニッケルシリサイド７がニッケルシリサイドに相変態しない温度（例えば室温）の不活性ガス雰囲気中で水素イオンを含有するプラズマ（水素プラズマやアンモニアプラズマなど）を発生させ、水素イオン（Ｈ+）をダイニッケルシリサイド７やダイニッケルシリサイド７の下部のゲート領域２（ポリシリコンゲート２ｂ）、ソース領域４及びドレイン領域５に注入する（プラズマ処理工程）。その後、不活性ガスまたはシラン（ＳｉＨ4）を含む雰囲気中で、例えば、４００℃程度でのアニール処理を行い、ダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（第２アニール工程（図１（Ｃ）））。
【００１７】
なお、シランを含む雰囲気中で第２アニール工程を行う理由は、以下の通りである。
第２アニール工程によるダイニッケルシリサイドからニッケルシリサイドへの相変態時にシランを供給すると、ダイニッケルシリサイドとシリコンの反応、シランとダイニッケルシリサイドとの反応が生じ、ニッケルシリサイド８とシリコンとの界面を基板表面側に引き上げることができる。これにより、ＰＮ接合部分と、ニッケルシリサイド８とシリコンとの界面との距離が大きくなり接合リークを減少できる。
【００１８】
なお、プラズマ処理工程と第２アニール工程は同時に行うようにしてもよい。
また、第２アニール工程の後に、プラズマ処理工程を行うようにしてもよい。その場合には、ニッケルシリサイド８に相変態させた後に、ニッケルシリサイド８やニッケルシリサイド８の下部のゲート領域２、ソース領域４及びドレイン領域５に水素イオンを注入する。
【００１９】
以下に、上記の製造方法により得られるニッケルシリサイド８の耐熱性を評価するため、ニッケルシリサイド８のシート抵抗を測定した結果を示す。なお、ここでは上記のようなＭＯＳ構造を形成した半導体基板１ではなく、シリコン基板上にニッケルシリサイドを形成して、シート抵抗を測定したが、その特性は図１に示したような半導体基板１上に形成する場合とほとんど同じである。
【００２０】
まず、比較のために、ニッケル堆積後に水素イオンを注入して、その後ニッケルシリサイドを形成した場合のシート抵抗の温度依存性を示す。
図２は、シリコン基板にニッケルを堆積した後に水素プラズマ処理とアニールを施して形成したニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【００２１】
縦軸がシート抵抗（ｏｈｍ／ｓｑ．）、横軸がアニール温度（℃）である。また、Ｃ１がシリコン基板に２０ｎｍのニッケルを堆積した後、水素プラズマ（ヘリウムガスを混合している）処理と４００℃のアニール処理を同時に行った試料のシート抵抗であり、Ｃ２は、比較のために、水素プラズマ処理を行わず、４００℃のアニールを施した試料のシート抵抗を示している。これらの試料について、６００℃〜７５０℃の追加アニールを行い、シート抵抗の温度依存性を測定した結果が図２のグラフである。
【００２２】
図２に示すようにアニール温度が上昇すると、凝集が発生して抵抗値が上昇するが、ニッケル堆積後に水素プラズマ処理を施した場合と、水素プラズマ処理を行わない場合でのシート抵抗の差異はほとんど見られなかった。
【００２３】
すなわち、２０ｎｍのニッケルから形成した薄膜のニッケルシリサイドの場合、ニッケル堆積後に水素イオンを注入する場合では、ほとんど耐熱性は向上しなかった。
図３は、シリコン基板上にニッケルを堆積して第１アニール工程を行った後に、プラズマ処理工程と第２アニール工程を同時に行って形成したニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【００２４】
縦軸がシート抵抗（ｏｈｍ／ｓｑ．）、横軸がアニール温度（℃）である。また、Ｃ３は、シリコン基板上にニッケルを２０ｎｍ堆積した後に第１アニール工程を行い、水素プラズマ（ヘリウムガスを混合している）処理と、４００℃の第２アニール工程とを同時に行ってニッケルシリサイドを形成した試料のシート抵抗を示している。Ｃ４は、水素プラズマの代わりにアンモニアプラズマ処理を行った試料のシート抵抗を示している。また、Ｃ５は、比較のために、第１アニール工程の後、プラズマ処理工程を行わないで第２アニール工程を行った試料のシート抵抗を示している。これらの試料について、６００℃〜７００℃の追加アニールを行い、シート抵抗を測定した結果が図３のグラフである。
【００２５】
図３に示すようにアニール温度が上昇すると、凝集が発生して抵抗値が上昇する。しかし、第１のアニール処理の後に水素イオンを含有するプラズマによるプラズマ処理を行うことで、高温での抵抗値の上昇が図２の場合よりも抑制されていることがわかる。すなわち、薄膜のニッケルシリサイドの耐熱性を向上でき、凝集作用を抑制できることがわかった。
【００２６】
図４は、第２アニール工程後にプラズマ処理工程を行った場合のニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
縦軸がシート抵抗（ｏｈｍ／ｓｑ．）、横軸がアニール温度（℃）である。Ｃ６が、第２アニール工程の後、すなわちダイニッケルシリサイドからニッケルシリサイドに相変態させた後に、水素プラズマ処理を行ったときのシート抵抗を示している。また、Ｃ７は、水素プラズマ処理工程と第２アニール工程を同時に行ったときのニッケルシリサイドのシート抵抗を示し、Ｃ８は、第１アニール工程と第２アニール工程のみ行った場合のニッケルシリサイドのシート抵抗を示している。これらの試料について、６００℃〜７００℃の追加アニールを行い、シート抵抗を測定した結果が図４のグラフである。
【００２７】
図４のように、水素プラズマ処理工程と第２アニール工程とを同時に行った場合が、最も抵抗値の上昇を抑制できるが、第２アニール工程を行った後に、水素プラズマ処理工程を行っても、アニール工程のみにより形成したニッケルシリサイドよりも高温での抵抗値の上昇が抑制できることがわかった。すなわち、第２アニール工程により、ニッケルシリサイドを形成した後であっても、水素プラズマ処理工程を行うことで、薄膜のニッケルシリサイドの耐熱性を向上でき、凝集作用を抑制できることがわかった。
【００２８】
ところで、ニッケルシリサイドに相変態してからはグレインサイズは変わらないが、図４のように水素プラズマ処理を行うと耐熱性が向上するので、非特許文献９で示されているように、耐熱性向上のメカニズムはグレインサイズの縮小によるものではないであろう。
【００２９】
本実施の形態の半導体装置の製造方法によって耐熱性が向上するのは、プラズマ処理工程により注入された水素イオンにより、
（１）ニッケルシリサイドと、その下部のシリコン領域（図１の場合は、ゲート領域２、ソース領域４及びドレイン領域５）中に含まれる微量酸素の還元
（２）微小欠陥の回復
（３）ストレスの緩和
などが発生し、系が安定化するためと思われる。
【００３０】
特に、ニッケルシリサイドと、その下部のシリコン領域の界面では、自然酸化膜の影響などで酸素が多く含有しやすい。そのため、界面近傍に水素イオンが注入するようにプラズマ処理の際の電力を調整することで、耐熱性をより向上させることができる。
【００３１】
以上のように、本実施の形態の半導体装置の製造方法によれば、ニッケルシリサイドの耐熱性を、ニッケル形成後に直ちに水素プラズマ処理を行う場合よりも大幅に向上することができる。
【００３２】
以下、本実施の形態の半導体装置の製造方法の詳細を説明する。
なお、以下に示す製造条件などはあくまで一例であり、これに限定されるものではない。
【００３３】
図５〜図１５は、本実施の形態の半導体装置の製造方法の一工程における断面図である。
まず、例えば、Ｓｉ（１００）Ｐ型基板１０（以下単にシリコン基板１０という。）に、ドナーまたはアクセプタを注入して図示しないウェルを形成する。その後、ＳＴＩ（Shallow Trench Isolation）１１を形成する。その後、チャネル用のイオン注入を行い、図示しないチャネル領域を形成する。その後、２ｎｍのゲート絶縁膜１２をＣＶＤ（Chemical Vapor Deposition）で形成する（図５（Ａ））。さらに、１００ｎｍのポリシリコン１３を堆積後、ｎチャネルＭＯＳＦＥＴを形成する場合には、例えば、リンイオンを１０ｋｅＶ、ドーズ量１．０×１０16／ｃｍ2でイオン注入する。ｐチャネルＭＯＳＦＥＴを形成する場合には、例えば、ボロンイオン（Ｂ+）を５ｋｅＶ、ドーズ量５．０×１０15／ｃｍ2でイオン注入する（図５（Ｂ））。
【００３４】
次に、パターニングしたフォトレジストパターン１４をマスクにしてポリシリコン１３をエッチングしてポリシリコンゲート１３ａを形成する（図６（Ａ））。フォトレジストパターン１４の除去後、エクステンション注入を行い、エクステンション領域１５を形成する（図６（Ｂ））。エクステンション領域１５の形成の際、ｎチャネルＭＯＳＦＥＴの場合には、例えば、砒素イオン（Ａｓ+）を１ｋｅＶ、ドーズ量１．０×１０15／ｃｍ2でイオン注入し、ｐチャネルＭＯＳＦＥＴの場合には、例えば、ボロンイオンを０．５ｋｅＶ、ドーズ量１．０×１０15／ｃｍ2でイオン注入する。
【００３５】
次に、１０ｎｍの酸化膜と８０ｎｍの窒化シリコン膜をＣＶＤで形成し、エッチバックを行うことでサイドウォール１６と、サイドウォールスペーサ１７を形成する（図７（Ａ））。その後、さらに３０ｎｍの酸化膜をＣＶＤで形成し、エッチバックを行うことでサイドウォール１８を形成する（図７（Ｂ））。
【００３６】
以下、ｎチャネルＭＯＳＦＥＴ形成領域と、ｐチャネルＭＯＳＦＥＴ形成領域とを両方図示して、工程の説明を続ける。
サイドウォール１８の形成後、エクステンション領域１５の低抵抗化のための低加速エネルギーでのイオン注入を行ったのち、ｎチャネルＭＯＳＦＥＴにソース・ドレイン領域１９の形成のためのイオン注入を行う（いずれのイオン注入も、ｐチャネルＭＯＳＦＥＴの場合、例えばボロンイオンを、ｎチャネルＭＯＳＦＥＴの場合、例えば砒素イオンを用いる。）。そして、活性化アニールを行う（図８（Ａ））。次に、サイドウォール１８を除去した後、同様にｐチャネルＭＯＳＦＥＴにソース・ドレイン領域２０の形成のためのイオン注入を行い、活性化アニールを行う（図８（Ｂ））。
【００３７】
続いて、ｎチャネルＭＯＳＦＥＴ形成領域を酸化膜２１によるマスクで覆い、ｐチャネルＭＯＳＦＥＴのソース・ドレイン領域２０をエッチングする（図９（Ａ））。そして、エッチングした領域にシリコンゲルマニウム（ＳｉＧｅ）２２を選択エピタキシャル成長する（図９（Ｂ））。
【００３８】
次に、シリコンゲルマニウム２２の上にシリコン層２３を選択エピタキシャル成長する（図１０（Ａ））。これは、後の工程でニッケルシリサイドを形成したときに、ゲルマニウムがニッケルシリサイドに混入して耐熱性を悪化させるのを防止するためである。その後、ｎチャネルＭＯＳＦＥＴ上の酸化膜２１をフッ酸（ＨＦ）などで除去し、ニッケルターゲットを用いてニッケル２４を例えば２０ｎｍ、スパッタリング法により堆積する。そして、その上に窒化チタン（ＴｉＮ）による保護膜２５を形成する（図１０（Ｂ））。
【００３９】
なお、ニッケル２４の膜厚は、８ｎｍ〜２００ｎｍとしてもよい。但し、膜厚が薄いとニッケルとシリコンとの反応時にニッケル供給量が少なくなり、シリコンリッチなニッケルダイシリサイドが形成されやすくなる。ニッケルダイシリサイドは、格子定数がシリコンとほぼ同じ（シリコン：５．４３Å、ニッケルダイシリサイド：５．４１Å）なので、Ｓｉ（１１１）面に沿ったスパイクとなり接合リークが増加してしまう。
【００４０】
ニッケル２４の膜厚を厚くすることにより、ニッケルとシリコンの反応時にニッケル供給が多くなり、ニッケルリッチなダイニッケルシリサイドが形成されやすくなり、ニッケルダイシリサイドとシリコンの界面が平坦となる。但し、あまり厚いと、その後の未反応のニッケルを除去する工程でニッケルを除去しきれなくなる。
【００４１】
これらの理由を考慮すると、ニッケル２４の膜厚は、１５ｎｍ〜３０ｎｍとすることが好ましい。
なお、ニッケルターゲットの代わりに、ニッケル合金ターゲットを用いてもよい。例えば、ニッケルシリサイドの凝集抑制作用のある白金、タングステン、タンタル、パラジウムのいずれか１つ、あるいは２つ以上を含有するようなニッケル合金ターゲットを用いる。例えば、ニッケルと白金の合金ターゲットを用いた場合には、白金は１原子％〜１０原子％含有させる。
【００４２】
また、保護膜２５として窒化チタンの代わりにチタン（Ｔｉ）を用いてもよいし、保護膜２５を形成しないようにしてもよい。
次に、ニッケルシリサイド形成のための第１アニール工程及び第２アニール工程を行う。
【００４３】
第１のアニール工程では、不活性ガス雰囲気中で、例えば２６０℃で３０秒間のアニールを行い、まずダイニッケルシリサイド２６を形成する。その後、保護膜２５と、未反応のニッケル２４を硫酸（Ｈ2ＳＯ4）：過酸化水素水＝３：１の溶液で除去する（図１１（Ａ））。
【００４４】
なお、第１アニール工程は、ダイニッケルシリサイド２６が形成できるように、２００℃〜３５０℃で１０秒〜４００秒間の範囲で行うようにしてもよい。但し、スループット向上のためには、アニール時間は短いほどよい。
【００４５】
また、硫酸と過酸化水素水による溶液の代わりに塩酸（ＨＣｌ）＋過酸化水素水を用いてもよい。
次に、プラズマ処理工程及び第２アニール工程を行う。
【００４６】
ここでは、例えば、プラズマ処理と同時にアニール処理を行う。
プラズマ処理で水素プラズマを発生させる場合には、ダイニッケルシリサイド２６と、その下部のゲート領域、ソース領域及びドレイン領域の界面近傍に水素イオンが注入されるように、２００ｍｍウェハあたり１００Ｗ〜７５０Ｗでプラズマ処理を行うことが望ましい。なお、真空度は１ｍＴｏｒｒ〜１０Ｔｏｒｒ程度で、不活性ガス雰囲気中で行う。そして、同時にアニール温度を４００℃としてアニール処理を行い、ダイニッケルシリサイド２６からニッケル（モノ）シリサイド２７に相変態させる（図１１（Ｂ））。
【００４７】
なお、後の配線工程などで高温になり相変態が進むことを考慮すると、アニール温度は３００℃〜５００℃、アニール時間はアニール温度を考慮して１０秒〜４００秒で行うようにしてもよい。但し、あまり温度を上げすぎると小さい粒径のニッケルシリサイド２７の凝集が進むので、より好ましくは、アニール温度は３２０℃〜４５０℃で、アニール時間はアニール温度及びスループットを考慮して、１０秒〜１２０秒とすることが好ましい。
【００４８】
また、水素プラズマの他に、アンモニアプラズマを発生させるようにしてもよいし、水素イオンを含有する、ジボラン（Ｂ2Ｈ6）プラズマ、シランプラズマ、ジシラン（Ｓｉ2Ｈ6）プラズマを用いるようにしてもよい。
【００４９】
なお、これらのプラズマを用いた場合には、ダイニッケルシリサイド２６と、その下部のゲート領域、ソース領域及びドレイン領域の界面近傍に水素イオンを注入させるためには、水素プラズマの場合よりも大きな電力で行うことが必要である。但し、ダイニッケルシリサイド２６内の微小酸素の還元作用などにより、界面近傍にまで水素イオンが到達しなくても、ある程度の耐熱性の向上は可能である。
【００５０】
また、プラズマ処理工程は、第２アニール工程と同時ではなく、第２アニール工程より前に行うようにしてもよいし、第２アニール工程後に行って、ニッケルシリサイド２７及びその下部のゲート領域、ソース領域及びドレイン領域に水素イオンを注入するようにしてもよい。その場合には、プラズマの種類に応じて、ニッケルシリサイド２７と、その下部のゲート領域、ソース領域及びドレイン領域の界面近傍に水素イオンを注入するように電力を調整することで、より大きな耐熱性向上効果が可能である。
【００５１】
以降は公知の配線工程を行う。なお、以下ではｎチャネルＭＯＳＦＥＴ部分のみを図示するが、ｐチャネルＭＯＳＦＥＴ部分も同様の配線工程が適用できる。
ニッケルシリサイド２７の形成後は、凝集が発生しないように５００℃以下でのプロセスを行う。
【００５２】
まず、ニッケルシリサイド２７の形成後のｎチャネルＭＯＳＦＥＴ上に、プラズマＣＶＤで窒化シリコン膜２８を５００℃で５０ｎｍ、酸化膜２９を４００℃で６００ｎｍ、順に堆積する（図１２（Ａ））。そして、ＣＭＰで酸化膜２９を平坦化する（図１２（Ｂ））。
【００５３】
次に、酸化膜２９上に図示しないフォトレジスト膜を形成しパターニングした後、エッチングにより、ｎチャネルＭＯＳＦＥＴの電極であるニッケルシリサイド２７と上層の配線層とを接続するための開口部を形成する（図１３（Ａ））。そして、エッチングした酸化膜２９上にスパッタリング法で窒化チタン膜３０を５０ｎｍ堆積し、ＣＶＤでタングステン３１を開口部に埋め込む（図１３（Ｂ））。
【００５４】
その後、ＣＭＰにて平坦化し（図１４（Ａ））、層間膜３２を堆積する（図１４（Ｂ））。
さらに、層間膜３２をパターニングしてバリアメタルとしてタンタル（図示せず）を堆積した後、配線として銅（Ｃｕ）３３を埋め込む。そして、ＣＭＰで平坦化する。層間膜３２の堆積、タンタル＋銅３３の埋め込み、ＣＭＰによる平坦化を複数回繰り返して多層配線を形成し、最上層の銅３３上にアルミニウム電極３４を形成することで、半導体装置が完成する（図１５）。
【００５５】
上記のように、本実施の形態の半導体装置の製造方法によれば、ニッケルシリサイドを形成する際に、第１アニール工程の後、プラズマ処理によって水素イオンを注入することによって、前述したような微量酸素の還元などが生じ、ニッケルシリサイドの耐熱性が向上し、凝集の発生を抑制することができる。これにより、接合リーク電流の低減が可能となる。
【００５６】
また、プラズマ処理による水素イオンの注入によってニッケルシリサイドの表面及び界面ラフネスの低減や、ゲート抵抗、ソース抵抗及びドレイン抵抗のばらつきの抑制も期待できる。
【００５７】
なお、上記の説明では、ｐチャネルＭＯＳＦＥＴのゲート領域、ソース領域及びドレイン領域にシリコンゲルマニウム混晶を形成して、圧縮ひずみによりチャネルでのホールの移動度を高めた構造について説明したが、これに限定されない。例えば、チャネルへのストレスを考慮し、ｎチャネルＭＯＳＦＥＴと同様にシリコンを用いてもよい。
【００５８】
また、ｎチャネルＭＯＳＦＥＴのゲート領域、ソース領域またはドレイン領域にシリコンカーボン（ＳｉＣ）混晶、シリコンゲルマニウムカーボン（ＳｉＧｅＣ）混晶を用いてもよい。なお、ゲルマニウムを含む混晶を用いる場合には、耐熱性の悪化を防ぐために、形成した混晶の上にシリコン層を形成した後に、ニッケルシリサイドを形成することが望ましい。
【００５９】
（付記１） ゲート領域、ソース領域及びドレイン領域が形成された半導体基板上にニッケルまたはニッケル合金を形成する工程と、
第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、
水素イオンを含有するプラズマを発生させ、前記水素イオンを前記ダイニッケルシリサイドまたは前記ダイニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、
第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、
を有することを特徴とする半導体装置の製造方法。
【００６０】
（付記２） 前記プラズマ処理工程を前記第２アニール工程と同時に行うことを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記プラズマは水素プラズマであることを特徴とする付記１または２記載の半導体装置の製造方法。
【００６１】
（付記４） 前記プラズマはアンモニアプラズマであることを特徴とする付記１または２記載の半導体装置の製造方法。
（付記５） 前記プラズマはジボランプラズマ、シランプラズマまたはジシランプラズマであることを特徴とする付記１または２記載の半導体装置の製造方法。
【００６２】
（付記６） 前記水素イオンを、前記ダイニッケルシリサイドと、前記半導体基板の前記ゲート領域、前記ドレイン領域及び前記ソース領域との界面近傍に注入することを特徴とする付記１乃至５記載の半導体装置の製造方法。
【００６３】
（付記７） ゲート領域、ソース領域及びドレイン領域が形成されたシリコン基板上にニッケルまたはニッケル合金を形成する工程と、
第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、
第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、
水素プラズマを発生させ、水素イオンを前記ニッケルシリサイドまたは前記ニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、
を有することを特徴とする半導体装置の製造方法。
【００６４】
（付記８） 前記水素イオンを、前記ニッケルシリサイドと、前記半導体基板の前記ゲート領域、前記ドレイン領域及び前記ソース領域との界面近傍に注入することを特徴とする付記７記載の半導体装置の製造方法。
【００６５】
（付記９） ２００ｍｍウェハあたり１００Ｗ乃至７５０Ｗの条件で前記プラズマ処理工程を行うことを特徴とする付記３、７または８記載の半導体装置の製造方法。
（付記１０） 前記ニッケル合金は、白金、タングステン、タンタル、パラジウムのいずれか１つ、あるいは２つ以上を含有することを特徴とする付記１乃至９のいずれか一項に記載の半導体装置の製造方法。
【００６６】
（付記１１） 前記半導体基板の前記ゲート領域、前記ソース領域または前記ドレイン領域に、シリコンゲルマニウム混晶、シリコンカーボン混晶またはシリコンゲルマニウムカーボン混晶を用いることを特徴とする付記１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【００６７】
（付記１２） 前記シリコンゲルマニウム混晶または前記シリコンゲルマニウムカーボン混晶の上面にシリコン層を形成した後に、前記シリコン層の上面に前記ニッケルまたは前記ニッケル合金を成膜することを特徴とする付記１１記載の半導体装置の製造方法。
【００６８】
（付記１３） 前記第２アニール工程は、シランを含む雰囲気中で行うことを特徴とする付記１乃至１２のいずれか一項に記載の半導体装置の製造方法。
（付記１４） 前記第１アニール工程の際、前記第１の温度を２００℃乃至３５０℃とし、アニール時間を１０秒乃至４００秒とすることを特徴とする付記１乃至１３のいずれか一項に記載の半導体装置の製造方法。
【００６９】
（付記１５） 前記第２アニール工程の際、前記第２の温度を３００℃乃至５００℃とし、アニール時間を１０秒乃至４００秒とすることを特徴とする付記１乃至１４のいずれか一項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７０】
【図１】本実施の形態の半導体装置の製造方法の概略を示す断面図である。
【図２】シリコン基板にニッケルを堆積した後に水素プラズマ処理とアニールを施して形成したニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【図３】シリコン基板上にニッケルを堆積して第１アニール工程を行った後に、プラズマ処理工程と第２アニール工程を同時に行って形成したニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【図４】第２アニール工程後にプラズマ処理工程を行った場合のニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【図５】本実施の形態の半導体装置の製造方法の一工程における断面図である（その１）。
【図６】本実施の形態の半導体装置の製造方法の一工程における断面図である（その２）。
【図７】本実施の形態の半導体装置の製造方法の一工程における断面図である（その３）。
【図８】本実施の形態の半導体装置の製造方法の一工程における断面図である（その４）。
【図９】本実施の形態の半導体装置の製造方法の一工程における断面図である（その５）。
【図１０】本実施の形態の半導体装置の製造方法の一工程における断面図である（その６）。
【図１１】本実施の形態の半導体装置の製造方法の一工程における断面図である（その７）。
【図１２】本実施の形態の半導体装置の製造方法の一工程における断面図である（その８）。
【図１３】本実施の形態の半導体装置の製造方法の一工程における断面図である（その９）。
【図１４】本実施の形態の半導体装置の製造方法の一工程における断面図である（その１０）。
【図１５】本実施の形態の半導体装置の製造方法の一工程における断面図である（その１１）。
【符号の説明】
【００７１】
１ 半導体基板
２ ゲート領域
２ａ ゲート絶縁膜
２ｂ ポリシリコンゲート
３ サイドウォール
４ ソース領域
５ ドレイン領域
６ ニッケル
７ ダイニッケルシリサイド
８ ニッケルシリサイド
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ニッケルシリサイド（ＮｉＳｉ）を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）のゲート電極、ソース電極及びドレイン電極において、コバルトシリサイドが用いられていたが、ゲート長が４０ｎｍを切るスケールになってくると、コバルトシリサイドでは、ゲート細線抵抗のばらつきが急激に大きくなる。そのため、ゲート長が４０ｎｍ未満でも細線抵抗が安定するニッケルシリサイドが注目されている。
【０００３】
しかしながら、ニッケルシリサイドは耐熱性が低く、５００℃程度の温度でも簡単に凝集してしまう（非特許文献１参照。）。ニッケルシリサイド形成のためのサリサイドプロセス以降の配線工程では、４００℃程度の温度が長時間かかってしまう。これにより、ニッケルシリサイド凝集が発生し、高抵抗のニッケルダイシリサイド（ＮｉＳｉ2）などが形成されるとともに、ニッケルダイシリサイドがｐｎ接合部と近接し、接合リークが発生する問題があった。
【０００４】
このようなニッケルシリサイドの凝集作用を抑制するために、従来、ニッケルに白金（Ｐｔ）やパラジウム（Ｐｄ）、フッ素（Ｆ）、窒素（Ｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、炭素（Ｃ）などの不純物を添加する手法が知られている（非特許文献２〜８参照。）。
【０００５】
また、シリコン基板にニッケルを堆積した後に、水素プラズマにより水素イオンをニッケル薄膜に注入することで耐熱性が向上するという報告もある（非特許文献９参照。）。この報告によれば、３０ｎｍのニッケルをシリコン基板上に堆積したのち、水素イオンをニッケル薄膜に注入し、アニールすることでニッケルシリサイドを形成している。非特許文献９によれば、上記の方法によって、ニッケルシリサイドの粒径が小さくなり、それが要因となって耐熱性が向上するとしている。
【０００６】
ところで、通常、シリサイドの凝集温度は膜厚に比例して高くなり、凝集しにくくなる。これは、粒界−粒界の界面エネルギーが膜厚に比例して低下するためである。ところが、トランジスタサイズが９０ｎｍ以下のプロセステクノロジでは、接合深さが１００ｎｍ以下となりシリサイド膜厚も２０ｎｍ以下程度が望ましい。そのような薄い膜厚では、ニッケルシリサイドは５００℃以下でも凝集が発生し、耐熱性を向上させることがさらに必要となっている。
【０００７】
なお、特許文献１には、多結晶シリコンにショットキーバリアダイオードを作成する際に、水素プラズマを用いることが開示されている。この技術によれば、水素が多結晶シリコン中のダングリングボンドと結合し、バンド構造が単結晶シリコンに近づき、良好な特性のショットキーバリアダイオードが得られる。
【０００８】
また、特許文献２には、電極のニッケルシリサイドとエッチストッパの窒化シリコン（ＳｉＮ）の密着性を向上させることを目的としてアンモニア（ＮＨ3）プラズマ処理を行うことが開示されている。
【非特許文献１】M. Tinani, et al., "In situ real-time studies of nickel silicide phase formation", J. Vac. Sci. Technol. B 19(2), 376 (2001)
【非特許文献２】D. Mangelinck, et al., "Effect of Co, Pt, and Au additions on the stability and epitaxy of NiSi2 films on (111)Si", J. Appl. Phys., 84, 2583 (1998)
【非特許文献３】D. Z. Chi, et al., "Addressing Materials and Process-integration Issues of NiSi Silicide Process Using Impurity Engineering", The 4th International Workshop on Junction Technology, pp.113 (2004)
【非特許文献４】C. -C. Wang, et al., "Formation of NiSi-Silicided p+n Shallow Junctions Using Implant-Through-Silicide and Low-Temperature Furnace Annealing", J. Electrochem. Soc., 150, G557 (2003)
【非特許文献５】J. -G. Yun, et al., "Abnormal Oxidation of Nickel Silicide on N-Type Substrate and Effect of Preamorphization Implantation", Jpn. J. Appl. Phys., 43, 10, 6998 (2004)
【非特許文献６】J. A. Kittl, et al., "Applications of Ni-based silicides to 45 nm CMOS and Beyond", Mat. Res. Soc. Symp. Proc. 810, C2. 1. 1 (2004)
【非特許文献７】W. Huang, et al., "Effect of a thin W interlayer on the thermal stability and electrical characteristics of NiSi film", J. Vac. Sci. Technol. B23, 2304 (2005)
【非特許文献８】K. -W. Do, et al., "Formation of Low-Resistivity Nickel Silicide with High Temperature Stability from Atomic-Layer-Deposited Nickel Thin Film", Jpn. J. App. Phys. 45 B 2975 (2006)
【非特許文献９】C. -J. Choi, et al., "Effects of Hydrogen Implantation on the Structural and Electrical Properties of Nickel Silicide", J. Electrochem. Soc., 149, G517(2002)
【特許文献１】特開昭５８−２１３４６５号公報
【特許文献２】特開２００４−１２８５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、トランジスタサイズの微細化が進む近年、従来の技術ではニッケルシリサイドの耐熱性を十分に向上させることはできなくなっている。
本発明はこのような点に鑑みてなされたものであり、ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者らは、ゲート領域、ソース領域及びドレイン領域が形成された半導体基板上にニッケルまたはニッケル合金を形成する工程と、第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、水素イオンを含有するプラズマを発生させ、前記水素イオンを前記ダイニッケルシリサイドまたは前記ダイニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、を有する半導体装置の製造方法を提案する。
【００１１】
また、ゲート領域、ソース領域及びドレイン領域が形成されたシリコン基板上にニッケルまたはニッケル合金を形成する工程と、第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、水素プラズマを発生させ、水素イオンを前記ニッケルシリサイドまたは前記ニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、を有する半導体装置の製造方法を提案する。
【発明の効果】
【００１２】
本発明は、ダイニッケルシリサイド形成後にプラズマ処理で注入した水素イオンの影響により、ニッケルシリサイドの耐熱性が向上し、凝集を抑制することが可能になる。これにより、接合リーク電流の低減が可能になる。
【００１３】
また、ニッケルシリサイド形成後にプラズマ処理で注入した水素イオンの影響により、ニッケルシリサイドの耐熱性が向上し、凝集を抑制することが可能になる。これにより、接合リーク電流の低減が可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の製造方法の概略を示す断面図である。
ここで、例えば、シリコン（１００）基板である半導体基板１には公知の製造工程によりゲート領域２、サイドウォール３、ソース領域４及びドレイン領域５が形成されているものとする。ゲート領域２はゲート絶縁膜２ａ、ゲート絶縁膜２ａ上に形成されたポリシリコンゲート２ｂを有している。このような半導体基板１上にニッケル６を成膜する（成膜工程（図１（Ａ）））。
【００１５】
なお、ニッケル６の代わりに白金、タングステン、タンタル、パラジウムのいずれか１つ、あるいは２つ以上を含有するニッケル合金を成膜するようにしてもよい。
次に、例えば、Ｎ2やアルゴン（Ａｒ）などの不活性ガス雰囲気中で、２６０℃程度でのアニール処理を行い、ゲート領域２、ソース領域４及びドレイン領域５にダイニッケルシリサイド７を形成する（第１アニール工程（図１（Ｂ）））。
【００１６】
その後、例えばダイニッケルシリサイド７がニッケルシリサイドに相変態しない温度（例えば室温）の不活性ガス雰囲気中で水素イオンを含有するプラズマ（水素プラズマやアンモニアプラズマなど）を発生させ、水素イオン（Ｈ+）をダイニッケルシリサイド７やダイニッケルシリサイド７の下部のゲート領域２（ポリシリコンゲート２ｂ）、ソース領域４及びドレイン領域５に注入する（プラズマ処理工程）。その後、不活性ガスまたはシラン（ＳｉＨ4）を含む雰囲気中で、例えば、４００℃程度でのアニール処理を行い、ダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（第２アニール工程（図１（Ｃ）））。
【００１７】
なお、シランを含む雰囲気中で第２アニール工程を行う理由は、以下の通りである。
第２アニール工程によるダイニッケルシリサイドからニッケルシリサイドへの相変態時にシランを供給すると、ダイニッケルシリサイドとシリコンの反応、シランとダイニッケルシリサイドとの反応が生じ、ニッケルシリサイド８とシリコンとの界面を基板表面側に引き上げることができる。これにより、ＰＮ接合部分と、ニッケルシリサイド８とシリコンとの界面との距離が大きくなり接合リークを減少できる。
【００１８】
なお、プラズマ処理工程と第２アニール工程は同時に行うようにしてもよい。
また、第２アニール工程の後に、プラズマ処理工程を行うようにしてもよい。その場合には、ニッケルシリサイド８に相変態させた後に、ニッケルシリサイド８やニッケルシリサイド８の下部のゲート領域２、ソース領域４及びドレイン領域５に水素イオンを注入する。
【００１９】
以下に、上記の製造方法により得られるニッケルシリサイド８の耐熱性を評価するため、ニッケルシリサイド８のシート抵抗を測定した結果を示す。なお、ここでは上記のようなＭＯＳ構造を形成した半導体基板１ではなく、シリコン基板上にニッケルシリサイドを形成して、シート抵抗を測定したが、その特性は図１に示したような半導体基板１上に形成する場合とほとんど同じである。
【００２０】
まず、比較のために、ニッケル堆積後に水素イオンを注入して、その後ニッケルシリサイドを形成した場合のシート抵抗の温度依存性を示す。
図２は、シリコン基板にニッケルを堆積した後に水素プラズマ処理とアニールを施して形成したニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【００２１】
縦軸がシート抵抗（ｏｈｍ／ｓｑ．）、横軸がアニール温度（℃）である。また、Ｃ１がシリコン基板に２０ｎｍのニッケルを堆積した後、水素プラズマ（ヘリウムガスを混合している）処理と４００℃のアニール処理を同時に行った試料のシート抵抗であり、Ｃ２は、比較のために、水素プラズマ処理を行わず、４００℃のアニールを施した試料のシート抵抗を示している。これらの試料について、６００℃〜７５０℃の追加アニールを行い、シート抵抗の温度依存性を測定した結果が図２のグラフである。
【００２２】
図２に示すようにアニール温度が上昇すると、凝集が発生して抵抗値が上昇するが、ニッケル堆積後に水素プラズマ処理を施した場合と、水素プラズマ処理を行わない場合でのシート抵抗の差異はほとんど見られなかった。
【００２３】
すなわち、２０ｎｍのニッケルから形成した薄膜のニッケルシリサイドの場合、ニッケル堆積後に水素イオンを注入する場合では、ほとんど耐熱性は向上しなかった。
図３は、シリコン基板上にニッケルを堆積して第１アニール工程を行った後に、プラズマ処理工程と第２アニール工程を同時に行って形成したニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【００２４】
縦軸がシート抵抗（ｏｈｍ／ｓｑ．）、横軸がアニール温度（℃）である。また、Ｃ３は、シリコン基板上にニッケルを２０ｎｍ堆積した後に第１アニール工程を行い、水素プラズマ（ヘリウムガスを混合している）処理と、４００℃の第２アニール工程とを同時に行ってニッケルシリサイドを形成した試料のシート抵抗を示している。Ｃ４は、水素プラズマの代わりにアンモニアプラズマ処理を行った試料のシート抵抗を示している。また、Ｃ５は、比較のために、第１アニール工程の後、プラズマ処理工程を行わないで第２アニール工程を行った試料のシート抵抗を示している。これらの試料について、６００℃〜７００℃の追加アニールを行い、シート抵抗を測定した結果が図３のグラフである。
【００２５】
図３に示すようにアニール温度が上昇すると、凝集が発生して抵抗値が上昇する。しかし、第１のアニール処理の後に水素イオンを含有するプラズマによるプラズマ処理を行うことで、高温での抵抗値の上昇が図２の場合よりも抑制されていることがわかる。すなわち、薄膜のニッケルシリサイドの耐熱性を向上でき、凝集作用を抑制できることがわかった。
【００２６】
図４は、第２アニール工程後にプラズマ処理工程を行った場合のニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
縦軸がシート抵抗（ｏｈｍ／ｓｑ．）、横軸がアニール温度（℃）である。Ｃ６が、第２アニール工程の後、すなわちダイニッケルシリサイドからニッケルシリサイドに相変態させた後に、水素プラズマ処理を行ったときのシート抵抗を示している。また、Ｃ７は、水素プラズマ処理工程と第２アニール工程を同時に行ったときのニッケルシリサイドのシート抵抗を示し、Ｃ８は、第１アニール工程と第２アニール工程のみ行った場合のニッケルシリサイドのシート抵抗を示している。これらの試料について、６００℃〜７００℃の追加アニールを行い、シート抵抗を測定した結果が図４のグラフである。
【００２７】
図４のように、水素プラズマ処理工程と第２アニール工程とを同時に行った場合が、最も抵抗値の上昇を抑制できるが、第２アニール工程を行った後に、水素プラズマ処理工程を行っても、アニール工程のみにより形成したニッケルシリサイドよりも高温での抵抗値の上昇が抑制できることがわかった。すなわち、第２アニール工程により、ニッケルシリサイドを形成した後であっても、水素プラズマ処理工程を行うことで、薄膜のニッケルシリサイドの耐熱性を向上でき、凝集作用を抑制できることがわかった。
【００２８】
ところで、ニッケルシリサイドに相変態してからはグレインサイズは変わらないが、図４のように水素プラズマ処理を行うと耐熱性が向上するので、非特許文献９で示されているように、耐熱性向上のメカニズムはグレインサイズの縮小によるものではないであろう。
【００２９】
本実施の形態の半導体装置の製造方法によって耐熱性が向上するのは、プラズマ処理工程により注入された水素イオンにより、
（１）ニッケルシリサイドと、その下部のシリコン領域（図１の場合は、ゲート領域２、ソース領域４及びドレイン領域５）中に含まれる微量酸素の還元
（２）微小欠陥の回復
（３）ストレスの緩和
などが発生し、系が安定化するためと思われる。
【００３０】
特に、ニッケルシリサイドと、その下部のシリコン領域の界面では、自然酸化膜の影響などで酸素が多く含有しやすい。そのため、界面近傍に水素イオンが注入するようにプラズマ処理の際の電力を調整することで、耐熱性をより向上させることができる。
【００３１】
以上のように、本実施の形態の半導体装置の製造方法によれば、ニッケルシリサイドの耐熱性を、ニッケル形成後に直ちに水素プラズマ処理を行う場合よりも大幅に向上することができる。
【００３２】
以下、本実施の形態の半導体装置の製造方法の詳細を説明する。
なお、以下に示す製造条件などはあくまで一例であり、これに限定されるものではない。
【００３３】
図５〜図１５は、本実施の形態の半導体装置の製造方法の一工程における断面図である。
まず、例えば、Ｓｉ（１００）Ｐ型基板１０（以下単にシリコン基板１０という。）に、ドナーまたはアクセプタを注入して図示しないウェルを形成する。その後、ＳＴＩ（Shallow Trench Isolation）１１を形成する。その後、チャネル用のイオン注入を行い、図示しないチャネル領域を形成する。その後、２ｎｍのゲート絶縁膜１２をＣＶＤ（Chemical Vapor Deposition）で形成する（図５（Ａ））。さらに、１００ｎｍのポリシリコン１３を堆積後、ｎチャネルＭＯＳＦＥＴを形成する場合には、例えば、リンイオンを１０ｋｅＶ、ドーズ量１．０×１０16／ｃｍ2でイオン注入する。ｐチャネルＭＯＳＦＥＴを形成する場合には、例えば、ボロンイオン（Ｂ+）を５ｋｅＶ、ドーズ量５．０×１０15／ｃｍ2でイオン注入する（図５（Ｂ））。
【００３４】
次に、パターニングしたフォトレジストパターン１４をマスクにしてポリシリコン１３をエッチングしてポリシリコンゲート１３ａを形成する（図６（Ａ））。フォトレジストパターン１４の除去後、エクステンション注入を行い、エクステンション領域１５を形成する（図６（Ｂ））。エクステンション領域１５の形成の際、ｎチャネルＭＯＳＦＥＴの場合には、例えば、砒素イオン（Ａｓ+）を１ｋｅＶ、ドーズ量１．０×１０15／ｃｍ2でイオン注入し、ｐチャネルＭＯＳＦＥＴの場合には、例えば、ボロンイオンを０．５ｋｅＶ、ドーズ量１．０×１０15／ｃｍ2でイオン注入する。
【００３５】
次に、１０ｎｍの酸化膜と８０ｎｍの窒化シリコン膜をＣＶＤで形成し、エッチバックを行うことでサイドウォール１６と、サイドウォールスペーサ１７を形成する（図７（Ａ））。その後、さらに３０ｎｍの酸化膜をＣＶＤで形成し、エッチバックを行うことでサイドウォール１８を形成する（図７（Ｂ））。
【００３６】
以下、ｎチャネルＭＯＳＦＥＴ形成領域と、ｐチャネルＭＯＳＦＥＴ形成領域とを両方図示して、工程の説明を続ける。
サイドウォール１８の形成後、エクステンション領域１５の低抵抗化のための低加速エネルギーでのイオン注入を行ったのち、ｎチャネルＭＯＳＦＥＴにソース・ドレイン領域１９の形成のためのイオン注入を行う（いずれのイオン注入も、ｐチャネルＭＯＳＦＥＴの場合、例えばボロンイオンを、ｎチャネルＭＯＳＦＥＴの場合、例えば砒素イオンを用いる。）。そして、活性化アニールを行う（図８（Ａ））。次に、サイドウォール１８を除去した後、同様にｐチャネルＭＯＳＦＥＴにソース・ドレイン領域２０の形成のためのイオン注入を行い、活性化アニールを行う（図８（Ｂ））。
【００３７】
続いて、ｎチャネルＭＯＳＦＥＴ形成領域を酸化膜２１によるマスクで覆い、ｐチャネルＭＯＳＦＥＴのソース・ドレイン領域２０をエッチングする（図９（Ａ））。そして、エッチングした領域にシリコンゲルマニウム（ＳｉＧｅ）２２を選択エピタキシャル成長する（図９（Ｂ））。
【００３８】
次に、シリコンゲルマニウム２２の上にシリコン層２３を選択エピタキシャル成長する（図１０（Ａ））。これは、後の工程でニッケルシリサイドを形成したときに、ゲルマニウムがニッケルシリサイドに混入して耐熱性を悪化させるのを防止するためである。その後、ｎチャネルＭＯＳＦＥＴ上の酸化膜２１をフッ酸（ＨＦ）などで除去し、ニッケルターゲットを用いてニッケル２４を例えば２０ｎｍ、スパッタリング法により堆積する。そして、その上に窒化チタン（ＴｉＮ）による保護膜２５を形成する（図１０（Ｂ））。
【００３９】
なお、ニッケル２４の膜厚は、８ｎｍ〜２００ｎｍとしてもよい。但し、膜厚が薄いとニッケルとシリコンとの反応時にニッケル供給量が少なくなり、シリコンリッチなニッケルダイシリサイドが形成されやすくなる。ニッケルダイシリサイドは、格子定数がシリコンとほぼ同じ（シリコン：５．４３Å、ニッケルダイシリサイド：５．４１Å）なので、Ｓｉ（１１１）面に沿ったスパイクとなり接合リークが増加してしまう。
【００４０】
ニッケル２４の膜厚を厚くすることにより、ニッケルとシリコンの反応時にニッケル供給が多くなり、ニッケルリッチなダイニッケルシリサイドが形成されやすくなり、ニッケルダイシリサイドとシリコンの界面が平坦となる。但し、あまり厚いと、その後の未反応のニッケルを除去する工程でニッケルを除去しきれなくなる。
【００４１】
これらの理由を考慮すると、ニッケル２４の膜厚は、１５ｎｍ〜３０ｎｍとすることが好ましい。
なお、ニッケルターゲットの代わりに、ニッケル合金ターゲットを用いてもよい。例えば、ニッケルシリサイドの凝集抑制作用のある白金、タングステン、タンタル、パラジウムのいずれか１つ、あるいは２つ以上を含有するようなニッケル合金ターゲットを用いる。例えば、ニッケルと白金の合金ターゲットを用いた場合には、白金は１原子％〜１０原子％含有させる。
【００４２】
また、保護膜２５として窒化チタンの代わりにチタン（Ｔｉ）を用いてもよいし、保護膜２５を形成しないようにしてもよい。
次に、ニッケルシリサイド形成のための第１アニール工程及び第２アニール工程を行う。
【００４３】
第１のアニール工程では、不活性ガス雰囲気中で、例えば２６０℃で３０秒間のアニールを行い、まずダイニッケルシリサイド２６を形成する。その後、保護膜２５と、未反応のニッケル２４を硫酸（Ｈ2ＳＯ4）：過酸化水素水＝３：１の溶液で除去する（図１１（Ａ））。
【００４４】
なお、第１アニール工程は、ダイニッケルシリサイド２６が形成できるように、２００℃〜３５０℃で１０秒〜４００秒間の範囲で行うようにしてもよい。但し、スループット向上のためには、アニール時間は短いほどよい。
【００４５】
また、硫酸と過酸化水素水による溶液の代わりに塩酸（ＨＣｌ）＋過酸化水素水を用いてもよい。
次に、プラズマ処理工程及び第２アニール工程を行う。
【００４６】
ここでは、例えば、プラズマ処理と同時にアニール処理を行う。
プラズマ処理で水素プラズマを発生させる場合には、ダイニッケルシリサイド２６と、その下部のゲート領域、ソース領域及びドレイン領域の界面近傍に水素イオンが注入されるように、２００ｍｍウェハあたり１００Ｗ〜７５０Ｗでプラズマ処理を行うことが望ましい。なお、真空度は１ｍＴｏｒｒ〜１０Ｔｏｒｒ程度で、不活性ガス雰囲気中で行う。そして、同時にアニール温度を４００℃としてアニール処理を行い、ダイニッケルシリサイド２６からニッケル（モノ）シリサイド２７に相変態させる（図１１（Ｂ））。
【００４７】
なお、後の配線工程などで高温になり相変態が進むことを考慮すると、アニール温度は３００℃〜５００℃、アニール時間はアニール温度を考慮して１０秒〜４００秒で行うようにしてもよい。但し、あまり温度を上げすぎると小さい粒径のニッケルシリサイド２７の凝集が進むので、より好ましくは、アニール温度は３２０℃〜４５０℃で、アニール時間はアニール温度及びスループットを考慮して、１０秒〜１２０秒とすることが好ましい。
【００４８】
また、水素プラズマの他に、アンモニアプラズマを発生させるようにしてもよいし、水素イオンを含有する、ジボラン（Ｂ2Ｈ6）プラズマ、シランプラズマ、ジシラン（Ｓｉ2Ｈ6）プラズマを用いるようにしてもよい。
【００４９】
なお、これらのプラズマを用いた場合には、ダイニッケルシリサイド２６と、その下部のゲート領域、ソース領域及びドレイン領域の界面近傍に水素イオンを注入させるためには、水素プラズマの場合よりも大きな電力で行うことが必要である。但し、ダイニッケルシリサイド２６内の微小酸素の還元作用などにより、界面近傍にまで水素イオンが到達しなくても、ある程度の耐熱性の向上は可能である。
【００５０】
また、プラズマ処理工程は、第２アニール工程と同時ではなく、第２アニール工程より前に行うようにしてもよいし、第２アニール工程後に行って、ニッケルシリサイド２７及びその下部のゲート領域、ソース領域及びドレイン領域に水素イオンを注入するようにしてもよい。その場合には、プラズマの種類に応じて、ニッケルシリサイド２７と、その下部のゲート領域、ソース領域及びドレイン領域の界面近傍に水素イオンを注入するように電力を調整することで、より大きな耐熱性向上効果が可能である。
【００５１】
以降は公知の配線工程を行う。なお、以下ではｎチャネルＭＯＳＦＥＴ部分のみを図示するが、ｐチャネルＭＯＳＦＥＴ部分も同様の配線工程が適用できる。
ニッケルシリサイド２７の形成後は、凝集が発生しないように５００℃以下でのプロセスを行う。
【００５２】
まず、ニッケルシリサイド２７の形成後のｎチャネルＭＯＳＦＥＴ上に、プラズマＣＶＤで窒化シリコン膜２８を５００℃で５０ｎｍ、酸化膜２９を４００℃で６００ｎｍ、順に堆積する（図１２（Ａ））。そして、ＣＭＰで酸化膜２９を平坦化する（図１２（Ｂ））。
【００５３】
次に、酸化膜２９上に図示しないフォトレジスト膜を形成しパターニングした後、エッチングにより、ｎチャネルＭＯＳＦＥＴの電極であるニッケルシリサイド２７と上層の配線層とを接続するための開口部を形成する（図１３（Ａ））。そして、エッチングした酸化膜２９上にスパッタリング法で窒化チタン膜３０を５０ｎｍ堆積し、ＣＶＤでタングステン３１を開口部に埋め込む（図１３（Ｂ））。
【００５４】
その後、ＣＭＰにて平坦化し（図１４（Ａ））、層間膜３２を堆積する（図１４（Ｂ））。
さらに、層間膜３２をパターニングしてバリアメタルとしてタンタル（図示せず）を堆積した後、配線として銅（Ｃｕ）３３を埋め込む。そして、ＣＭＰで平坦化する。層間膜３２の堆積、タンタル＋銅３３の埋め込み、ＣＭＰによる平坦化を複数回繰り返して多層配線を形成し、最上層の銅３３上にアルミニウム電極３４を形成することで、半導体装置が完成する（図１５）。
【００５５】
上記のように、本実施の形態の半導体装置の製造方法によれば、ニッケルシリサイドを形成する際に、第１アニール工程の後、プラズマ処理によって水素イオンを注入することによって、前述したような微量酸素の還元などが生じ、ニッケルシリサイドの耐熱性が向上し、凝集の発生を抑制することができる。これにより、接合リーク電流の低減が可能となる。
【００５６】
また、プラズマ処理による水素イオンの注入によってニッケルシリサイドの表面及び界面ラフネスの低減や、ゲート抵抗、ソース抵抗及びドレイン抵抗のばらつきの抑制も期待できる。
【００５７】
なお、上記の説明では、ｐチャネルＭＯＳＦＥＴのゲート領域、ソース領域及びドレイン領域にシリコンゲルマニウム混晶を形成して、圧縮ひずみによりチャネルでのホールの移動度を高めた構造について説明したが、これに限定されない。例えば、チャネルへのストレスを考慮し、ｎチャネルＭＯＳＦＥＴと同様にシリコンを用いてもよい。
【００５８】
また、ｎチャネルＭＯＳＦＥＴのゲート領域、ソース領域またはドレイン領域にシリコンカーボン（ＳｉＣ）混晶、シリコンゲルマニウムカーボン（ＳｉＧｅＣ）混晶を用いてもよい。なお、ゲルマニウムを含む混晶を用いる場合には、耐熱性の悪化を防ぐために、形成した混晶の上にシリコン層を形成した後に、ニッケルシリサイドを形成することが望ましい。
【００５９】
（付記１） ゲート領域、ソース領域及びドレイン領域が形成された半導体基板上にニッケルまたはニッケル合金を形成する工程と、
第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、
水素イオンを含有するプラズマを発生させ、前記水素イオンを前記ダイニッケルシリサイドまたは前記ダイニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、
第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、
を有することを特徴とする半導体装置の製造方法。
【００６０】
（付記２） 前記プラズマ処理工程を前記第２アニール工程と同時に行うことを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記プラズマは水素プラズマであることを特徴とする付記１または２記載の半導体装置の製造方法。
【００６１】
（付記４） 前記プラズマはアンモニアプラズマであることを特徴とする付記１または２記載の半導体装置の製造方法。
（付記５） 前記プラズマはジボランプラズマ、シランプラズマまたはジシランプラズマであることを特徴とする付記１または２記載の半導体装置の製造方法。
【００６２】
（付記６） 前記水素イオンを、前記ダイニッケルシリサイドと、前記半導体基板の前記ゲート領域、前記ドレイン領域及び前記ソース領域との界面近傍に注入することを特徴とする付記１乃至５記載の半導体装置の製造方法。
【００６３】
（付記７） ゲート領域、ソース領域及びドレイン領域が形成されたシリコン基板上にニッケルまたはニッケル合金を形成する工程と、
第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、
第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、
水素プラズマを発生させ、水素イオンを前記ニッケルシリサイドまたは前記ニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、
を有することを特徴とする半導体装置の製造方法。
【００６４】
（付記８） 前記水素イオンを、前記ニッケルシリサイドと、前記半導体基板の前記ゲート領域、前記ドレイン領域及び前記ソース領域との界面近傍に注入することを特徴とする付記７記載の半導体装置の製造方法。
【００６５】
（付記９） ２００ｍｍウェハあたり１００Ｗ乃至７５０Ｗの条件で前記プラズマ処理工程を行うことを特徴とする付記３、７または８記載の半導体装置の製造方法。
（付記１０） 前記ニッケル合金は、白金、タングステン、タンタル、パラジウムのいずれか１つ、あるいは２つ以上を含有することを特徴とする付記１乃至９のいずれか一項に記載の半導体装置の製造方法。
【００６６】
（付記１１） 前記半導体基板の前記ゲート領域、前記ソース領域または前記ドレイン領域に、シリコンゲルマニウム混晶、シリコンカーボン混晶またはシリコンゲルマニウムカーボン混晶を用いることを特徴とする付記１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【００６７】
（付記１２） 前記シリコンゲルマニウム混晶または前記シリコンゲルマニウムカーボン混晶の上面にシリコン層を形成した後に、前記シリコン層の上面に前記ニッケルまたは前記ニッケル合金を成膜することを特徴とする付記１１記載の半導体装置の製造方法。
【００６８】
（付記１３） 前記第２アニール工程は、シランを含む雰囲気中で行うことを特徴とする付記１乃至１２のいずれか一項に記載の半導体装置の製造方法。
（付記１４） 前記第１アニール工程の際、前記第１の温度を２００℃乃至３５０℃とし、アニール時間を１０秒乃至４００秒とすることを特徴とする付記１乃至１３のいずれか一項に記載の半導体装置の製造方法。
【００６９】
（付記１５） 前記第２アニール工程の際、前記第２の温度を３００℃乃至５００℃とし、アニール時間を１０秒乃至４００秒とすることを特徴とする付記１乃至１４のいずれか一項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７０】
【図１】本実施の形態の半導体装置の製造方法の概略を示す断面図である。
【図２】シリコン基板にニッケルを堆積した後に水素プラズマ処理とアニールを施して形成したニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【図３】シリコン基板上にニッケルを堆積して第１アニール工程を行った後に、プラズマ処理工程と第２アニール工程を同時に行って形成したニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【図４】第２アニール工程後にプラズマ処理工程を行った場合のニッケルシリサイドにおけるシート抵抗の温度依存性を示すグラフである。
【図５】本実施の形態の半導体装置の製造方法の一工程における断面図である（その１）。
【図６】本実施の形態の半導体装置の製造方法の一工程における断面図である（その２）。
【図７】本実施の形態の半導体装置の製造方法の一工程における断面図である（その３）。
【図８】本実施の形態の半導体装置の製造方法の一工程における断面図である（その４）。
【図９】本実施の形態の半導体装置の製造方法の一工程における断面図である（その５）。
【図１０】本実施の形態の半導体装置の製造方法の一工程における断面図である（その６）。
【図１１】本実施の形態の半導体装置の製造方法の一工程における断面図である（その７）。
【図１２】本実施の形態の半導体装置の製造方法の一工程における断面図である（その８）。
【図１３】本実施の形態の半導体装置の製造方法の一工程における断面図である（その９）。
【図１４】本実施の形態の半導体装置の製造方法の一工程における断面図である（その１０）。
【図１５】本実施の形態の半導体装置の製造方法の一工程における断面図である（その１１）。
【符号の説明】
【００７１】
１ 半導体基板
２ ゲート領域
２ａ ゲート絶縁膜
２ｂ ポリシリコンゲート
３ サイドウォール
４ ソース領域
５ ドレイン領域
６ ニッケル
７ ダイニッケルシリサイド
８ ニッケルシリサイド
【特許請求の範囲】
【請求項１】
ゲート領域、ソース領域及びドレイン領域が形成された半導体基板上にニッケルまたはニッケル合金を形成する工程と、
第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、
水素イオンを含有するプラズマを発生させ、前記水素イオンを前記ダイニッケルシリサイドまたは前記ダイニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、
第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記プラズマ処理工程を前記第２アニール工程と同時に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記プラズマは水素プラズマであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記プラズマはアンモニアプラズマであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記水素イオンを、前記ダイニッケルシリサイドと、前記半導体基板の前記ゲート領域、前記ドレイン領域及び前記ソース領域との界面近傍に注入することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
ゲート領域、ソース領域及びドレイン領域が形成されたシリコン基板上にニッケルまたはニッケル合金を形成する工程と、
第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、
第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、
水素プラズマを発生させ、水素イオンを前記ニッケルシリサイドまたは前記ニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ニッケル合金は、白金、タングステン、タンタル、パラジウムのいずれか１つ、あるいは２つ以上を含有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板の前記ゲート領域、前記ソース領域または前記ドレイン領域に、シリコンゲルマニウム混晶、シリコンカーボン混晶またはシリコンゲルマニウムカーボン混晶を用いることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２アニール工程は、シランを含む雰囲気中で行うことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
ゲート領域、ソース領域及びドレイン領域が形成された半導体基板上にニッケルまたはニッケル合金を形成する工程と、
第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、
水素イオンを含有するプラズマを発生させ、前記水素イオンを前記ダイニッケルシリサイドまたは前記ダイニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、
第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記プラズマ処理工程を前記第２アニール工程と同時に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記プラズマは水素プラズマであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記プラズマはアンモニアプラズマであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記水素イオンを、前記ダイニッケルシリサイドと、前記半導体基板の前記ゲート領域、前記ドレイン領域及び前記ソース領域との界面近傍に注入することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
ゲート領域、ソース領域及びドレイン領域が形成されたシリコン基板上にニッケルまたはニッケル合金を形成する工程と、
第１の温度によるアニール処理により、前記ゲート領域、前記ソース領域及び前記ドレイン領域にダイニッケルシリサイドを形成する第１アニール工程と、
第２の温度によるアニール処理により前記ダイニッケルシリサイドをニッケルシリサイドに相変態させる第２アニール工程と、
水素プラズマを発生させ、水素イオンを前記ニッケルシリサイドまたは前記ニッケルシリサイドの下部の前記ゲート領域、前記ソース領域及び前記ドレイン領域に注入するプラズマ処理工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ニッケル合金は、白金、タングステン、タンタル、パラジウムのいずれか１つ、あるいは２つ以上を含有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板の前記ゲート領域、前記ソース領域または前記ドレイン領域に、シリコンゲルマニウム混晶、シリコンカーボン混晶またはシリコンゲルマニウムカーボン混晶を用いることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２アニール工程は、シランを含む雰囲気中で行うことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００８−１３５６３５（Ｐ２００８−１３５６３５Ａ）
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願番号】特願２００６−３２１７４２（Ｐ２００６−３２１７４２）
【出願日】平成１８年１１月２９日（２００６．１１．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願日】平成１８年１１月２９日（２００６．１１．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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