半導体装置（１０）の製造において、エッチングされる導電性材料（１６）上のパターニング積層部は、下層にあるオルトケイ酸テトラエチル（ＴＥＯＳ）層（２０）のパターニングに用いられるパターニングフォトレジスト層（２２）を有している。ＴＥＯＳ層（２０）は、従来より低い温度で成膜される。低温ＴＥＯＳ層（２０）は、有機反射防止膜（ＡＲＣ）（１８）上に設けられ、有機反射防止膜は、導電層（１６）上に設けられる。低温ＴＥＯＳ層（２０）は、有機ＡＲＣ（１８）とフォトレジスト（２２）との間の接着を提供し、低い欠陥性を有し、ハードマスクとして機能し、有機ＡＲＣ（１８）と共に望ましくない反射を低減させる位相シフト層として機能する。
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本発明は、基板（１）および少なくとも１つの半導体要素を含んだ半導体本体（１１）を有した半導体デバイス（１０）の製造方法に関する。その方法では、要素の形成後、少なくとも１つの電気的絶縁層（２）または電気的導体層（３）を含んだ層構造が形成され、開口部が、パターン形成されたフォトレジスト層（４）およびエッチング・プロセスの助けによって層構造中に形成され、残渣が、エッチング・プロセス中に半導体本体（１１）の表面上に形成され、エッチング・プロセス後に、フォトレジスト層（４）が、酸素含有化合物を使用する処理によって灰にされ、その後、表面が、酸を水で希釈した溶液を含んだ洗浄剤を、室温より高い温度に加熱して使用する洗浄作業を受け、それによって形成された残渣が除去される。本発明によれば、硫酸が、洗浄剤用の酸として選択される。
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個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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【課題】 従来のＭＯＳＦＥＴデバイスに比べてＧＩＤＬ電流が小さい低ＧＩＤＬ電流ＭＯＳＦＥＴデバイス構造を提供する。
【解決手段】 ＭＯＳＦＥＴデバイス構造は、縁部がソース／ドレイン拡散にわずかに重なる場合（８２）がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを含む。また、側方ウイング・ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる場合（８０）も含まれる。 （もっと読む）

【課題】 凹部への埋め込み性が良好で、長期に亘り安定した良好な電気的特性を得ることができ、さらに作製工程を可及的に低減し得る配線構造を提供する。
【解決手段】 Ｃｕ板と基板３との温度及び温度差を所定通りに制御しつつ、原料ガスであるＣｌ₂ ガスのプラズマによりＣｕ板をエッチングすることによりＣｕ成分とＣｌ₂ ガスとの前駆体であるＣｕＣｌを形成し、この前駆体が基板３に吸着され、その後Ｃｕ成分を析出させることによりＣｕの薄膜を形成する成膜反応と、この成膜反応により形成されたＣｕ膜をＣｌ₂ ガスのプラズマでエッチングするエッチング反応とを共存させるとともに、前記成膜反応の速度が前記エッチング反応の速度よりも大きくなるように制御することにより前記凹部３ａにその底部から順にＣｕ膜を積層してこの凹部３ａにＣｕを埋め込んだ。 （もっと読む）

【課題】 半導体装置の表面にさらに微細なパターンを形成することができる微細レジストパターン、微細パターンの形成方法及び半導体装置を提供する。
【解決手段】 基板６上に、特定の元素を含む特定のガスに接触して特定の元素と結合し所定のエッチングガスに対する耐性が強化される性質を有するレジスト層９を形成する工程と、レジスト層９に第一の露光１０を行い、第一の露光領域９ｂと第一の非露光領域９ａとを形成する工程と、第一の露光領域９ｂに対して第二の露光１１を行い、第二の露光領域９ｃと第三の露光領域９ｄとを形成する工程と、レジスト層９を特定のガスにさらして第三の露光領域９ｄのみを特定の元素と結合させる工程と、第二の露光領域９ｃと第一の非露光領域９ａとをエッチングにより除去し第三の露光領域９ｅからなるレジストパターンを形成する工程とを備えた。 （もっと読む）

【課題】 再現性の高い工程を用いて低抵抗のゲート電極を有するＧＯＬＤ構造を構成できるようにし、それにより、微細化が可能であるとともに信頼性の高いＭＯＳトランジスタを提供する。
【解決手段】 半導体基板１に形成したソース及びドレイン領域１０ａ，１０ｂと、酸化膜３ｂを介して形成したゲート電極５と、前記ソース及びドレイン領域１０ａ，１０ｂとチャネル形成領域３０の間に前記ソース及びドレイン領域１０ａ，１０ｂを取り囲むソース及びドレイン低濃度領域６ａ’，６ｂ’とを有するＭＯＳトランジスタにおいて、前記酸化膜３ｂを介して前記ソース及びドレイン低濃度領域６ａ’，６ｂ’に接する導電性である２つのサイドスペーサ９ａと、前記ゲート電極５及び前記サイドスペーサ９ａ上に形成された導電性薄膜１５とを有する。 （もっと読む）