【課題】ゲート電極のシリサイド化の際に形成された金属シリサイドに起因する短絡の発生を防止し、半導体装置の製造歩留まりを向上することができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板上に、シリコンを含む配線パターンが形成され、配線パターン上に金属膜が形成される。次いで、熱処理により上記配線パターンがシリサイド化される。そして、当該シリサイド化に伴う上記配線パターンの膨張により、目的とする領域外に成長した金属シリサイドに対して、当該配線パターンの近傍に形成される導電体パターンとの短絡を防止する処理を行う。上記短絡防止は、酸化処理や除去処理により達成される。例えば、酸化処理は、フッ素と酸素とを含むガスから生成されるプラズマにより行うことができる。 （もっと読む）

【課題】ウェット雰囲気の熱酸化によって層間絶縁膜に含まれた水分により電極材料が腐食してしまうことを防止する。
【解決手段】層間絶縁膜１０を形成するためのリフロー処理時において、７００℃以下（例えば６００℃）に降温したときに水蒸気雰囲気を不活性ガス雰囲気に置換し、加熱されるようにする。これにより、層間絶縁膜１０を構成するＢＰＳＧ内に含まれる水分を脱水することが可能となる。したがって、層間絶縁膜１０の上層に配置されるソース電極１２などの電極材料が水分によって腐食してしまうことを防止できる。 （もっと読む）

【課題】ゲート電極を構成するためのポリシリコンがウェット雰囲気にて酸化されることを抑制する。
【解決手段】層間絶縁膜１０を形成するためのリフロー処理により、ゲート電極９の端部の丸め酸化も兼用して実施されるようにする。これにより、層間絶縁膜１０のリフロー処理をウェット雰囲気で行ったとしても、従来のようにゲート電極９の丸め酸化と層間絶縁膜１０のリフロー処理とを別々に行う場合と比べて、ゲート電極９の酸化量を少なくすることが可能となる。このため、ゲート電極９を構成するためのポリシリコンがウェット雰囲気にて酸化されることを抑制でき、ゲート電極９がすべて酸化されてしまってゲート電極９の役割を果たさなくなったり、ゲート電極９とのオーミックコンタクトが取れなくなるという問題が発生を防止できる。 （もっと読む）

【課題】シリサイド形成ストレスで発生する欠陥による微小リークを低減する。
【解決手段】 単結晶Ｓｉ基板１０１にゲート酸化膜１０２を介してゲート電極１０３が設けられ、ゲート電極１０３の両側部に側壁絶縁膜１０５が設けられ、素子分離領域としてＬＯＣＯＳ酸化膜１０４が設けられている。ソース・ドレイン領域１０８は側壁絶縁膜１０５とＬＯＣＯＳ酸化膜１０４との間の領域に形成されている。さらに、側壁絶縁膜１０５の傾斜側曲面上にＳｉ基板１０１に接しない状態に庇状の扇形絶縁膜１０６が形成され、ＬＯＣＯＳ酸化膜１０４の傾斜側曲面上にＳｉ基板１０１に接しない状態に扇形絶縁膜１０７が形成されている。ソース・ドレイン領域１０８上において、扇形絶縁膜１０６下方と扇形絶縁膜１０７下方を除く領域にシリサイド層１０９が形成されている。つまり、シリサイド層１０９がソース・ドレイン領域１０８より狭い範囲で形成されている。 （もっと読む）

【課題】選択的にＦＵＳＩゲート電極を形成した簡単な構造の半導体装置及びその製造方法を提供することである。
【解決手段】本発明の１態様による半導体装置は、半導体基板上にゲート絶縁膜を介して設けられ、金属シリサイドからなる第１のゲート電極と、前記第１のゲート電極の側面に隣接して設けられた第１の絶縁膜と、前記第１の絶縁膜を含む第１の側壁とを備えた第１の電界効果型トランジスタと、前記半導体基板上にゲート絶縁膜を介して設けられ、多結晶シリコンを含む導電体膜からなる第２のゲート電極と、前記第２のゲート電極の側面に隣接して設けられた第２の絶縁膜と、前記第２の絶縁膜を含む第２の側壁とを備えた第２の電界効果型トランジスタとを具備する。 （もっと読む）

酸化ケイ素層などの層間誘電体層（130）は、ケイ素種とハロゲン種、また好ましくは炭素種と酸素種を含む、プラズマ化学エッチングを用いて選択的にエッチングされる。ケイ素種は、Si_xM_yH_zなどのケイ素化合物から生成することができ、“Si”はケイ素、“M”は一つ以上のハロゲン、“H”は水素であり、x≧1、y≧0、z≧0である。炭素種はC_αM_βH_γなどの炭素化合物から生成することができ、“C”は炭素、“M”は一つ以上のハロゲン、“H”は水素であり、α≧1、β≧0、γ≧0である。酸素種はO₂などの酸素化合物から生成することができ、これは炭素と反応して揮発性化合物を形成し得る。
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【課題】ＦＵＳＩ電極を備え、歩留まり良く製造できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート長方向に所定の間隔で配置され、全体がシリサイド化されたゲート電極４１ａと、素子分離領域２上に設けられ、ゲート長方向に間隔Ｃを空けて配置され、間隔Ｂを空けてゲート電極４１ａに隣接する配線４ａとを備えている。間隔Ｂおよび間隔Ｃは間隔Ａ以下となっている。 （もっと読む）

【課題】熱処理に伴うゲート電極のシート抵抗値の上昇と、接合破壊により生じる接合リーク電流値上昇を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１上にゲート絶縁膜３を介して形成されるゲート電極４と、ゲート電極４を挟んで半導体基板１の表面に形成される一対の第２の不純物拡散層７と、ゲート電極４の上部、および、第２の不純物拡散層７の上部に形成されるＮｉ（ニッケル）シリサイド１０とを備え、ゲート電極４の上部、および、第２の不純物拡散層７は、Ｂ（ボロン）と、Ｂよりも大きい原子半径を有し、かつ、Ｂと同じ導電型の不純物であるＩｎ（インジウム）とを含む。 （もっと読む）

【課題】ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層のゲート電極下のチャネル部からの距離と、ソース・ドレイン領域のうちの深い拡散層のゲート下電極のチャネル部からの距離を別々に最適状態に制御する。
【解決手段】ゲート電極１２の両端のゲート側壁１４およびソース・ドレイン領域上のサリサイド層１６を有するＬＤＤ構造のＭＯＳトランジスタを形成する際、ソース・ドレイン領域の深い拡散層１３ｂを形成する際のゲート側壁の厚さと、ソース・ドレイン領域上にサリサイド層１６を形成する際のゲート側壁の厚さを異ならせる。 （もっと読む）

【課題】分離絶縁膜上の配線と、この配線の側面上に形成されたサイドウォールと、配線と活性領域上の不純物拡散とを接続するシェアードコンタクトを備えた半導体装置であっても、シェアードコンタクから半導体基板へのリーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１００の主表面上に選択的に形成された分離絶縁膜と、半導体基板１００の主表面上において、分離絶縁膜２０Ａにより規定される活性領域２ｃと、分離絶縁膜上にて、活性領域３ｂに達する凹部５０と、凹部５０を覆うように形成された第１絶縁膜１０Ａと、第１絶縁膜１０Ａ上に形成され、凹部５０を充填し、第１絶縁膜１０Ａと材質の異なる第２絶縁膜１０Ｂと、凹部５０と隣り合う位置の活性領域２ｃの主表面上に形成された不純物拡散層２ｃ１と、不純物拡散層２ｃ１上に形成された導電膜とを備える。 （もっと読む）

【課題】シェアードコンタクトホールの中に位置するサイドウォールがエッチングされてリーク電流が増加することを抑制できる半導体装置の製造方法を提供する。
【解決手段】第２のトランジスタのシリコン窒化膜からなるサイドウォール５ｂ上に、シリコン酸化膜から構成される第１のエッチングストッパー膜８を形成する。第１及び第２のトランジスタ上並びに第１のエッチングストッパー膜８上に、シリコン窒化膜から構成される第２のエッチングストッパー膜９を形成する。第２のエッチングストッパー膜９上に、シリコン酸化膜から構成される層間絶縁膜１０を形成し、層間絶縁膜１０上に、レジストパターン５０を形成する。レジストパターン５０をマスクとして層間絶縁膜１０、第２のエッチングストッパー膜９、及び第１のエッチングストッパー膜８をエッチングすることにより、ノーマルコンタクトホール１０ａ及びシェアードコンタクトホール１０ｂを形成する。 （もっと読む）

【課題】十分なゲッタリングを可能とする半導体素子の構造および半導体素子の製造方法を提供すること。
【解決手段】第１導電型の第１半導体層と、第１半導体層に積層され、第２導電型で高不純物濃度の第２半導体層と、第２半導体層に積層され、第２導電型で低不純物濃度の第３半導体層と、第３半導体層上に構成された素子部とからなる半導体素子の製造方法において、第１半導体層に第２半導体層を積層後、１２００［℃］以上の温度環境で行われる処理の前に、第１半導体層の析出核を析出する析出工程と、析出工程の後に、析出核を成長させてＩＧ層を形成するＩＧ層形成工程とを行うこと。 （もっと読む）

【課題】ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタを有する半導体装置において、各動作に弊害を生じさせることなく、ゲート絶縁膜にハフニウムを含むゲート絶縁膜を採用して、微細化の図られた半導体装置およびその製造方法を提供することである。
【解決手段】シリコン基板１と、シリコン基板１の表面上に形成され、ハフニウムを含むゲート絶縁膜１０と、シリコン基板１の表面上に、ゲート絶縁膜１０を介して形成された第１のゲート電極Ｇ１および第２のゲート電極Ｇ２と、第１のゲート電極Ｇ１および第２ゲート電極Ｇ２下のシリコン基板１を挟んでそれぞれ形成された一対の第１の不純物拡散層１５および一対の第２不純物拡散層２５とを備え、ゲート絶縁膜１０に接する膜は、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とで異なり、ゲート絶縁膜１０中に含まれるハフニウムは、シリコン基板１側よりも、第１のゲート電極Ｇ１および第２ゲート電極Ｇ２側に多く含む。 （もっと読む）

【課題】耐圧性および耐湿性が向上された半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、トランジスタ等が形成される活性領域１９を囲むように、分離領域１３Ａ、１３Ｂを設けている。この分離領域１３Ａ等は、半導体基板１１の上面から下面まで連続して延在していおり、内部にはシリコン酸化膜等から成る絶縁物層１４Ａが形成されている。従って、活性領域１９が形成される半導体基板１１の側面の全てを絶縁物により被覆することができるので、半導体装置の耐圧性および耐湿性を向上させることができる。 （もっと読む）

【課題】本発明はエミッタ−ベーススペーサ領域中に低Ｋ材料を有するバイポーラトランジスタの作製方法を提供する。
【解決手段】本発明は半導体ウエハ基板上に配置されたバイポーラトランジスタを供する。バイポーラトランジスタは半導体ウエハ基板中に配置されたコレクタ、コレクタ中に配置されたベース、ベース上に配置され、ベースの少くとも一部と接触するエミッタを含んでよく、エミッタはその中に低Ｋ層を有する。低Ｋ層はたとえば、エミッタの一方の側に近接して配置するか、エミッタの相対する側に近接して配置してよい。しかし、すべての実施例において、低Ｋ層はバイポーラトランジスタの適切な機能を妨げず、従来のバイポーラトランジスタに典型的に付随したエミッタ−ベース容量を、本質的に減す。 （もっと読む）

トレンチゲート電界効果トランジスタ（ＦＥＴ）は以下のように形成される。複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチは、１つのマスクを用いて、（ｉ）少なくとも１つのゲートランナートレンチの幅が複数のアクティブゲートトレンチのそれぞれの幅よりも広く、（ｉｉ）複数のアクティブゲートトレンチが少なくとも１つのゲートランナートレンチに隣接するように、シリコン領域に画定されて同時に形成される。
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【課題】ＣＶＤ法でＴａＳｉＮ系又はＴｉＳｉＮ系膜によるゲート電極を形成することで、成膜時の組成を制御することトランジスタの閾値電圧を制御する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ原料として水素化シリコン、Ｔａ原料としてＴａのアミド化合物、イミド化合物又はハロゲン化物から選択される１つと又はＴｉ原料として四塩化チタンを、Ｎ原料としてはＮＨ_３とをそれぞれ供給して、Ｓｉ堆積膜層が０．２〜２．０ｎｍ、ＴａＮ又はＴｉＮ堆積膜層が０．５〜３．０ｎｍを交互に積層させ、ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層（ここで、ｘが０．１〜３．０、ｙが０．５〜５．０の範囲にする。）を１〜２０ｎｍの層厚にする半導体装置の製造方法とする。 （もっと読む）

【課題】ゲート電極の疎密にかかわらず、安定したコンタクトホールを形成する方法を提供する。
【解決手段】ゲート電極形成領域が疎な場合と密である場合があるとき、トランジスタが形成された半導体基板上にＢＰＳＧ膜を堆積する工程と、ＢＰＳＧ膜を平坦化する工程と、ＢＰＳＧ膜上に絶縁膜を堆積する工程と、ＢＰＳＧ膜および絶縁膜に半導体基板に達するコンタクトホールを形成する工程と、を備えることを特徴とするコンタクトホールの形成方法を提供する。その結果、ゲート電極形成領域の疎密にかかわらず、基板からのＢＰＳＧ膜厚が均一となるため、コンタクトホール間のエッチングレートが均一となり、コンタクト抵抗、リーク電流値のばらつきの少ないコンタクトホールを形成することが出来る。 （もっと読む）

【課題】ウェットエッチングにより生じる不具合を低減できる半導体装置およびその製造方法を提供する。
【解決手段】ゲート絶縁膜４およびＦＵＪＩゲート５０の両側面には、酸化膜１０，１２および窒化膜１１からなるサイドウォールが形成されている。ＦＵＳＩゲート５０の側面には酸化膜１０が、シリコン基板１上には酸化膜１２が、それぞれ、シリコンの熱酸化により１０ｎｍ以下の膜厚で形成されている。 （もっと読む）

【課題】コストの増加を抑えることができ、セルサイズを縮小できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１１０と、ゲート電極１６０と、第１／第２サイドウォール１２０，１３０とを備える。第１サイドウォール１２０はゲート電極１６０に隣接する位置に形成され、第２サイドウォール１３０は、第１サイドウォール１２０と対向する位置に形成されている。第１サイドウォール１２０は、第１傾斜面１２３ａを含む。第１傾斜面１２３ａは、半導体基板１１０に近づくに従って第２サイドウォール１３０に近づくように傾斜している。第２サイドウォール１３０は、第２傾斜面１３３ａを含む。第２傾斜面１３３ａは、半導体基板１１０に近づくに従って第１サイドウォール１２０に近づくように傾斜している。ゲート電極１６０は、第１傾斜面１２３ａ及び第２傾斜面１３３ａに沿った面を含む。 （もっと読む）