【課題】エピタキシャル成長層からなるエクステンション部を有し、かつ、ゲート長の短い半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、半導体基板１上に、第１ゲート２２を形成する工程と、少なくとも第１ゲート２２の表面を窒化処理して、第１ゲートを保護する窒化膜２４を形成する工程と、窒化処理において半導体基板１上に形成された窒化膜２４を選択的に除去する工程と、第１ゲート２２の両側における半導体基板１上に、エピタキシャル成長層を形成する工程とを有する。 （もっと読む）

【課題】ソース・ドレイン領域及びゲート電極を高不純物密度化し、且つゲートリーク電流を抑制した半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体領域２と、半導体領域２の一部を挟んだ第２導電型のソース領域９ａ及びドレイン領域９ｂと、ソース領域９ａと半導体領域２との間のソース領域９ａより浅い第２導電型のソースエクステンション領域１１ａと、ドレイン領域９ｂと半導体領域２との間のドレイン領域９ｂより浅い第２導電型のドレインエクステンション領域１１ｂと、半導体領域２の上の第１ゲート絶縁膜７１ｎと、この第１ゲート絶縁膜７１ｎの上の窒素濃度２０〜５７％の第２ゲート絶縁膜７２ｎと、この第２ゲート絶縁膜７２ｎの上の第２導電型の半導体多結晶膜からなるゲート電極７７ｎとを備える。 （もっと読む）

【課題】シリサイドプロセスにおいてゲート電極の高さを制御する方法を提供する。
【解決手段】シリサイドプロセスにおいてゲート電極の高さを制御する方法が、 少なくとも１つのゲート電極１３のそれぞれの上に犠牲キャップ層１８が、半導体基板１０の上に所定の高さで堆積されている工程と、 犠牲層１８の上に酸化物からなる追加層１４を形成する工程と、 犠牲キャップ層１８を上部に有する少なくとも１つのゲート電極を備えた半導体基板１０を、材料１７を用いて覆う工程と、 化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、 少なくとも１つのゲート電極１３上の、犠牲キャップ層１８が露出するまで除去する工程と、 ゲート電極１３のそれぞれから、犠牲キャップ層１８を除去し、ゲート電極１３のそれぞれが、所定の高さを有するようにする工程と、を含む。 （もっと読む）

【課題】画質を向上させると共に、ストレージキャパシタの格納容量を増加できる薄膜トランジスタアレイ基板及びその製造方法を提供する。
【解決手段】基板４２上に形成された画素電極１８に接続された薄膜トランジスタ６において、ゲート電極８と活性層１４間のゲート絶縁膜を、平坦化が得られるコーティング工程による有機物質のメインゲート絶縁膜４５と強誘電性物質を含むサブゲート絶縁パターン５２とで構成しゲートドレイン間容量Ｃｇｄとストレージキャパシタ２０を増加させる。 （もっと読む）

【課題】 半導体装置の保護膜に蓄積する負の電荷によって、半導体基板内の電荷バランスが崩れ、半導体装置の耐圧が低下してしまう。本発明は、簡便な方法を利用して、前記課題を解決することを目的としている。
【解決手段】 半導体装置１０は、回路素子が作り込まれている半導体基板３５と、その半導体基板３５上に形成されている絶縁性の保護膜４６を備えている。保護膜４６の表面４７には、水酸基（ＯＨ）が結合している。これにより、保護膜４６の表面４７は、水滴との接触角が４０°以下になっている。 （もっと読む）

【課題】従来構造ではソース領域およびボディ領域（バックゲート領域）が共通のソース電極とコンタクトしており、ソース領域とバックゲート領域の電位を個別に制御することができない。従って、このようなＭＯＳＦＥＴを双方向スイッチング素子に用いる場合には、２つのＭＯＳＦＥＴを直列に接続し、制御回路によってＭＯＳＦＥＴのオンオフおよび寄生ダイオードの制御を行っており、装置の小型化を阻んでいた。
【解決手段】ソース領域にコンタクトする第１電極層とボディ（バックゲート）領域にコンタクトする第２電極層を設ける。第１電極層と第２電極層は絶縁され、それぞれトレンチの延在方向と異なる方向に延在する。第１電極層と第２電極層に個別に電位を印加でき、寄生ダイオードによる逆流を防止する制御が行える。更にソース領域の下方に低濃度領域を設け、ソース領域−チャネル層間の耐圧を向上させる。 （もっと読む）

【課題】ゲート開口部へのメタルゲート電極の埋め込み性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属を含むメタルゲート電極４と、メタルゲート電極４の側壁に形成されたサイドウォール絶縁膜５とを有する。サイドウォール絶縁膜５は、メタルゲート電極４の下層部の側壁に形成された第１絶縁膜６と、第１絶縁膜６の外側であって、メタルゲート電極４の側壁全体に形成された第２絶縁膜７とを有する。メタルゲート電極４の上層部の幅は、メタルゲート電極４の下層部の幅に比べて広い。 （もっと読む）

【課題】ゲート空乏化の抑制および低抵抗化を図った半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４とを有し、ゲート電極４は、ゲート絶縁膜３上に形成されたシリサイド層５と、シリサイド層５上に形成された金属層６とを有する。 （もっと読む）

【課題】ゲート電極膜とマスク材との界面での剥がれを防止する半導体装置およびその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１）と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極膜（１０）と、前記ゲート電極膜上に形成された絶縁膜（５）と、を備え、前記絶縁膜を構成するシリコンである第一の元素と第二の元素との組成比が膜厚方向に連続的または不連続に変化している。 （もっと読む）

【課題】シリコン窒化膜が半導体基板に近接しないようにした半導体集積回路装置と、コンタクトホールの加工を容易にする半導体集積回路装置の製造方法を提供する。
【解決手段】素子分離領域４に囲まれたシリコン基板２１上に、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、拡散層２，３に電気的に接続されたコンタクトプラグ３３を有する半導体集積回路装置であって、前記拡散層２、３の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜２２の前記拡散層側端部と接するシリコン層２８を形成し、各ゲート電極２２と前記シリコン層２８との間にシリコン酸窒化膜またはシリコン酸化膜からなる絶縁膜２７’が前記ゲート絶縁膜２２に接して埋め込まれており、シリコン窒化膜２６，２９’，３２が絶縁膜２７’によりシリコン基板２１と隔離されている。 （もっと読む）

【課題】シリサイドプロセス前にイオン注入を行う半導体装置およびその製造方法であって、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れるものを実現する。
【解決手段】マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に、イオン（F,Si,C,Ge,Ne,Ar,Krのうち少なくとも一種類を含む）を注入する。その後、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ゲート電極、ソース領域およびドレイン領域にシリサイド化（Ni,Ti,Co,Pd,Pt,Erのうち少なくとも一種類を含む）を行う。これにより、Ｐチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流を劣化させること無く、Ｎチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流（基板リーク電流）の抑制が図れる。 （もっと読む）

【課題】 コンタクトパッドを形成する半導体装置の製造方法において、隣接する半導体素子間のショートを防止する。
【解決手段】 シリコン基板１１上に、それぞれが金属層１５を含むゲート電極１７とゲート電極１７を覆うゲート側壁絶縁膜２０とを有する複数のゲート電極構造体を形成する工程と、ゲート電極構造体を覆って全面にポリシリコン膜を堆積する工程と、ポリシリコン膜をパターニングし、隣接する２つのゲート電極構造体の間でシリコン基板１１に接続するコンタクトパッド２２を形成する工程（図３（ｇ））と、ゲート側壁絶縁膜のくぼみ２１に残留するポリシリコン２４を酸化させて酸化シリコン２５に形成する工程（図３（ｈ））とをこの順に有する。 （もっと読む）

【課題】 ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきを防止し、微細化に好適な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１１の主面にゲート絶縁膜を介して上部の不純物濃度が下部より高く、且つ第１および第２の領域における導電型が互いに異なるゲート電極膜を形成する工程と、ゲート電極パターンを有する第１絶縁膜をマスクとして、第１および第２の領域のゲート電極膜の上部をエッチングして第１および第２ゲート電極の上部１８ａ、２３ａを形成する工程と、第１および第２ゲート電極の上部１８ａ、２３ａの側壁に第２絶縁膜を形成する工程と、第１および第２絶縁膜をマスクとして、第１および第２の領域のゲート電極膜の下部をエッチングして第１および第２ゲート電極の下部１８ｂ、２３ｂを形成する工程を有する。 （もっと読む）

【課題】
ｎＭＯＳＦＥＴのゲートとｐＭＯＳＦＥＴのゲートとが異なる低抵抗材料で形成された半導体装置とその製造方法を提供する。
【解決手段】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを有する半導体装置であって、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのそれぞれは、シリコン基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極両側に形成されたソース／ドレイン領域と、を有し、ｐＭＯＳＦＥＴのゲート電極及びソース／ドレイン領域と、ｎＭＯＳＦＥＴのソース／ドレイン領域とは、金属リッチのシリサイドで形成され、ｎＭＯＳＦＥＴのゲート電極は、置換アルミニウムで形成される。 （もっと読む）

【課題】ボーダレス・コンタクトを有するデュアル・ワーク・ファンクション半導体構造およびその製造方法を提供する。
【解決手段】この構造は、実質的に無キャップのゲート１０８と、無キャップのゲートに隣接する拡散部１１６への導電コンタクト１３４，１７０とを備え、導電コンタクトは、ゲートに対しボーダレスである電界効果トランジスタ（ＦＥＴ）を含むことができる。この構造は、デュアル・ワーク・ファンクション構造であるため、導電コンタクトを、無キャップゲートに電気的に接続することなく、無キャップゲート上に延長させることができる。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】ゲート絶縁膜を露出させる工程におけるゲート電極膜のサイドエッチングを抑制することができる半導体装置の製造方法を提供する。
【解決手段】ゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極膜３とを備えた半導体基板１を用意して、第１のエッチングガスによりＮ型ゲート電極膜３ａ等の上部を、第２のエッチングガスによりＮ型ゲート電極膜３ａ等の中腹部を、ＳｉＦ_４及びＯ_２を含ませた第３のエッチングガスによりゲート絶縁膜２が露出するようにＮ型ゲート電極膜３ａ等の下部をそれぞれエッチングする。 （もっと読む）

【課題】シリサイド形成領域における狭ゲート電極間の金属シリサイド膜の確保と、非シリサイド形成領域におけるシリサイド化反応防止を両立させる。
【解決手段】半導体装置１０１上にゲート電極１０３を形成し、表面が露出している半導体基板１０１に不純物拡散層１０４を形成する。次に、半導体基板１０１上にプラズマ酸化膜１１１及びＣＶＤ酸化膜１１２を形成する。次に、シリサイド形成領域においてダブルサイドウォール１１２ａを形成する。次に、ウェットエッチングにより、シリサイド形成領域においてダブルサイドウォール１１１ａを形成し、非シリサイド形成領域においてＣＶＤ酸化膜１１２を除去する。次に、半導体基板１０１上に高融点金属膜１１３を形成する。次に、シリサイド形成領域において金属シリサイド膜１１４ａ及び金属シリサイド膜１１４ｂを形成する。 （もっと読む）

【課題】デバイス特性の向上を図るとともにさらなる微細化に対応可能な半導体装置の製造方法を得ること。
【解決手段】半導体基板１１上にゲート絶縁膜１６を形成する工程と、前記ゲート絶縁膜１６上にゲート電極１７を形成する工程と、前記半導体基板１１の表層の前記ゲート絶縁膜１６およびゲート電極１７の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン拡散層１４を形成する工程と、前記ゲート電極１７の表層および前記一対のソース・ドレイン拡散層１４の表層にシリサイド層１５、１８を形成する工程と、前記シリサイド層１５、１８の形成後に、前記半導体基板１１を減圧下において４５０℃以下の温度範囲で窒素含有ガス雰囲気中およびシリコン含有ガス雰囲気中に個別に暴露して半導体基板１１上にライナー膜２２を形成する工程と、を含む。 （もっと読む）

【課題】本発明の目的は、シリサイドブロック層の形成時におけるサイドウォール用絶縁膜の膜厚の減少を抑制することができ、ゲート電極のエッチングやサイドウォール幅のばらつきの発生を抑制することができる半導体装置の製造方法を提供することにある。
【解決手段】基板１上にゲート電極４を形成し、ゲート電極４を被覆するように基板１上にサイドウォール用絶縁膜１０およびエッチングストッパ膜２０を形成する。次に、エッチングストッパ膜２０上にシリサイドブロック用の絶縁層３０ａを形成し、絶縁層３０ａを加工して、シリサイド化を防止する領域にシリサイドブロック層３０を形成する。シリサイドブロック層３０から露出したエッチングストッパ膜２０を除去し、サイドウォール用絶縁膜１０をエッチバックして、ゲート電極の両側にサイドウォールを形成する。そして、サイドウォールから露出した基板の表面にシリサイド層を形成する。 （もっと読む）