ゲート電極の高さの制御方法
【課題】シリサイドプロセスにおいてゲート電極の高さを制御する方法を提供する。
【解決手段】シリサイドプロセスにおいてゲート電極の高さを制御する方法が、 少なくとも１つのゲート電極１３のそれぞれの上に犠牲キャップ層１８が、半導体基板１０の上に所定の高さで堆積されている工程と、 犠牲層１８の上に酸化物からなる追加層１４を形成する工程と、 犠牲キャップ層１８を上部に有する少なくとも１つのゲート電極を備えた半導体基板１０を、材料１７を用いて覆う工程と、 化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、 少なくとも１つのゲート電極１３上の、犠牲キャップ層１８が露出するまで除去する工程と、 ゲート電極１３のそれぞれから、犠牲キャップ層１８を除去し、ゲート電極１３のそれぞれが、所定の高さを有するようにする工程と、を含む。
【解決手段】シリサイドプロセスにおいてゲート電極の高さを制御する方法が、 少なくとも１つのゲート電極１３のそれぞれの上に犠牲キャップ層１８が、半導体基板１０の上に所定の高さで堆積されている工程と、 犠牲層１８の上に酸化物からなる追加層１４を形成する工程と、 犠牲キャップ層１８を上部に有する少なくとも１つのゲート電極を備えた半導体基板１０を、材料１７を用いて覆う工程と、 化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、 少なくとも１つのゲート電極１３上の、犠牲キャップ層１８が露出するまで除去する工程と、 ゲート電極１３のそれぞれから、犠牲キャップ層１８を除去し、ゲート電極１３のそれぞれが、所定の高さを有するようにする工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＰ集積化スキームの手段によるシリサイドゲートデバイスの製造分野に関する。
【背景技術】
【０００２】
ＣＭＰは、表面平坦化の目的のために行われる化学的機械的ポリッシングにより固体層を除去する方法である。平坦化後の化学的機械的ポリッシング（ＣＭＰ）のスキームでは、図１に示すように、ウエハを覆う材料（例えば酸化物）が、広い構造の上部（ｔ１）より狭い構造の上部（ｔ２）においてより薄くなる。これがＣＭＰプロセスの特徴である。ダイ中の、およびウエハ中の、このＣＭＰの不均一性は、ポリシリコンの上から酸化物を除去し、一方で、ソース／ドレイン（Ｓ／Ｄ）領域は酸化物で覆われたままにする、ドライエッチプロセスに影響を与える。現実には、全てのゲート電極（小さいおよび大きい）の上の酸化物の除去を保証するために（これはゲートを（完全に）シリサイド化する本質的な状態を形成する）、オーバーエッチ時間が与えられる。不均一性の値が大きくなるほど、必要とされるオーバーエッチ時間は長くなる。ゲート電極材料（例えば多結晶シリコン）の、デバイスを覆う材料（例えば酸化物）対する高いエッチング速度の選択性が必要とされるため、ドライエッチングプロセスには、より厳格な制御の適用が要求される。例えば、もし、何れかのゲート電極の上に所定の膜厚の酸化層がいまだ存在し、他のデバイスは既に酸化物が取り除かれている場合、全てのゲート電極は同じ最終高さを有することを確実にするために、ゲート電極に対するドライエッチの選択性は、非常に高い必要がある。
【０００３】
図１は、従来技術で発生するＣＭＰ不均一性の問題を示すプロセスを模式的に示す。半導体基板（１０）の上に、浅いトレンチ分離（ＳＴＩ）領域が規定され、ゲートスタックパターニングが行われる。長さの異なるゲート構造が、図１ａに示す（Ｉ）小さい方のゲート、（ＩＩ）大きい方のゲートのように規定される。従来のゲートスタックは、薄いゲート誘電体層（１２）、ゲート電極（１３）、および追加の層（１４）からなる。ゲートのパターニング、スペーサ（１５）の決定、ソース／ドレインの領域（１６）のシリサイド化の後、化学的機械的ポリッシング（ＣＭＰ）に先だって構造の平坦化のために、材料（１７）が堆積される。ＣＭＰの後に、残った材料の不均一性は、図１ｂに示されるように、大きい方のゲート上（ｔ１）と小さい方のゲート上（ｔ２）の異なった膜厚の値、即ちｔ１＞ｔ２により示される。図１ｂは、酸化物のエッチバック工程後における、小さい方のゲート（Ｉ）上の露出したゲート電極を模式的に示すものである。大きい方のゲート構造から材料（１７）と追加の層（１４）を除去する必要のあるオーバーエッチ工程において、小さい方のゲート（Ｉ）からなるゲート電極（１３）は部分的に消費され、一方、大きな方のゲート（ＩＩ）上では、図１ｃに示すように、最初の膜厚ｔｅｌｅｃｔｒｏｄｅがいまだ存在する。
【０００４】
ＣＭＰの不均一性はライナ（停止ＣＭＰライナ）を使用することで改良できるであろう。この代わりのアプローチを行うことによる問題は、スペーサの完全性が傷つけられず、（多層構造のリニアが選択されるような）プロセスの複雑さも増加しないように、ライナに使用される材料の選択することである。Wong らが米国特許５７３１２３９号に記載しているような窒化物ストップＣＭＰリニアは、ＣＭＰ後の不均一性の問題を完全には解決せず、酸化物のスペーサ材料の選択を制限する。この場合、もし窒化物スペーサが使用されたら、それらの完全性は、リニア除去工程により影響されるであろう。
【特許文献１】米国特許５７３１２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、シリサイドプロセスにおいてゲート電極の高さを制御する方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、シリサイドプロセスにおいてゲート電極の高さを制御する方法に関する。かかる方法は、
少なくとも１つのゲート電極のそれぞれの上に犠牲キャップ層を形成する工程であって、少なくとも１つのゲート電極のそれぞれが、半導体基板の上に所定の高さで堆積されている工程と、
犠牲層の上に酸化物からなる追加層を形成する工程と、
酸化物からなる追加層を有する犠牲キャップ層を上部に有する少なくとも１つのゲート電極を備えた半導体基板を、材料を用いて覆う工程と、
化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、
少なくとも１つのゲート電極のそれぞれの上の、犠牲キャップ層が露出するまで、少なくとも材料と酸化物の追加層とを除去する工程と、
少なくとも１つのゲート電極のそれぞれから、犠牲キャップ層を除去し、少なくとも１つのゲート電極のそれぞれが、所定の高さを有するようにする工程とを含む。
【０００７】
好適には、かかる方法は、犠牲キャップ層をパターニングし、犠牲キャップ層が上部に形成され、選択的には酸化物の追加層が形成された、ゲート電極をスペーサで包む工程を含む。
【０００８】
好適には、かかる方法は、更に、少なくとも１つのゲート電極をシリサイド化して、所定の高さを有するようにする工程を含む。
【０００９】
他の好適な具体例では、少なくとも１つのゲート電極は、多結晶シリコンまたはアモルファスシリコンである。犠牲キャップ層は、ＳｉＧｅからなることが好ましい。代わりに、半導体基板を覆うために使用される材料より、エッチ速度が遅い他の材料であってもよい。好適には、犠牲キャップ層は、ウェットエッチにより除去される。
【００１０】
半導体基板を覆う材料は、好適には、酸化物またはフォスフォシリケートガラスである。
【発明を実施するための最良の形態】
【００１１】
図２は、本発明にかかる方法の工程を模式的に示す。本発明にかかる解決では、犠牲キャップ層（１８）（例えばＳｉＧｅ）がゲート電極（１３）（例えば多結晶シリコン）に使用され、（可能であれば）スペーサ（１５）により被覆される。犠牲層（１８）は、最初の膜厚がｔＳｉＧｅであり、ゲート電極（１３）、スペーサ（１５）およびＳ／Ｄシリサイド（１７）を覆う酸化物に対して、（例えばウエットエッチングにより）高い選択性を有して除去することができる。
【００１２】
図２ａは、ＣＭＰ後の、材料（１７）のウエハ内（within-wafer）、ダイ内（within-die）の不均一性を示す。小さなゲートの上の材料の残りの厚み（ｔ２）は、大きなゲートの上の材料の残りの厚み（ｔ１）より一般に小さく、ｔ１＞ｔ２である。
【００１３】
図２ｂに示すように、酸化物のエッチバックを行うことにより、小さなゲート上の犠牲層（１８）が露出するまで、残りの材料（１７）と追加の層（１４）の双方が除去される。最終点の検出には、小さなゲート（Ｉ）上の犠牲層（１８）の露出の検出が使用される。
【００１４】
次に、大きなゲート上で完全に酸化物が除去されるまでオーバーエッチ工程が行われ、犠牲層（１８）が完全に露出する。図２ｃに示すように、エッチバック工程中、酸化層の、ウエハ内およびダイ内における不均一性は、いくつかの部分で犠牲層が除去されず、一方で、他の部分で膜厚ｙ（ｙ＜ｔＳｉＧｅ）の層が除去されることを意味する。犠牲層（１８）は、このように、ストップ層として機能しない。
【００１５】
ゲートの酸化物を除去した後の、ウエハ内およびダイ内における犠牲層の不均一性は、問題を発生するものではない。なぜならば、ウエハ上に残る全ての犠牲材料は、続いて、図２ｄに示すように、ウエハに存在する全ての他の材料に対して大きな選択性を有して（ウエットエッチングで）除去されるからである。犠牲層が除去された後、ゲートのシリサイド化（選択的には全シリサイド化）がゲート電極中で行われ、制御された高さ（即ち、堆積されたゲート電極膜厚）となる。
【００１６】
好ましい具体例では、ゲート電極は多結晶シリコンからなり、除去プロセスが選択ウエットエッチングである。
【００１７】
犠牲層と上述の方法を用いることにより、多結晶ゲート電極とスペーサの高さの優秀な制御が達成できる。図２ｄに示すように、多結晶シリコンゲート電極（ｔｅｌｅｃｔｒｏｄｅ）の最初の厚みの保持が、全ての異なったゲート長さに対して可能となる。
【００１８】
犠牲キャップ層（例えばＳｉＧｅ）は、ゲートのシリサイド化前のゲート電極の高さに比較して、より高いスペーサを有するデバイスを得るために興味深い。これにより、ゲートの（全体の）シリサイド化に先だって、ゲート電極にアクセスする金属（例えばＮｉ）の量を良好に制御し、これにより、より小さなゲート長になるようにシリサイド相をより制御でき、ゲートの全体のシリサイド化中に発生する体積膨張後に、スペーサ内に（全体が）シリサイド化されたゲートを良好に含む。体積膨張は、金属リッチのシリサイドにとっては、より厳格である。
【００１９】
好ましい具体例では、ゲート電極の高さを制御する方法が、４５ｎｍゲート長の進歩したＣＭＯＳデバイスの製造プロセスで使用される。同じ好ましい具体例では、多結晶シリコンゲート電極（１３）が、約１００ｎｍの膜厚を有し、ＳｉＧｅ犠牲層（１８）は、約２５ｎｍの膜厚を有する。パターニングされたゲートスタックは、窒化物スペーサ（１５）により覆われ、平坦化に使用される材料は、フォスフォシリケートガラスである。
【００２０】
材料（１７）のＣＭＰとドライエッチによる酸化物のエッチバック後に、９０％のオーバーエッチ工程が行われる。このオーバーエッチ工程は、小さなゲートからＳｉＧｅを単に部分的に除去するだけであり、下にある多結晶シリコン電極を保護するのに十分な配置を残す。選択的にＳｉＧｅがゲート電極から除去された後に、ゲートシリサイド工程が６０ｎｍのＮｉを堆積することにより始められ、続いて、２ステップのラピッドサーマル工程（ＲＴＰ）が行われる。
【００２１】
ＮｉＳｉ ＦＵＳＩゲート形成のためのＲＴＰ１工程のプロセスウインドウ（ＰＷ）は、従来の２ステップＲＴＰフローの約５℃から、ＳｉＧｅ犠牲キャップ層フローの約２０℃まで拡張される。図３は、４５ｎｍＮＭＯＳデバイスに対する、このプロセスウインドウの拡張を示す。
【００２２】
本発明にかかるアプローチは、多くの利点を与える。犠牲層が除去された後、同一のゲート電極高さを有する小さいデバイスと大きいデバイスが、ウエハの何処においても得られる。これは、小さなゲート長にさがるＦＵＳＩ相制御を保証する本質的な要素である。ＣＭＰの内在する（ダイ内）不均一性に対するプロセス感度は、本質的に低減される。更に、ウエハ内のＣＭＰの不均一性に対する、より小さな感度も得ることができる。このように、より多くの緩和されたＣＭＰプロセスが、ＦＵＳＩ ＣＭＯＳデバイスの製造において使用することができる。これに関連して、ゲート電極から酸化物を除去するのに使用されるドライエッチプロセスでの選択比に対して、必要とされる束縛はより緩くなる。すべてのそれらの要素は、ＦＵＳＩ集積のためのより確固な（拡張された製造可能性）プロセスを得るのに貢献する。
【００２３】
本発明にかかる方法は、犠牲キャップ層の除去のために、プロセスフローに対して１つの追加のプロセス工程を加える。しかしながら、除去が非常に選択的であるために、これは単純で速い処理工程である。
【図面の簡単な説明】
【００２４】
【図１】従来技術で発生するＣＭＰ不均一性の問題を示す。（ａ）はＣＭＰ後、（ｂ）は小さなゲート上のゲート電極が露出するまで酸化物をエッチバックした後、（ｃ）は大きなゲート上のゲート電極が露出するまで更に酸化物をエッチバック（オーバーエッチ）した後である。
【図２】本発明にかかる方法の工程を示す。（ａ）はＣＭＰ後、（ｂ）は小さなゲート上の犠牲層が露出するまで酸化物をエッチバックした後、（ｃ）は大きな構造上の犠牲層が露出するまで更に酸化物をエッチバック（オーバーエッチ）した後、（ｄ）は犠牲層を選択的に除去した後である。
【図３】４５ｎｍＮＭＯＳ用のＮｉＳｉ ＦＵＳＩのための、ＲＴＰ１温度プロセスウインドウ（ＰＷ）を示す。ＰＷは、標準の２ステップＲＴＡフローで約５℃から増加し、ＳｉＧｅ犠牲キャップ層フローで約２０℃まで増加した。後者は、本発明の方法に対応する。
【符号の説明】
【００２５】
１０ 半導体基板、１１ ＳＴＩ領域、１２ 誘電体層、１３ ゲート電極、１４ 追加層、１５ スペーサ、１６ ソース／ドレイン領域、１７ 材料、１８ 犠牲層。
【技術分野】
【０００１】
本発明は、ＣＭＰ集積化スキームの手段によるシリサイドゲートデバイスの製造分野に関する。
【背景技術】
【０００２】
ＣＭＰは、表面平坦化の目的のために行われる化学的機械的ポリッシングにより固体層を除去する方法である。平坦化後の化学的機械的ポリッシング（ＣＭＰ）のスキームでは、図１に示すように、ウエハを覆う材料（例えば酸化物）が、広い構造の上部（ｔ１）より狭い構造の上部（ｔ２）においてより薄くなる。これがＣＭＰプロセスの特徴である。ダイ中の、およびウエハ中の、このＣＭＰの不均一性は、ポリシリコンの上から酸化物を除去し、一方で、ソース／ドレイン（Ｓ／Ｄ）領域は酸化物で覆われたままにする、ドライエッチプロセスに影響を与える。現実には、全てのゲート電極（小さいおよび大きい）の上の酸化物の除去を保証するために（これはゲートを（完全に）シリサイド化する本質的な状態を形成する）、オーバーエッチ時間が与えられる。不均一性の値が大きくなるほど、必要とされるオーバーエッチ時間は長くなる。ゲート電極材料（例えば多結晶シリコン）の、デバイスを覆う材料（例えば酸化物）対する高いエッチング速度の選択性が必要とされるため、ドライエッチングプロセスには、より厳格な制御の適用が要求される。例えば、もし、何れかのゲート電極の上に所定の膜厚の酸化層がいまだ存在し、他のデバイスは既に酸化物が取り除かれている場合、全てのゲート電極は同じ最終高さを有することを確実にするために、ゲート電極に対するドライエッチの選択性は、非常に高い必要がある。
【０００３】
図１は、従来技術で発生するＣＭＰ不均一性の問題を示すプロセスを模式的に示す。半導体基板（１０）の上に、浅いトレンチ分離（ＳＴＩ）領域が規定され、ゲートスタックパターニングが行われる。長さの異なるゲート構造が、図１ａに示す（Ｉ）小さい方のゲート、（ＩＩ）大きい方のゲートのように規定される。従来のゲートスタックは、薄いゲート誘電体層（１２）、ゲート電極（１３）、および追加の層（１４）からなる。ゲートのパターニング、スペーサ（１５）の決定、ソース／ドレインの領域（１６）のシリサイド化の後、化学的機械的ポリッシング（ＣＭＰ）に先だって構造の平坦化のために、材料（１７）が堆積される。ＣＭＰの後に、残った材料の不均一性は、図１ｂに示されるように、大きい方のゲート上（ｔ１）と小さい方のゲート上（ｔ２）の異なった膜厚の値、即ちｔ１＞ｔ２により示される。図１ｂは、酸化物のエッチバック工程後における、小さい方のゲート（Ｉ）上の露出したゲート電極を模式的に示すものである。大きい方のゲート構造から材料（１７）と追加の層（１４）を除去する必要のあるオーバーエッチ工程において、小さい方のゲート（Ｉ）からなるゲート電極（１３）は部分的に消費され、一方、大きな方のゲート（ＩＩ）上では、図１ｃに示すように、最初の膜厚ｔｅｌｅｃｔｒｏｄｅがいまだ存在する。
【０００４】
ＣＭＰの不均一性はライナ（停止ＣＭＰライナ）を使用することで改良できるであろう。この代わりのアプローチを行うことによる問題は、スペーサの完全性が傷つけられず、（多層構造のリニアが選択されるような）プロセスの複雑さも増加しないように、ライナに使用される材料の選択することである。Wong らが米国特許５７３１２３９号に記載しているような窒化物ストップＣＭＰリニアは、ＣＭＰ後の不均一性の問題を完全には解決せず、酸化物のスペーサ材料の選択を制限する。この場合、もし窒化物スペーサが使用されたら、それらの完全性は、リニア除去工程により影響されるであろう。
【特許文献１】米国特許５７３１２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、シリサイドプロセスにおいてゲート電極の高さを制御する方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、シリサイドプロセスにおいてゲート電極の高さを制御する方法に関する。かかる方法は、
少なくとも１つのゲート電極のそれぞれの上に犠牲キャップ層を形成する工程であって、少なくとも１つのゲート電極のそれぞれが、半導体基板の上に所定の高さで堆積されている工程と、
犠牲層の上に酸化物からなる追加層を形成する工程と、
酸化物からなる追加層を有する犠牲キャップ層を上部に有する少なくとも１つのゲート電極を備えた半導体基板を、材料を用いて覆う工程と、
化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、
少なくとも１つのゲート電極のそれぞれの上の、犠牲キャップ層が露出するまで、少なくとも材料と酸化物の追加層とを除去する工程と、
少なくとも１つのゲート電極のそれぞれから、犠牲キャップ層を除去し、少なくとも１つのゲート電極のそれぞれが、所定の高さを有するようにする工程とを含む。
【０００７】
好適には、かかる方法は、犠牲キャップ層をパターニングし、犠牲キャップ層が上部に形成され、選択的には酸化物の追加層が形成された、ゲート電極をスペーサで包む工程を含む。
【０００８】
好適には、かかる方法は、更に、少なくとも１つのゲート電極をシリサイド化して、所定の高さを有するようにする工程を含む。
【０００９】
他の好適な具体例では、少なくとも１つのゲート電極は、多結晶シリコンまたはアモルファスシリコンである。犠牲キャップ層は、ＳｉＧｅからなることが好ましい。代わりに、半導体基板を覆うために使用される材料より、エッチ速度が遅い他の材料であってもよい。好適には、犠牲キャップ層は、ウェットエッチにより除去される。
【００１０】
半導体基板を覆う材料は、好適には、酸化物またはフォスフォシリケートガラスである。
【発明を実施するための最良の形態】
【００１１】
図２は、本発明にかかる方法の工程を模式的に示す。本発明にかかる解決では、犠牲キャップ層（１８）（例えばＳｉＧｅ）がゲート電極（１３）（例えば多結晶シリコン）に使用され、（可能であれば）スペーサ（１５）により被覆される。犠牲層（１８）は、最初の膜厚がｔＳｉＧｅであり、ゲート電極（１３）、スペーサ（１５）およびＳ／Ｄシリサイド（１７）を覆う酸化物に対して、（例えばウエットエッチングにより）高い選択性を有して除去することができる。
【００１２】
図２ａは、ＣＭＰ後の、材料（１７）のウエハ内（within-wafer）、ダイ内（within-die）の不均一性を示す。小さなゲートの上の材料の残りの厚み（ｔ２）は、大きなゲートの上の材料の残りの厚み（ｔ１）より一般に小さく、ｔ１＞ｔ２である。
【００１３】
図２ｂに示すように、酸化物のエッチバックを行うことにより、小さなゲート上の犠牲層（１８）が露出するまで、残りの材料（１７）と追加の層（１４）の双方が除去される。最終点の検出には、小さなゲート（Ｉ）上の犠牲層（１８）の露出の検出が使用される。
【００１４】
次に、大きなゲート上で完全に酸化物が除去されるまでオーバーエッチ工程が行われ、犠牲層（１８）が完全に露出する。図２ｃに示すように、エッチバック工程中、酸化層の、ウエハ内およびダイ内における不均一性は、いくつかの部分で犠牲層が除去されず、一方で、他の部分で膜厚ｙ（ｙ＜ｔＳｉＧｅ）の層が除去されることを意味する。犠牲層（１８）は、このように、ストップ層として機能しない。
【００１５】
ゲートの酸化物を除去した後の、ウエハ内およびダイ内における犠牲層の不均一性は、問題を発生するものではない。なぜならば、ウエハ上に残る全ての犠牲材料は、続いて、図２ｄに示すように、ウエハに存在する全ての他の材料に対して大きな選択性を有して（ウエットエッチングで）除去されるからである。犠牲層が除去された後、ゲートのシリサイド化（選択的には全シリサイド化）がゲート電極中で行われ、制御された高さ（即ち、堆積されたゲート電極膜厚）となる。
【００１６】
好ましい具体例では、ゲート電極は多結晶シリコンからなり、除去プロセスが選択ウエットエッチングである。
【００１７】
犠牲層と上述の方法を用いることにより、多結晶ゲート電極とスペーサの高さの優秀な制御が達成できる。図２ｄに示すように、多結晶シリコンゲート電極（ｔｅｌｅｃｔｒｏｄｅ）の最初の厚みの保持が、全ての異なったゲート長さに対して可能となる。
【００１８】
犠牲キャップ層（例えばＳｉＧｅ）は、ゲートのシリサイド化前のゲート電極の高さに比較して、より高いスペーサを有するデバイスを得るために興味深い。これにより、ゲートの（全体の）シリサイド化に先だって、ゲート電極にアクセスする金属（例えばＮｉ）の量を良好に制御し、これにより、より小さなゲート長になるようにシリサイド相をより制御でき、ゲートの全体のシリサイド化中に発生する体積膨張後に、スペーサ内に（全体が）シリサイド化されたゲートを良好に含む。体積膨張は、金属リッチのシリサイドにとっては、より厳格である。
【００１９】
好ましい具体例では、ゲート電極の高さを制御する方法が、４５ｎｍゲート長の進歩したＣＭＯＳデバイスの製造プロセスで使用される。同じ好ましい具体例では、多結晶シリコンゲート電極（１３）が、約１００ｎｍの膜厚を有し、ＳｉＧｅ犠牲層（１８）は、約２５ｎｍの膜厚を有する。パターニングされたゲートスタックは、窒化物スペーサ（１５）により覆われ、平坦化に使用される材料は、フォスフォシリケートガラスである。
【００２０】
材料（１７）のＣＭＰとドライエッチによる酸化物のエッチバック後に、９０％のオーバーエッチ工程が行われる。このオーバーエッチ工程は、小さなゲートからＳｉＧｅを単に部分的に除去するだけであり、下にある多結晶シリコン電極を保護するのに十分な配置を残す。選択的にＳｉＧｅがゲート電極から除去された後に、ゲートシリサイド工程が６０ｎｍのＮｉを堆積することにより始められ、続いて、２ステップのラピッドサーマル工程（ＲＴＰ）が行われる。
【００２１】
ＮｉＳｉ ＦＵＳＩゲート形成のためのＲＴＰ１工程のプロセスウインドウ（ＰＷ）は、従来の２ステップＲＴＰフローの約５℃から、ＳｉＧｅ犠牲キャップ層フローの約２０℃まで拡張される。図３は、４５ｎｍＮＭＯＳデバイスに対する、このプロセスウインドウの拡張を示す。
【００２２】
本発明にかかるアプローチは、多くの利点を与える。犠牲層が除去された後、同一のゲート電極高さを有する小さいデバイスと大きいデバイスが、ウエハの何処においても得られる。これは、小さなゲート長にさがるＦＵＳＩ相制御を保証する本質的な要素である。ＣＭＰの内在する（ダイ内）不均一性に対するプロセス感度は、本質的に低減される。更に、ウエハ内のＣＭＰの不均一性に対する、より小さな感度も得ることができる。このように、より多くの緩和されたＣＭＰプロセスが、ＦＵＳＩ ＣＭＯＳデバイスの製造において使用することができる。これに関連して、ゲート電極から酸化物を除去するのに使用されるドライエッチプロセスでの選択比に対して、必要とされる束縛はより緩くなる。すべてのそれらの要素は、ＦＵＳＩ集積のためのより確固な（拡張された製造可能性）プロセスを得るのに貢献する。
【００２３】
本発明にかかる方法は、犠牲キャップ層の除去のために、プロセスフローに対して１つの追加のプロセス工程を加える。しかしながら、除去が非常に選択的であるために、これは単純で速い処理工程である。
【図面の簡単な説明】
【００２４】
【図１】従来技術で発生するＣＭＰ不均一性の問題を示す。（ａ）はＣＭＰ後、（ｂ）は小さなゲート上のゲート電極が露出するまで酸化物をエッチバックした後、（ｃ）は大きなゲート上のゲート電極が露出するまで更に酸化物をエッチバック（オーバーエッチ）した後である。
【図２】本発明にかかる方法の工程を示す。（ａ）はＣＭＰ後、（ｂ）は小さなゲート上の犠牲層が露出するまで酸化物をエッチバックした後、（ｃ）は大きな構造上の犠牲層が露出するまで更に酸化物をエッチバック（オーバーエッチ）した後、（ｄ）は犠牲層を選択的に除去した後である。
【図３】４５ｎｍＮＭＯＳ用のＮｉＳｉ ＦＵＳＩのための、ＲＴＰ１温度プロセスウインドウ（ＰＷ）を示す。ＰＷは、標準の２ステップＲＴＡフローで約５℃から増加し、ＳｉＧｅ犠牲キャップ層フローで約２０℃まで増加した。後者は、本発明の方法に対応する。
【符号の説明】
【００２５】
１０ 半導体基板、１１ ＳＴＩ領域、１２ 誘電体層、１３ ゲート電極、１４ 追加層、１５ スペーサ、１６ ソース／ドレイン領域、１７ 材料、１８ 犠牲層。
【特許請求の範囲】
【請求項１】
シリサイドプロセスにおいてゲート電極の高さを制御する方法であって、
少なくとも１つのゲート電極（１３）のそれぞれの上に犠牲キャップ層（１８）を形成する工程であって、少なくとも１つの該ゲート電極のそれぞれが、半導体基板（１０）の上に所定の高さで堆積されている工程と、
該犠牲層（１８）の上に酸化物からなる追加層（１４）を形成する工程と、
酸化物からなる該追加層（１４）を有する該犠牲キャップ層（１８）を上部に有する少なくとも１つの該ゲート電極を備えた該半導体基板（１０）を、材料（１７）を用いて覆う工程と、
化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、
少なくとも１つの該ゲート電極（１３）のそれぞれの上の、該犠牲キャップ層（１８）が露出するまで、少なくとも該材料（１７）と酸化物の該追加層（１４）とを除去する工程と、
少なくとも１つの該ゲート電極（１３）のそれぞれから、該犠牲キャップ層（１８）を除去し、少なくとも１つの該ゲート電極（１３）のそれぞれが、該所定の高さを有するようにする工程と、を含む製造方法。
【請求項２】
上記犠牲キャップ層（１８）を上部に備え、酸化物の上記追加層（１４）を備えた上記ゲート電極（１３）をパターニングし、スペーサ（１５）で包む工程が行われる請求項１にかかるゲート電極の高さを制御する方法。
【請求項３】
更に、少なくとも１つの上記ゲート電極（１３）をシリサイド化して、上記所定の高さを有するようにする工程を含む請求項１にかかるゲート電極の高さを制御する方法。
【請求項４】
少なくとも１つの上記ゲート電極（１３）が、多結晶シリコンまたはアモルファスシリコンである請求項１にかかるゲート電極の高さを制御する方法。
【請求項５】
上記犠牲キャップ層（１８）が、ＳｉＧｅからなることを特徴とする請求項１にかかるゲート電極の高さを制御する方法。
【請求項６】
上記犠牲キャップ層（１８）が、ウェットエッチにより除去されることを特徴とする請求項１にかかるゲート電極の高さを制御する方法。
【請求項７】
上記半導体基板（１０）を覆う上記材料（１７）が、酸化物またはフォスフォシリケートガラスである請求項１にかかるゲート電極の高さを制御する方法。
【請求項８】
更に、少なくとも１つのゲート電極（１３）を含む半導体基板（１０）を提供する工程を含む請求項１にかかるゲート電極の高さを制御する方法。
【請求項９】
シリサイドプロセスにおいてゲート電極の高さを制御する方法であって、
少なくとも１つのゲート電極（１３）のそれぞれの上に犠牲ＳｉＧｅキャップ層（１８）を形成する工程であって、少なくとも１つの該ゲート電極のそれぞれが、半導体基板（１０）の上に所定の高さで堆積されている工程と、
該犠牲ＳｉＧｅ層（１８）の上に酸化物からなる追加層（１４）を形成する工程と、
酸化物からなる該追加層（１４）を有する該犠牲ＳｉＧｅキャップ層（１８）を上部に有する少なくとも１つの該ゲート電極（１３）を備えた該半導体基板（１０）を、材料（１７）を用いて覆う工程と、
化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、
少なくとも１つの該ゲート電極（１３）のそれぞれの上の、該犠牲ＳｉＧｅキャップ層（１８）が露出するまで、少なくとも該材料（１７）と酸化物の該追加層（１４）とを除去する工程と、
少なくとも１つの該ゲート電極（１３）のそれぞれから、該犠牲ＳｉＧｅキャップ層（１８）を除去し、少なくとも１つの該ゲート電極（１３）のそれぞれが、該所定の高さを有するようにする工程とを含む製造方法。
【請求項１０】
更に、多結晶シリコンまたはアモルファスシリコンからなる少なくとも１つのゲート電極（１３）を含む半導体基板（１０）を提供する工程を含む請求項９にかかるゲート電極の高さを制御する方法。
【請求項１１】
更に、少なくとも１つの上記ゲート電極（１３）をシリサイド化して、上記所定の高さを有するようにする工程を含む請求項９にかかるゲート電極の高さを制御する方法。
【請求項１２】
上記犠牲ＳｉＧｅキャップ層（１８）が、ウェットエッチにより除去されることを特徴とする請求項９にかかるゲート電極の高さを制御する方法。
【請求項１３】
上記半導体基板（１０）を覆う上記材料（１７）が、酸化物またはフォスフォシリケートガラスである請求項９にかかるゲート電極の高さを制御する方法。
【請求項１】
シリサイドプロセスにおいてゲート電極の高さを制御する方法であって、
少なくとも１つのゲート電極（１３）のそれぞれの上に犠牲キャップ層（１８）を形成する工程であって、少なくとも１つの該ゲート電極のそれぞれが、半導体基板（１０）の上に所定の高さで堆積されている工程と、
該犠牲層（１８）の上に酸化物からなる追加層（１４）を形成する工程と、
酸化物からなる該追加層（１４）を有する該犠牲キャップ層（１８）を上部に有する少なくとも１つの該ゲート電極を備えた該半導体基板（１０）を、材料（１７）を用いて覆う工程と、
化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、
少なくとも１つの該ゲート電極（１３）のそれぞれの上の、該犠牲キャップ層（１８）が露出するまで、少なくとも該材料（１７）と酸化物の該追加層（１４）とを除去する工程と、
少なくとも１つの該ゲート電極（１３）のそれぞれから、該犠牲キャップ層（１８）を除去し、少なくとも１つの該ゲート電極（１３）のそれぞれが、該所定の高さを有するようにする工程と、を含む製造方法。
【請求項２】
上記犠牲キャップ層（１８）を上部に備え、酸化物の上記追加層（１４）を備えた上記ゲート電極（１３）をパターニングし、スペーサ（１５）で包む工程が行われる請求項１にかかるゲート電極の高さを制御する方法。
【請求項３】
更に、少なくとも１つの上記ゲート電極（１３）をシリサイド化して、上記所定の高さを有するようにする工程を含む請求項１にかかるゲート電極の高さを制御する方法。
【請求項４】
少なくとも１つの上記ゲート電極（１３）が、多結晶シリコンまたはアモルファスシリコンである請求項１にかかるゲート電極の高さを制御する方法。
【請求項５】
上記犠牲キャップ層（１８）が、ＳｉＧｅからなることを特徴とする請求項１にかかるゲート電極の高さを制御する方法。
【請求項６】
上記犠牲キャップ層（１８）が、ウェットエッチにより除去されることを特徴とする請求項１にかかるゲート電極の高さを制御する方法。
【請求項７】
上記半導体基板（１０）を覆う上記材料（１７）が、酸化物またはフォスフォシリケートガラスである請求項１にかかるゲート電極の高さを制御する方法。
【請求項８】
更に、少なくとも１つのゲート電極（１３）を含む半導体基板（１０）を提供する工程を含む請求項１にかかるゲート電極の高さを制御する方法。
【請求項９】
シリサイドプロセスにおいてゲート電極の高さを制御する方法であって、
少なくとも１つのゲート電極（１３）のそれぞれの上に犠牲ＳｉＧｅキャップ層（１８）を形成する工程であって、少なくとも１つの該ゲート電極のそれぞれが、半導体基板（１０）の上に所定の高さで堆積されている工程と、
該犠牲ＳｉＧｅ層（１８）の上に酸化物からなる追加層（１４）を形成する工程と、
酸化物からなる該追加層（１４）を有する該犠牲ＳｉＧｅキャップ層（１８）を上部に有する少なくとも１つの該ゲート電極（１３）を備えた該半導体基板（１０）を、材料（１７）を用いて覆う工程と、
化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、
少なくとも１つの該ゲート電極（１３）のそれぞれの上の、該犠牲ＳｉＧｅキャップ層（１８）が露出するまで、少なくとも該材料（１７）と酸化物の該追加層（１４）とを除去する工程と、
少なくとも１つの該ゲート電極（１３）のそれぞれから、該犠牲ＳｉＧｅキャップ層（１８）を除去し、少なくとも１つの該ゲート電極（１３）のそれぞれが、該所定の高さを有するようにする工程とを含む製造方法。
【請求項１０】
更に、多結晶シリコンまたはアモルファスシリコンからなる少なくとも１つのゲート電極（１３）を含む半導体基板（１０）を提供する工程を含む請求項９にかかるゲート電極の高さを制御する方法。
【請求項１１】
更に、少なくとも１つの上記ゲート電極（１３）をシリサイド化して、上記所定の高さを有するようにする工程を含む請求項９にかかるゲート電極の高さを制御する方法。
【請求項１２】
上記犠牲ＳｉＧｅキャップ層（１８）が、ウェットエッチにより除去されることを特徴とする請求項９にかかるゲート電極の高さを制御する方法。
【請求項１３】
上記半導体基板（１０）を覆う上記材料（１７）が、酸化物またはフォスフォシリケートガラスである請求項９にかかるゲート電極の高さを制御する方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００７−２０８２４２（Ｐ２００７−２０８２４２Ａ）
【公開日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【外国語出願】
【出願番号】特願２００６−３４７１２２（Ｐ２００６−３４７１２２）
【出願日】平成１８年１２月２５日（２００６．１２．２５）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【Ｆターム（参考）】
【公開日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願番号】特願２００６−３４７１２２（Ｐ２００６−３４７１２２）
【出願日】平成１８年１２月２５日（２００６．１２．２５）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【Ｆターム（参考）】
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