【課題】 異なるゲート長またはゲート幅を有し、フルシリサイド化されたゲート電極を備えた半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体基板５と、半導体基板上に形成された第１のゲート絶縁膜５１と、半導体基板上に形成された第２のゲート絶縁膜５２と、第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極１１と、第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極１２であって、半導体基板の表面を占める面積が第１のゲート電極よりも大きく、なおかつ、第１のゲート電極よりも厚みが薄い第２のゲート電極１２とを備えている。 （もっと読む）

【課題】 ガードリングからのリーク電流を低減することができるショットキーダイオードなどの半導体装置および半導体装置の製造方法を提供する。
【解決手段】 Ｎ型のＳｉＣからなる高濃度層３と、高濃度層３上に積層されＮ型のＳｉＣからなり高濃度層３よりも不純物濃度が低いドリフト層４と、ドリフト層４上に積層されＮ型のＳｉＣからなりドリフト層４よりも不純物濃度が低い低濃度層６ａと、低濃度層６ａ上に形成され低濃度層６ａとショットキー接触したバリアメタル膜８と、Ｐ型のＳｉＣからなり低濃度層６ａ内に埋設されている部位、低濃度層６ａから露出している部位、その露出している部位の一部であってバリアメタル膜８の周辺部と接している部位を有するガードリング領域５とを有することを特徴とする。 （もっと読む）

【課題】ゲート長の短縮に対応して最適な接合深さのエクステンション部を形成できなくなってきている。
【解決手段】ゲートスタック７と側壁絶縁膜９からなる所定の幅のスペーサをマスクとする不純物のイオン注入と活性化アニールにより、２つのソース・ドレイン領域１０をＰウェル３に形成する。側壁絶縁膜９を除去し、これより薄い隔壁絶縁膜１１を形成することによって、このスペーサの幅方向両側を後退させる。これによりスペーサのエッジと２つのソース・ドレイン領域１０のエッジとを幅方向両側で離す。この状態で、後退したスペーサの幅方向両側に露出し２つのソース・ドレイン領域１０を含むウェル領域に選択的なエピタキシャル成長により半導体材料を成長させ、後退したスペーサにより分離する２つのエクステンション部１２を形成する。この製法においては、イオン注入の活性化アニールによりエクステンション部１２内の不純物がＰウェル３内に熱拡散しない。
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【課題】０.１５μｍ世代以下のＭＩＳＦＥＴの高速動作を実現することのできる技術を提供する。
【解決手段】ゲート電極１０ｎおよびサイドウォールスペーサ１５をマスクとして、基板１の法線方向からｎ型不純物をイオン注入し、ソース、ドレイン拡散領域１１ｂを形成した後、基板１の法線方向に対して所定の角度を有する斜め打ち込みでｎ型不純物をイオン注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位置にソース、ドレイン拡張領域１１ａよりも相対的に不純物濃度の高いｎ型半導体領域１６を形成する。 （もっと読む）

【課題】効率よく放熱することが可能な薄膜トランジスタを備えた液晶表示装置を提供する。
【解決手段】基板上にマトリクス状に配置された複数の画素ＰＸによって構成された表示部と、基板上の表示部の外側領域に設けられ、表示部を駆動するための駆動回路と、を備える液晶表示装置１０であって、それぞれに切欠部１３２ａを有した一対の拡散層を備えるポリシリコン半導体層１３２と、拡散層のそれぞれの上面及び切欠部に沿った端面に接触する第１電極１３６及び第２電極１３８と、第１電極１３６と第２電極１３８との間の電流をオンオフする電圧が加えられる第３電極１３４と、を備える薄膜トランジスタを具備した液晶表示装置１０。 （もっと読む）

【課題】 狭い活性領域にコンタクト部を配設する工程を、容易に行うことができる半導体装置および半導体装置等を提供する。
【解決手段】 本発明に係る半導体装置は、ＳＯＩ基板１０、活性領域３ａ、第一の絶縁膜（完全分離絶縁膜）３ｂ、第二の絶縁膜（部分分離絶縁膜）３ｃ、およびコンタクト部４を備えている。ここで、活性領域３ａは、ＳＯＩ層３の表面内に形成されている。また、第一の絶縁膜３ｂは、活性領域３ａの一方の側面に形成されており、かつ、ＳＯＩ層３の表面から埋め込み絶縁膜２にかけて形成されている。また、第二の絶縁膜３ｃは、活性領域３ａの他方の側面において形成されており、かつ、ＳＯＩ層３の表面から、埋め込み絶縁膜２に至らない所定の深さにかけて形成されている。また、コンタクト部４は、平面視において、活性領域３ａの中心より第一の絶縁膜３ｂが存する側に配設されている。 （もっと読む）

【課題】 サイドウォールのエッチングを抑えて、加工マージンを確保する。
【解決手段】 ゲート電極の側壁にサイドウォールを有するトランジスタを覆うように、下から順番に第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜を形成する。トランジスタのソース・ドレイン領域とゲート電極の両方にまたがる領域に開口を有するフォトレジストをマスクとし、第２のシリコン窒化膜をエッチングストッパとして第２のシリコン酸化膜をドライエッチングし、第２のシリコン窒化膜をドライエッチングし、第１のシリコン窒化膜をエッチングストッパとして第１のシリコン酸化膜をドライエッチングし、第１のシリコン窒化膜をドライエッチングして、コンタクトホールを形成する。コンタクトホールに導電物質を埋め込むことにより、トランジスタのソース・ドレイン領域とゲート電極の両方に達するシェアードコンタクトを形成する。 （もっと読む）

【課題】 基板浮遊効果を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】 絶縁層と、前記絶縁層の上方に形成された半導体層と、前記半導体層の上方に形成されたゲート絶縁層と、前記ゲート絶縁層の上方に形成されたゲート電極と、前記半導体層に形成されたソース領域およびドレイン領域と、前記ゲート絶縁層の下方に形成されたボディ領域と、前記半導体層において、前記ボディ領域に対して前記ソース領域側に形成され、かつ、前記ボディ領域とショットキー接合する複数のショットキー接合領域と、を含む。 （もっと読む）

【課題】 配線抵抗及び配線容量を低減するとともに、チップ面積を削減する。
【解決手段】 ＳＯＩ基板３０は、シリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ⁻型シリコン層３３が形成されて構成される。ドレイン領域３５は、シリコン層３３の表面からシリコン酸化膜３２まで到達して形成される。ドレイン電極４２は、ＳＯＩ基板３０の裏面に電気的接触して形成される。導電体プラグ４１は、ドレイン領域３５の表面からドレイン領域３５およびシリコン酸化膜３２を貫通してシリコン基板３１中に延在して、ドレイン領域３５およびシリコン基板３１に電気的接触して形成される。 （もっと読む）

【課題】 製造工程を複雑化させずに良好なトランジスタ特性を保持できる上、小型化が可能なトランジスタを提供する。
【解決手段】 ベース電極(15)とエミッタ電極(17)とが同一面内において互いに分離して形成され、複数のエミッタ領域(13)は、ほぼ均等に分散して配置され、ベース電極(15)及びエミッタ電極(17)には、ワイヤーボンディング用の領域として、それぞれベースボンディングパッド領域(18)及びエミッタボンディングパッド領域(19)が設けられ、ベースボンディングパッド領域(18)及びエミッタボンディングパッド領域(19)のそれぞれの直下には、複数のエミッタ領域(13)の一部とベース層(12)との接合箇所が配置されていることを特徴とするトランジスタ(1)とする。 （もっと読む）

【課題】ソースおよびドレインの形成にかかるコストを低減することができる薄膜トランジスタの製法およびそれによって得られた薄膜トランジスタを提供する。
【解決手段】基板１上に薄膜トランジスタを形成する方法であって、ソースＳ₁ およびドレインＤ₁ の形成が、上記基板１上に形成されたＳｉ多結晶膜からなるチャネルＣ₁ の表面のソースＳ₁ およびドレインＤ₁ 形成予定部分に、ＰまたはＢを含有するＳｉＧｅ薄膜を成長させることにより行われる。 （もっと読む）

【課題】 表示品位が高く、周辺回路とのコンタクト性に優れた液晶表示装置を構成するマトリックス基板およびその製造方法を実現する。
【解決手段】 複数の液晶セルを形成するためのマトリクス回路が形成されている液晶用マトリクス基板において、液晶パネルを組み立てるときに貼り合わせ面となる表面に島状に、第１の導電材からなる絵素電極１２と、第２の導電材からなる端子電極１３とを形成する。このとき、第１の導電材は、第２の導電材よりも透過性が高く、かつ、導電性が低いものを使用する。 （もっと読む）

【課題】 集積度の向上が容易な半導体装置を提供する。
【解決手段】 活性領域４ａには、ｎＭＯＳトランジスタ１０の１対のソース／ドレイン領域１１、１１が形成されている。１対のソース／ドレイン領域１１、１１に挟まれる半導体基板の領域上にゲート酸化膜を介してゲート電極層１３が形成されている。ゲート電極層１３は、活性領域４ａ上および素子分離構造上の双方に延在し、かつ素子分離構造上にコンタクトパッド部１３ａを有し、かつ活性領域４ａとコンタクトパッド１３ａとの平面的な間隔Ｓ１が０．５μｍ未満である。 （もっと読む）

【課題】 少ない労力でビアホール等を形成するときのエッチング条件が適切か否かを確認できるようにする。
【解決手段】 基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を有する半導体基板１上に、導電膜２及び層間絶縁膜３を形成し、層間絶縁膜３の表面を平坦化する。層間絶縁膜３をエッチングすることにより、低地部の上方に位置する第1及び第２の接続孔３ａ、前記基準部の上方に位置する第３の接続孔３ｂ、及び高地部の上方に位置する第４の接続孔３ｃを同時に形成する。第１〜第４の接続孔３ａ〜３ｃそれぞれに、第1〜第４の導電体４ａ〜４ｃを埋め込む。層間絶縁膜３上に、第1の導電体３ａ、第３の導電体４ｂ及び第４の導電体４ｃを互いに接続する上部電極５ｂを形成し、上部電極５ｂと、第１の導電体３ａとの間の抵抗を測定する。 （もっと読む）

【課題】 金属配線の微細化とエレクトロマイグレーションの抑制との両立を図ることができる多層配線構造を工程数の増加を招くことなく実現する。
【解決手段】 第１の金属配線１３の一端部１３ａと第２の金属配線１５の一端部１５ａとは第１のプラグ１６を介して接続されており、第１の金属配線１３の他端部１３ｂと第３の金属配線１７の一端部１７ａとは第２のプラグ１８を介して接続されている。第１、第２及び第３の金属配線１３、１５、１７の配線幅は、互いに等しいと共に第１及び第２のプラグ１６、１８の径ともほぼ等しい。第１の金属配線１３の他端部１３ｂの配線幅は、第１の金属配線１３の一端部１３ａ及び第３の金属配線１７の一端部１７ａの配線幅よりも大きい。第２の金属配線１５の一端部１５ａの配線幅は第１の金属配線１３の一端部１３ａの配線幅よりも大きい。 （もっと読む）