半導体デバイスを形成する方法であって、この方法は、半導体層を準備するステップと、半導体層上に第１の金属の第１の層を準備するステップとを含む。第１の金属の第１の層上に第２の層を準備することができる。第２の層は、シリコン層及び第２の金属の層を含むことができ、第１の金属及び第２の金属は異なり得る。第１の金属はチタンとすることができ、第２の金属はニッケルとすることができる。関連するデバイス、構造体、及び他の方法もまた説明される。 （もっと読む）

【課題】電流許容値の低下を抑制する。
【解決手段】Ｙ方向に沿って延在する延在ゲート電極Ｇ１１と、Ｙ方向に沿って延在するダミーゲート電極ＤＭ１と、Ｙ方向に沿って延在する延在ソース電極Ｓ１１と、Ｙ方向に沿って延在する延在ドレイン電極Ｄ１１とを含む。延在ソース電極Ｇ１１は、Ｘ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。また、延在ドレイン電極Ｇ１１は、Ｘ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。 （もっと読む）

低寄生抵抗であるチャネル歪みされたマルチゲートトランジスタとその製造方法に係る。ゲートを連結したチャネル側壁の高さがＨ_ｓｉである半導体フィンのチャネル領域の上にゲートスタックを形成されてよく、ゲートスタックに隣接する半導体フィンのソース／ドレイン領域内に、エッチングレートを制御するドーパントを注入してよい。ドーピングされたフィン領域をエッチングして、半導体フィンの、略Ｈ_ｓｉに等しい厚みを除去して、ゲートスタックの一部の下にある半導体基板の部分を露呈させるソース／ドレイン延長キャビティを形成してよい。露呈した半導体基板の上に材料を成長させて、再成長したソース／ドレイン・フィン領域を形成して、ソース／ドレイン延長キャビティを充填して、ゲートスタックからの長さを、チャネルの長さに実質的に平行な方向に離れる方向に延ばしてよい。 （もっと読む）

【課題】高耐圧でかつ低オン電圧動作が可能な窒化物系ダイオードを提供する。
【解決手段】窒化物系ダイオード１０は、シリコン基板１１の（１１１）面上に形成されたバッファ層１２と、アンドープのＧａＮからなるチャネル層１３と、チャネル１３層上に形成されたアンドープのＡｌＧａＮからなる電子供給層１４と、電子供給層１４上に形成されたカソード電極１５およびアノード電極１６とを備える。窒化物系ダイオード１０はさらに、電子供給層１４を、チャネル層１３に達する深さまで部分的に除去したメサ１８を備え、メサ１８の一方の側面部１８ａにアノード電極１６が接触している。アノード電極１６がメサ１８の側面部１８ａに接触することで、アノード電極１６と２次元電子ガス層１７とが電気的に接続されている。 （もっと読む）

【課題】オーミック電極のオーミックコンタクト抵抗を確実に低減させる。
【解決手段】各オーミック電極３、４は、ＧａＮキャップ層２６表面のリセス２８周辺部位に接触する第１電極５１と、第１電極５１に接触して、リセス２８を介して２次元電子ガス層２７に及ぶ第２電極５２とを有している。第１電極５１は、リセス２８の開口部を囲む環状のものである。第２電極５２は、第１電極５１に重なる頭部５２ａ、及びリセス２８内に形成された柱状部５２ｂからなる。第１及び第２電極５１、５２を第１及び第２温度でそれぞれ熱処理しているので、第１及び第２電極５１、５２のオーミックコンタクト抵抗を共に低減させ、各オーミック電極３、４そのもののオーミックコンタクト抵抗を低減させることができる。 （もっと読む）

【課題】ＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層が順次積層された半導体装置において、高周波数動作および高出力動作を実現することが可能な半導体装置を提供すること。
【解決手段】本発明は、基板１０上に順次積層されたＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４、およびＧａＮキャップ層１６と、ＧａＮキャップ層１６上に形成されたゲート電極１８と、ゲート電極１８の両側であって、ＡｌＧａＮ電子供給層１４上に形成されたソース電極２０およびドレイン電極２２と、ゲート電極１８とソース電極２０との間のＧａＮキャップ層１６に形成された第１の凹部３０と、を具備し、第１の凹部３０が有する底面３２下におけるＧａＮキャップ層１６の厚さは、ゲート電極１８下におけるＧａＮキャップ層１６の厚さに比べて薄い半導体装置である。 （もっと読む）

【課題】製造工程中にピラー径の変動が小さいピラー型ＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第１のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第２のピラーのゲート電極と隣接する第１のピラーのゲート電極とは接続されており、第１のピラーのゲート電極には第２のピラーのゲート電極を介して電位が供給され、第１のピラーと、該第１のピラーに隣接する第２のピラーの少なくとも一部とは平面視して、第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする。 （もっと読む）

【課題】ソース−ドレイン間等の電圧−電流特性を改善することができる薄膜トランジスタ、発光装置、電子機器、及び、薄膜トランジスタの形成方法を提供する。
【解決手段】薄膜トランジスタ１００は、半導体膜１１９と、半導体膜１１９の上方に形成されたソース電極層１４０と、半導体膜１１９の上方に形成されたドレイン電極層１４２と、ソース電極層１４０とドレイン電極層１４２との間、かつ、半導体膜１１９の上方に形成されたチャネル保護膜１１３と、を備える薄膜トランジスタであって、ソース電極層１４０とドレイン電極層１４２の少なくとも何れか一方は、チャネル保護膜１１３と接し、その上面がチャネル保護膜１１３の上面を超えない接触領域を有して、チャネル保護膜１１３の上面と重なっていない。 （もっと読む）

【課題】本発明は、埋込みビットラインの抵抗を減少させ高速動作に有利な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ハードマスク膜をバリアとして半導体基板をエッチングし、複数の活性領域を画定するトレンチを形成するステップと、ハードマスク膜が突出部となるように前記トレンチ内部を一部ギャップフィルするギャップフィル膜を形成するステップと、突出部の両側側壁を覆うスペーサを形成するステップと、ドープドエッチング障壁膜をエッチングバリアとしてスペーサのうち何れか１つのスペーサを除去するステップと、残留するスペーサをエッチングバリアとして前記ギャップフィル膜をエッチングし、活性領域の一側側壁を露出させる側壁トレンチを形成するステップと、を含む。 （もっと読む）

ＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造は、ソースを基板及びゲートシールドへと接続させ、この際、このような接点のためにより小さな面積が用いられる。前記構造は、導電性基板層と、ソースと、ドレイン接点とを含む。少なくとも１つの介在層により、前記ドレイン接点が前記基板層から分離される。導電性のトレンチ状のフィードスルー要素が前記介在層を通過し、前記基板及び前記ソースと接触することで、前記ドレイン接点及び前記基板層を電気的に接続する。 （もっと読む）

【課題】溝側面に側壁膜を形成する際に、側壁膜表面にエッチングダメージを受けることなく、側壁膜上面の溝開口部からの深さのばらつきを抑制して形成可能な方法を提供する。
【解決手段】半導体基板主表面に形成された溝の側壁に第１の層を形成する工程、溝を保護膜で埋設する工程、保護膜の表面の高さが溝の開口部よりも低い位置になるようにドライエッチング法でエッチバックし、該エッチバックにより露出した第１の層をエッチング除去する工程、とを含む半導体装置の製造方法。 （もっと読む）

【課題】寄生抵抗の低下を図る。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に形成された第２部分１２ｂとを有する第２半導体層１２と、前記第２半導体層の前記第１部分上に形成された第３半導体層１３と、前記第２半導体層の前記第２部分の周囲に絶縁膜２１を介して形成されたゲート電極２２と、前記第１半導体層、前記第２半導体層の第１部分および前記第３半導体層内に形成されたコンタクトプラグ３１と、を具備し、前記第２半導体層内における前記コンタクトプラグの径は、前記第１半導体層及び前記第３半導体層内における前記コンタクトプラグの径より小さい。 （もっと読む）

【課題】パッシベーション膜を形成した場合にも、界面リーク電流が抑制された窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、基板１０１の上に形成された半導体層積層体１０２と、半導体層積層体１０２の上に互いに間隔をおいて形成された第１のオーミック電極１３１及びショットキー電極１３２と、半導体層積層体１０２の上を覆うパッシベーション膜１４１とを備えている。半導体層積層体１０２は、基板１０１の上に順次形成された第１の窒化物半導体層１２２、第２の窒化物半導体層１２３及びｐ型の第３の窒化物半導体層１２４を含む半導体層積層体１０２と有している。第３の窒化物半導体層１４１は、ｐ型の不純物を含み第１のオーミック電極１３１とショットキー電極１３２との間に形成され且つショットキー電極１３２と接するように選択的に形成されている。 （もっと読む）

【課題】ウェットエッチングにより形成される配線の線幅のばらつきが抑えられた半導体素子を提供する。
【解決手段】半導体素子の製造方法は、半導体層１４上に電極１１を形成する工程と、半導体層１４上に、電極１１に達する配線接続孔１２ａを有し、配線接続孔１２ａの周りに凹部１２ｂが形成された層間絶縁膜１２を形成する工程と、層間絶縁膜１２上から配線材料１８を堆積する工程であって、層間絶縁膜１２の凹部１２ｂに対応して配線材料１８に凹部１８ａが形成される工程と、配線材料１８上に、電極１１に配線接続孔１２ａを介して接続される配線１３を形成するためのレジスト膜１９を、配線材料１８に形成された凹部１８ａを覆うように形成する工程と、レジスト膜１９をマスクとしてウェットエッチングを行い、配線材料１８を選択的に除去して配線１３を形成する工程と、を含む。 （もっと読む）

【課題】拡散層と拡散層に接続されるコンタクトとの接触抵抗を低減した半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置の製造方法は半導体基板にピラー部を設ける工程と、前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、第１の絶縁膜を介してピラー部の側面に対向する電極層を形成する工程と、ピラー部及び第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、ピラー部の先端部に第２の不純物拡散領域を形成する工程と、第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、ピラー部の先端面及びピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、を具備してなる。 （もっと読む）

スイッチング素子は、第１の部分と第２の部分とを有する第１の半導体層と、第１の部分と第２の部分とを有する第２の半導体層と、上記第１の半導体層と上記第２の半導体層との間に配置される絶縁層と、上記第１の半導体層の上記第１の部分と接触して第１の接合部を形成するとともに、上記第２の半導体層の上記第１の部分と接触して第２の接合部を形成する第１の金属コンタクトと、上記第１の半導体層の上記第２の部分と接触して第３の接合部を形成するとともに、上記第２の半導体層の上記第２の部分と接触して第４の接合部を形成する第２の金属コンタクトとを含み、上記第１の接合部と上記第４の接合部とはショットキー接触部であり、上記第２の接合部と上記第３の接合部はオーミック接触部である。
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【課題】ゲートメタル材料の溶解抑制と良好なコンタクト抵抗取得とを両立可能な半導体装置の洗浄方法を提供する。
【解決手段】半導体装置の洗浄方法は、以下の工程を備えている。シリコンを含み、かつ主表面ＭＳを有する半導体基板ＳＢが準備される。主表面ＭＳの上にメタル層ＧＭとシリコン層ＧＰとを下から順に積層した積層ゲートＧＥ２が形成される。主表面ＭＳとシリコン層ＧＰ表面との各々にシリサイド層ＳＣＬが形成される。主表面ＭＳと積層ゲートＧＥ２表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。半導体基板ＳＢの主表面ＭＳと積層ゲートＧＥ２の表面との各々のシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が絶縁層ＩＬに形成される。シェアードコンタクトホールＳＣ２に硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことによりシェアードコンタクトホールＳＣ２に形成された変質層ＡＬが除去される。 （もっと読む）

【課題】フォトリソグラフィーのプロセスマージンを確保すると共に、ゲート電極とコンタクトプラグとの短絡が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、層間絶縁膜１１４の上に第１の下部開口部１１５ａを有する第１のマスク層１１５を形成する工程と、第１のマスク層１１５の上に第１の下部開口部１１５ａを通して層間絶縁膜１１４を露出する第１の上部開口部１１６ａを有する第２のマスク層１１６を形成する工程とを備えている。第１の下部開口部１１５ａは、隣接するゲート電極１０２同士の間に形成され、ゲート電極１０２と平行な方向に延びる長辺と、ゲート電極１０２と交差する方向に延びる短辺とを有する平面方形状である。第１の上部開口部１１６ａは、各辺の長さが第１の下部開口部１１５ａの短辺よりも長い平面方形状である。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上部のシリサイドの細線効果を低減すること、また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善すること、またコンタクトとゲート間のショートが発生しない構造を実現すること。
【解決手段】柱状半導体層と、前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、前記柱状半導体層上面上部に形成されるエピタキシャル半導体層とを含み、前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタ。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）