半導体装置、半導体チップ及び半導体装置の製造方法
【課題】製造工程中にピラー径の変動が小さいピラー型MOSトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第1のピラー及び第2のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第1のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第2のピラーのゲート電極と隣接する第1のピラーのゲート電極とは接続されており、第1のピラーのゲート電極には第2のピラーのゲート電極を介して電位が供給され、第1のピラーと、該第1のピラーに隣接する第2のピラーの少なくとも一部とは平面視して、第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置されていることを特徴とする。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第1のピラー及び第2のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第1のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第2のピラーのゲート電極と隣接する第1のピラーのゲート電極とは接続されており、第1のピラーのゲート電極には第2のピラーのゲート電極を介して電位が供給され、第1のピラーと、該第1のピラーに隣接する第2のピラーの少なくとも一部とは平面視して、第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、チャネルが基板表面に対して垂直方向となるピラー型MOSトランジスタを具備する半導体装置及びその製造方法に関し、特に、ピラー側面に形成されたゲート電極への電位供給を容易にする半導体装置、半導体チップ及び半導体装置の製造方法に関する。
【背景技術】
【0002】
ピラー型(柱型)MOSトランジスタは、ゲート電極がピラーの側面に位置し、ピラーの先端部にソース又はドレインとなる拡散層が形成されていることから、ゲート電極を上層の配線に接続することは容易ではない。そのため、トランジスタとして用いるゲート電極を備えたピラー(以下「トランジスタピラー」という)の他に、トランジスタピラーに隣接してダミーのピラー(以下「ダミーピラー」という)を形成し、そのダミーピラーの側面にも隣接するトランジスタピラーのゲート電極に接続するダミーのゲート電極(以下「ダミーゲート電極」ともいう)を形成して、このダミーゲート電極をゲートコンタクトを介して上層の配線に接続し、ダミーゲート電極を介してトランジスタピラーのゲート電極に電位を供給する構成がとられている(特許文献1〜3)。
【0003】
図13は、従来のトランジスタピラー1及びダミーピラー2の基板主面に平行な面内の配置の方向を説明するための平面図である。
通常、半導体装置の製造に使用されるシリコン単結晶基板では結晶面方位を示すノッチ(切り欠き)部分は(110)面に形成され、その面に対して垂直な方向が<110>方向となっている。そして、通常の半導体回路は、互いに直交関係にある2つの等価な<110>方向を基準として基板表面にレイアウトされる。そのため、トランジスタピラー1及びダミーピラー2は図13に示すように、<110>方向に配置される。
【0004】
図14〜図19に、従来のピラー型MOSトランジスタを具備する半導体装置の製造方法におけるピラー型MOSトランジスタの形成工程について説明する。
【0005】
まず、図14に示すように、シリコン基板4の主面に形成した絶縁膜3をマスクとして、平面視円形状のトランジスタピラー1及びダミーピラー2を同時に形成する。この際、トランジスタピラーとダミーピラーの配置の方向については何ら配慮されていない。従って、図13に示すように、トランジスタピラー1及びダミーピラー2は<110>方向に配置される。
【0006】
次に、図15に示すように、ピラー側面を保護するためにシリコン露出面を洗浄した後、熱酸化膜6を形成し、次いでピラーの基端周囲領域にドーパントを注入して下部拡散層5を形成する。
【0007】
次に、図16に示すように、ピラー側面保護用の熱酸化膜6を薬液で除去し、ゲート絶縁膜7を通常、熱酸化により形成する。
【0008】
次に、図17に示すように、トランジスタピラー1及びダミーピラー2の側面に、そのゲート絶縁膜7を介してサイドウォール型のゲート電極8、8Aを形成する。ここで、それぞれのゲート電極の厚さを、トランジスタピラー1の側面とダミーピラー2の側面との間隔の1/2以上の大きさにすることにより、トランジスタピラー1用のゲート電極8とダミーピラー2用のゲート電極8Aとの接続を確保する。
【0009】
次に、図18に示すように、トランジスタピラー1及びダミーピラー2上の絶縁膜3が埋没する厚さで層間絶縁膜10を堆積する。次いで、絶縁膜3を介してトランジスタピラー1上に位置する層間絶縁膜10を除去して絶縁膜3を露出させ、さらにトランジスタピラー1上の絶縁膜3をエッチングにより除去してトランジスタピラー1の上方を開口して、トランジスタピラー1の先端面を露出させる。次いで、層間絶縁膜10の開口内の内壁にサイドウォール絶縁膜10Aを形成した後、トランジスタピラー1の先端部に上部拡散層9を形成する。
【0010】
その後、図19に示すように、さらに全面に層間絶縁膜10Cを形成した後、パターニングにより、下部拡散層5への下部拡散層コンタクト11(図8及び図9)、上部拡散層9への上部拡散層コンタクト12、及び、ダミーピラー2の側面のゲート電極8Aへのゲートコンタクト13用のスルーホールを形成する。次いで、それらのスルーホールを埋め込むコンタクト11〜13を形成する。そして、各コンタクトに接続される配線を形成する(図示せず)。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2008−288391号公報
【特許文献2】特開2009−10366号公報
【特許文献3】特開2009−81389号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
上述の通り、ピラー型MOSトランジスタを備えた半導体装置を製造する際、熱酸化工程や、エッチング工程、洗浄工程を行う。
ここで、シリコンの熱酸化速度やエッチング速度は結晶面方位に依存し、例えば、(110)面は(100)面に比べて熱酸化速度及びエッチング速度が大きい。トランジスタピラー1やダミーピラー2はシリコン基板をエッチングして形成されるものであってシリコンからなるため、トランジスタピラー1及びダミーピラー2の側面にはシリコンの(110)面と(100)面が混在する。
【0013】
そのため、ピラー側面保護用の熱酸化膜6はピラー側面の(100)面に比べて(110)面に厚く形成される。この熱酸化膜6は薬剤によって除去されるため、熱酸化膜6が厚く形成された(110)面とその反対側の(110)面の距離、すなわち、<110>方向の寸法(ピラー径)は、<100>方向のピラー径よりも小さくなる。
また、ピラー側面保護用の熱酸化膜6を薬液で除去すると、(110)面は(100)面よりも大きく薬液に侵食されて、その分<110>方向のピラー径は<100>方向のピラー径よりもさらに小さくなる。
【0014】
このように熱酸化工程やエッチング工程等を繰り返すと、(110)面が(100)面に対して優先して後退し、<110>方向のピラー径はピラー形成直後のピラー径よりも15nm程度小さくなってしまう。また、それらの工程前に平面視円形状であったピラー形状は図20に示すように、平面視矩形状に近い形状に変化し、トランジスタピラー1及びダミーピラー2の(110)面同士が向かい合うことになる。この場合、(110)面は(100)面に比べて熱酸化速度やエッチング速度が大きいため、(100)面同士が向かい合う場合、及び、(110)面と(100)面とが向かい合う場合に比べて、隣接するトランジスタピラー1及びダミーピラー2の間隔(それらの側面間の最短距離)が拡がる速度は大きく、その間隔は、(110)面がその面に対して垂直な方向に後退する速度の2倍の速度で拡がっていく。
例えば、図8に示すように、最小加工寸法50nmのピラー径およびピラー間隔でピラーを形成した場合、ピラー型MOSトランジスタの完成後の<110>方向のピラー径は35nm、ピラー間隔は65nmとなる。そのため、トランジスタピラー1用のゲート電極8とダミーピラー2用のゲート電極8Aとの接続を確保するには、それらのゲート電極の厚さ33nm以上とする必要がある。ピラーの径変化のばらつき等を考慮すると、45nm程度の厚さのゲート電極8が必要となる。
【0015】
ゲート電極8が厚くなると、トランジスタピラー1及びダミーピラー2のシリコン部分に加わる応力が大きくなる。この応力により、上部拡散層9の接合リーク電流が増加したり、しきい値電圧が変化したりという悪影響を及ぼす。特に、ゲート電極8の材料として金属を選ぶと、この影響はさらに大きくなる。そのため、ゲート電極8は極力薄くする必要があるが、上記のような従来のピラー型MOSトランジスタ構造ではゲート電極8を薄くすることは困難である。
【課題を解決するための手段】
【0016】
本発明の半導体装置は、基板の主面に対して垂直に立設する複数の第1のピラー及び第2のピラーと、前記第1のピラー及び第2のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、前記第1のピラーの先端部及び基端周囲領域にそれぞれ形成された上部拡散層及び下部拡散層と、を備え、前記第2のピラーのゲート電極と隣接する前記第1のピラーのゲート電極とは接続されており、前記第1のピラーのゲート電極には前記第2のピラーのゲート電極を介して電位が供給され、前記第1のピラーと、該第1のピラーに隣接する前記第2のピラーの少なくとも一部とは平面視して、前記第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置されていることを特徴とする。
【発明の効果】
【0017】
本発明の半導体装置では、チャネルが基板の主面に対してほぼ垂直方向となるピラー型MOSトランジスタを備えた半導体装置において、ゲート電極が接続された第1のピラー(トランジスタピラー)及び第2のピラー(ダミーピラー)を、第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面を向かい合う構成とせず、その面に対して45°の方向(シリコン基板の場合は<100>方向)に沿って配置する。そのため、製造工程中の第1のピラーと第2のピラーとの間隔変動が小さくなるため、薄いゲート電極とした場合でもゲート電極同士の接続を確実に確保できるため、ゲート電極への電位供給を確実にすることができる。これにより、ゲート電極の厚さ増大を抑制してゲート電極の応力に起因した特性変動を抑制できる。
本発明は、熱酸化速度及び/又はエッチング速度の異方性を有する基板を用いた半導体装置に有効である。
【0018】
また、本発明の半導体装置では、ダミーピラーのダミーゲート電極に接続するゲートコンタクトを、ダミーピラーの異方的に延在する延在部の先端側の、ダミーゲート電極の上部に接続する位置に形成することができるので、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーの延在部を形成することにより、所望の方向に延在する延在部の先端の位置から配線を延ばすことができ、配線方向の自由度を増大する。
【図面の簡単な説明】
【0019】
【図1】本発明の一実施形態である半導体装置におけるトランジスタピラーとダミーピラーの基板主面に平行な面内の配置方向を示す平面模式図である。
【図2】本発明の他の実施形態である半導体装置のトランジスタピラー、ダミーピラー及び配線のレイアウトを示す平面模式図である。
【図3】本発明の一実施形態である半導体装置の製造方法の一工程を示す図であって、(a)トランジスタピラー及びダミーピラーの配置関係を示す平面模式図、(b)(a)のA−Bに沿った断面模式図である。
【図4】図3に続く工程を示す図であって、(a)トランジスタピラー及びダミーピラーの配置関係を示す平面図、(b)(a)のA−Bに沿った断面模式図である。
【図5】図4に続く工程を示す図であって、(a)トランジスタピラー及びダミーピラーの配置関係を示す平面模式図、(b)(a)のA−Bに沿った断面模式図である。
【図6】図5に続く工程を示す図であって、(a)トランジスタピラー及びダミーピラーと絶縁膜マスクとゲート電極との配置関係を示す平面図、(b)(a)のA−Bに沿った断面模式図である。
【図7】図6に続く工程を示す図であって、(a)さらにサイドウォール絶縁膜と上部拡散層との配置関係をも示す平面図、(b)(a)のA−Bに沿った断面模式図である。
【図8】図7に続く工程を示す図であって、(a)さらにコンタクトの関係をも示す平面図、(b)(a)のA−Bに沿った断面模式図である。
【図9】図8に続く工程を示す図であって、(a)さらに配線との配置関係をも示す平面模式図、(b)(a)のA−Bに沿った断面模式図である。
【図10】本発明の一実施形態である半導体装置を形成するシリコン基板(ウェーハ)の主面を示す平面模式図である。
【図11】本発明の一実施形態である半導体装置のトランジスタピラー及びダミーピラー並びに配線のレイアウトの3種類の例(a)〜(c)を示す平面模式図である。
【図12】本発明の一実施形態である半導体装置のトランジスタピラー及びダミーピラー並びに配線のレイアウトの他の3種類の例(a)〜(c)を示す平面模式図である。
【図13】従来の半導体装置におけるトランジスタピラーとダミーピラーの基板主面に平行な面内の配置方向を示す平面模式図である。
【図14】従来の半導体装置の製造方法の一工程を示す図であって、図13のA−Bに沿った断面模式図である。
【図15】従来の半導体装置の製造方法の一工程を示す図であって、図14に続く工程を示す断面模式図である。
【図16】従来の半導体装置の製造方法の一工程を示す図であって、図15に続く工程を示す断面模式図である。
【図17】従来の半導体装置の製造方法の一工程を示す図であって、図16に続く工程を示す断面模式図である。
【図18】従来の半導体装置の製造方法の一工程を示す図であって、図17に続く工程を示す断面模式図である。
【図19】従来の半導体装置の製造方法の一工程を示す図であって、図18に続く工程を示す断面模式図である。
【図20】従来の半導体装置の製造方法でピラー型MOSトランジスタを完成した後のピラー径及びピラー間隔を説明するための断面模式図である。
【発明を実施するための形態】
【0020】
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、本発明は以下の実施形態に限定されるものではなく、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0021】
図1は、基板がシリコンの場合に、隣接するトランジスタピラー及びダミーピラーの基板の主面に平行な面内の配置方向を示す平面模式図である。
隣接するトランジスタピラー(第1のピラー)1とダミーピラー(第2のピラー)2は<100>方向に並んで配置する。(110)面はトランジスタピラー1及びダミーピラー2を構成する面のうち熱酸化速度やエッチング速度が最大の面であり、(100)面に比べて熱酸化速度及びエッチング速度が大きい。
<100>方向は(110)面に対して45°の方向である。ピラー型MOSトランジスタの形成の際、平面視円形状であったトランジスタピラー1及びダミーピラー2は、熱酸化工程、エッチング工程、洗浄工程によってその側面のうち(110)面が優先的に後退して、4つの等価な(110)面で構成される平面視矩形状のピラー形状に変化してしまう。<100>方向とは、トランジスタピラー1及びダミーピラー2の、隣接する2つの等価な(110)面で形成される、矩形の角部同士が並ぶ方向である。このトランジスタピラー1の角部からダミーピラー2の角部までの距離がトランジスタピラー1とダミーピラー2との間隔となる。この角部はピラーの側面のうち最も後退が少ない部分なので、図1に示したトランジスタピラー1及びダミーピラー2の配置は、トランジスタピラー1とダミーピラー2との間隔が熱酸化工程やエッチング工程等によって最も変動しない配置である。
本発明に係る半導体装置では、トランジスタピラー1及びダミーピラー2が<110>方向に配置される従来の半導体装置と比べて、ピラー径の変化が少ない分、径のばらつきが小さい。そのため、ゲート電極とダミーゲート電極との接続を確実にするのに従来に比べて薄いゲート電極で足りるので、ゲート電極の厚さ増大を抑制してゲート電極の応力に起因した特性変動を抑制される。
尚、ピラー形状は平面視円形状から平面視矩形状に変化するまでの間に、4つの等価な(110)面とそれぞれの(110)面の間に4つの等価な(100)面とを有する平面視八角形状の状態がある。この場合、トランジスタピラー1とダミーピラー2との間隔は、<100>方向に向かい合う(100)面同士の距離となる。
【0022】
図2(a)及び(b)は他の実施形態であり、トランジスタピラー1とダミーピラー2の一部2aとが平面視して<100>方向に並んで配置している。また、上部拡散層9への上部拡散層コンタクト12、及び、ダミーゲート電極8Aへのゲートコンタクト13のそれぞれに接続する2つの配線(ビット線18A、ワード線18B)の異なる2種類のレイアウトを示す。
ダミーピラー2はその一部2aとその一部2aからトランジスタピラー1から離間する方向に延在する延在部2bとからなる。ゲートコンタクト13は、その延在部2bの延在方向の先端側2cの、ダミーゲート電極8Aの上部8Aaに接続し、その上部8Aaから基板の主面に対して垂直上方に延在してなる。上部拡散層コンタクト12は、上部拡散層9から基板の主面に対して垂直上方に延在してなる。
【0023】
本実施形態では、ダミーピラーがこのように平面視してダミーピラーの領域を異方的に拡げた構成をとることにより、配線方向の自由度を増大する。
すなわち、ゲートコンタクトを、ダミーピラーの異方的に延在する延在部の先端側の、ダミーゲート電極の上部に接続する位置に形成することができるので、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーを形成することにより、所望の方向に延在する延在部の先端の位置から配線を延ばすことができる。
【0024】
図2(a)に示すレイアウトでは、トランジスタピラー1とダミーピラー2の一部2aとが平面視して<100>方向に並んで配置し、ダミーピラー2の延在部2bはその<100>方向に直交する<100>方向に延びている。ダミーピラー2の延在部2bの先端2cは上部拡散層コンタクト12に対してY方向に平行な<110>方向に配置している。上部拡散層コンタクト12に接続するビット線18Aは、X方向に平行な<110>方向に延在している。また、ゲートコンタクト13に接続するワード線18Bは、ゲートコンタクト13の上方からY方向に平行な<110>方向であってビット線18Aから離間する向きに延在している。
【0025】
図2(b)に示すレイアウトにおいても、トランジスタピラー1とダミーピラー2の一部2aとは平面視して(a)と同じ<100>方向に並んで配置し、ダミーピラー2の延在部2bはその<100>方向に直交する(a)と同じ<100>方向であるが、(a)とは反対向きに延びている。ダミーピラー2の延在部2bの先端2cは上部拡散層コンタクト12に対してX方向に平行な<110>方向に配置している。上部拡散層コンタクト12に接続するビット線18Aは、Y方向に平行な<110>方向に延在している。また、ゲートコンタクト13に接続するワード線18Bは、ゲートコンタクト13の上方からX方向に平行な<110>方向であってビット線18Aから離間する向きに延在している。
【0026】
<半導体装置の製造方法>
本発明の半導体装置の製造方法は、基板の主面に対して垂直に立設し、第1の絶縁膜を上面に備えた複数のトランジスタピラー(第1のピラー)及びダミーピラー(第2のピラー)を形成する工程と、前記トランジスタピラーの基端周囲領域に下部拡散層を形成する工程と、前記トランジスタピラー及びダミーピラーの側面にゲート絶縁膜を形成する工程と、前記トランジスタピラー及びダミーピラーの側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第1の絶縁膜を埋没させる厚さで第2の絶縁膜を堆積する工程と、前記トランジスタピラーの上方の第2の絶縁膜と前記トランジスタピラーの上面に備えた前記第1の絶縁膜とを除去して第1の開口を形成し、前記トランジスタピラーの先端部に上部拡散層を形成する工程と、前記第1の開口を埋めると共に、前記第2の絶縁膜を覆う厚さで第3の絶縁膜を堆積する工程と、前記トランジスタピラーの先端部の上部拡散層を露出させる第2の開口と、前記ダミーピラーの側面に形成された前記ゲート電極の上部の一部を露出させる第3の開口とを形成する工程と、前記第2の開口を埋めて前記上部拡散層に接続する上部拡散層コンタクトと、前記第3の開口を埋めて前記ゲート電極の上部に接続するゲートコンタクトとを形成する工程と、を備え、前記トランジスタピラー及びダミーピラーを形成する工程は、前記トランジスタピラーと、該トランジスタピラーに隣接する前記ダミーピラーの少なくとも一部とは平面視して、前記トランジスタピラー及びダミーピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置するように行うことを特徴とする。
上記トランジスタピラー及びダミーピラーを形成する工程において、前記ダミーピラーは平面視して、前記一部から前記トランジスタピラーから離間する方向に延在する延在部を備えるように形成することができる。
上記第3の開口は、ダミーピラーの側面に形成されたゲート電極の上部の一部であって、延在部の先端側に形成することができる。
【0027】
本発明の第1の実施形態に係る半導体装置(基板がシリコンの場合)の製造方法について、図3〜図9を参照して、特にピラー型MOSトランジスタの形成工程を詳細に説明する。(a)は主な構成要素の配置関係を示す平面図であり、(b)は断面模式図である。
【0028】
まず、図3に示す工程を行う。この工程では、シリコン基板4の主面に形成した絶縁膜3をマスクとして、トランジスタピラー(第1のピラー)1とダミーピラー(第2のピラー)2の少なくとも一部2aを、平面視して<100>方向に配置するように形成する。
この工程によって、シリコン基板4の主面に対して垂直に立設し、絶縁膜(第1の絶縁膜)3を上面に備えた複数のトランジスタピラー1及びダミーピラー2を形成することができる。トランジスタピラー1及びダミーピラー2の形成は工程の簡略化の観点から同時に行うのが好ましい。
また、この工程において、ダミーピラー2は平面視して、一部2aからトランジスタピラー1から離間する方向に延在する延在部2bを備えるように形成してもよい。具体的には、絶縁膜3のマスクパターンをそのダミーピラー2の形状に対応する形状に形成することにより実施できる。
ここで、絶縁膜3は単層であっても、複数層からなるものであってもよい。例えば、保護絶縁膜であるシリコン酸化膜及びハードマスクであるシリコン窒化膜からなるものを用いることができる。この際、限定されるものではないが、シリコン酸化膜及びシリコン窒化膜はCVD法で形成することができる。
【0029】
この工程ではまず、図3に示すように、絶縁膜3をパターニングすることにより、トランジスタピラー1及びダミーピラー2を形成する平面視円形状の領域を残し、それ以外を除去する。次に、パターニングされた絶縁膜(マスク)3を用いてドライエッチングを行い、絶縁膜3が残っている領域以外のシリコン基板を掘り下げる。そして、エッチングされずに残った基板の主面に対して垂直方向に立設するトランジスタピラー1及びダミーピラー2を形成する。
【0030】
この工程において例えば、絶縁膜3を100nmのシリコン窒化膜とし、トランジスタピラー1及びダミーピラー2のピラー径とそれらのピラー間隔を50nmとし、ピラー高さを125nmとすることができる。
【0031】
次に、図4に示す工程では、トランジスタピラー1及びダミーピラー2の側面を保護するためにそれらの側面に熱酸化膜6を形成した後、トランジスタピラー1の基端周囲領域にドーパントを注入して下部拡散層5を形成する。
【0032】
この工程ではまず、絶縁膜マスク3を残したまま、トランジスタピラー1及びダミーピラー2の側面及びそれらの基端周囲領域のシリコン基板表面(活性領域)の露出面を洗浄したのち、それら側面及び活性領域の露出面に、熱酸化法により熱酸化膜6を形成する。この熱酸化膜6の厚さは例えば、5nmである。
【0033】
次に、トランジスタピラー1及びダミーピラー2の基端周囲領域の活性領域に下部拡散層5を形成する。下部拡散層5は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
このイオン注入は例えば、10keVのエネルギーで1×1014/cm2で行い、その後、900℃で約10秒間熱処理を行う。
【0034】
この熱処理後に、図4に示すように、下部拡散層5上に例えば、20nmの絶縁膜10Bを形成してもよい。この絶縁膜10Bは例えば、HDP(High Density Plasma)法により形成することができる。
【0035】
次に、図5に示す工程では、トランジスタピラー1及びダミーピラー2の側面保護用の熱酸化膜6を薬液で除去し、ゲート絶縁膜7を形成する。
【0036】
この工程ではまず、トランジスタピラー1及びダミーピラー2の側面保護用の熱酸化膜6を例えば、フッ酸を含むエッチング液(例えば、市販のLAL30)を用いてウェットエッチング法により除去する。このとき、エッチング深さは例えば、10nm程度である。これにより、トランジスタピラー1及びダミーピラー2の側面が露出した状態となる。
【0037】
次に、トランジスタピラー1及びダミーピラー2の露出した側面に、ゲート絶縁膜7を形成する。トランジスタピラー1及びダミーピラー2のゲート絶縁膜7の形成は工程の簡略化の観点から同時に行うのが好ましい。このゲート絶縁膜7は熱酸化法により形成することができる。このゲート絶縁膜7は例えば、2.5nmである。図では、この工程におけるピラー径の細りを示していないが、<100>方向ではピラー形成後の当初のトランジスタピラー1及びダミーピラー2のピラー径50nmから8nm程度細くなっている。また、<110>方向では15nm程度細くなっている。
【0038】
次に、図6に示す工程では、トランジスタピラー1及びダミーピラー2のそれぞれの側面に、ゲート絶縁膜7を介してサイドウォール状のゲート電極8、8Aを形成し、その後、絶縁膜マスク(第1の絶縁膜)3を埋没させる厚さで層間絶縁膜(第2の絶縁膜)10を堆積する。さらに、トランジスタピラー1の上方の10を除去して、絶縁膜マスク3を露出させる。
【0039】
この工程では例えば、まず、ゲート酸化膜7の表面の窒素濃度が15%となるようなアンモニア雰囲気にして、ゲート酸化膜7の表面を窒化する。
次に、CVD法により、トランジスタピラー1及びダミーピラー2のそれぞれの側面および絶縁膜10Bの表面を覆うように、窒化チタン膜を堆積する。窒化チタン膜の膜厚は例えば、10nmとする。
次に、CVD法により、窒化チタン膜を覆うようにタングステン膜を堆積する。タングステン膜の膜厚は例えば、25nmとする。
【0040】
次に、トランジスタピラー1及びダミーピラー2の側面周りのタングステン膜および窒化チタン膜を残し、それ以外のタングステン膜および窒化チタン膜を除去するようにエッチバックする。これにより、図6に示すように、トランジスタピラー1の側面に残されたサイドウォール状のゲート電極8と、ダミーピラー2の側面に残されたサイドウォール状のダミーゲート電極8Aを形成できる。ゲート電極8及びダミーゲート電極8Aの形成は工程の簡略化の観点から同時に行うのが好ましい。この実施形態ではゲート電極8およびダミーゲート電極8Aはタングステン膜と窒化チタン膜とからなる。
この工程において、図6に示すように、ゲート電極8とダミーゲート電極8Aとはそれらが接続する厚さに形成する。
【0041】
その後、トランジスタピラー1及びダミーピラー2上の絶縁膜マスク3が埋没する厚さで層間絶縁膜10を形成する。次いで、絶縁膜マスク3を介してトランジスタピラー1上に位置する層間絶縁膜10を除去して開口し、絶縁膜マスク3を露出させる。
【0042】
次に、図7に示す工程では、トランジスタピラー1上の絶縁膜マスク3を除去して形成された開口(第1の開口)10aを形成し、この開口の内壁にサイドウォール絶縁膜14を形成した後、トランジスタピラー1の先端部に上部拡散層9を形成する。
【0043】
上記開口の形成ではまず、全面に例えば、シリコン酸化膜を形成する。次に、トランジスタピラー1の上方に形成されたシリコン窒化膜が露出し、ダミーピラー2の上方のシリコン窒化膜が保護されるように、シリコン酸化膜をパターニングする。その後、露出したトランジスタピラー1の上方の絶縁膜マスク3をドライエッチング又はウェットエッチングにより除去することにより、開口が形成される。この開口は、トランジスタピラー1を形成する際にマスクとして用いた絶縁膜マスク3を除去することにより形成されることから、トランジスタピラー1に対して自己整合的に形成されることになる。このため、平面視して、開口の内壁面とトランジスタピラー1の外周面とは一致する。
【0044】
次に、上記開口の内壁面にサイドウォール絶縁膜14を形成する。サイドウォール絶縁膜14は、全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。
【0045】
次に、トランジスタピラー1の先端部に上部拡散層9を形成する。上部拡散層9は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
このイオン注入は例えば、10keVのエネルギーで1×1014/cm2で行い、その後、900℃で約10秒間熱処理を行う。
なお、上部拡散層9上にドーピングしたシリコン層やシリサイド層を形成してもよい。
【0046】
次に、図8に示す工程では、上記開口(第1の開口)を埋めると共に、層間絶縁膜(第2の絶縁膜)10を覆う厚さでその層間絶縁膜10と同じ材料の層間絶縁膜(第3の絶縁膜)10Aを堆積する。次いで、トランジスタピラー1の先端部の上部拡散層9を露出させる第2の開口12aと、ダミーピラー2の側面に形成されたダミーゲート電極8Aの上部の一部を露出させる第3の開口13aと、下部拡散層5を露出させる第4の開口(図示せず)とを形成する。次いで、第2の開口12aを埋めて上部拡散層9に接続する上部拡散層コンタクト12、第3の開口13aを埋めてダミーゲート電極8Aの上部8Aaに接続するゲートコンタクト13、及び、第4の開口を埋めて下部拡散層5に接続する下部拡散層コンタクト11を形成する。
この実施形態では層間絶縁膜(第3の絶縁膜)10Aは層間絶縁膜(第2の絶縁膜)10と同じ材料からなるものを用いたが、異なる材料からなるものでもよい。
【0047】
この工程ではまず、図7に示した状態にさらに全面に層間絶縁膜10を形成した後、パターニングにより、上部拡散層9への上部拡散層コンタクト12、及び、ダミーピラー2の側面のダミーゲート電極8Aへのゲートコンタクト13、下部拡散層5への下部拡散層コンタクト11用のスルーホール(第2の開口12a、第3の開口13a、第4の開口(図示せず))を形成する。次いで、これらのスルーホールに金属を埋め込んで、上部拡散層コンタクト12、ゲートコンタクト13、及び下部拡散層コンタクト11を形成する。
金属の埋め込みは例えば、Ti/TiN/W(5nm/10nm/50nm)の積層とし、埋め込んだ後に平坦化する。なお、図8(b)の断面図では下部拡散層5への下部拡散層コンタクト11を省略している。
【0048】
次に、図9に示す工程では、上部拡散層9への上部拡散層コンタクト12、ダミーピラー2の側面のダミーゲート電極8Aへのゲートコンタクト13、及び下部拡散層5への下部拡散層コンタクト11に接続される配線18A、18B、18Cを形成する。例えば、この配線は例えば、幅60nmでタングステンからなる。
【0049】
以上の工程によって形成されたピラー型MOSトランジスタでは、トランジスタピラー1とダミーピラー2が<100>方向に配置されており、ピラーの側面を構成する結晶面のうち、熱酸化速度が最大である(110)面がトランジスタピラー1とダミーピラー2とを結ぶ<100>方向を向いていない。そのため、トランジスタピラー1とダミーピラー2との間において、ピラー側面保護用の熱酸化膜6はトランジスタピラー1とダミーピラー2が<110>方向に配置されている場合よりも厚くなることはない。
また、ピラー側面保護用の熱酸化膜6を薬液で除去する際にも、薬液によるエッチング速度が最大である(110)面がトランジスタピラー1とダミーピラー2とを結ぶ<100>方向を向いていない。そのため、トランジスタピラー1とダミーピラー2との間において、ピラー側面保護用の熱酸化膜6はトランジスタピラー1とダミーピラー2が<110>方向に配置されている場合よりも大きく浸蝕されることはない。
【0050】
従って、トランジスタピラー1及びダミーピラー2の各々の<100>方向のピラー径は、ピラー形成直後のピラー径から10nm(トランジスタピラー1とダミーピラー2とが向かい合う側で5nm、遠い側で5nm)程度以下しか小さくならない。その結果、例えば当初50nmあったピラー径は完成後のピラー型MOSトランジスタの<100>方向で40nm以上ある。また、例えば当初50nmあったトランジスタピラー1とダミーピラー2とのピラー間隔は60nm以下となる(それぞれのピラー径が向かい合う側で5nm以下づつ後退)。この場合、トランジスタピラー1のゲート電極8とダミーピラー2のダミーゲート電極8Aとの接続を確実として分離されないようにするためには、30nm以上の厚みのゲート電極8及びダミーゲート電極8Aを形成すればよいことになる。
【0051】
本発明に係る半導体装置の製造方法では、従来のトランジスタピラー1及びダミーピラー2が<110>方向に配置される場合と比べて、ピラー径の変化が少ない分、径のばらつきが小さいため、ゲート電極8とダミーゲート電極8Aとの接続を確実にするために、ゲート電極8、8Aを35nm程度の厚さで形成すれば、足りる。これは、従来に比べて10nm薄いゲート電極であり、ゲート電極の厚さに起因した応力の影響を低下するものである。
【0052】
<ピラー及び配線のレイアウト>
図10に、主面が(100)面であり、結晶方位を示すノッチ19が<110>方向に設けられたシリコン基板(ウェハー)20を示す。
このシリコン基板20を用いた場合、半導体チップ21は<110>方向に沿って切り出される。通常、この半導体チップ21をパッケージングして完成品となる。
【0053】
図11及び図12に、半導体チップ21内のトランジスタピラー1およびダミーピラー2の配置の例を示す。これらの図では、本発明の特徴であるトランジスタピラー及びダミーピラーの配置を強調するため、配線18は破線で示し、コンタクトは省略した。また、下部拡散層のコンタクト及びその配線も省略した。
【0054】
図11及び図12に示したダミーピラー2A、2B、2C、2D、2E、及び、2Fは、図2(a)及び(b)に示した実施形態と同様に、トランジスタピラー1に対して<100>方向に並んで配置する一部と、その一部からトランジスタピラー1から離間する方向に延在する延在部とからなるものである。
【0055】
本発明では、このように平面視して、ダミーピラーの領域を異方的に拡げるようにダミーピラーを形成することにより、配線方向の自由度を増大することができる。すなわち、先述の通り、ゲートコンタクトをダミーピラーの異方的に延在する延在部の先端側に接続するように形成することができるので、所望の方向に延在するダミーピラーの延在部の先端の位置から配線を延ばすことができる。
【0056】
図11は、一直線上に並んだ6個のトランジスタが並列接続する場合の半導体チップ21内におけるトランジスタピラー1(1A、1B、1C)及びダミーピラー2(2A、2B、2C)、並びにその配線のレイアウトの例を示す。
【0057】
図11(a)では、6個のトランジスタピラー1Aは<100>方向に配置している。各々のトランジスタピラー1A(但し、ダミーピラー2Aに最近接するものは符号1AAで示す)の上部拡散層に接続する配線18A1は<110>方向に延在している。ダミーピラー2Aの一部はそれに最近接するトランジスタピラー1AAに対して、トランジスタピラー1Aが並ぶ<100>方向に配置し、ダミーピラー2Aはその<100>方向に直交する<100>方向に延在している。ダミーピラー2Aのダミーゲート電極に接続する配線18B1はその延在部の先端の位置から、配線18Aが延びる<110>方向と直交する<110>方向に延在している。
【0058】
また、図11(b)では、6個のトランジスタピラー1B(但し、ダミーピラー2Bに最近接するものは符号1BBで示す)は(a)の場合と同じ<100>方向に配置し、配線18A2も(a)の場合と同じ<110>方向に延在している。他方、ダミーピラー2Bの一部はそれに最近接するトランジスタピラー1BBに対して、(a)の場合の方向と直交する<100>方向に配置し、ダミーピラー2Bはその<100>方向に直交する<100>方向に延在している。ダミーピラー2Bのダミーゲート電極に接続する配線18B2はその延在部の先端の位置から、配線18A2が延びる(a)の場合と同じ<110>方向に延在している。
【0059】
また、図11(c)では、6個のトランジスタピラー1C(但し、ダミーピラー2Cに最近接するものは符号1CCで示す)は(a)で示した配線18B1延びる<110>方向と同じ方向に配置し、6個のトランジスタピラー1Cに共通する配線18A3もその<110>方向に延在している。他方、ダミーピラー2Cの一部はそれに最近接するトランジスタピラー1CCに対して、(a)の場合の方向と同じ<100>方向に配置し、ダミーピラー2Cは(a)の場合の方向と同じ<100>方向であってその逆向きに延在している。配線18B3はその延在部の先端の位置から、配線18A3と同じ<110>方向に延在している。
【0060】
図12は、3個づつ2段に並んだ6個のトランジスタが並列接続する場合の半導体チップ21内におけるトランジスタピラー1(1D、1E、1F)及びダミーピラー2(2D、2E、2F)、並びにその配線のレイアウトの例を示す。
【0061】
図12(a)では、2段に並んだ6個のトランジスタピラー1D(但し、ダミーピラー2Cに最近接するものは符号1DDで示す)は図10で示したノッチの方向<110>と直交する<110>方向に配置し、6個のトランジスタピラー1Dに共通する配線18A4も同じ<110>方向に延在している。ダミーピラー2Dの一部はそれに最近接するトランジスタピラー1DDに対して、<110>方向に配置し、ダミーピラー2Dはその<110>方向に直交する<110>方向に延在している。ダミーピラー2Dのダミーゲート電極に接続する配線18B4はその延在部の先端の位置から、配線18A4と同じ<110>方向に延在している。
【0062】
また、図12(b)では、2段に並んだ6個のトランジスタピラー1E(但し、ダミーピラー2Cに最近接するものは符号1EE及び1EEEで示す)は(a)の場合の方向と同じ<110>方向に配置し、6個のトランジスタピラー1Eに共通する配線18A5も同じ<110>方向に延在している。他方、ダミーピラー2Eの一部はそれに最近接するトランジスタピラー1EE又は1EEEに対して、(a)の場合の方向と直交する<100>方向又はさらにそれと直交する<100>方向に配置している。ダミーピラー2Eは配線18A5が延在する<110>方向に直交する<110>方向に延在し、配線18B5も同じ方向に延在している。
【0063】
また、図12(c)では、2段に並んだ6個のトランジスタピラー1F(但し、ダミーピラー2Cに最近接するものは符号1FFで示す)は<100>方向に配置する。6個のトランジスタピラー1Fの上部拡散層に接続する配線18A6は4本あり、2本は2個のトランジスタピラー1Fの上部拡散層に共通しており、4本いずれも<110>方向に平行に延在している。ダミーピラー2Fの一部はそれに最近接するトランジスタピラー1FFに対して、6個のトランジスタピラー1Fが並ぶ<100>方向に直交する<100>方向に配置し、ダミーピラー2Fは同じ方向に延在している。配線18B6はその延在部の先端の位置から、配線18A6と同じ<110>方向に延在している。
【0064】
以上のように、本発明では、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーの延在部を形成することにより、所望の方向に延在する延在部の先端側の位置から配線を延ばすことができ、配線方向の自由度を増大することができる。
【産業上の利用可能性】
【0065】
本発明は、チャネルが基板表面に対して垂直方向となるピラー型MOSトランジスタを具備する半導体装置及びその製造方法、特にピラー側面に形成されたゲート電極への電位供給を容易にする半導体装置、半導体チップ及び半導体装置の製造方法に関するに関するものであって、熱酸化速度及び/又はエッチング速度の異方性を有する基板を用いた半導体装置及び半導体チップに特に有効であり、半導体装置及び半導体チップを製造・利用する産業において利用可能性がある。
【符号の説明】
【0066】
1 第1のピラー(トランジスタピラー)
2 第2のピラー(ダミーピラー)
2a 第2のピラーの一部
2b 第2のピラーの延在部
2c 延在部の先端
3 第1の絶縁膜
4 基板
5 下部拡散層
7 ゲート絶縁膜
8 ゲート電極
8A ダミーゲート電極
8Aa ダミーゲート電極の上部
9 上部拡散層
10 層間絶縁膜(第2の絶縁膜)
10a 第1の開口
10A 層間絶縁膜(第3の絶縁膜)
12 上部拡散層コンタクト
12a 第2の開口
13 ゲートコンタクト
13a 第3の開口
18 配線
18A ビット線
18B ワード線
21 半導体チップ
【技術分野】
【0001】
本発明は、チャネルが基板表面に対して垂直方向となるピラー型MOSトランジスタを具備する半導体装置及びその製造方法に関し、特に、ピラー側面に形成されたゲート電極への電位供給を容易にする半導体装置、半導体チップ及び半導体装置の製造方法に関する。
【背景技術】
【0002】
ピラー型(柱型)MOSトランジスタは、ゲート電極がピラーの側面に位置し、ピラーの先端部にソース又はドレインとなる拡散層が形成されていることから、ゲート電極を上層の配線に接続することは容易ではない。そのため、トランジスタとして用いるゲート電極を備えたピラー(以下「トランジスタピラー」という)の他に、トランジスタピラーに隣接してダミーのピラー(以下「ダミーピラー」という)を形成し、そのダミーピラーの側面にも隣接するトランジスタピラーのゲート電極に接続するダミーのゲート電極(以下「ダミーゲート電極」ともいう)を形成して、このダミーゲート電極をゲートコンタクトを介して上層の配線に接続し、ダミーゲート電極を介してトランジスタピラーのゲート電極に電位を供給する構成がとられている(特許文献1〜3)。
【0003】
図13は、従来のトランジスタピラー1及びダミーピラー2の基板主面に平行な面内の配置の方向を説明するための平面図である。
通常、半導体装置の製造に使用されるシリコン単結晶基板では結晶面方位を示すノッチ(切り欠き)部分は(110)面に形成され、その面に対して垂直な方向が<110>方向となっている。そして、通常の半導体回路は、互いに直交関係にある2つの等価な<110>方向を基準として基板表面にレイアウトされる。そのため、トランジスタピラー1及びダミーピラー2は図13に示すように、<110>方向に配置される。
【0004】
図14〜図19に、従来のピラー型MOSトランジスタを具備する半導体装置の製造方法におけるピラー型MOSトランジスタの形成工程について説明する。
【0005】
まず、図14に示すように、シリコン基板4の主面に形成した絶縁膜3をマスクとして、平面視円形状のトランジスタピラー1及びダミーピラー2を同時に形成する。この際、トランジスタピラーとダミーピラーの配置の方向については何ら配慮されていない。従って、図13に示すように、トランジスタピラー1及びダミーピラー2は<110>方向に配置される。
【0006】
次に、図15に示すように、ピラー側面を保護するためにシリコン露出面を洗浄した後、熱酸化膜6を形成し、次いでピラーの基端周囲領域にドーパントを注入して下部拡散層5を形成する。
【0007】
次に、図16に示すように、ピラー側面保護用の熱酸化膜6を薬液で除去し、ゲート絶縁膜7を通常、熱酸化により形成する。
【0008】
次に、図17に示すように、トランジスタピラー1及びダミーピラー2の側面に、そのゲート絶縁膜7を介してサイドウォール型のゲート電極8、8Aを形成する。ここで、それぞれのゲート電極の厚さを、トランジスタピラー1の側面とダミーピラー2の側面との間隔の1/2以上の大きさにすることにより、トランジスタピラー1用のゲート電極8とダミーピラー2用のゲート電極8Aとの接続を確保する。
【0009】
次に、図18に示すように、トランジスタピラー1及びダミーピラー2上の絶縁膜3が埋没する厚さで層間絶縁膜10を堆積する。次いで、絶縁膜3を介してトランジスタピラー1上に位置する層間絶縁膜10を除去して絶縁膜3を露出させ、さらにトランジスタピラー1上の絶縁膜3をエッチングにより除去してトランジスタピラー1の上方を開口して、トランジスタピラー1の先端面を露出させる。次いで、層間絶縁膜10の開口内の内壁にサイドウォール絶縁膜10Aを形成した後、トランジスタピラー1の先端部に上部拡散層9を形成する。
【0010】
その後、図19に示すように、さらに全面に層間絶縁膜10Cを形成した後、パターニングにより、下部拡散層5への下部拡散層コンタクト11(図8及び図9)、上部拡散層9への上部拡散層コンタクト12、及び、ダミーピラー2の側面のゲート電極8Aへのゲートコンタクト13用のスルーホールを形成する。次いで、それらのスルーホールを埋め込むコンタクト11〜13を形成する。そして、各コンタクトに接続される配線を形成する(図示せず)。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2008−288391号公報
【特許文献2】特開2009−10366号公報
【特許文献3】特開2009−81389号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
上述の通り、ピラー型MOSトランジスタを備えた半導体装置を製造する際、熱酸化工程や、エッチング工程、洗浄工程を行う。
ここで、シリコンの熱酸化速度やエッチング速度は結晶面方位に依存し、例えば、(110)面は(100)面に比べて熱酸化速度及びエッチング速度が大きい。トランジスタピラー1やダミーピラー2はシリコン基板をエッチングして形成されるものであってシリコンからなるため、トランジスタピラー1及びダミーピラー2の側面にはシリコンの(110)面と(100)面が混在する。
【0013】
そのため、ピラー側面保護用の熱酸化膜6はピラー側面の(100)面に比べて(110)面に厚く形成される。この熱酸化膜6は薬剤によって除去されるため、熱酸化膜6が厚く形成された(110)面とその反対側の(110)面の距離、すなわち、<110>方向の寸法(ピラー径)は、<100>方向のピラー径よりも小さくなる。
また、ピラー側面保護用の熱酸化膜6を薬液で除去すると、(110)面は(100)面よりも大きく薬液に侵食されて、その分<110>方向のピラー径は<100>方向のピラー径よりもさらに小さくなる。
【0014】
このように熱酸化工程やエッチング工程等を繰り返すと、(110)面が(100)面に対して優先して後退し、<110>方向のピラー径はピラー形成直後のピラー径よりも15nm程度小さくなってしまう。また、それらの工程前に平面視円形状であったピラー形状は図20に示すように、平面視矩形状に近い形状に変化し、トランジスタピラー1及びダミーピラー2の(110)面同士が向かい合うことになる。この場合、(110)面は(100)面に比べて熱酸化速度やエッチング速度が大きいため、(100)面同士が向かい合う場合、及び、(110)面と(100)面とが向かい合う場合に比べて、隣接するトランジスタピラー1及びダミーピラー2の間隔(それらの側面間の最短距離)が拡がる速度は大きく、その間隔は、(110)面がその面に対して垂直な方向に後退する速度の2倍の速度で拡がっていく。
例えば、図8に示すように、最小加工寸法50nmのピラー径およびピラー間隔でピラーを形成した場合、ピラー型MOSトランジスタの完成後の<110>方向のピラー径は35nm、ピラー間隔は65nmとなる。そのため、トランジスタピラー1用のゲート電極8とダミーピラー2用のゲート電極8Aとの接続を確保するには、それらのゲート電極の厚さ33nm以上とする必要がある。ピラーの径変化のばらつき等を考慮すると、45nm程度の厚さのゲート電極8が必要となる。
【0015】
ゲート電極8が厚くなると、トランジスタピラー1及びダミーピラー2のシリコン部分に加わる応力が大きくなる。この応力により、上部拡散層9の接合リーク電流が増加したり、しきい値電圧が変化したりという悪影響を及ぼす。特に、ゲート電極8の材料として金属を選ぶと、この影響はさらに大きくなる。そのため、ゲート電極8は極力薄くする必要があるが、上記のような従来のピラー型MOSトランジスタ構造ではゲート電極8を薄くすることは困難である。
【課題を解決するための手段】
【0016】
本発明の半導体装置は、基板の主面に対して垂直に立設する複数の第1のピラー及び第2のピラーと、前記第1のピラー及び第2のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、前記第1のピラーの先端部及び基端周囲領域にそれぞれ形成された上部拡散層及び下部拡散層と、を備え、前記第2のピラーのゲート電極と隣接する前記第1のピラーのゲート電極とは接続されており、前記第1のピラーのゲート電極には前記第2のピラーのゲート電極を介して電位が供給され、前記第1のピラーと、該第1のピラーに隣接する前記第2のピラーの少なくとも一部とは平面視して、前記第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置されていることを特徴とする。
【発明の効果】
【0017】
本発明の半導体装置では、チャネルが基板の主面に対してほぼ垂直方向となるピラー型MOSトランジスタを備えた半導体装置において、ゲート電極が接続された第1のピラー(トランジスタピラー)及び第2のピラー(ダミーピラー)を、第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面を向かい合う構成とせず、その面に対して45°の方向(シリコン基板の場合は<100>方向)に沿って配置する。そのため、製造工程中の第1のピラーと第2のピラーとの間隔変動が小さくなるため、薄いゲート電極とした場合でもゲート電極同士の接続を確実に確保できるため、ゲート電極への電位供給を確実にすることができる。これにより、ゲート電極の厚さ増大を抑制してゲート電極の応力に起因した特性変動を抑制できる。
本発明は、熱酸化速度及び/又はエッチング速度の異方性を有する基板を用いた半導体装置に有効である。
【0018】
また、本発明の半導体装置では、ダミーピラーのダミーゲート電極に接続するゲートコンタクトを、ダミーピラーの異方的に延在する延在部の先端側の、ダミーゲート電極の上部に接続する位置に形成することができるので、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーの延在部を形成することにより、所望の方向に延在する延在部の先端の位置から配線を延ばすことができ、配線方向の自由度を増大する。
【図面の簡単な説明】
【0019】
【図1】本発明の一実施形態である半導体装置におけるトランジスタピラーとダミーピラーの基板主面に平行な面内の配置方向を示す平面模式図である。
【図2】本発明の他の実施形態である半導体装置のトランジスタピラー、ダミーピラー及び配線のレイアウトを示す平面模式図である。
【図3】本発明の一実施形態である半導体装置の製造方法の一工程を示す図であって、(a)トランジスタピラー及びダミーピラーの配置関係を示す平面模式図、(b)(a)のA−Bに沿った断面模式図である。
【図4】図3に続く工程を示す図であって、(a)トランジスタピラー及びダミーピラーの配置関係を示す平面図、(b)(a)のA−Bに沿った断面模式図である。
【図5】図4に続く工程を示す図であって、(a)トランジスタピラー及びダミーピラーの配置関係を示す平面模式図、(b)(a)のA−Bに沿った断面模式図である。
【図6】図5に続く工程を示す図であって、(a)トランジスタピラー及びダミーピラーと絶縁膜マスクとゲート電極との配置関係を示す平面図、(b)(a)のA−Bに沿った断面模式図である。
【図7】図6に続く工程を示す図であって、(a)さらにサイドウォール絶縁膜と上部拡散層との配置関係をも示す平面図、(b)(a)のA−Bに沿った断面模式図である。
【図8】図7に続く工程を示す図であって、(a)さらにコンタクトの関係をも示す平面図、(b)(a)のA−Bに沿った断面模式図である。
【図9】図8に続く工程を示す図であって、(a)さらに配線との配置関係をも示す平面模式図、(b)(a)のA−Bに沿った断面模式図である。
【図10】本発明の一実施形態である半導体装置を形成するシリコン基板(ウェーハ)の主面を示す平面模式図である。
【図11】本発明の一実施形態である半導体装置のトランジスタピラー及びダミーピラー並びに配線のレイアウトの3種類の例(a)〜(c)を示す平面模式図である。
【図12】本発明の一実施形態である半導体装置のトランジスタピラー及びダミーピラー並びに配線のレイアウトの他の3種類の例(a)〜(c)を示す平面模式図である。
【図13】従来の半導体装置におけるトランジスタピラーとダミーピラーの基板主面に平行な面内の配置方向を示す平面模式図である。
【図14】従来の半導体装置の製造方法の一工程を示す図であって、図13のA−Bに沿った断面模式図である。
【図15】従来の半導体装置の製造方法の一工程を示す図であって、図14に続く工程を示す断面模式図である。
【図16】従来の半導体装置の製造方法の一工程を示す図であって、図15に続く工程を示す断面模式図である。
【図17】従来の半導体装置の製造方法の一工程を示す図であって、図16に続く工程を示す断面模式図である。
【図18】従来の半導体装置の製造方法の一工程を示す図であって、図17に続く工程を示す断面模式図である。
【図19】従来の半導体装置の製造方法の一工程を示す図であって、図18に続く工程を示す断面模式図である。
【図20】従来の半導体装置の製造方法でピラー型MOSトランジスタを完成した後のピラー径及びピラー間隔を説明するための断面模式図である。
【発明を実施するための形態】
【0020】
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、本発明は以下の実施形態に限定されるものではなく、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0021】
図1は、基板がシリコンの場合に、隣接するトランジスタピラー及びダミーピラーの基板の主面に平行な面内の配置方向を示す平面模式図である。
隣接するトランジスタピラー(第1のピラー)1とダミーピラー(第2のピラー)2は<100>方向に並んで配置する。(110)面はトランジスタピラー1及びダミーピラー2を構成する面のうち熱酸化速度やエッチング速度が最大の面であり、(100)面に比べて熱酸化速度及びエッチング速度が大きい。
<100>方向は(110)面に対して45°の方向である。ピラー型MOSトランジスタの形成の際、平面視円形状であったトランジスタピラー1及びダミーピラー2は、熱酸化工程、エッチング工程、洗浄工程によってその側面のうち(110)面が優先的に後退して、4つの等価な(110)面で構成される平面視矩形状のピラー形状に変化してしまう。<100>方向とは、トランジスタピラー1及びダミーピラー2の、隣接する2つの等価な(110)面で形成される、矩形の角部同士が並ぶ方向である。このトランジスタピラー1の角部からダミーピラー2の角部までの距離がトランジスタピラー1とダミーピラー2との間隔となる。この角部はピラーの側面のうち最も後退が少ない部分なので、図1に示したトランジスタピラー1及びダミーピラー2の配置は、トランジスタピラー1とダミーピラー2との間隔が熱酸化工程やエッチング工程等によって最も変動しない配置である。
本発明に係る半導体装置では、トランジスタピラー1及びダミーピラー2が<110>方向に配置される従来の半導体装置と比べて、ピラー径の変化が少ない分、径のばらつきが小さい。そのため、ゲート電極とダミーゲート電極との接続を確実にするのに従来に比べて薄いゲート電極で足りるので、ゲート電極の厚さ増大を抑制してゲート電極の応力に起因した特性変動を抑制される。
尚、ピラー形状は平面視円形状から平面視矩形状に変化するまでの間に、4つの等価な(110)面とそれぞれの(110)面の間に4つの等価な(100)面とを有する平面視八角形状の状態がある。この場合、トランジスタピラー1とダミーピラー2との間隔は、<100>方向に向かい合う(100)面同士の距離となる。
【0022】
図2(a)及び(b)は他の実施形態であり、トランジスタピラー1とダミーピラー2の一部2aとが平面視して<100>方向に並んで配置している。また、上部拡散層9への上部拡散層コンタクト12、及び、ダミーゲート電極8Aへのゲートコンタクト13のそれぞれに接続する2つの配線(ビット線18A、ワード線18B)の異なる2種類のレイアウトを示す。
ダミーピラー2はその一部2aとその一部2aからトランジスタピラー1から離間する方向に延在する延在部2bとからなる。ゲートコンタクト13は、その延在部2bの延在方向の先端側2cの、ダミーゲート電極8Aの上部8Aaに接続し、その上部8Aaから基板の主面に対して垂直上方に延在してなる。上部拡散層コンタクト12は、上部拡散層9から基板の主面に対して垂直上方に延在してなる。
【0023】
本実施形態では、ダミーピラーがこのように平面視してダミーピラーの領域を異方的に拡げた構成をとることにより、配線方向の自由度を増大する。
すなわち、ゲートコンタクトを、ダミーピラーの異方的に延在する延在部の先端側の、ダミーゲート電極の上部に接続する位置に形成することができるので、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーを形成することにより、所望の方向に延在する延在部の先端の位置から配線を延ばすことができる。
【0024】
図2(a)に示すレイアウトでは、トランジスタピラー1とダミーピラー2の一部2aとが平面視して<100>方向に並んで配置し、ダミーピラー2の延在部2bはその<100>方向に直交する<100>方向に延びている。ダミーピラー2の延在部2bの先端2cは上部拡散層コンタクト12に対してY方向に平行な<110>方向に配置している。上部拡散層コンタクト12に接続するビット線18Aは、X方向に平行な<110>方向に延在している。また、ゲートコンタクト13に接続するワード線18Bは、ゲートコンタクト13の上方からY方向に平行な<110>方向であってビット線18Aから離間する向きに延在している。
【0025】
図2(b)に示すレイアウトにおいても、トランジスタピラー1とダミーピラー2の一部2aとは平面視して(a)と同じ<100>方向に並んで配置し、ダミーピラー2の延在部2bはその<100>方向に直交する(a)と同じ<100>方向であるが、(a)とは反対向きに延びている。ダミーピラー2の延在部2bの先端2cは上部拡散層コンタクト12に対してX方向に平行な<110>方向に配置している。上部拡散層コンタクト12に接続するビット線18Aは、Y方向に平行な<110>方向に延在している。また、ゲートコンタクト13に接続するワード線18Bは、ゲートコンタクト13の上方からX方向に平行な<110>方向であってビット線18Aから離間する向きに延在している。
【0026】
<半導体装置の製造方法>
本発明の半導体装置の製造方法は、基板の主面に対して垂直に立設し、第1の絶縁膜を上面に備えた複数のトランジスタピラー(第1のピラー)及びダミーピラー(第2のピラー)を形成する工程と、前記トランジスタピラーの基端周囲領域に下部拡散層を形成する工程と、前記トランジスタピラー及びダミーピラーの側面にゲート絶縁膜を形成する工程と、前記トランジスタピラー及びダミーピラーの側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第1の絶縁膜を埋没させる厚さで第2の絶縁膜を堆積する工程と、前記トランジスタピラーの上方の第2の絶縁膜と前記トランジスタピラーの上面に備えた前記第1の絶縁膜とを除去して第1の開口を形成し、前記トランジスタピラーの先端部に上部拡散層を形成する工程と、前記第1の開口を埋めると共に、前記第2の絶縁膜を覆う厚さで第3の絶縁膜を堆積する工程と、前記トランジスタピラーの先端部の上部拡散層を露出させる第2の開口と、前記ダミーピラーの側面に形成された前記ゲート電極の上部の一部を露出させる第3の開口とを形成する工程と、前記第2の開口を埋めて前記上部拡散層に接続する上部拡散層コンタクトと、前記第3の開口を埋めて前記ゲート電極の上部に接続するゲートコンタクトとを形成する工程と、を備え、前記トランジスタピラー及びダミーピラーを形成する工程は、前記トランジスタピラーと、該トランジスタピラーに隣接する前記ダミーピラーの少なくとも一部とは平面視して、前記トランジスタピラー及びダミーピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置するように行うことを特徴とする。
上記トランジスタピラー及びダミーピラーを形成する工程において、前記ダミーピラーは平面視して、前記一部から前記トランジスタピラーから離間する方向に延在する延在部を備えるように形成することができる。
上記第3の開口は、ダミーピラーの側面に形成されたゲート電極の上部の一部であって、延在部の先端側に形成することができる。
【0027】
本発明の第1の実施形態に係る半導体装置(基板がシリコンの場合)の製造方法について、図3〜図9を参照して、特にピラー型MOSトランジスタの形成工程を詳細に説明する。(a)は主な構成要素の配置関係を示す平面図であり、(b)は断面模式図である。
【0028】
まず、図3に示す工程を行う。この工程では、シリコン基板4の主面に形成した絶縁膜3をマスクとして、トランジスタピラー(第1のピラー)1とダミーピラー(第2のピラー)2の少なくとも一部2aを、平面視して<100>方向に配置するように形成する。
この工程によって、シリコン基板4の主面に対して垂直に立設し、絶縁膜(第1の絶縁膜)3を上面に備えた複数のトランジスタピラー1及びダミーピラー2を形成することができる。トランジスタピラー1及びダミーピラー2の形成は工程の簡略化の観点から同時に行うのが好ましい。
また、この工程において、ダミーピラー2は平面視して、一部2aからトランジスタピラー1から離間する方向に延在する延在部2bを備えるように形成してもよい。具体的には、絶縁膜3のマスクパターンをそのダミーピラー2の形状に対応する形状に形成することにより実施できる。
ここで、絶縁膜3は単層であっても、複数層からなるものであってもよい。例えば、保護絶縁膜であるシリコン酸化膜及びハードマスクであるシリコン窒化膜からなるものを用いることができる。この際、限定されるものではないが、シリコン酸化膜及びシリコン窒化膜はCVD法で形成することができる。
【0029】
この工程ではまず、図3に示すように、絶縁膜3をパターニングすることにより、トランジスタピラー1及びダミーピラー2を形成する平面視円形状の領域を残し、それ以外を除去する。次に、パターニングされた絶縁膜(マスク)3を用いてドライエッチングを行い、絶縁膜3が残っている領域以外のシリコン基板を掘り下げる。そして、エッチングされずに残った基板の主面に対して垂直方向に立設するトランジスタピラー1及びダミーピラー2を形成する。
【0030】
この工程において例えば、絶縁膜3を100nmのシリコン窒化膜とし、トランジスタピラー1及びダミーピラー2のピラー径とそれらのピラー間隔を50nmとし、ピラー高さを125nmとすることができる。
【0031】
次に、図4に示す工程では、トランジスタピラー1及びダミーピラー2の側面を保護するためにそれらの側面に熱酸化膜6を形成した後、トランジスタピラー1の基端周囲領域にドーパントを注入して下部拡散層5を形成する。
【0032】
この工程ではまず、絶縁膜マスク3を残したまま、トランジスタピラー1及びダミーピラー2の側面及びそれらの基端周囲領域のシリコン基板表面(活性領域)の露出面を洗浄したのち、それら側面及び活性領域の露出面に、熱酸化法により熱酸化膜6を形成する。この熱酸化膜6の厚さは例えば、5nmである。
【0033】
次に、トランジスタピラー1及びダミーピラー2の基端周囲領域の活性領域に下部拡散層5を形成する。下部拡散層5は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
このイオン注入は例えば、10keVのエネルギーで1×1014/cm2で行い、その後、900℃で約10秒間熱処理を行う。
【0034】
この熱処理後に、図4に示すように、下部拡散層5上に例えば、20nmの絶縁膜10Bを形成してもよい。この絶縁膜10Bは例えば、HDP(High Density Plasma)法により形成することができる。
【0035】
次に、図5に示す工程では、トランジスタピラー1及びダミーピラー2の側面保護用の熱酸化膜6を薬液で除去し、ゲート絶縁膜7を形成する。
【0036】
この工程ではまず、トランジスタピラー1及びダミーピラー2の側面保護用の熱酸化膜6を例えば、フッ酸を含むエッチング液(例えば、市販のLAL30)を用いてウェットエッチング法により除去する。このとき、エッチング深さは例えば、10nm程度である。これにより、トランジスタピラー1及びダミーピラー2の側面が露出した状態となる。
【0037】
次に、トランジスタピラー1及びダミーピラー2の露出した側面に、ゲート絶縁膜7を形成する。トランジスタピラー1及びダミーピラー2のゲート絶縁膜7の形成は工程の簡略化の観点から同時に行うのが好ましい。このゲート絶縁膜7は熱酸化法により形成することができる。このゲート絶縁膜7は例えば、2.5nmである。図では、この工程におけるピラー径の細りを示していないが、<100>方向ではピラー形成後の当初のトランジスタピラー1及びダミーピラー2のピラー径50nmから8nm程度細くなっている。また、<110>方向では15nm程度細くなっている。
【0038】
次に、図6に示す工程では、トランジスタピラー1及びダミーピラー2のそれぞれの側面に、ゲート絶縁膜7を介してサイドウォール状のゲート電極8、8Aを形成し、その後、絶縁膜マスク(第1の絶縁膜)3を埋没させる厚さで層間絶縁膜(第2の絶縁膜)10を堆積する。さらに、トランジスタピラー1の上方の10を除去して、絶縁膜マスク3を露出させる。
【0039】
この工程では例えば、まず、ゲート酸化膜7の表面の窒素濃度が15%となるようなアンモニア雰囲気にして、ゲート酸化膜7の表面を窒化する。
次に、CVD法により、トランジスタピラー1及びダミーピラー2のそれぞれの側面および絶縁膜10Bの表面を覆うように、窒化チタン膜を堆積する。窒化チタン膜の膜厚は例えば、10nmとする。
次に、CVD法により、窒化チタン膜を覆うようにタングステン膜を堆積する。タングステン膜の膜厚は例えば、25nmとする。
【0040】
次に、トランジスタピラー1及びダミーピラー2の側面周りのタングステン膜および窒化チタン膜を残し、それ以外のタングステン膜および窒化チタン膜を除去するようにエッチバックする。これにより、図6に示すように、トランジスタピラー1の側面に残されたサイドウォール状のゲート電極8と、ダミーピラー2の側面に残されたサイドウォール状のダミーゲート電極8Aを形成できる。ゲート電極8及びダミーゲート電極8Aの形成は工程の簡略化の観点から同時に行うのが好ましい。この実施形態ではゲート電極8およびダミーゲート電極8Aはタングステン膜と窒化チタン膜とからなる。
この工程において、図6に示すように、ゲート電極8とダミーゲート電極8Aとはそれらが接続する厚さに形成する。
【0041】
その後、トランジスタピラー1及びダミーピラー2上の絶縁膜マスク3が埋没する厚さで層間絶縁膜10を形成する。次いで、絶縁膜マスク3を介してトランジスタピラー1上に位置する層間絶縁膜10を除去して開口し、絶縁膜マスク3を露出させる。
【0042】
次に、図7に示す工程では、トランジスタピラー1上の絶縁膜マスク3を除去して形成された開口(第1の開口)10aを形成し、この開口の内壁にサイドウォール絶縁膜14を形成した後、トランジスタピラー1の先端部に上部拡散層9を形成する。
【0043】
上記開口の形成ではまず、全面に例えば、シリコン酸化膜を形成する。次に、トランジスタピラー1の上方に形成されたシリコン窒化膜が露出し、ダミーピラー2の上方のシリコン窒化膜が保護されるように、シリコン酸化膜をパターニングする。その後、露出したトランジスタピラー1の上方の絶縁膜マスク3をドライエッチング又はウェットエッチングにより除去することにより、開口が形成される。この開口は、トランジスタピラー1を形成する際にマスクとして用いた絶縁膜マスク3を除去することにより形成されることから、トランジスタピラー1に対して自己整合的に形成されることになる。このため、平面視して、開口の内壁面とトランジスタピラー1の外周面とは一致する。
【0044】
次に、上記開口の内壁面にサイドウォール絶縁膜14を形成する。サイドウォール絶縁膜14は、全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。
【0045】
次に、トランジスタピラー1の先端部に上部拡散層9を形成する。上部拡散層9は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
このイオン注入は例えば、10keVのエネルギーで1×1014/cm2で行い、その後、900℃で約10秒間熱処理を行う。
なお、上部拡散層9上にドーピングしたシリコン層やシリサイド層を形成してもよい。
【0046】
次に、図8に示す工程では、上記開口(第1の開口)を埋めると共に、層間絶縁膜(第2の絶縁膜)10を覆う厚さでその層間絶縁膜10と同じ材料の層間絶縁膜(第3の絶縁膜)10Aを堆積する。次いで、トランジスタピラー1の先端部の上部拡散層9を露出させる第2の開口12aと、ダミーピラー2の側面に形成されたダミーゲート電極8Aの上部の一部を露出させる第3の開口13aと、下部拡散層5を露出させる第4の開口(図示せず)とを形成する。次いで、第2の開口12aを埋めて上部拡散層9に接続する上部拡散層コンタクト12、第3の開口13aを埋めてダミーゲート電極8Aの上部8Aaに接続するゲートコンタクト13、及び、第4の開口を埋めて下部拡散層5に接続する下部拡散層コンタクト11を形成する。
この実施形態では層間絶縁膜(第3の絶縁膜)10Aは層間絶縁膜(第2の絶縁膜)10と同じ材料からなるものを用いたが、異なる材料からなるものでもよい。
【0047】
この工程ではまず、図7に示した状態にさらに全面に層間絶縁膜10を形成した後、パターニングにより、上部拡散層9への上部拡散層コンタクト12、及び、ダミーピラー2の側面のダミーゲート電極8Aへのゲートコンタクト13、下部拡散層5への下部拡散層コンタクト11用のスルーホール(第2の開口12a、第3の開口13a、第4の開口(図示せず))を形成する。次いで、これらのスルーホールに金属を埋め込んで、上部拡散層コンタクト12、ゲートコンタクト13、及び下部拡散層コンタクト11を形成する。
金属の埋め込みは例えば、Ti/TiN/W(5nm/10nm/50nm)の積層とし、埋め込んだ後に平坦化する。なお、図8(b)の断面図では下部拡散層5への下部拡散層コンタクト11を省略している。
【0048】
次に、図9に示す工程では、上部拡散層9への上部拡散層コンタクト12、ダミーピラー2の側面のダミーゲート電極8Aへのゲートコンタクト13、及び下部拡散層5への下部拡散層コンタクト11に接続される配線18A、18B、18Cを形成する。例えば、この配線は例えば、幅60nmでタングステンからなる。
【0049】
以上の工程によって形成されたピラー型MOSトランジスタでは、トランジスタピラー1とダミーピラー2が<100>方向に配置されており、ピラーの側面を構成する結晶面のうち、熱酸化速度が最大である(110)面がトランジスタピラー1とダミーピラー2とを結ぶ<100>方向を向いていない。そのため、トランジスタピラー1とダミーピラー2との間において、ピラー側面保護用の熱酸化膜6はトランジスタピラー1とダミーピラー2が<110>方向に配置されている場合よりも厚くなることはない。
また、ピラー側面保護用の熱酸化膜6を薬液で除去する際にも、薬液によるエッチング速度が最大である(110)面がトランジスタピラー1とダミーピラー2とを結ぶ<100>方向を向いていない。そのため、トランジスタピラー1とダミーピラー2との間において、ピラー側面保護用の熱酸化膜6はトランジスタピラー1とダミーピラー2が<110>方向に配置されている場合よりも大きく浸蝕されることはない。
【0050】
従って、トランジスタピラー1及びダミーピラー2の各々の<100>方向のピラー径は、ピラー形成直後のピラー径から10nm(トランジスタピラー1とダミーピラー2とが向かい合う側で5nm、遠い側で5nm)程度以下しか小さくならない。その結果、例えば当初50nmあったピラー径は完成後のピラー型MOSトランジスタの<100>方向で40nm以上ある。また、例えば当初50nmあったトランジスタピラー1とダミーピラー2とのピラー間隔は60nm以下となる(それぞれのピラー径が向かい合う側で5nm以下づつ後退)。この場合、トランジスタピラー1のゲート電極8とダミーピラー2のダミーゲート電極8Aとの接続を確実として分離されないようにするためには、30nm以上の厚みのゲート電極8及びダミーゲート電極8Aを形成すればよいことになる。
【0051】
本発明に係る半導体装置の製造方法では、従来のトランジスタピラー1及びダミーピラー2が<110>方向に配置される場合と比べて、ピラー径の変化が少ない分、径のばらつきが小さいため、ゲート電極8とダミーゲート電極8Aとの接続を確実にするために、ゲート電極8、8Aを35nm程度の厚さで形成すれば、足りる。これは、従来に比べて10nm薄いゲート電極であり、ゲート電極の厚さに起因した応力の影響を低下するものである。
【0052】
<ピラー及び配線のレイアウト>
図10に、主面が(100)面であり、結晶方位を示すノッチ19が<110>方向に設けられたシリコン基板(ウェハー)20を示す。
このシリコン基板20を用いた場合、半導体チップ21は<110>方向に沿って切り出される。通常、この半導体チップ21をパッケージングして完成品となる。
【0053】
図11及び図12に、半導体チップ21内のトランジスタピラー1およびダミーピラー2の配置の例を示す。これらの図では、本発明の特徴であるトランジスタピラー及びダミーピラーの配置を強調するため、配線18は破線で示し、コンタクトは省略した。また、下部拡散層のコンタクト及びその配線も省略した。
【0054】
図11及び図12に示したダミーピラー2A、2B、2C、2D、2E、及び、2Fは、図2(a)及び(b)に示した実施形態と同様に、トランジスタピラー1に対して<100>方向に並んで配置する一部と、その一部からトランジスタピラー1から離間する方向に延在する延在部とからなるものである。
【0055】
本発明では、このように平面視して、ダミーピラーの領域を異方的に拡げるようにダミーピラーを形成することにより、配線方向の自由度を増大することができる。すなわち、先述の通り、ゲートコンタクトをダミーピラーの異方的に延在する延在部の先端側に接続するように形成することができるので、所望の方向に延在するダミーピラーの延在部の先端の位置から配線を延ばすことができる。
【0056】
図11は、一直線上に並んだ6個のトランジスタが並列接続する場合の半導体チップ21内におけるトランジスタピラー1(1A、1B、1C)及びダミーピラー2(2A、2B、2C)、並びにその配線のレイアウトの例を示す。
【0057】
図11(a)では、6個のトランジスタピラー1Aは<100>方向に配置している。各々のトランジスタピラー1A(但し、ダミーピラー2Aに最近接するものは符号1AAで示す)の上部拡散層に接続する配線18A1は<110>方向に延在している。ダミーピラー2Aの一部はそれに最近接するトランジスタピラー1AAに対して、トランジスタピラー1Aが並ぶ<100>方向に配置し、ダミーピラー2Aはその<100>方向に直交する<100>方向に延在している。ダミーピラー2Aのダミーゲート電極に接続する配線18B1はその延在部の先端の位置から、配線18Aが延びる<110>方向と直交する<110>方向に延在している。
【0058】
また、図11(b)では、6個のトランジスタピラー1B(但し、ダミーピラー2Bに最近接するものは符号1BBで示す)は(a)の場合と同じ<100>方向に配置し、配線18A2も(a)の場合と同じ<110>方向に延在している。他方、ダミーピラー2Bの一部はそれに最近接するトランジスタピラー1BBに対して、(a)の場合の方向と直交する<100>方向に配置し、ダミーピラー2Bはその<100>方向に直交する<100>方向に延在している。ダミーピラー2Bのダミーゲート電極に接続する配線18B2はその延在部の先端の位置から、配線18A2が延びる(a)の場合と同じ<110>方向に延在している。
【0059】
また、図11(c)では、6個のトランジスタピラー1C(但し、ダミーピラー2Cに最近接するものは符号1CCで示す)は(a)で示した配線18B1延びる<110>方向と同じ方向に配置し、6個のトランジスタピラー1Cに共通する配線18A3もその<110>方向に延在している。他方、ダミーピラー2Cの一部はそれに最近接するトランジスタピラー1CCに対して、(a)の場合の方向と同じ<100>方向に配置し、ダミーピラー2Cは(a)の場合の方向と同じ<100>方向であってその逆向きに延在している。配線18B3はその延在部の先端の位置から、配線18A3と同じ<110>方向に延在している。
【0060】
図12は、3個づつ2段に並んだ6個のトランジスタが並列接続する場合の半導体チップ21内におけるトランジスタピラー1(1D、1E、1F)及びダミーピラー2(2D、2E、2F)、並びにその配線のレイアウトの例を示す。
【0061】
図12(a)では、2段に並んだ6個のトランジスタピラー1D(但し、ダミーピラー2Cに最近接するものは符号1DDで示す)は図10で示したノッチの方向<110>と直交する<110>方向に配置し、6個のトランジスタピラー1Dに共通する配線18A4も同じ<110>方向に延在している。ダミーピラー2Dの一部はそれに最近接するトランジスタピラー1DDに対して、<110>方向に配置し、ダミーピラー2Dはその<110>方向に直交する<110>方向に延在している。ダミーピラー2Dのダミーゲート電極に接続する配線18B4はその延在部の先端の位置から、配線18A4と同じ<110>方向に延在している。
【0062】
また、図12(b)では、2段に並んだ6個のトランジスタピラー1E(但し、ダミーピラー2Cに最近接するものは符号1EE及び1EEEで示す)は(a)の場合の方向と同じ<110>方向に配置し、6個のトランジスタピラー1Eに共通する配線18A5も同じ<110>方向に延在している。他方、ダミーピラー2Eの一部はそれに最近接するトランジスタピラー1EE又は1EEEに対して、(a)の場合の方向と直交する<100>方向又はさらにそれと直交する<100>方向に配置している。ダミーピラー2Eは配線18A5が延在する<110>方向に直交する<110>方向に延在し、配線18B5も同じ方向に延在している。
【0063】
また、図12(c)では、2段に並んだ6個のトランジスタピラー1F(但し、ダミーピラー2Cに最近接するものは符号1FFで示す)は<100>方向に配置する。6個のトランジスタピラー1Fの上部拡散層に接続する配線18A6は4本あり、2本は2個のトランジスタピラー1Fの上部拡散層に共通しており、4本いずれも<110>方向に平行に延在している。ダミーピラー2Fの一部はそれに最近接するトランジスタピラー1FFに対して、6個のトランジスタピラー1Fが並ぶ<100>方向に直交する<100>方向に配置し、ダミーピラー2Fは同じ方向に延在している。配線18B6はその延在部の先端の位置から、配線18A6と同じ<110>方向に延在している。
【0064】
以上のように、本発明では、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーの延在部を形成することにより、所望の方向に延在する延在部の先端側の位置から配線を延ばすことができ、配線方向の自由度を増大することができる。
【産業上の利用可能性】
【0065】
本発明は、チャネルが基板表面に対して垂直方向となるピラー型MOSトランジスタを具備する半導体装置及びその製造方法、特にピラー側面に形成されたゲート電極への電位供給を容易にする半導体装置、半導体チップ及び半導体装置の製造方法に関するに関するものであって、熱酸化速度及び/又はエッチング速度の異方性を有する基板を用いた半導体装置及び半導体チップに特に有効であり、半導体装置及び半導体チップを製造・利用する産業において利用可能性がある。
【符号の説明】
【0066】
1 第1のピラー(トランジスタピラー)
2 第2のピラー(ダミーピラー)
2a 第2のピラーの一部
2b 第2のピラーの延在部
2c 延在部の先端
3 第1の絶縁膜
4 基板
5 下部拡散層
7 ゲート絶縁膜
8 ゲート電極
8A ダミーゲート電極
8Aa ダミーゲート電極の上部
9 上部拡散層
10 層間絶縁膜(第2の絶縁膜)
10a 第1の開口
10A 層間絶縁膜(第3の絶縁膜)
12 上部拡散層コンタクト
12a 第2の開口
13 ゲートコンタクト
13a 第3の開口
18 配線
18A ビット線
18B ワード線
21 半導体チップ
【特許請求の範囲】
【請求項1】
基板の主面に対して垂直に立設する複数の第1のピラー及び第2のピラーと、
前記第1のピラー及び第2のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、
前記第1のピラーの先端部及び基端周囲領域にそれぞれ形成された上部拡散層及び下部拡散層と、を備え、
前記第2のピラーのゲート電極と隣接する前記第1のピラーのゲート電極とは接続されており、前記第1のピラーのゲート電極には前記第2のピラーのゲート電極を介して電位が供給され、
前記第1のピラーと、該第1のピラーに隣接する前記第2のピラーの少なくとも一部とは平面視して、前記第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置されていることを特徴とする半導体装置。
【請求項2】
前記第2のピラーは平面視して、前記一部から前記第1のピラーから離間する方向に延在する延在部を備えたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2のピラーの側面に形成された前記ゲート電極の上部に接続し、該上部から前記基板の主面とは逆方向に延在してなるゲートコンタクトをさらに備えたことを特徴とする請求項1又は2のいずれかに記載の半導体装置。
【請求項4】
前記延在部の延在方向の先端側の、前記第2のピラーの側面に形成された前記ゲート電極の上部に接続し、該上部から前記基板の主面とは逆方向に延在してなるゲートコンタクトをさらに備えたことを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記上部拡散層に接続し、該上部拡散層から前記基板の主面とは逆方向に延在してなる上部拡散層コンタクトをさらに備えたことを特徴とする請求項3又は4のいずれかに記載の半導体装置。
【請求項6】
前記基板はシリコン基板であり、前記45°の方向が<100>方向であることを特徴とする請求項1から5のいずれか一項に記載の半導体装置。
【請求項7】
前記基板はシリコン基板であり、前記45°の方向が<100>方向であり、前記延在部の延在方向が前記<100>方向と直交する<100>方向であることを特徴とする請求項2又は4のいずれかに記載の半導体装置。
【請求項8】
請求項6又は7のいずれかに記載の半導体装置を具備し、等価な4つの(110)面で切り出された半導体チップ。
【請求項9】
基板の主面に対して垂直に立設し、第1の絶縁膜を上面に備えた複数の第1のピラー及び第2のピラーを形成する工程と、
前記第1のピラーの基端周囲領域に下部拡散層を形成する工程と、
前記第1のピラー及び第2のピラーの側面にゲート絶縁膜を形成する工程と、
前記第1のピラー及び第2のピラーの側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1の絶縁膜を埋没させる厚さで第2の絶縁膜を堆積する工程と、
前記第1のピラーの上方の第2の絶縁膜と前記第1のピラーの上面に備えた前記第1の絶縁膜とを除去して第1の開口を形成し、前記第1のピラーの先端部に上部拡散層を形成する工程と、
前記第1の開口を埋めると共に、前記第2の絶縁膜を覆う厚さで第3の絶縁膜を堆積する工程と、
前記第1のピラーの先端部の上部拡散層を露出させる第2の開口と、前記第2のピラーの側面に形成された前記ゲート電極の上部の一部を露出させる第3の開口とを形成する工程と、
前記第2の開口を埋めて前記上部拡散層に接続する上部拡散層コンタクトと、前記第3の開口を埋めて前記ゲート電極の上部に接続するゲートコンタクトとを形成する工程と、を備え、
前記第1のピラー及び第2のピラーを形成する工程では、前記第1のピラーと、該第1のピラーに隣接する前記第2のピラーの少なくとも一部とが平面視して、前記第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置するように第1のピラー及び第2のピラーを形成することを特徴とする半導体装置の製造方法。
【請求項10】
前記第1のピラー及び第2のピラーを形成する工程において、前記第2のピラーは平面視して、前記一部から前記第1のピラーから離間する方向に延在する延在部を備えるように形成することを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記第3の開口は、前記第2のピラーの側面に形成された前記ゲート電極の上部の一部であって、前記延在部の先端側に形成することを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項1】
基板の主面に対して垂直に立設する複数の第1のピラー及び第2のピラーと、
前記第1のピラー及び第2のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、
前記第1のピラーの先端部及び基端周囲領域にそれぞれ形成された上部拡散層及び下部拡散層と、を備え、
前記第2のピラーのゲート電極と隣接する前記第1のピラーのゲート電極とは接続されており、前記第1のピラーのゲート電極には前記第2のピラーのゲート電極を介して電位が供給され、
前記第1のピラーと、該第1のピラーに隣接する前記第2のピラーの少なくとも一部とは平面視して、前記第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置されていることを特徴とする半導体装置。
【請求項2】
前記第2のピラーは平面視して、前記一部から前記第1のピラーから離間する方向に延在する延在部を備えたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2のピラーの側面に形成された前記ゲート電極の上部に接続し、該上部から前記基板の主面とは逆方向に延在してなるゲートコンタクトをさらに備えたことを特徴とする請求項1又は2のいずれかに記載の半導体装置。
【請求項4】
前記延在部の延在方向の先端側の、前記第2のピラーの側面に形成された前記ゲート電極の上部に接続し、該上部から前記基板の主面とは逆方向に延在してなるゲートコンタクトをさらに備えたことを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記上部拡散層に接続し、該上部拡散層から前記基板の主面とは逆方向に延在してなる上部拡散層コンタクトをさらに備えたことを特徴とする請求項3又は4のいずれかに記載の半導体装置。
【請求項6】
前記基板はシリコン基板であり、前記45°の方向が<100>方向であることを特徴とする請求項1から5のいずれか一項に記載の半導体装置。
【請求項7】
前記基板はシリコン基板であり、前記45°の方向が<100>方向であり、前記延在部の延在方向が前記<100>方向と直交する<100>方向であることを特徴とする請求項2又は4のいずれかに記載の半導体装置。
【請求項8】
請求項6又は7のいずれかに記載の半導体装置を具備し、等価な4つの(110)面で切り出された半導体チップ。
【請求項9】
基板の主面に対して垂直に立設し、第1の絶縁膜を上面に備えた複数の第1のピラー及び第2のピラーを形成する工程と、
前記第1のピラーの基端周囲領域に下部拡散層を形成する工程と、
前記第1のピラー及び第2のピラーの側面にゲート絶縁膜を形成する工程と、
前記第1のピラー及び第2のピラーの側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1の絶縁膜を埋没させる厚さで第2の絶縁膜を堆積する工程と、
前記第1のピラーの上方の第2の絶縁膜と前記第1のピラーの上面に備えた前記第1の絶縁膜とを除去して第1の開口を形成し、前記第1のピラーの先端部に上部拡散層を形成する工程と、
前記第1の開口を埋めると共に、前記第2の絶縁膜を覆う厚さで第3の絶縁膜を堆積する工程と、
前記第1のピラーの先端部の上部拡散層を露出させる第2の開口と、前記第2のピラーの側面に形成された前記ゲート電極の上部の一部を露出させる第3の開口とを形成する工程と、
前記第2の開口を埋めて前記上部拡散層に接続する上部拡散層コンタクトと、前記第3の開口を埋めて前記ゲート電極の上部に接続するゲートコンタクトとを形成する工程と、を備え、
前記第1のピラー及び第2のピラーを形成する工程では、前記第1のピラーと、該第1のピラーに隣接する前記第2のピラーの少なくとも一部とが平面視して、前記第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置するように第1のピラー及び第2のピラーを形成することを特徴とする半導体装置の製造方法。
【請求項10】
前記第1のピラー及び第2のピラーを形成する工程において、前記第2のピラーは平面視して、前記一部から前記第1のピラーから離間する方向に延在する延在部を備えるように形成することを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記第3の開口は、前記第2のピラーの側面に形成された前記ゲート電極の上部の一部であって、前記延在部の先端側に形成することを特徴とする請求項10に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2011−103340(P2011−103340A)
【公開日】平成23年5月26日(2011.5.26)
【国際特許分類】
【出願番号】特願2009−257152(P2009−257152)
【出願日】平成21年11月10日(2009.11.10)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成23年5月26日(2011.5.26)
【国際特許分類】
【出願日】平成21年11月10日(2009.11.10)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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