エピタキシャルソース／ドレインが自己整合したマルチゲート半導体デバイス
低寄生抵抗であるチャネル歪みされたマルチゲートトランジスタとその製造方法に係る。ゲートを連結したチャネル側壁の高さがＨｓｉである半導体フィンのチャネル領域の上にゲートスタックを形成されてよく、ゲートスタックに隣接する半導体フィンのソース／ドレイン領域内に、エッチングレートを制御するドーパントを注入してよい。ドーピングされたフィン領域をエッチングして、半導体フィンの、略Ｈｓｉに等しい厚みを除去して、ゲートスタックの一部の下にある半導体基板の部分を露呈させるソース／ドレイン延長キャビティを形成してよい。露呈した半導体基板の上に材料を成長させて、再成長したソース／ドレイン・フィン領域を形成して、ソース／ドレイン延長キャビティを充填して、ゲートスタックからの長さを、チャネルの長さに実質的に平行な方向に離れる方向に延ばしてよい。
【発明の詳細な説明】
【背景技術】
【０００１】
パフォーマンスを上げるために、基板上の相補型金属酸化膜半導体（ＣＭＯＳ）デバイス（（例えば半導体基板上の集積回路（ＩＣ）トランジスタ等））上で利用されるＮ型金属酸化物半導体（ＮＭＯＳ）デバイスチャネル領域の電子およびＰ型ＭＯＳデバイス（ＰＭＯＳ）チャネル領域の正の電荷の空孔の遷移時間を低減させると望ましい場合が多い。チャネル長の低減は、遷移時間を短くするために好ましい方法であるが、これによりチャネル効果が低減する場合もあるので、チャネル領域を非平面半導体本体の部分、つまり、ゲートスタックが被覆する「フィン」とするマルチゲートデバイスが開発された。このようなマルチゲートデバイスでは、トランジスタをフィンの側壁および上面によりゲートスタックがゲーティングすることができ、ゲート制御がより良好になる。
【０００２】
マルチゲート設計によりゲート制御が向上すると、フィンの大きさが、フィンへのコンタクトにより、寄生抵抗Ｒｅｘｔｅｒｎａｌが生じるまでスケーリングされてしまうこともあり、これにより、マルチゲートデバイスの動作パフォーマンスが著しく制限される。全抵抗を低減させる方法の１つに、フィンのソース／ドレイン領域にドーピングを施す、というものがある。ここでは、例えばドーパントをソース／ドレイン領域に注入して、アニーリング処理をしてドーパントを活性化してチャネル領域に向かって拡散することができる。
【０００３】
注入・拡散方法を利用すると、フィン内でドーパント濃度および位置を制御する能力が制限される。さらには、ＭＯＳデバイスの他の部分（例えばフィンの周りのスペーサが存在する箇所）の大きさもＲｅｘｔｅｒｎａｌの低下を著しく妨げる場合がある。
【０００４】
さらに、フィンの構造が周囲の基板から自由なので、平面デバイスでは過去に効果があった歪みが引き起こす移動性の向上技術をすぐにマルチゲートデバイスに適用することはできない。歪み（例えば一軸または二軸）によりチャネル移動性を向上させる機能がなくては、チャネルの長さを短くすることによるマルチゲートデバイスのパフォーマンスの向上は、チャネル移動性が比較的低いことにより、少なくとも部分的にオフセットされる。従って、フィンのソース／ドレイン領域におけるこれらの限定を克服するために、方法および構造を向上させる必要がある。
【０００５】
本発明の実施形態の組成および方法、並びに、目的、特徴、および利点は、以下の詳細な説明を添付図面とともに読むことでよりよく理解される。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態における、マルチゲートデバイスのエピタキシャルソース／ドレイン延長部の形成方法を示すフロー図である。
【０００７】
【図２Ａ】本発明の一実施形態における、図１の処理１０６に対応するマルチゲートデバイスの製造における一段階の等角図である。
【０００８】
【図２Ｂ】図２Ａのデバイスの断面図である。
【０００９】
【図３Ａ】本発明の一実施形態における、図１の処理１０８に対応するマルチゲートデバイスの製造における一段階の等角図である。
【００１０】
【図３Ｂ】図３Ａのデバイスの断面図である。
【００１１】
【図４Ａ】本発明の一実施形態における、図１の処理１１０に対応するマルチゲートデバイスの製造における一段階の等角図である。
【００１２】
【図４Ｂ】本発明の一実施形態における、図４ＡのデバイスのＢ−Ｂ'面の断面図である。
【００１３】
【図４Ｃ】本発明の一実施形態における、図４ＡのデバイスのＢ−Ｂ'面の断面図である。
【００１４】
【図５Ａ】本発明の一実施形態における、図１の処理１１２に対応するマルチゲートデバイスの製造における一段階の第１の断面図である。
【００１５】
【図５Ｂ】本発明の一実施形態における、図１の処理１１２に対応するマルチゲートデバイスの製造における一段階の、図５Ａに直交する第２の断面図である。
【００１６】
【図６Ａ】本発明の一実施形態における、図１の処理１１４に対応するマルチゲートデバイスの製造における一段階の第１の断面図である。
【００１７】
【図６Ｂ】本発明の一実施形態における、図１の処理１１４に対応するマルチゲートデバイスの製造における一段階の、図６Ａに直交する第２の断面図である。
【００１８】
【図７】本発明の一実施形態における、図１の処理１１６に対応するマルチゲートデバイスの製造における一段階の断面図である。
【００１９】
【図８】本発明の一実施形態における、図１の処理１１８に対応するマルチゲートデバイスの製造における一段階の断面図である。
【００２０】
【図９】本発明の一実施形態における、図１の処理１２０に対応するマルチゲートデバイスの製造における一段階の断面図である。
【発明を実施するための形態】
【００２１】
例示を簡潔に明確に行うべく、図面に示す部材は必ずしも実際の縮尺率で描かれてはいない。例えば、一部の部材を他の部材より大きく描いて明確化している場合がある。さらに、適切であると思われる箇所では図面間で参照番号を繰り返して、同様の部材であることを示している場合もある。
【００２２】
本明細書で、マルチゲートＭＯＳデバイス（例えば「フィンフェット」）のエピタキシャルソース／ドレイン延長部を形成するシステムおよび方法を説明する。以下の記載では、例示する実装例の様々な態様を、当業者が自身の仕事内容を他の当業者に伝えるために普通に利用する用語を利用して記載する。しかし、当業者には明らかなように、本発明は、記載されている態様の一部のみを利用して行うこともできる。説明の便宜上、特定の数、材料、および構成を述べて、例示する実施形態の完全な理解を促すようにする。しかし当業者には明らかなように、本発明は、これら特定の詳細なしに実行することもできる。また公知の特徴については記載を避けて、簡略化することで、例示する実施形態を曖昧にしないようにしている箇所もある。
【００２３】
本発明の例示である実施形態の理解に役立つように、多数の離散的な処理として様々な処理を記述するが、処理が一定の順序で記載されているからといって、これら処理が必ずしも順序が大切な処理である、という意味ではない。特に、これら処理は記述されている順序で実行される必要はない。
【００２４】
本明細書では、チャネルの近くに略Ｈｓｉの垂直方向の厚みを有するエピタキシャルソース／ドレイン・フィン領域を含み、さらに、トランジスタのゲート誘電体層の下に、再成長させたエピタキシャルソース／ドレイン・フィン領域の部分を含むことができるマルチゲートデバイスが開示されている。図１は、エピタキシャルソース／ドレイン延長部を含む本発明の一実施形態における、再成長されたソース／ドレイン領域を形成するための方法１００を示すフロー図である。図２Ａ−図９は、方法１００の特定の処理が実行された後のマルチゲートデバイスを示している。
【００２５】
方法１００は、半導体フィンの上に設けられたゲートスタックに隣接する半導体フィンに、ドーピング領域を形成するイオン注入処理１０６から始まる。ドーピング領域は、形成されるマルチゲートＭＯＳトランジスタのためのソースおよびドレイン領域を再成長させるための準備段階で除去される。適切なエッチャントに晒されることで、ドーピング領域は、周辺の基板のエッチング領域およびチャネル半導体材料のエッチングレートより速いエッチングレートを有することで、エッチングプロフィールを良好に制御して、再成長されるソースおよびドレイン領域を成形してサブフィンのリーク特性およびチャネル歪みを最適化することができるようになる。
【００２６】
図２Ａは、本発明の一実施形態における、図１の処理１０６で半導体フィンの上に形成されるゲートスタックの等角図である。図２Ｂは、図２ＡのＡ−Ａ'参照線でとったマルチゲートトランジスタの断面図である。図２Ａおよび図２Ｂに示すように、基板２０２の上の非平面半導体本体によって、側壁の高さＨｓｉである側壁２０７を有し、上面２１１が隣接する隔離領域２１０を超えて延びる平行六面体であるフィンが形成されている。上面２１１および側壁２０７は、非平面ソース領域２１５と非平面ドレイン領域２１６とに分かれ、その間のチャネル領域がゲートスタック２１７で被覆されている。このマルチゲートトランジスタにおいては、チャネルの容量が少なくとも側壁２０７により制御可能であり、Ｈｓｉは、ゲートを連結したチャネル側壁の高さを表す。上面２１１の容量も、重ねられているゲートスタックにより制御可能であり、より大きなサブ閾値制御が可能である。例である実施形態では、ゲートスタック２１７は、犠牲層であり、後の置換金属ゲートプロセスで除去される。しかし、ここで記載する方法は、ゲートスタック２１７が犠牲層ではなくて、最終物のマルチゲートデバイスでも維持されるような実施形態に利用することもできる。
【００２７】
一例である実施形態では、基板２０２はバルクシリコンまたはシリコンオンインシュレータ副構造であってよい。しかし半導体基板２０２は、さらに、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、または、アンチモン化ガリウム等の他の材料から形成されてもよく、これらはシリコンを組み合わせても組み合わせなくてもよい。基板を形成する材料の数例を記述したが、本発明の精神および範囲において、当技術分野で半導体デバイスの下に利用できるとされている任意の材料を利用することができる。
【００２８】
図示されているように、ゲートスタック２１７はゲート誘電体２１２、ゲート電極２１３、およびゲートキャップ２１４を含む。ゲート誘電体２１２は、二酸化シリコン、窒化シリコン、シリコン酸窒化物、または、誘電率が１０を越える（高誘電率）誘電体材料であってよい。利用可能な高誘電率ゲート誘電体材料の例には、これらに限定はされないが、酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタニウム、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、および、ニオブ酸亜鉛鉛が含まれてよい。ゲート電極２１３は、ポリシリコン、ポリゲルマニウム、金属、またはこれらの組み合わせであってよい。ゲートキャップ２１４は、酸化シリコン、窒化シリコン等の任意の従来の硬化マスク誘電材料であってよい。
【００２９】
図２Ｂは、第１の非平面本体２５０と第２の非平面本体２２５とが、ドーピングされたフィン領域２０８の反対側に形成される様子を示す。第２の非平面本体２２５は、別の機能トランジスタの基礎であってもよいし、単に、第１の非平面本体２５０の製造の１以上の態様を制御する手段を提供するダミーの構造であってもよい。従い図２Ｂは、ドーピングされたフィン領域２０８の２つの異なる界面の例（つまり、隔離領域２１０との界面および第２の非平面半導体本体との界面）を示している。ドーピングされたフィン領域２０８は、これら２つの界面のいずれかに隣接する第１の非平面本体２５０から遠隔の端部を有してよいことを理解されたい。
【００３０】
イオン注入処理１０６に利用されるドーパントは、注入する半導体フィン材料のエッチングレートを増加させる能力に基づいて選択される。従って、具体的なドーパントは、基板材料および後続するドーピングフィンのエッチングにおけるエッチャントに基づいて変えてもよい。ドーパントのこれらの例は、シリコン、ゲルマニウム、またはアンチモン化インジウムのエッチングレートを増加させる。特定の実施形態では、これらドーパントの具体例には、炭素、リン、および、ヒ素が含まれる。例えば炭素は、１ｘ１０１４から１ｘ１０１６原子／ｃｍ３の範囲の量を利用してよい。リンは、１ｘ１０１４から５ｘ１０１５原子／ｃｍ３の範囲の量を利用してよい。ヒ素は、１ｘ１０１４から５ｘ１０１５原子／ｃｍ３の範囲の量を利用してよい。イオン注入は、実質的に垂直の方向に行ってよい（基板に垂直の方向）。しかし一部の実施形態では、イオン注入プロセスの少なくとも一部を、角度をつけた方向で行い、ゲートスタック２１７の下にイオンを注入してもよい。置換を行わないゲートの実施形態では、ゲートキャップ２１４を適切な厚みに形成することで、ゲート電極２１３がドーピングされないようにする。エッチングプロフィール制御ドーパントを半導体フィン内に形成した後で、アニーリングを行い処理１０６を完了する。アニーリングにより、ドーパントを半導体フィン内に深く入れることができるようになり、イオン注入中の基板の損傷を緩和することができる。一例では、アニーリングは、１分間までの期間（例えば５秒間）、摂氏７００度および摂氏１１００度の間の温度で行われる。
【００３１】
ドーピングされたフィン領域２０８の大きさは（深さを含む）、形成するマルチゲートＭＯＳトランジスタの要件に応じて変化させてよい。図２Ａおよび図２Ｂに示すように、注入処理１０６の後に、チャネル領域２０５に隣接するドーピングされたフィン領域２０８は、半導体フィンの深さ方向において、高さＨｓｉ以下延びる。図２Ｂに示す実施形態では、ドーピングされたフィン領域２０８は、チャネル領域２０５を含む実質的に垂直の側壁界面２０９Ａを形成する。実質的に垂直の側壁界面２０９Ａは、高さＨｓｉの半導体フィンの全厚みに沿って延びる。一実施形態では、ドーピングされたフィン領域２０８はさらに、隔離領域２１０の上面を有し、実質的に平面である、下部半導体基板２０２によって、底部界面２０９Ｂを形成している。別の実施形態では、ドーピングされたフィン領域２０８は、隔離領域２１０の上面の下に量ＤＲ分延びる、下部半導体基板２０２によって、底部界面２０９Ｃを形成していてもよい。いずれにしても、ゲートスタック２１７から横方向への勾配があり、好適には、ゲート誘電体２１２から下方にＨｓｉ以下の箇所から始まっているような、遷移界面２４５が設けられていてよい。さらに図２Ａおよび図２Ｂに示されているように、ドーピングされたフィン領域２０８の各部分は、ＸＩＭの量分、ゲートスタック２１７の下に、または、その下部に存在している。一例であるこの実施形態では、ドーピングされたフィン領域２０８がゲートスタック２１７と重なっている部分の量は、実質的に高さＨｓｉ全体で一定であり（界面２０９Ａ沿いに）、且つ、深さがＨｓｉを超えると、重なる量が低減する（つまり、遷移界面２４５が形成される）。
【００３２】
図１に戻ると、処理１０８で、ゲートスタックおよび半導体フィンのいずれかの側部にスペーサが形成される。これらスペーサは、従来の誘電材料（これらに限定はされないが、酸化シリコンまたは窒化シリコン）を利用して形成されてよい。スペーサの幅は、形成されるマルチゲートトランジスタの設計要件に基づいて選択されてよい。図３Ａおよび図３Ｂでは、ゲートスタック２１７の側壁にゲートスタックスペーサ３１９が形成されている。ゲートスタックスペーサ３１９を形成する際には、半導体フィンの側壁にさらにフィンスペーサ３１８を形成する（具体的には、ドーピングされたフィン領域２０８に隣接し、且つ、隔離領域２１０の上に形成される）。
【００３３】
図１に戻ると、処理１１０でエッチングプロセスを実行して、ドーピングされたフィン領域をエッチングする。特定の実施形態では、このエッチングプロセスでさらに、ゲートスタックの下に、ソース／ドレイン領域を再成長させるためのキャビティを形成する。エッチング処理１１０では、ドーピング領域のエッチングレートを上げるために、イオン注入プロセスで利用するドーパントを補うエッチャントが利用される。こうすると、エッチングプロセスで、ドーピングされたフィン領域を、ドーピングされない（またはより軽いドーピングをする）残りの基板の部分よりも、より高いレートで除去することができるようになる。従って、エッチングレートを適切な速さにまで高めることで、エッチングプロセスで、半導体フィンの実質上全体を除去することができるようになり（つまり、図３Ａで示す、チャネル幅Ｗｓｉ全体の上の高さＨｓｉ全体）、チャネル領域のみを、良好なプロフィールおよび制御された深さで維持することができるようになる。これには、ゲートスタックスペーサおよびゲート誘電体の下部を切り取ったドーピング領域の部分が含まれ、マルチゲートトランジスタにおいて、自己整合したソース／ドレイン・フィン延長部を画定することができるようになる。
【００３４】
本発明の一例である実施形態において、エッチング処理１１０は、塩素処理化学物質を、ＮＦ３、ＨＢｒ、ＳＦ６、および、ＡｒまたはＨｅのうち少なくとも１つをキャリアガスとして組み合わせて利用したドライエッチングを含む。活性エッチャントの種類の流量は、標準的に毎分５０および２００立方センチメートル（ＳＣＣＭ）の間で変化してよく、キャリアガスの流量は、１５０および４００ＳＣＣＭの間で変化してよい。高いエネルギーのプラズマを、７００Ｗから１１００Ｗの範囲の電力、および、０または１００Ｗ未満のＲＦバイアスで利用することができる。反応器の圧力は、約１パスカル（Ｐａ）から約２Ｐａの範囲であってよい。さらなる実施形態では、エッチング処理１１０が、さらに、半導体基板２０２の、ドーピングされたフィン領域２０８が除去された箇所を洗浄して、さらにエッチングするためのウェットエッチングを含んでよい。シリコンおよび酸化物材料を洗浄するためには従来のウェットエッチングを利用することができる。例えば、結晶学平面に沿ってシリコンを除去することができるウェット化学エッチング（wet etch chemistries）を利用することができる。
【００３５】
図４Ａ、図４Ｂ、および図４Ｃを参照すると、エッチング処理１１０の後のマルチゲートデバイスが示されている。この一例である実施形態では、ソース／ドレイン延長キャビティ４２１が、Ｈｓｉに略等しいエッチング深さにわたり実質的に一定になるように、注入プロフィールＸＩＭに基づいて制御しながらアンダーカット量がＸＵＣとなるようエッチングされる。特定の実施形態では、ゲートを連結したチャネルの高さＨｓｉ全体に対するゲートスタック長（ＸＵＣに平行に測った大きさ）が例えば約２５ｎｍである場合、ゲート長の範囲が１５から４０ｎｍであるときにＸＵＣが０から１２ｎｍを超えない範囲であってよい。従来の先端インプラントを利用して、再成長させるソース／ドレインがチャネルに直接インタフェースされないような別の実施形態では、ＸＵＣが０である。ソース／ドレイン・フィン領域をエッチングして、ソース／ドレイン延長部の下のアンダーカット量ＸＵＣがＨｓｉ全体で略一定になるように形成することで、ソース／ドレイン延長キャビティ４２１がＨｓｉ未満の深さである場合よりも、またはアンダーカット量ＸＵＣが低い場合（例えば注入を実施する実施形態では０）よりも、チャネル領域２０５にかかる応力の量を大きくすることができる。より大きな応力を利用すると、マルチゲートトランジスタのＩｄ，ｓａｔの量が上るという利点がある。ソース／ドレイン・フィン領域をＨｓｉにまでエッチングすることで、さらに、低減したＲｅｘｔｅｒｎａｌについて後で再成長させたソース／ドレイン領域が接触することができるチャネル領域２０５の面積を最大化することもできる。
【００３６】
しかし、サブフィンのリーク（チャネル領域２０５の下のソース対ドレインリーク）が、チャネル領域２０５に近い箇所におけるフィンエッチング深さの関数であることも分かっており、ゲート誘電体２１２の界面から測った深さがＨｓｉを超える深さでのアンダーカット量ＸＵＣが低減しない箇所では、そのようなリークは顕著に増加する。従って、フィンエッチングの深さおよびプロフィールは、応力とチャネルリークとの間で最適化されるべきである。従って、実質的に平坦な底面を有するエッチングプロフィールを提供する一実施形態では、エッチング処理１１０中に除去されるドーピングされたフィン領域２０８の厚みが、Ｈｓｉを超えないようにして、ソース／ドレインキャビティ４２０およびソース／ドレイン延長キャビティ４２１の両方が実質的に、ゲートスタック２１７の下に設けられている隣接する隔離領域２１０に平坦になるように、または、平らになるようにする（図２Ａ）。一定の実施形態では、隔離領域２１０の、ゲートスタック２１７が被覆しない表面は、製造プロセス中に凹む。
【００３７】
注入および／またはエッチングを行い、チャネル領域２０５から離れるようテーパ状の、または勾配のあるプロフィールを提供する実施形態では、エッチング処理１１０中に除去されるドーピングされたフィン領域２０８の厚みは、チャネル領域２０５から離れた箇所でＨｓｉより大きくてよい。このような実施形態では、ソース／ドレインキャビティ４２０が、ある量、隔離領域２１０のゲートスタックで保護された領域の下で凹んでおり（破線４２２）、ソース／ドレイン延長キャビティ４２１の、チャネル領域２０５に近い部分は、実質的に、隔離領域２１０の、ゲートスタックの下にある各部分に平坦である、または、平らである（Ｈｓｉに略等しいソース／ドレイン凹部の深さに対応している）。この実施形態では、ソース／ドレイン延長キャビティ４２１のアンダーカット量ＸＵＣは、Ｈｓｉの閾値エッチング深さよりも大きなエッチング深さの関数として低減する（４２２の勾配で示されている）。
【００３８】
処理１１２で、フィンスペーサ３１８を除去する。実施形態によって、スペーサ除去処理１１２は、ドーピングフィンエッチング処理１１０の前に行っても、ドーピングフィンエッチング処理１１０の間に行っても、ドーピングフィンエッチング処理１１０の後に行ってもよい。図４Ａ、図４Ｂ、および図４Ｃに示す実施形態では、ソース／ドレインエッチング処理１１０は、誘電材料に選択性を有し（例えば、ゲート電極２１３の誘電体カプセル化を維持するべく）、ゲートスタックスペーサ３１９およびフィンスペーサ３１８の両方を、エッチング処理１１０の後に維持する。このような実施形態では、フィンスペーサ３１８は、ソース／ドレインキャビティ４２０の周りに誘電体膜（dielectric veil）を維持する。ソース／ドレインエッチング処理１１０が誘電体材料にあまり選択性を有さない実施形態では、フィンスペーサ３１８が、ドーピングフィンエッチング処理１１０中に部分的にまたはその全体を除去される（この場合、図１の処理１１０および１１２を同時に実行する）。
【００３９】
フィンスペーサ３１８の少なくとも一部が処理１１０の後に残存する実施形態では、図５Ａおよび図５Ｂを参照して後述するように、ゲートスタックスペーサ３１９およびゲートキャップ２１４が残ることを優先させて半導体基板２０２からフィンスペーサ３１８を除去する。一実施形態では、等方性エッチングプロセス（ドライまたはウェット）を利用してフィンスペーサ３１８をエッチングする。このような実施形態では、フィンスペーサ３１８は、ゲートスタックスペーサ３１９およびゲートキャップ２１４のみが部分的に薄くされている間に、隔離領域２１０の表面からエッチングで除去される。フィンスペーサ３１８の除去後にも、ゲート電極２１３がカプセル化されたままで残存している場合には、ゲート電極は、後続するソース／ドレインの再成長中にシード面を提供しないことになる。
【００４０】
図１に戻ると、処理１１４で、ソース／ドレインキャビティ４２０（ソース／ドレインキャビティ４２１を含む）を、選択的エピタキシャル堆積プロセスを利用して、再成長したソース／ドレイン・フィンを形成することができる材料で充填する。図６Ａおよび図６Ｂに示す一実施形態では、ソース／ドレイン・フィン６１８を形成する材料により、チャネル領域２０５上に歪みが加わる。特定の実施形態においては、再成長したソース／ドレイン・フィン６１８を形成する材料にはシリコンが含まれ、基板２０２の結晶性に準じるが、基板２０２の格子間隔とは異なる格子間隔を有する。格子間隔の差異により、ソースおよびドレイン延長キャビティ４２１にシリコン合金を堆積することにより顕著となるＭＯＳトランジスタのチャネル領域に引っ張り応力または圧縮応力が生じる。当業者には既知であるが、引っ張り応力または圧縮応力のいずれを生じさせるかの判断は、ＮＭＯＳまたはＰＭＯＳトランジスタのいずれを形成するかによる。
【００４１】
従って、エピタキシャル堆積処理１１４により、ソース／ドレイン領域およびソース／ドレイン延長部の再成長を１つのプロセスで行うことができる。再成長させるソース／ドレイン領域で、ＸＵＣが０より大きいアンダーカットを充填する実施形態では、エピタキシャル再成長したソース／ドレイン・フィン６１８が、先端注入を実行して界面のドーパントをチャネルに注入する実施形態よりも（例えばＸＵＣが０）急峻な界面６０９Ａを有するだろう。言い換えると、エピタキシャル再成長ソース／ドレイン・フィン６１８およびチャネル領域２０５の間の界面６０９Ａは、再成長プロセスにより、よく定義することができる。界面６０９Ａの片側は、エピタキシャル堆積されたドーピングシリコン材料であり、界面６０９Ａの他の側は、チャネル領域２０５を構成する基板材料である。再成長ソース／ドレイン・フィン６１８のドーパントは、チャネル領域２０５へと拡散するが、この拡散は、ＸＵＣの全体（dimension）の位置（つまり、チャネル領域２０５を有する界面２０９Ａの位置）を制御することで、および、ＥＰＩ堆積および後続する熱処理の温度を最適化することで行われる。これにより、再成長ソース／ドレイン領域の、多くドーピングされたソース／ドレイン材料を、従来の技術（アンダーカット量ＸＵＣが、ゲートスタックに大部分重なる）よりも、チャネル領域２０５に非常に近接させることができるようになる。当業者であれば理解するように、これにより、ゲートスタックの大きさを小さくしなくても、チャネル長を短くすることができるようになる。
【００４２】
一実施形態では、ソース／ドレイン領域を、少なくともＨｓｉの厚みに再成長させる。さらなる実施形態では、ソース／ドレイン領域の幅を、少なくともＷｓｉに、好ましくはＷｓｉを超える値にまで再成長させる（図６Ｂ参照）。再成長したソース／ドレイン・フィン６１８の高さをＨｓｉとして、チャネル領域２０５に比較的近接させて配置することで、チャネルに対して大きな静水圧応力が与えられる。前述したように、この応力により、チャネル領域２０５内の歪みが大きくなり、チャネル内の移動性が上がり、駆動電流が上がる。フィンスペーサ３１８のない実施形態では、ソース／ドレイン領域を、欠陥がないように、または、側壁の成長制約がある場合よりもかなり欠陥が低くなるように、再成長させる。フィンスペーサ３１８がない場合、再成長するソース／ドレイン・フィン６１８の横方向のエピタキシャル成長は妨害を受けないので、｛１１１｝面を形成することができ、｛１１１｝面への成長を、隔離領域２１０の一部の上へと続けさせることができる（図６Ａ）。もちろん、エピタキシャル成長面は、下にある基板２０２の結晶方位に基づいており、つまり、基板の方位が異なれば、エピタキシャル面の方位も異なる。従って、再成長ソース／ドレイン・フィン６１８の幅は、除去されたドーピングされたフィン領域２０８の幅より大きくなる。故に、チャネル領域２０５は、再成長したソース／ドレイン・フィン６１８の幅より小さい幅Ｗｓｉを有している。例えば、再成長したソース／ドレイン・フィン６１８の幅は、１０％と１００％の間の比率で、Ｗｓｉより大きくすることで、パフォーマンスを最適化することができる。一実施形態では、再成長したソース／ドレイン・フィン６１８の幅は、高さＨｓｉの少なくとも半分においてＷｓｉより大きい。言い換えると、再成長したソース／ドレイン・フィン６１８が形成されると、再成長したソース／ドレインの厚みがＨｓｉの約１／２になる頃には、Ｗｓｉを超える幅になる。再成長したソース／ドレイン・フィン６１８の幅を比較的広げることで、金属化コンタクトが形成される表面積をより大きくすることができ、幅がＷｓｉであるソース／ドレイン領域よりもＲｅｘｔｅｒｎａｌを小さくすることができる。再成長したソース／ドレイン・フィン６１８の幅が大きくなると、チャネル領域２０５にかかる歪みの量も大きくなる。
【００４３】
一定の実施形態では、シリコン合金を、再成長したソース／ドレイン・フィン６１８に利用する。合金は、チャネル領域２０５に歪みを加えることができる。実施形態によっては、合金がインサイチューでホウ素ドーピングされたシリコンゲルマニウムであってもよいし（圧縮歪みをかけられたチャネルを有するＰＭＯＳマルチゲートトランジスタ用）、インサイチューで炭素およびリンをドーピングされたシリコンであってもよいし（引っ張り歪みをかけられたチャネルを有するＮＭＯＳマルチゲートトランジスタ用）、または、インサイチューでリンをドーピングされたシリコンであってもよい。また別の実施形態では、他のシリコン合金を利用してもよい。例えば、利用可能な別のシリコン合金材料には、これらに限定はされないが、ニッケルシリサイド、ケイ化チタン、コバルトシリサイド等を含み、ホウ素および／またはアルミニウムのうち１以上でドーピングされてもよい。また別の実施形態では、シリコンではない材料を利用してもよい（例えば純粋なゲルマニウム、ゲルマニウム塩（germatet）等）。
【００４４】
あるＮＭＯＳトランジスタの実施形態では、再成長したソース／ドレイン・フィン６１８は、炭素ドーピングされたシリコンを充填される。炭素ドーピングシリコンは、エピタキシャルで選択的に堆積することができる。さらなる実装例では、炭素ドーピングシリコンはさらに、インサイチューでリンをドーピングされてもよい。炭素濃度は、０．５原子％から５．０原子％の範囲であってよい。リン濃度は、５ｘ１０１９／ｃｍ３から３ｘ１０２１ｃｍ３の間の範囲であってよい。炭素ドーピングシリコンの厚みは、４００オングストロームから１２００オングストロームの間の範囲であってよい。炭素およびリンをドーピングされたシリコンは、（Ｃ，Ｐ）ｙＳｉ（１−ｙ）と記述されてよい。ドーピングされた（Ｃ，Ｐ）ｙＳｉ（１−ｙ）のソースおよびドレイン領域の堆積は、同時に流れる（co-flown）または循環して堆積されることを利用した化学気相堆積反応器、および、エッチングシーケンスプロセス（co-flown or cyclically deposition and etch sequenced process）を利用して実行される。一例では、循環堆積法およびシラン（ＳｉＨ４）、ジクロロシラン（diclholorosilane）、ジシラン、ＰＨ３、ＣＨ３ＳｉＨ３、および、塩素（Ｃｌ２）またはＨＣｌ化学物質を利用するエッチングで形成する。
【００４５】
１つのＰＭＯＳトランジスタ実施形態で、再成長したソース／ドレイン・フィン６１８に、シリコンゲルマニウムを充填してよい。シリコンゲルマニウムはエピタキシャル堆積してよい。ゲルマニウム濃度は、１０原子％と８０原子％の間の範囲であってよい。さらなる実装例では、シリコンゲルマニウムはさらに、インサイチューにホウ素をドーピングされてもよい。ホウ素濃度は、２ｘ１０１９／ｃｍ３から２ｘ１０２１／ｃｍ３の範囲であってよい。シリコンゲルマニウムの厚みは、４０オングストロームから１５００オングストロームの間の範囲であってよい。ドーピングシリコンゲルマニウムの堆積は、ＣＶＤ反応器、ＬＰＣＶＤ反応器、または、超高真空ＣＶＤ（ＵＨＶＣＶＤ）で行うことができる。反応器の温度は、摂氏６００度と摂氏８００度との間の範囲であってよく、反応器の圧力は、１Ｔｏｒｒと７６０Ｔｏｒｒとの間の範囲であってよい。キャリアガスは、水素とヘリウムとからなってよく、その流量は１０ＳＬＭと５０ＳＬＭの間の範囲であってよい。
【００４６】
当業者であれば理解するように、マルチゲートＭＯＳトランジスタにさらなる処理（例えば、トランジスタをさらに修正したり、必要な電気相互接続を提供したりするための置換ゲート酸化プロセス、置換金属ゲートプロセス、アニーリング、または、ケイ素化プロセス（salicidation process））を施してもよい。例えば、再成長させたソース／ドレイン・フィン６１８のエピタキシャル堆積の後に、層間誘電体（ＩＬＤ）が、マルチゲートデバイスの上に堆積され平坦化されてよい（図１の処理１１６および図７にも示す）。フィンスペーサ６１８は除去されているので、ＩＬＤ７２３を、再成長したソース／ドレイン・フィン６１８の側壁に直接堆積することができるので、ゲートスタックスペーサ３１９の側壁および高さＨｓｉの再成長したソース／ドレイン・フィン６１８の側壁部分の両方に接触させることができる。ＩＬＤ７２３は、例えば低誘電率材料等の集積回路構造用の誘電層に利用可能なことが知られている材料で形成されてよい。これら誘電材料には、これらに限定はされないが、二酸化ケイ素（ＳｉＯ２）および炭素ドーピングされた酸化物（ＣＤＯ）、窒化シリコン、有機ポリマー（例えば、ペルフルオロシクロブタン（perfluorocyclobutane）、ポリテトラフルオロエチレン（polytetrafluoroethylene）、ケイフッ化ガラス（ＦＳＧ））、および、有機シリケート（例えば、シルセスキオキサン、シロキサン、または有機シリケートガラス）が含まれてよい。誘電体層７２３は、孔その他の空隙を含むと、さらに誘導率が下がる。
【００４７】
次に、置換金属ゲートプロセスを利用する本発明の実施形態で、処理１１８でエッチングプロセスによりゲートスタック２１７を除去して、延長部キャビティ４２１に充填された再成長したドレイン／ソース延長部６１８Ａを露呈させる。ゲートスタック２１７の層を除去する方法は当技術分野で公知である。別の実装例では、ゲート電極２１３およびゲートキャップ２１４のみを除去して、ゲート誘電体２１２を露呈させる。図８は、ゲートスタックをエッチングで除去した後で形成されたトレンチ開口を示す。
【００４８】
図１に戻ると、ゲート誘電体層を除去して、処理１２０で、新たなゲート誘電体層をチャネル領域２０５の上のトレンチ開口に堆積させてよい。前述した高誘電率の材料（例えば、酸化ハフニウム）をここで利用することができる。同じ堆積プロセスを利用することもできる。ゲート誘電体層の置換を行って、ドライおよびウェットエッチングプロセスを行う間に元のゲート誘電体層に生じうる損傷を解消することができる。次に、金属ゲート電極層をゲート誘電体層の上に堆積させる。従来の金属堆積プロセス（例えばＣＶＤ、ＡＬＤ、ＰＶＤ、無電極めっき法、電気めっき法等）を利用して金属ゲート電極層を形成することができる。図９は、トレンチ開口内に堆積され、再成長したドレイン／ソース延長部６１８Ａがゲート電極層９２４の下に設けられた（ゲート電極層９２６およびゲートスタックスペーサ３１９の側壁に接触しているゲート誘電体層９２４の一部の下にあってもよいし、ゲート電極９２６の下に設けられたゲート誘電体層９２４の一部の下にあってもよい）、高誘電率ゲート誘電体層９２４およびゲート電極層９２６を示す。
【００４９】
ゲート電極層９２６は、トランジスタがＰＭＯＳまたはＮＭＯＳトランジスタのいずれかであるかに応じて、Ｐ型仕事関数の金属またはＮ型仕事関数の金属から形成されてよい。一部の実装例では、ＰＭＯＳトランジスタを形成する場合、Ｐ型仕事関数の金属層を形成するのに利用することができる材料には、これらに限定はされないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および導電性金属酸化物（例えば酸化ルテニウム）が含まれる）が含まれる。Ｐ型金属層により、仕事関数が約４．９ｅＶおよび約５．２ｅＶの間のＰＭＯＳゲート電極を形成することができるようになる。一部の実装例では、ＮＭＯＳトランジスタを形成する場合、Ｎ型仕事関数の金属層を形成するのに利用することができる材料には、これらに限定はされないが、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、およびこれらの合金（例えば、これら元素を含む金属炭化物、すなわち炭化ハフニウム、炭化ジルコニウム、炭化チタニウム、炭化タンタル、炭化アルミニウム等）が含まれる）が含まれる。Ｎ型金属層により、仕事関数が約３．９ｅＶおよび約４．２ｅＶの間のＮＭＯＳゲート電極を形成することができるようになる。一部の実装例では、２以上の金属ゲート電極層を堆積することができる。例えば、アルミニウム金属のような、金属ゲート電極を充填する金属の後に、ある仕事関数を有する金属が堆積されてよい。もちろん、従来技術に従ってドーピングポリシリコン、ケイ化物シリコン（silicided silicon）等を利用することもできる。
【００５０】
以上のようにして、増加したドーピングシリコン量（例えばホウ素ドーピングシリコンゲルマニウムの量のこと）および低減したチャネルシリコン量の組み合わせによりチャネル歪みを増加させマルチゲートトランジスタの全抵抗を低減させることのできる、自己整合したエピタキシャルに再成長したソース／ドレイン領域を有するマルチゲートトランジスタを開示してきた。エピタキシャルソース／ドレイン延長部は、およそ、フィンの高さ全体Ｈｓｉ分、延び、チャネル領域とソース／ドレイン領域の間に急峻な境界を形成して、ドーピング濃度の制御が容易であり、ソース−ドレインプロフィールの最適化が容易である。
【００５１】
上述した本発明の実施形態は、要約も含めて、本発明の全貌を示す意図も、本発明を示された態様そのものに限定する意図もない。本発明の具体的な実装例は例示を目的としたものであり、本発明の範囲内で様々な均等物である変形例が可能であることを当業者であれば理解する。本発明の範囲は、請求項解釈について確立されている原理に基づいて構築される以下の請求項によってのみ限定される。
【背景技術】
【０００１】
パフォーマンスを上げるために、基板上の相補型金属酸化膜半導体（ＣＭＯＳ）デバイス（（例えば半導体基板上の集積回路（ＩＣ）トランジスタ等））上で利用されるＮ型金属酸化物半導体（ＮＭＯＳ）デバイスチャネル領域の電子およびＰ型ＭＯＳデバイス（ＰＭＯＳ）チャネル領域の正の電荷の空孔の遷移時間を低減させると望ましい場合が多い。チャネル長の低減は、遷移時間を短くするために好ましい方法であるが、これによりチャネル効果が低減する場合もあるので、チャネル領域を非平面半導体本体の部分、つまり、ゲートスタックが被覆する「フィン」とするマルチゲートデバイスが開発された。このようなマルチゲートデバイスでは、トランジスタをフィンの側壁および上面によりゲートスタックがゲーティングすることができ、ゲート制御がより良好になる。
【０００２】
マルチゲート設計によりゲート制御が向上すると、フィンの大きさが、フィンへのコンタクトにより、寄生抵抗Ｒｅｘｔｅｒｎａｌが生じるまでスケーリングされてしまうこともあり、これにより、マルチゲートデバイスの動作パフォーマンスが著しく制限される。全抵抗を低減させる方法の１つに、フィンのソース／ドレイン領域にドーピングを施す、というものがある。ここでは、例えばドーパントをソース／ドレイン領域に注入して、アニーリング処理をしてドーパントを活性化してチャネル領域に向かって拡散することができる。
【０００３】
注入・拡散方法を利用すると、フィン内でドーパント濃度および位置を制御する能力が制限される。さらには、ＭＯＳデバイスの他の部分（例えばフィンの周りのスペーサが存在する箇所）の大きさもＲｅｘｔｅｒｎａｌの低下を著しく妨げる場合がある。
【０００４】
さらに、フィンの構造が周囲の基板から自由なので、平面デバイスでは過去に効果があった歪みが引き起こす移動性の向上技術をすぐにマルチゲートデバイスに適用することはできない。歪み（例えば一軸または二軸）によりチャネル移動性を向上させる機能がなくては、チャネルの長さを短くすることによるマルチゲートデバイスのパフォーマンスの向上は、チャネル移動性が比較的低いことにより、少なくとも部分的にオフセットされる。従って、フィンのソース／ドレイン領域におけるこれらの限定を克服するために、方法および構造を向上させる必要がある。
【０００５】
本発明の実施形態の組成および方法、並びに、目的、特徴、および利点は、以下の詳細な説明を添付図面とともに読むことでよりよく理解される。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態における、マルチゲートデバイスのエピタキシャルソース／ドレイン延長部の形成方法を示すフロー図である。
【０００７】
【図２Ａ】本発明の一実施形態における、図１の処理１０６に対応するマルチゲートデバイスの製造における一段階の等角図である。
【０００８】
【図２Ｂ】図２Ａのデバイスの断面図である。
【０００９】
【図３Ａ】本発明の一実施形態における、図１の処理１０８に対応するマルチゲートデバイスの製造における一段階の等角図である。
【００１０】
【図３Ｂ】図３Ａのデバイスの断面図である。
【００１１】
【図４Ａ】本発明の一実施形態における、図１の処理１１０に対応するマルチゲートデバイスの製造における一段階の等角図である。
【００１２】
【図４Ｂ】本発明の一実施形態における、図４ＡのデバイスのＢ−Ｂ'面の断面図である。
【００１３】
【図４Ｃ】本発明の一実施形態における、図４ＡのデバイスのＢ−Ｂ'面の断面図である。
【００１４】
【図５Ａ】本発明の一実施形態における、図１の処理１１２に対応するマルチゲートデバイスの製造における一段階の第１の断面図である。
【００１５】
【図５Ｂ】本発明の一実施形態における、図１の処理１１２に対応するマルチゲートデバイスの製造における一段階の、図５Ａに直交する第２の断面図である。
【００１６】
【図６Ａ】本発明の一実施形態における、図１の処理１１４に対応するマルチゲートデバイスの製造における一段階の第１の断面図である。
【００１７】
【図６Ｂ】本発明の一実施形態における、図１の処理１１４に対応するマルチゲートデバイスの製造における一段階の、図６Ａに直交する第２の断面図である。
【００１８】
【図７】本発明の一実施形態における、図１の処理１１６に対応するマルチゲートデバイスの製造における一段階の断面図である。
【００１９】
【図８】本発明の一実施形態における、図１の処理１１８に対応するマルチゲートデバイスの製造における一段階の断面図である。
【００２０】
【図９】本発明の一実施形態における、図１の処理１２０に対応するマルチゲートデバイスの製造における一段階の断面図である。
【発明を実施するための形態】
【００２１】
例示を簡潔に明確に行うべく、図面に示す部材は必ずしも実際の縮尺率で描かれてはいない。例えば、一部の部材を他の部材より大きく描いて明確化している場合がある。さらに、適切であると思われる箇所では図面間で参照番号を繰り返して、同様の部材であることを示している場合もある。
【００２２】
本明細書で、マルチゲートＭＯＳデバイス（例えば「フィンフェット」）のエピタキシャルソース／ドレイン延長部を形成するシステムおよび方法を説明する。以下の記載では、例示する実装例の様々な態様を、当業者が自身の仕事内容を他の当業者に伝えるために普通に利用する用語を利用して記載する。しかし、当業者には明らかなように、本発明は、記載されている態様の一部のみを利用して行うこともできる。説明の便宜上、特定の数、材料、および構成を述べて、例示する実施形態の完全な理解を促すようにする。しかし当業者には明らかなように、本発明は、これら特定の詳細なしに実行することもできる。また公知の特徴については記載を避けて、簡略化することで、例示する実施形態を曖昧にしないようにしている箇所もある。
【００２３】
本発明の例示である実施形態の理解に役立つように、多数の離散的な処理として様々な処理を記述するが、処理が一定の順序で記載されているからといって、これら処理が必ずしも順序が大切な処理である、という意味ではない。特に、これら処理は記述されている順序で実行される必要はない。
【００２４】
本明細書では、チャネルの近くに略Ｈｓｉの垂直方向の厚みを有するエピタキシャルソース／ドレイン・フィン領域を含み、さらに、トランジスタのゲート誘電体層の下に、再成長させたエピタキシャルソース／ドレイン・フィン領域の部分を含むことができるマルチゲートデバイスが開示されている。図１は、エピタキシャルソース／ドレイン延長部を含む本発明の一実施形態における、再成長されたソース／ドレイン領域を形成するための方法１００を示すフロー図である。図２Ａ−図９は、方法１００の特定の処理が実行された後のマルチゲートデバイスを示している。
【００２５】
方法１００は、半導体フィンの上に設けられたゲートスタックに隣接する半導体フィンに、ドーピング領域を形成するイオン注入処理１０６から始まる。ドーピング領域は、形成されるマルチゲートＭＯＳトランジスタのためのソースおよびドレイン領域を再成長させるための準備段階で除去される。適切なエッチャントに晒されることで、ドーピング領域は、周辺の基板のエッチング領域およびチャネル半導体材料のエッチングレートより速いエッチングレートを有することで、エッチングプロフィールを良好に制御して、再成長されるソースおよびドレイン領域を成形してサブフィンのリーク特性およびチャネル歪みを最適化することができるようになる。
【００２６】
図２Ａは、本発明の一実施形態における、図１の処理１０６で半導体フィンの上に形成されるゲートスタックの等角図である。図２Ｂは、図２ＡのＡ−Ａ'参照線でとったマルチゲートトランジスタの断面図である。図２Ａおよび図２Ｂに示すように、基板２０２の上の非平面半導体本体によって、側壁の高さＨｓｉである側壁２０７を有し、上面２１１が隣接する隔離領域２１０を超えて延びる平行六面体であるフィンが形成されている。上面２１１および側壁２０７は、非平面ソース領域２１５と非平面ドレイン領域２１６とに分かれ、その間のチャネル領域がゲートスタック２１７で被覆されている。このマルチゲートトランジスタにおいては、チャネルの容量が少なくとも側壁２０７により制御可能であり、Ｈｓｉは、ゲートを連結したチャネル側壁の高さを表す。上面２１１の容量も、重ねられているゲートスタックにより制御可能であり、より大きなサブ閾値制御が可能である。例である実施形態では、ゲートスタック２１７は、犠牲層であり、後の置換金属ゲートプロセスで除去される。しかし、ここで記載する方法は、ゲートスタック２１７が犠牲層ではなくて、最終物のマルチゲートデバイスでも維持されるような実施形態に利用することもできる。
【００２７】
一例である実施形態では、基板２０２はバルクシリコンまたはシリコンオンインシュレータ副構造であってよい。しかし半導体基板２０２は、さらに、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、または、アンチモン化ガリウム等の他の材料から形成されてもよく、これらはシリコンを組み合わせても組み合わせなくてもよい。基板を形成する材料の数例を記述したが、本発明の精神および範囲において、当技術分野で半導体デバイスの下に利用できるとされている任意の材料を利用することができる。
【００２８】
図示されているように、ゲートスタック２１７はゲート誘電体２１２、ゲート電極２１３、およびゲートキャップ２１４を含む。ゲート誘電体２１２は、二酸化シリコン、窒化シリコン、シリコン酸窒化物、または、誘電率が１０を越える（高誘電率）誘電体材料であってよい。利用可能な高誘電率ゲート誘電体材料の例には、これらに限定はされないが、酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタニウム、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、および、ニオブ酸亜鉛鉛が含まれてよい。ゲート電極２１３は、ポリシリコン、ポリゲルマニウム、金属、またはこれらの組み合わせであってよい。ゲートキャップ２１４は、酸化シリコン、窒化シリコン等の任意の従来の硬化マスク誘電材料であってよい。
【００２９】
図２Ｂは、第１の非平面本体２５０と第２の非平面本体２２５とが、ドーピングされたフィン領域２０８の反対側に形成される様子を示す。第２の非平面本体２２５は、別の機能トランジスタの基礎であってもよいし、単に、第１の非平面本体２５０の製造の１以上の態様を制御する手段を提供するダミーの構造であってもよい。従い図２Ｂは、ドーピングされたフィン領域２０８の２つの異なる界面の例（つまり、隔離領域２１０との界面および第２の非平面半導体本体との界面）を示している。ドーピングされたフィン領域２０８は、これら２つの界面のいずれかに隣接する第１の非平面本体２５０から遠隔の端部を有してよいことを理解されたい。
【００３０】
イオン注入処理１０６に利用されるドーパントは、注入する半導体フィン材料のエッチングレートを増加させる能力に基づいて選択される。従って、具体的なドーパントは、基板材料および後続するドーピングフィンのエッチングにおけるエッチャントに基づいて変えてもよい。ドーパントのこれらの例は、シリコン、ゲルマニウム、またはアンチモン化インジウムのエッチングレートを増加させる。特定の実施形態では、これらドーパントの具体例には、炭素、リン、および、ヒ素が含まれる。例えば炭素は、１ｘ１０１４から１ｘ１０１６原子／ｃｍ３の範囲の量を利用してよい。リンは、１ｘ１０１４から５ｘ１０１５原子／ｃｍ３の範囲の量を利用してよい。ヒ素は、１ｘ１０１４から５ｘ１０１５原子／ｃｍ３の範囲の量を利用してよい。イオン注入は、実質的に垂直の方向に行ってよい（基板に垂直の方向）。しかし一部の実施形態では、イオン注入プロセスの少なくとも一部を、角度をつけた方向で行い、ゲートスタック２１７の下にイオンを注入してもよい。置換を行わないゲートの実施形態では、ゲートキャップ２１４を適切な厚みに形成することで、ゲート電極２１３がドーピングされないようにする。エッチングプロフィール制御ドーパントを半導体フィン内に形成した後で、アニーリングを行い処理１０６を完了する。アニーリングにより、ドーパントを半導体フィン内に深く入れることができるようになり、イオン注入中の基板の損傷を緩和することができる。一例では、アニーリングは、１分間までの期間（例えば５秒間）、摂氏７００度および摂氏１１００度の間の温度で行われる。
【００３１】
ドーピングされたフィン領域２０８の大きさは（深さを含む）、形成するマルチゲートＭＯＳトランジスタの要件に応じて変化させてよい。図２Ａおよび図２Ｂに示すように、注入処理１０６の後に、チャネル領域２０５に隣接するドーピングされたフィン領域２０８は、半導体フィンの深さ方向において、高さＨｓｉ以下延びる。図２Ｂに示す実施形態では、ドーピングされたフィン領域２０８は、チャネル領域２０５を含む実質的に垂直の側壁界面２０９Ａを形成する。実質的に垂直の側壁界面２０９Ａは、高さＨｓｉの半導体フィンの全厚みに沿って延びる。一実施形態では、ドーピングされたフィン領域２０８はさらに、隔離領域２１０の上面を有し、実質的に平面である、下部半導体基板２０２によって、底部界面２０９Ｂを形成している。別の実施形態では、ドーピングされたフィン領域２０８は、隔離領域２１０の上面の下に量ＤＲ分延びる、下部半導体基板２０２によって、底部界面２０９Ｃを形成していてもよい。いずれにしても、ゲートスタック２１７から横方向への勾配があり、好適には、ゲート誘電体２１２から下方にＨｓｉ以下の箇所から始まっているような、遷移界面２４５が設けられていてよい。さらに図２Ａおよび図２Ｂに示されているように、ドーピングされたフィン領域２０８の各部分は、ＸＩＭの量分、ゲートスタック２１７の下に、または、その下部に存在している。一例であるこの実施形態では、ドーピングされたフィン領域２０８がゲートスタック２１７と重なっている部分の量は、実質的に高さＨｓｉ全体で一定であり（界面２０９Ａ沿いに）、且つ、深さがＨｓｉを超えると、重なる量が低減する（つまり、遷移界面２４５が形成される）。
【００３２】
図１に戻ると、処理１０８で、ゲートスタックおよび半導体フィンのいずれかの側部にスペーサが形成される。これらスペーサは、従来の誘電材料（これらに限定はされないが、酸化シリコンまたは窒化シリコン）を利用して形成されてよい。スペーサの幅は、形成されるマルチゲートトランジスタの設計要件に基づいて選択されてよい。図３Ａおよび図３Ｂでは、ゲートスタック２１７の側壁にゲートスタックスペーサ３１９が形成されている。ゲートスタックスペーサ３１９を形成する際には、半導体フィンの側壁にさらにフィンスペーサ３１８を形成する（具体的には、ドーピングされたフィン領域２０８に隣接し、且つ、隔離領域２１０の上に形成される）。
【００３３】
図１に戻ると、処理１１０でエッチングプロセスを実行して、ドーピングされたフィン領域をエッチングする。特定の実施形態では、このエッチングプロセスでさらに、ゲートスタックの下に、ソース／ドレイン領域を再成長させるためのキャビティを形成する。エッチング処理１１０では、ドーピング領域のエッチングレートを上げるために、イオン注入プロセスで利用するドーパントを補うエッチャントが利用される。こうすると、エッチングプロセスで、ドーピングされたフィン領域を、ドーピングされない（またはより軽いドーピングをする）残りの基板の部分よりも、より高いレートで除去することができるようになる。従って、エッチングレートを適切な速さにまで高めることで、エッチングプロセスで、半導体フィンの実質上全体を除去することができるようになり（つまり、図３Ａで示す、チャネル幅Ｗｓｉ全体の上の高さＨｓｉ全体）、チャネル領域のみを、良好なプロフィールおよび制御された深さで維持することができるようになる。これには、ゲートスタックスペーサおよびゲート誘電体の下部を切り取ったドーピング領域の部分が含まれ、マルチゲートトランジスタにおいて、自己整合したソース／ドレイン・フィン延長部を画定することができるようになる。
【００３４】
本発明の一例である実施形態において、エッチング処理１１０は、塩素処理化学物質を、ＮＦ３、ＨＢｒ、ＳＦ６、および、ＡｒまたはＨｅのうち少なくとも１つをキャリアガスとして組み合わせて利用したドライエッチングを含む。活性エッチャントの種類の流量は、標準的に毎分５０および２００立方センチメートル（ＳＣＣＭ）の間で変化してよく、キャリアガスの流量は、１５０および４００ＳＣＣＭの間で変化してよい。高いエネルギーのプラズマを、７００Ｗから１１００Ｗの範囲の電力、および、０または１００Ｗ未満のＲＦバイアスで利用することができる。反応器の圧力は、約１パスカル（Ｐａ）から約２Ｐａの範囲であってよい。さらなる実施形態では、エッチング処理１１０が、さらに、半導体基板２０２の、ドーピングされたフィン領域２０８が除去された箇所を洗浄して、さらにエッチングするためのウェットエッチングを含んでよい。シリコンおよび酸化物材料を洗浄するためには従来のウェットエッチングを利用することができる。例えば、結晶学平面に沿ってシリコンを除去することができるウェット化学エッチング（wet etch chemistries）を利用することができる。
【００３５】
図４Ａ、図４Ｂ、および図４Ｃを参照すると、エッチング処理１１０の後のマルチゲートデバイスが示されている。この一例である実施形態では、ソース／ドレイン延長キャビティ４２１が、Ｈｓｉに略等しいエッチング深さにわたり実質的に一定になるように、注入プロフィールＸＩＭに基づいて制御しながらアンダーカット量がＸＵＣとなるようエッチングされる。特定の実施形態では、ゲートを連結したチャネルの高さＨｓｉ全体に対するゲートスタック長（ＸＵＣに平行に測った大きさ）が例えば約２５ｎｍである場合、ゲート長の範囲が１５から４０ｎｍであるときにＸＵＣが０から１２ｎｍを超えない範囲であってよい。従来の先端インプラントを利用して、再成長させるソース／ドレインがチャネルに直接インタフェースされないような別の実施形態では、ＸＵＣが０である。ソース／ドレイン・フィン領域をエッチングして、ソース／ドレイン延長部の下のアンダーカット量ＸＵＣがＨｓｉ全体で略一定になるように形成することで、ソース／ドレイン延長キャビティ４２１がＨｓｉ未満の深さである場合よりも、またはアンダーカット量ＸＵＣが低い場合（例えば注入を実施する実施形態では０）よりも、チャネル領域２０５にかかる応力の量を大きくすることができる。より大きな応力を利用すると、マルチゲートトランジスタのＩｄ，ｓａｔの量が上るという利点がある。ソース／ドレイン・フィン領域をＨｓｉにまでエッチングすることで、さらに、低減したＲｅｘｔｅｒｎａｌについて後で再成長させたソース／ドレイン領域が接触することができるチャネル領域２０５の面積を最大化することもできる。
【００３６】
しかし、サブフィンのリーク（チャネル領域２０５の下のソース対ドレインリーク）が、チャネル領域２０５に近い箇所におけるフィンエッチング深さの関数であることも分かっており、ゲート誘電体２１２の界面から測った深さがＨｓｉを超える深さでのアンダーカット量ＸＵＣが低減しない箇所では、そのようなリークは顕著に増加する。従って、フィンエッチングの深さおよびプロフィールは、応力とチャネルリークとの間で最適化されるべきである。従って、実質的に平坦な底面を有するエッチングプロフィールを提供する一実施形態では、エッチング処理１１０中に除去されるドーピングされたフィン領域２０８の厚みが、Ｈｓｉを超えないようにして、ソース／ドレインキャビティ４２０およびソース／ドレイン延長キャビティ４２１の両方が実質的に、ゲートスタック２１７の下に設けられている隣接する隔離領域２１０に平坦になるように、または、平らになるようにする（図２Ａ）。一定の実施形態では、隔離領域２１０の、ゲートスタック２１７が被覆しない表面は、製造プロセス中に凹む。
【００３７】
注入および／またはエッチングを行い、チャネル領域２０５から離れるようテーパ状の、または勾配のあるプロフィールを提供する実施形態では、エッチング処理１１０中に除去されるドーピングされたフィン領域２０８の厚みは、チャネル領域２０５から離れた箇所でＨｓｉより大きくてよい。このような実施形態では、ソース／ドレインキャビティ４２０が、ある量、隔離領域２１０のゲートスタックで保護された領域の下で凹んでおり（破線４２２）、ソース／ドレイン延長キャビティ４２１の、チャネル領域２０５に近い部分は、実質的に、隔離領域２１０の、ゲートスタックの下にある各部分に平坦である、または、平らである（Ｈｓｉに略等しいソース／ドレイン凹部の深さに対応している）。この実施形態では、ソース／ドレイン延長キャビティ４２１のアンダーカット量ＸＵＣは、Ｈｓｉの閾値エッチング深さよりも大きなエッチング深さの関数として低減する（４２２の勾配で示されている）。
【００３８】
処理１１２で、フィンスペーサ３１８を除去する。実施形態によって、スペーサ除去処理１１２は、ドーピングフィンエッチング処理１１０の前に行っても、ドーピングフィンエッチング処理１１０の間に行っても、ドーピングフィンエッチング処理１１０の後に行ってもよい。図４Ａ、図４Ｂ、および図４Ｃに示す実施形態では、ソース／ドレインエッチング処理１１０は、誘電材料に選択性を有し（例えば、ゲート電極２１３の誘電体カプセル化を維持するべく）、ゲートスタックスペーサ３１９およびフィンスペーサ３１８の両方を、エッチング処理１１０の後に維持する。このような実施形態では、フィンスペーサ３１８は、ソース／ドレインキャビティ４２０の周りに誘電体膜（dielectric veil）を維持する。ソース／ドレインエッチング処理１１０が誘電体材料にあまり選択性を有さない実施形態では、フィンスペーサ３１８が、ドーピングフィンエッチング処理１１０中に部分的にまたはその全体を除去される（この場合、図１の処理１１０および１１２を同時に実行する）。
【００３９】
フィンスペーサ３１８の少なくとも一部が処理１１０の後に残存する実施形態では、図５Ａおよび図５Ｂを参照して後述するように、ゲートスタックスペーサ３１９およびゲートキャップ２１４が残ることを優先させて半導体基板２０２からフィンスペーサ３１８を除去する。一実施形態では、等方性エッチングプロセス（ドライまたはウェット）を利用してフィンスペーサ３１８をエッチングする。このような実施形態では、フィンスペーサ３１８は、ゲートスタックスペーサ３１９およびゲートキャップ２１４のみが部分的に薄くされている間に、隔離領域２１０の表面からエッチングで除去される。フィンスペーサ３１８の除去後にも、ゲート電極２１３がカプセル化されたままで残存している場合には、ゲート電極は、後続するソース／ドレインの再成長中にシード面を提供しないことになる。
【００４０】
図１に戻ると、処理１１４で、ソース／ドレインキャビティ４２０（ソース／ドレインキャビティ４２１を含む）を、選択的エピタキシャル堆積プロセスを利用して、再成長したソース／ドレイン・フィンを形成することができる材料で充填する。図６Ａおよび図６Ｂに示す一実施形態では、ソース／ドレイン・フィン６１８を形成する材料により、チャネル領域２０５上に歪みが加わる。特定の実施形態においては、再成長したソース／ドレイン・フィン６１８を形成する材料にはシリコンが含まれ、基板２０２の結晶性に準じるが、基板２０２の格子間隔とは異なる格子間隔を有する。格子間隔の差異により、ソースおよびドレイン延長キャビティ４２１にシリコン合金を堆積することにより顕著となるＭＯＳトランジスタのチャネル領域に引っ張り応力または圧縮応力が生じる。当業者には既知であるが、引っ張り応力または圧縮応力のいずれを生じさせるかの判断は、ＮＭＯＳまたはＰＭＯＳトランジスタのいずれを形成するかによる。
【００４１】
従って、エピタキシャル堆積処理１１４により、ソース／ドレイン領域およびソース／ドレイン延長部の再成長を１つのプロセスで行うことができる。再成長させるソース／ドレイン領域で、ＸＵＣが０より大きいアンダーカットを充填する実施形態では、エピタキシャル再成長したソース／ドレイン・フィン６１８が、先端注入を実行して界面のドーパントをチャネルに注入する実施形態よりも（例えばＸＵＣが０）急峻な界面６０９Ａを有するだろう。言い換えると、エピタキシャル再成長ソース／ドレイン・フィン６１８およびチャネル領域２０５の間の界面６０９Ａは、再成長プロセスにより、よく定義することができる。界面６０９Ａの片側は、エピタキシャル堆積されたドーピングシリコン材料であり、界面６０９Ａの他の側は、チャネル領域２０５を構成する基板材料である。再成長ソース／ドレイン・フィン６１８のドーパントは、チャネル領域２０５へと拡散するが、この拡散は、ＸＵＣの全体（dimension）の位置（つまり、チャネル領域２０５を有する界面２０９Ａの位置）を制御することで、および、ＥＰＩ堆積および後続する熱処理の温度を最適化することで行われる。これにより、再成長ソース／ドレイン領域の、多くドーピングされたソース／ドレイン材料を、従来の技術（アンダーカット量ＸＵＣが、ゲートスタックに大部分重なる）よりも、チャネル領域２０５に非常に近接させることができるようになる。当業者であれば理解するように、これにより、ゲートスタックの大きさを小さくしなくても、チャネル長を短くすることができるようになる。
【００４２】
一実施形態では、ソース／ドレイン領域を、少なくともＨｓｉの厚みに再成長させる。さらなる実施形態では、ソース／ドレイン領域の幅を、少なくともＷｓｉに、好ましくはＷｓｉを超える値にまで再成長させる（図６Ｂ参照）。再成長したソース／ドレイン・フィン６１８の高さをＨｓｉとして、チャネル領域２０５に比較的近接させて配置することで、チャネルに対して大きな静水圧応力が与えられる。前述したように、この応力により、チャネル領域２０５内の歪みが大きくなり、チャネル内の移動性が上がり、駆動電流が上がる。フィンスペーサ３１８のない実施形態では、ソース／ドレイン領域を、欠陥がないように、または、側壁の成長制約がある場合よりもかなり欠陥が低くなるように、再成長させる。フィンスペーサ３１８がない場合、再成長するソース／ドレイン・フィン６１８の横方向のエピタキシャル成長は妨害を受けないので、｛１１１｝面を形成することができ、｛１１１｝面への成長を、隔離領域２１０の一部の上へと続けさせることができる（図６Ａ）。もちろん、エピタキシャル成長面は、下にある基板２０２の結晶方位に基づいており、つまり、基板の方位が異なれば、エピタキシャル面の方位も異なる。従って、再成長ソース／ドレイン・フィン６１８の幅は、除去されたドーピングされたフィン領域２０８の幅より大きくなる。故に、チャネル領域２０５は、再成長したソース／ドレイン・フィン６１８の幅より小さい幅Ｗｓｉを有している。例えば、再成長したソース／ドレイン・フィン６１８の幅は、１０％と１００％の間の比率で、Ｗｓｉより大きくすることで、パフォーマンスを最適化することができる。一実施形態では、再成長したソース／ドレイン・フィン６１８の幅は、高さＨｓｉの少なくとも半分においてＷｓｉより大きい。言い換えると、再成長したソース／ドレイン・フィン６１８が形成されると、再成長したソース／ドレインの厚みがＨｓｉの約１／２になる頃には、Ｗｓｉを超える幅になる。再成長したソース／ドレイン・フィン６１８の幅を比較的広げることで、金属化コンタクトが形成される表面積をより大きくすることができ、幅がＷｓｉであるソース／ドレイン領域よりもＲｅｘｔｅｒｎａｌを小さくすることができる。再成長したソース／ドレイン・フィン６１８の幅が大きくなると、チャネル領域２０５にかかる歪みの量も大きくなる。
【００４３】
一定の実施形態では、シリコン合金を、再成長したソース／ドレイン・フィン６１８に利用する。合金は、チャネル領域２０５に歪みを加えることができる。実施形態によっては、合金がインサイチューでホウ素ドーピングされたシリコンゲルマニウムであってもよいし（圧縮歪みをかけられたチャネルを有するＰＭＯＳマルチゲートトランジスタ用）、インサイチューで炭素およびリンをドーピングされたシリコンであってもよいし（引っ張り歪みをかけられたチャネルを有するＮＭＯＳマルチゲートトランジスタ用）、または、インサイチューでリンをドーピングされたシリコンであってもよい。また別の実施形態では、他のシリコン合金を利用してもよい。例えば、利用可能な別のシリコン合金材料には、これらに限定はされないが、ニッケルシリサイド、ケイ化チタン、コバルトシリサイド等を含み、ホウ素および／またはアルミニウムのうち１以上でドーピングされてもよい。また別の実施形態では、シリコンではない材料を利用してもよい（例えば純粋なゲルマニウム、ゲルマニウム塩（germatet）等）。
【００４４】
あるＮＭＯＳトランジスタの実施形態では、再成長したソース／ドレイン・フィン６１８は、炭素ドーピングされたシリコンを充填される。炭素ドーピングシリコンは、エピタキシャルで選択的に堆積することができる。さらなる実装例では、炭素ドーピングシリコンはさらに、インサイチューでリンをドーピングされてもよい。炭素濃度は、０．５原子％から５．０原子％の範囲であってよい。リン濃度は、５ｘ１０１９／ｃｍ３から３ｘ１０２１ｃｍ３の間の範囲であってよい。炭素ドーピングシリコンの厚みは、４００オングストロームから１２００オングストロームの間の範囲であってよい。炭素およびリンをドーピングされたシリコンは、（Ｃ，Ｐ）ｙＳｉ（１−ｙ）と記述されてよい。ドーピングされた（Ｃ，Ｐ）ｙＳｉ（１−ｙ）のソースおよびドレイン領域の堆積は、同時に流れる（co-flown）または循環して堆積されることを利用した化学気相堆積反応器、および、エッチングシーケンスプロセス（co-flown or cyclically deposition and etch sequenced process）を利用して実行される。一例では、循環堆積法およびシラン（ＳｉＨ４）、ジクロロシラン（diclholorosilane）、ジシラン、ＰＨ３、ＣＨ３ＳｉＨ３、および、塩素（Ｃｌ２）またはＨＣｌ化学物質を利用するエッチングで形成する。
【００４５】
１つのＰＭＯＳトランジスタ実施形態で、再成長したソース／ドレイン・フィン６１８に、シリコンゲルマニウムを充填してよい。シリコンゲルマニウムはエピタキシャル堆積してよい。ゲルマニウム濃度は、１０原子％と８０原子％の間の範囲であってよい。さらなる実装例では、シリコンゲルマニウムはさらに、インサイチューにホウ素をドーピングされてもよい。ホウ素濃度は、２ｘ１０１９／ｃｍ３から２ｘ１０２１／ｃｍ３の範囲であってよい。シリコンゲルマニウムの厚みは、４０オングストロームから１５００オングストロームの間の範囲であってよい。ドーピングシリコンゲルマニウムの堆積は、ＣＶＤ反応器、ＬＰＣＶＤ反応器、または、超高真空ＣＶＤ（ＵＨＶＣＶＤ）で行うことができる。反応器の温度は、摂氏６００度と摂氏８００度との間の範囲であってよく、反応器の圧力は、１Ｔｏｒｒと７６０Ｔｏｒｒとの間の範囲であってよい。キャリアガスは、水素とヘリウムとからなってよく、その流量は１０ＳＬＭと５０ＳＬＭの間の範囲であってよい。
【００４６】
当業者であれば理解するように、マルチゲートＭＯＳトランジスタにさらなる処理（例えば、トランジスタをさらに修正したり、必要な電気相互接続を提供したりするための置換ゲート酸化プロセス、置換金属ゲートプロセス、アニーリング、または、ケイ素化プロセス（salicidation process））を施してもよい。例えば、再成長させたソース／ドレイン・フィン６１８のエピタキシャル堆積の後に、層間誘電体（ＩＬＤ）が、マルチゲートデバイスの上に堆積され平坦化されてよい（図１の処理１１６および図７にも示す）。フィンスペーサ６１８は除去されているので、ＩＬＤ７２３を、再成長したソース／ドレイン・フィン６１８の側壁に直接堆積することができるので、ゲートスタックスペーサ３１９の側壁および高さＨｓｉの再成長したソース／ドレイン・フィン６１８の側壁部分の両方に接触させることができる。ＩＬＤ７２３は、例えば低誘電率材料等の集積回路構造用の誘電層に利用可能なことが知られている材料で形成されてよい。これら誘電材料には、これらに限定はされないが、二酸化ケイ素（ＳｉＯ２）および炭素ドーピングされた酸化物（ＣＤＯ）、窒化シリコン、有機ポリマー（例えば、ペルフルオロシクロブタン（perfluorocyclobutane）、ポリテトラフルオロエチレン（polytetrafluoroethylene）、ケイフッ化ガラス（ＦＳＧ））、および、有機シリケート（例えば、シルセスキオキサン、シロキサン、または有機シリケートガラス）が含まれてよい。誘電体層７２３は、孔その他の空隙を含むと、さらに誘導率が下がる。
【００４７】
次に、置換金属ゲートプロセスを利用する本発明の実施形態で、処理１１８でエッチングプロセスによりゲートスタック２１７を除去して、延長部キャビティ４２１に充填された再成長したドレイン／ソース延長部６１８Ａを露呈させる。ゲートスタック２１７の層を除去する方法は当技術分野で公知である。別の実装例では、ゲート電極２１３およびゲートキャップ２１４のみを除去して、ゲート誘電体２１２を露呈させる。図８は、ゲートスタックをエッチングで除去した後で形成されたトレンチ開口を示す。
【００４８】
図１に戻ると、ゲート誘電体層を除去して、処理１２０で、新たなゲート誘電体層をチャネル領域２０５の上のトレンチ開口に堆積させてよい。前述した高誘電率の材料（例えば、酸化ハフニウム）をここで利用することができる。同じ堆積プロセスを利用することもできる。ゲート誘電体層の置換を行って、ドライおよびウェットエッチングプロセスを行う間に元のゲート誘電体層に生じうる損傷を解消することができる。次に、金属ゲート電極層をゲート誘電体層の上に堆積させる。従来の金属堆積プロセス（例えばＣＶＤ、ＡＬＤ、ＰＶＤ、無電極めっき法、電気めっき法等）を利用して金属ゲート電極層を形成することができる。図９は、トレンチ開口内に堆積され、再成長したドレイン／ソース延長部６１８Ａがゲート電極層９２４の下に設けられた（ゲート電極層９２６およびゲートスタックスペーサ３１９の側壁に接触しているゲート誘電体層９２４の一部の下にあってもよいし、ゲート電極９２６の下に設けられたゲート誘電体層９２４の一部の下にあってもよい）、高誘電率ゲート誘電体層９２４およびゲート電極層９２６を示す。
【００４９】
ゲート電極層９２６は、トランジスタがＰＭＯＳまたはＮＭＯＳトランジスタのいずれかであるかに応じて、Ｐ型仕事関数の金属またはＮ型仕事関数の金属から形成されてよい。一部の実装例では、ＰＭＯＳトランジスタを形成する場合、Ｐ型仕事関数の金属層を形成するのに利用することができる材料には、これらに限定はされないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および導電性金属酸化物（例えば酸化ルテニウム）が含まれる）が含まれる。Ｐ型金属層により、仕事関数が約４．９ｅＶおよび約５．２ｅＶの間のＰＭＯＳゲート電極を形成することができるようになる。一部の実装例では、ＮＭＯＳトランジスタを形成する場合、Ｎ型仕事関数の金属層を形成するのに利用することができる材料には、これらに限定はされないが、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、およびこれらの合金（例えば、これら元素を含む金属炭化物、すなわち炭化ハフニウム、炭化ジルコニウム、炭化チタニウム、炭化タンタル、炭化アルミニウム等）が含まれる）が含まれる。Ｎ型金属層により、仕事関数が約３．９ｅＶおよび約４．２ｅＶの間のＮＭＯＳゲート電極を形成することができるようになる。一部の実装例では、２以上の金属ゲート電極層を堆積することができる。例えば、アルミニウム金属のような、金属ゲート電極を充填する金属の後に、ある仕事関数を有する金属が堆積されてよい。もちろん、従来技術に従ってドーピングポリシリコン、ケイ化物シリコン（silicided silicon）等を利用することもできる。
【００５０】
以上のようにして、増加したドーピングシリコン量（例えばホウ素ドーピングシリコンゲルマニウムの量のこと）および低減したチャネルシリコン量の組み合わせによりチャネル歪みを増加させマルチゲートトランジスタの全抵抗を低減させることのできる、自己整合したエピタキシャルに再成長したソース／ドレイン領域を有するマルチゲートトランジスタを開示してきた。エピタキシャルソース／ドレイン延長部は、およそ、フィンの高さ全体Ｈｓｉ分、延び、チャネル領域とソース／ドレイン領域の間に急峻な境界を形成して、ドーピング濃度の制御が容易であり、ソース−ドレインプロフィールの最適化が容易である。
【００５１】
上述した本発明の実施形態は、要約も含めて、本発明の全貌を示す意図も、本発明を示された態様そのものに限定する意図もない。本発明の具体的な実装例は例示を目的としたものであり、本発明の範囲内で様々な均等物である変形例が可能であることを当業者であれば理解する。本発明の範囲は、請求項解釈について確立されている原理に基づいて構築される以下の請求項によってのみ限定される。
【特許請求の範囲】
【請求項１】
マルチゲートトランジスタを形成する方法であって、
ゲートを連結したチャネル側壁の高さがＨｓｉである半導体フィンのチャネル領域の上にゲートスタックを形成する段階と、
前記ゲートスタックに隣接する前記半導体フィンのソース／ドレイン領域内に、エッチングレートを制御するドーパントを注入する段階と、
ドーピングされたフィン領域をエッチングして、前記半導体フィンの、略Ｈｓｉに等しい厚みを除去して、前記ゲートスタックの一部の下にある半導体基板の部分を露呈させるソース／ドレイン延長キャビティを形成する段階と、
前記露呈した半導体基板の上に材料を成長させて、再成長したソース／ドレイン・フィン領域を形成する段階と
を備え、
前記再成長したソース／ドレイン・フィン領域は、前記ソース／ドレイン延長キャビティを充填し、前記チャネルの長さ方向に実質的に平行な方向において前記ゲートスタックから離れる方向に延びる
方法。
【請求項２】
前記再成長したソース／ドレイン・フィン領域を、トランジスタチャネル幅（Ｗｓｉ）に平行な方向において、Ｗｓｉより大きい最大幅に成長させる請求項１に記載の方法。
【請求項３】
前記ドーピングされたフィン領域のエッチングレートは、前記下にある半導体基板のエッチングレートより大きく、前記露呈した半導体基板に再成長させた前記材料はシリコンを含む請求項１に記載の方法。
【請求項４】
前記ドーピングされたフィン領域の前記エッチングにより、高さＨｓｉにおいて実質的に一定であるトランジスタチャネル幅（Ｗｓｉ）に垂直な大きさに沿ったアンダーカット長（ＸＵＣ）を有するソース／ドレイン延長キャビティが形成される請求項１に記載の方法。
【請求項５】
前記アンダーカット長（ＸＵＣ）は、前記ゲートスタックの一部の下にあり、前記高さＨｓｉより大きいエッチング深さでは低減する請求項４に記載の方法。
【請求項６】
前記アンダーカット長（ＸＵＣ）は、前記トランジスタチャネル幅（Ｗｓｉ）にわたり一定である請求項４に記載の方法。
【請求項７】
前記ドーパントを注入した後に、前記ゲートスタックの横方向の向かい合う側壁上に第１のスペーサ対を形成して、前記半導体フィンの横方向の向かい合う側面上に第２のスペーサ対を形成する段階と、
前記シリコンを含む材料を成長させる前に前記第２のスペーサ対を、前記ゲートスタックのゲート電極層を露呈させるに足る程度に前記第１のスペーサ対を除去しないよう、除去する段階と
をさらに備え、
前記第１のスペーサ対は、前記半導体フィンの前記注入された領域の上に設けられ、前記第２のスペーサ対は、前記半導体フィンの前記注入された領域に隣接して設けられる
請求項３に記載の方法。
【請求項８】
前記第２のスペーサ対を除去する段階は、さらに、前記ドーピングされたフィン領域のエッチングの後にエッチングを行う段階をさらに有する請求項７に記載の方法。
【請求項９】
前記第２のスペーサ対を除去する段階は、さらに、前記ドーピングされたフィン領域のエッチング中にエッチングを行う段階をさらに有する請求項７に記載の方法。
【請求項１０】
前記ドーピングされたフィン領域をエッチングして、前記半導体フィンの、少なくともＨｓｉに等しい厚みを除去する段階は、さらに、チャネル領域に近接した前記半導体フィンの領域における、略Ｈｓｉに等しい厚み分をエッチングにより除去して、前記チャネル領域から遠い前記半導体フィンの領域の、Ｈｓｉより大きい厚みをエッチングにより除去する段階を有する請求項１に記載の方法。
【請求項１１】
前記チャネル領域から遠い前記半導体フィンの領域の、Ｈｓｉより大きい厚みのエッチングによる除去は、前記半導体フィンに隣接した前記ゲートスタックの一部の下に設けられている隔離上面よりも下の位置にまで前記半導体基板を後退させることを含む請求項１０に記載の方法。
【請求項１２】
前記ドーパントを注入する段階は、炭素、リン、またはヒ素のうちの少なくとも１つを注入する段階を含み、
前記ドーピングされたフィン領域をエッチングする段階は、Ｃｌ２と、ＮＦ３、ＨＢｒ、ＳＦ６、およびＡｒからなる群から選択された別の化合物との混合物を含むドライエッチングを含む請求項１に記載の方法。
【請求項１３】
半導体基板から延びる半導体フィンの、ゲートを連結したチャネル側壁の高さがＨｓｉであるチャネル領域の上に設けられたゲート誘電体とゲート電極とを含むゲートスタックと、
前記基板上に設けられ、前記チャネル領域に隣接したソース／ドレイン延長領域を含む、再成長したソース／ドレイン半導体フィンと
を備え、
前記ソース／ドレイン延長領域と前記チャネル領域とで、略Ｈｓｉに等しい高さに沿った界面が形成されている、マルチゲートトランジスタ。
【請求項１４】
前記ソース／ドレイン延長領域は、前記高さＨｓｉにおいて一定であるトランジスタチャネル幅（Ｗｓｉ）に垂直な大きさに沿って、ある量分前記ゲートスタックの下に重なる請求項１３に記載のマルチゲートトランジスタ。
【請求項１５】
前記ソース／ドレイン延長領域が前記ゲートスタックと重なる量は、ゲート誘電体界面から測った高さがＨｓｉより大きくなると低減する請求項１４に記載のマルチゲートトランジスタ。
【請求項１６】
前記チャネル領域から離れる方向の前記再成長したソースドレイン・フィンの高さは、少なくともＨｓｉに等しく、トランジスタチャネルの幅（Ｗｓｉ）に平行な大きさに沿った再成長したソース／ドレイン・フィンの幅は、Ｗｓｉより大きい請求項１３に記載のマルチゲートトランジスタ。
【請求項１７】
前記再成長したソース／ドレイン・フィンの幅は、前記高さＨｓｉの少なくとも半分の場所でＷｓｉより大きい請求項１６に記載のマルチゲートトランジスタ。
【請求項１８】
前記ゲートスタックの横方向の向かい合う側面は誘電体スペーサに隣接しており、層間誘電体（ＩＬＤ）は、前記誘電体スペーサの外部側壁および前記高さＨｓｉ内に位置する前記再成長したソース／ドレイン・フィンの側壁部分の両方に接触している請求項１３に記載のマルチゲートトランジスタ。
【請求項１９】
前記ゲートスタックは、高誘電率ゲート誘電体層および金属ゲート電極を含み、
前記再成長したソース／ドレイン・フィン領域は、炭素およびリンをドーピングされたシリコン、または、ホウ素ドーピングされたシリコンゲルマニウムを含むことで、前記チャネル領域に歪みを与える請求項１３に記載のマルチゲートトランジスタ。
【請求項２０】
前記ソース／ドレイン延長領域は、０より大きい距離分、前記高誘電率ゲート誘電体層から下方に離れている請求項１９に記載のマルチゲートトランジスタ。
【請求項１】
マルチゲートトランジスタを形成する方法であって、
ゲートを連結したチャネル側壁の高さがＨｓｉである半導体フィンのチャネル領域の上にゲートスタックを形成する段階と、
前記ゲートスタックに隣接する前記半導体フィンのソース／ドレイン領域内に、エッチングレートを制御するドーパントを注入する段階と、
ドーピングされたフィン領域をエッチングして、前記半導体フィンの、略Ｈｓｉに等しい厚みを除去して、前記ゲートスタックの一部の下にある半導体基板の部分を露呈させるソース／ドレイン延長キャビティを形成する段階と、
前記露呈した半導体基板の上に材料を成長させて、再成長したソース／ドレイン・フィン領域を形成する段階と
を備え、
前記再成長したソース／ドレイン・フィン領域は、前記ソース／ドレイン延長キャビティを充填し、前記チャネルの長さ方向に実質的に平行な方向において前記ゲートスタックから離れる方向に延びる
方法。
【請求項２】
前記再成長したソース／ドレイン・フィン領域を、トランジスタチャネル幅（Ｗｓｉ）に平行な方向において、Ｗｓｉより大きい最大幅に成長させる請求項１に記載の方法。
【請求項３】
前記ドーピングされたフィン領域のエッチングレートは、前記下にある半導体基板のエッチングレートより大きく、前記露呈した半導体基板に再成長させた前記材料はシリコンを含む請求項１に記載の方法。
【請求項４】
前記ドーピングされたフィン領域の前記エッチングにより、高さＨｓｉにおいて実質的に一定であるトランジスタチャネル幅（Ｗｓｉ）に垂直な大きさに沿ったアンダーカット長（ＸＵＣ）を有するソース／ドレイン延長キャビティが形成される請求項１に記載の方法。
【請求項５】
前記アンダーカット長（ＸＵＣ）は、前記ゲートスタックの一部の下にあり、前記高さＨｓｉより大きいエッチング深さでは低減する請求項４に記載の方法。
【請求項６】
前記アンダーカット長（ＸＵＣ）は、前記トランジスタチャネル幅（Ｗｓｉ）にわたり一定である請求項４に記載の方法。
【請求項７】
前記ドーパントを注入した後に、前記ゲートスタックの横方向の向かい合う側壁上に第１のスペーサ対を形成して、前記半導体フィンの横方向の向かい合う側面上に第２のスペーサ対を形成する段階と、
前記シリコンを含む材料を成長させる前に前記第２のスペーサ対を、前記ゲートスタックのゲート電極層を露呈させるに足る程度に前記第１のスペーサ対を除去しないよう、除去する段階と
をさらに備え、
前記第１のスペーサ対は、前記半導体フィンの前記注入された領域の上に設けられ、前記第２のスペーサ対は、前記半導体フィンの前記注入された領域に隣接して設けられる
請求項３に記載の方法。
【請求項８】
前記第２のスペーサ対を除去する段階は、さらに、前記ドーピングされたフィン領域のエッチングの後にエッチングを行う段階をさらに有する請求項７に記載の方法。
【請求項９】
前記第２のスペーサ対を除去する段階は、さらに、前記ドーピングされたフィン領域のエッチング中にエッチングを行う段階をさらに有する請求項７に記載の方法。
【請求項１０】
前記ドーピングされたフィン領域をエッチングして、前記半導体フィンの、少なくともＨｓｉに等しい厚みを除去する段階は、さらに、チャネル領域に近接した前記半導体フィンの領域における、略Ｈｓｉに等しい厚み分をエッチングにより除去して、前記チャネル領域から遠い前記半導体フィンの領域の、Ｈｓｉより大きい厚みをエッチングにより除去する段階を有する請求項１に記載の方法。
【請求項１１】
前記チャネル領域から遠い前記半導体フィンの領域の、Ｈｓｉより大きい厚みのエッチングによる除去は、前記半導体フィンに隣接した前記ゲートスタックの一部の下に設けられている隔離上面よりも下の位置にまで前記半導体基板を後退させることを含む請求項１０に記載の方法。
【請求項１２】
前記ドーパントを注入する段階は、炭素、リン、またはヒ素のうちの少なくとも１つを注入する段階を含み、
前記ドーピングされたフィン領域をエッチングする段階は、Ｃｌ２と、ＮＦ３、ＨＢｒ、ＳＦ６、およびＡｒからなる群から選択された別の化合物との混合物を含むドライエッチングを含む請求項１に記載の方法。
【請求項１３】
半導体基板から延びる半導体フィンの、ゲートを連結したチャネル側壁の高さがＨｓｉであるチャネル領域の上に設けられたゲート誘電体とゲート電極とを含むゲートスタックと、
前記基板上に設けられ、前記チャネル領域に隣接したソース／ドレイン延長領域を含む、再成長したソース／ドレイン半導体フィンと
を備え、
前記ソース／ドレイン延長領域と前記チャネル領域とで、略Ｈｓｉに等しい高さに沿った界面が形成されている、マルチゲートトランジスタ。
【請求項１４】
前記ソース／ドレイン延長領域は、前記高さＨｓｉにおいて一定であるトランジスタチャネル幅（Ｗｓｉ）に垂直な大きさに沿って、ある量分前記ゲートスタックの下に重なる請求項１３に記載のマルチゲートトランジスタ。
【請求項１５】
前記ソース／ドレイン延長領域が前記ゲートスタックと重なる量は、ゲート誘電体界面から測った高さがＨｓｉより大きくなると低減する請求項１４に記載のマルチゲートトランジスタ。
【請求項１６】
前記チャネル領域から離れる方向の前記再成長したソースドレイン・フィンの高さは、少なくともＨｓｉに等しく、トランジスタチャネルの幅（Ｗｓｉ）に平行な大きさに沿った再成長したソース／ドレイン・フィンの幅は、Ｗｓｉより大きい請求項１３に記載のマルチゲートトランジスタ。
【請求項１７】
前記再成長したソース／ドレイン・フィンの幅は、前記高さＨｓｉの少なくとも半分の場所でＷｓｉより大きい請求項１６に記載のマルチゲートトランジスタ。
【請求項１８】
前記ゲートスタックの横方向の向かい合う側面は誘電体スペーサに隣接しており、層間誘電体（ＩＬＤ）は、前記誘電体スペーサの外部側壁および前記高さＨｓｉ内に位置する前記再成長したソース／ドレイン・フィンの側壁部分の両方に接触している請求項１３に記載のマルチゲートトランジスタ。
【請求項１９】
前記ゲートスタックは、高誘電率ゲート誘電体層および金属ゲート電極を含み、
前記再成長したソース／ドレイン・フィン領域は、炭素およびリンをドーピングされたシリコン、または、ホウ素ドーピングされたシリコンゲルマニウムを含むことで、前記チャネル領域に歪みを与える請求項１３に記載のマルチゲートトランジスタ。
【請求項２０】
前記ソース／ドレイン延長領域は、０より大きい距離分、前記高誘電率ゲート誘電体層から下方に離れている請求項１９に記載のマルチゲートトランジスタ。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【公表番号】特表２０１３−５１５３５６（Ｐ２０１３−５１５３５６Ａ）
【公表日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１２−５４４５４４（Ｐ２０１２−５４４５４４）
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５７３４６
【国際公開番号】ＷＯ２０１１／０８７５７１
【国際公開日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公表日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５７３４６
【国際公開番号】ＷＯ２０１１／０８７５７１
【国際公開日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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