半導体装置および半導体装置の製造方法
【課題】 異なるゲート長またはゲート幅を有し、フルシリサイド化されたゲート電極を備えた半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体基板５と、半導体基板上に形成された第１のゲート絶縁膜５１と、半導体基板上に形成された第２のゲート絶縁膜５２と、第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極１１と、第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極１２であって、半導体基板の表面を占める面積が第１のゲート電極よりも大きく、なおかつ、第１のゲート電極よりも厚みが薄い第２のゲート電極１２とを備えている。
【解決手段】 半導体装置１００は、半導体基板５と、半導体基板上に形成された第１のゲート絶縁膜５１と、半導体基板上に形成された第２のゲート絶縁膜５２と、第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極１１と、第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極１２であって、半導体基板の表面を占める面積が第１のゲート電極よりも大きく、なおかつ、第１のゲート電極よりも厚みが薄い第２のゲート電極１２とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＩＳデバイスを高性能化するために、素子の微細化が進んでいる。素子の微細化に伴い、ゲート酸化膜が薄膜化されている。ゲート電極がポリシリコンからなる場合、ゲート酸化膜の薄膜化により、ゲート電極がスイッチング時に空乏化する問題が生じる。ゲート酸化膜が１ｎｍを下回ると、ゲート酸化膜の容量に対してゲート電極の空乏化容量は３０％に達してしまう。
【０００３】
この問題に対処するために、ポリシリコンからなるゲート電極に代えて、金属からなるゲート電極を用いる技術が提案されている。例えば、ゲート電極を完全にシリサイド化するＦＵＳＩ（Fully-Silicide Gate）技術がある（非特許文献１）。
【０００４】
しかし、様々なゲート長またはゲート幅を有するゲート電極が同一の半導体基板上に設けられている場合、総てのゲート電極をフルシリサイド化することは困難であることが知られている(非特許文献２)。ゲート長またはゲート幅の小さいゲート電極は、逆細線効果によりフルシリサイド化しやすいが、逆に、ゲート長またはゲート幅の大きいゲート電極は、フルシリサイド化し難いという傾向がある。特に、ニッケルは、ゲート電極とサイドウォールとの界面での拡散係数が速いので、ニッケルシリサイドを形成する際に、逆細線効果が顕著に生じる。フルシリサイド化されたゲート電極およびフルシリサイド化されていないゲート電極が同一チップ上にあると、半導体装置の動作がばらつくという問題が生じる。
【０００５】
各ゲート電極に適合したシリサイド工程を繰り返すことによって、ゲート長またはゲート幅の異なるゲート電極をフルシリサイド化することは可能である。しかし、このような手法は、製造プロセスを煩雑化し、製造期間を長期化させる。その結果、半導体装置がコスト高になる。
【非特許文献１】M. Kakumu et al., VLSI Tech. Dig. (1984), p. 30
【非特許文献２】J. Kedzierski et al., IEDM Tech. Dig. (2003))
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、異なるゲート長またはゲート幅を有するゲート電極をフルシリサイド化した半導体装置を提供する。さらに、ゲート長またはゲート幅に依存することなく、ゲート電極を簡単にフルシリサイド化する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極であって、ゲート長またはゲート幅が前記第１のゲート電極よりも大きく、なおかつ、厚みが前記第１のゲート電極よりも薄い第２のゲート電極とを備えている。
【０００８】
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成された複数のサブゲート電極を含み、ゲート長またはゲート幅が前記第１のゲート電極よりも大きい第２のゲート電極とを備え、前記複数のサブゲート電極がフルシリサイド化されている。
【０００９】
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成され、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きく、フルシリサイド化された第２のゲート電極と、前記第２のゲート電極内に含まれた粒子とを備えている。
【００１０】
本発明に係る実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
【００１１】
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域をエッチングし、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極の両側に形成されたソース・ドレイン拡散層またはシリサイド電極を層間絶縁膜で被覆し、
前記層間絶縁膜を研磨することによって前記第１のゲート電極の上面および前記第２のゲート電極の上面を露出させ、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備している。
【００１２】
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第１のゲート絶縁膜上のゲート電極材料をエッチングして第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上のゲート電極材料をエッチングして、前記第２のゲート絶縁膜上に並列する複数のサブゲート電極を含み、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
【００１３】
本発明に係るさらに他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第２のゲート絶縁膜上の前記ゲート電極材料に酸素を注入し、
前記ゲート電極材料を熱処理することによって、前記第２のゲート絶縁膜上の前記ゲート電極材料内に粒子を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
【発明の効果】
【００１４】
本発明による半導体装置は、異なるゲート長またはゲート幅を有しかつフルシリサイド化されたゲート電極を備えている。
【００１５】
本発明による半導体装置の製造方法は、ゲート長またはゲート幅に依存することなく、ゲート電極を簡単にフルシリサイド化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、ｐ型半導体の構成要素をｎ型半導体に代え、かつ、ｎ型半導体の構成要素をｐ型半導体に代えてもよい。
【００１７】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体装置１００の断面図である。図では、互いにゲート長の異なる２つのＭＩＳトランジスタ１０１および１０２が示されている。ＭＩＳトランジスタ１０１および１０２のゲート幅は等しいものとする。また、ＭＩＳトランジスタ１０１および１０２は、ｐ型トランジスタまたはｎ型トランジスタのいずれでもよい。第１の実施形態では、ゲート電極の厚みを制御することによって、ゲート長の異なる複数のゲート電極をフルシリサイド化する。
【００１８】
半導体装置１００は、半導体基板５と、ソース・ドレインシリサイド層１０と、ＳＴＩ（Shallow Trench Isolation）２０と、サイドウォール３０と、ソース・ドレイン拡散層４０と、第１のゲート絶縁膜５１と、第２のゲート絶縁膜５２と、第１のゲート電極１１と、第２のゲート電極１２とを備えている。
【００１９】
ＳＴＩ２０は、トランジスタ１０１とトランジスタ１０２との間を素子分離している。第１のゲート絶縁膜５１および第２のゲート絶縁膜５２は、半導体基板５の表面上に形成されている。第１のゲート電極１１は、第１のゲート絶縁膜５１上に形成されている。第２のゲート電極１２は、第２のゲート絶縁膜５２上に形成されている。
【００２０】
第２のゲート電極１２のゲート長は第１のゲート電極１１のゲート長よりも長く、かつ、第２のゲート電極１２のゲート幅は第１のゲート電極１１のゲート幅と等しい。従って、半導体基板５の表面上方から見た場合に、第２のゲート電極１２の表面積は、第１のゲート電極１１の表面積よりも大きい。換言すると、第２のゲート電極１２が半導体基板５の表面を占める面積は、第１のゲート電極１１のそれよりも大きい。また、第１のゲート電極１１の厚みは、第２のゲート電極１２の厚みよりも厚い。これは、第１のゲート電極１１の抵抗が第２のゲート電極１２の抵抗よりも著しく高くなることを防止するためである。
【００２１】
半導体基板５は、例えば、p型シリコン基板である。第１および第２のゲート絶縁膜５１および５２の膜厚は、例えば、２ｎｍ以下であることが好ましい。第１および第２のゲート絶縁膜５１および５２は、例えば、シリコン酸化膜でよい。第１および第２のゲート絶縁膜５１および５２は、シリコン酸化膜よりも誘電率が高い高誘電体絶縁膜でもよい。第１および第２のゲート絶縁膜５１および５２は、例えば、Ｓｉ３Ｎ４，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，Ｌａ２Ｏ５，ＣｅＯ２，ＺｒＯ２，ＨｆＯ２，ＳｒＴｉＯ３，Ｐｒ２Ｏ３等のいずれかでもよい。第１および第２のゲート絶縁膜５１および５２は、ＺｒシリケートやＨｆシリケートのようにシリコン酸化物に金属イオンを混合させた材料でもよく、これらの材料を組み合わせたものでもよい。第１および第２のゲート絶縁膜５１および５２は、ＨｆＳｉＯＮのように高誘電体絶縁膜に窒素を混合させた材料でもよい。高誘電体絶縁膜に窒素を混合させることにより、ゲート絶縁膜の耐熱性が向上するので、ゲート電極構造の製造が容易となる。
【００２２】
ゲート電極１１および１２は、例えば、ニッケルシリサイドからなる。第１のゲート電極１１のゲート長は約３０ｎｍであり、第２のゲート電極１２のゲート長は約１００ｎｍである。第１のゲート電極１１の膜厚（高さ）は、約５０ｎｍであり、第２のゲート電極１２の膜厚（高さ）は、約２０ｎｍである。
【００２３】
逆細線効果は、ゲート長が５０ｎｍ以下の場合に生じることが報告されている。従って、第１のゲート電極のゲート長は５０ｎｍよりも短く、第２のゲート電極のゲート長は５０ｎｍよりも長ければよい。
【００２４】
ソース・ドレイン層４０は、第１および第２のゲート電極１１および１２を挟むように形成されている。ソース・ドレイン層４０は、例えば、高濃度のｎ型半導体である。ニッケルシリサイド層１０は、ソース・ドレイン層４０の上部に形成されている。ニッケルシリサイド層１０は、ニッケルシリサイドからなり、ソース・ドレイン層４０とソース・ドレイン電極（図示せず）とを低抵抗で接続する。
【００２５】
サイドウォール３０は、第１のゲート電極１１および第２のゲート電極１２のそれぞれの側壁に隣接して形成されている。サイドウォール３０は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。
【００２６】
このように、本実施形態による半導体装置１００は、互いに異なるゲート長を有しており、尚且つ、フルシリサイド化された複数のゲート電極を備えている。
【００２７】
図２から図５は、第１の実施形態に従った半導体装置１００の製造方法の流れを示す断面フロー図である。図２から図５を参照して、半導体装置１００の製造方法を説明する。
【００２８】
図２に示すように、第１の表面領域Ｒ１および第２の表面領域Ｒ２を有する半導体基板５を準備する。次に、素子分離領域にトレンチを形成し、そのトレンチにシリコン酸化膜を充填する。これによりＳＴＩ２０が形成される。次に、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１を、例えば窒化珪素からなるハードマスク材７２で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、シリコン熱酸化膜およびポリシリコン膜を連続的に形成する。このとき、ポリシリコン膜の堆積膜厚は、約２０ｎｍである。続いて、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、第２のゲート絶縁膜５２および第２のゲート電極６２が形成される。このとき、スリミング技術を用いて第２のゲート電極６２を微細加工し、第２のゲート電極６２のゲート長を約１００ｎｍにする。その後、ハードマスク材７２を例えば熱燐酸などで除去する。
【００２９】
図３に示すように、次に、フォトリソグラフィ技術を用いて、第２の表面領域Ｒ２を、例えば窒化珪素からなるハードマスク材７１で被覆し、第１の表面領域Ｒ１のみを露出させる。続いて、第１のゲート絶縁膜５１および第１のゲート電極６１が、第２のゲート絶縁膜５２および第２のゲート電極６２と同様の工程を経て形成される。但し、第１のゲート電極６１を形成する際のポリシリコン膜の堆積膜厚は、約５０ｎｍである。また、第１のゲート電極６１のゲート長は約３０ｎｍにする。尚、この時点で、第１および第２のゲート電極は、シリサイドではなく、ポリシリコンからなる。よって、第１および第２のゲート電極の参照番号をそれぞれ６１および６２としている。その後、ハードマスク材７１を例えば熱燐酸を用いて除去する。
【００３０】
次に、図４に示すように、第１および第２のゲート電極６１および６２のそれぞれの側壁にサイドウォール３０を形成する。次に、ソース・ドレイン拡散層４０を形成する。ソース・ドレイン拡散層４０を形成するために、イオン注入またはプラズマドーピングを用いてよい。続いて、半導体基板５の全面にニッケルを堆積する。このとき、ニッケル膜の膜厚は、約１２ｎｍである。
【００３１】
第２のゲート電極６２のゲート長が逆細線効果を得られないほどに長い場合、第２のゲート電極６２をフルシリサイド化するために必要なニッケル膜の膜厚は、第２のゲート電極６２のポリシリコンの厚みの約０．５５倍以下である。即ち、ニッケル膜の膜厚は、第２のゲート電極６２のポリシリコンの厚みのほぼ半分以下でよい。従って、本実施形態では、ニッケル膜の膜厚は、約１２ｎｍでよい。
【００３２】
次に、４５０℃で６０秒間ランプアニールを実行する。このとき、図５に示すように、第１のゲート電極６１は、逆細線効果によってフルシリサイド化される。第２のゲート電極６２は、膜厚が十分に薄いのでフルシリサイド化される。このように、フルシリサイド化された第１および第２のゲート電極１１および１２が形成される。これと同時に、ソース・ドレインシリサイド層１０を形成してもよい。
【００３３】
アニール工程において、ニッケルは、第１のゲート電極６１とサイドウォール３０との界面を速やかに拡散する。それによって、第１のゲート電極６１は、その底部までフルシリサイド化される。この現象を“逆細線効果”という。
【００３４】
第１の実施形態は、同一半導体基板５上において、ゲート長の異なる複数のゲート電極を同一工程でフルシリサイド化することができる。
【００３５】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った半導体装置２００の断面図である。第２の実施形態において、ＭＩＳトランジスタ１０２は、半導体基板５上に形成された半導体領域９０に形成されている。従って、第２のゲート電極１２の底面は、第１のゲート電極１１の底面よりも半導体基板５の表面７から高い位置にある。これにより、第２のゲート電極１２の上面を第１のゲート電極１１の上面と同じ高さにし、尚且つ、第２のゲート電極１２の厚みを第１のゲート電極１１の厚みよりも薄くすることができる。第２の実施形態におけるその他の構成は、第１の実施形態の構成と同様でよい。
【００３６】
半導体領域９０は、例えば、シリコン単結晶からなる。半導体領域９０の厚みは、第１のゲート電極１１の厚みと第２のゲート電極１２の厚みとの差でよい。例えば、第１のゲート電極１１の厚みが１００ｎｍであり、第２のゲート電極１２の厚みが４０ｎｍであるとすると、半導体領域９０の厚みは６０ｎｍである。
【００３７】
第２のゲート電極１２の上面と第１のゲート電極１１の上面とを同じ高さにすることによって、半導体装置２００の製造においてＣＭＰ（Chemical-Mechanical Polishing）を容易に実行することができる。
【００３８】
図７から図１０は、第２の実施形態に従った半導体装置２００の製造方法の流れを示す断面フロー図である。図７から図１０を参照して、半導体装置２００の製造方法を説明する。
【００３９】
まず、フォトリソグラフィ技術およびシリコン単結晶の選択エピタキシャル成長法を用いて、図７に示すように、半導体基板５の第２の表面領域Ｒ２に半導体領域９０を形成する。半導体領域９０の厚みは、例えば、約６０ｎｍである。
【００４０】
次に、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、ＣＭＰを用いて、ポリシリコン膜６０の表面を平坦化する。これにより、第１および第２のゲート電極６１および６２の上面の高さを等しくすることができる。
【００４１】
図８に示すように、次に、ＲＩＥ法およびスリミング技術を用いて、第１のゲート電極６１および第２のゲート電極６２を形成する。第１のゲート電極６１のゲート長は約３０ｎｍでよい。第２のゲート電極６２のゲート長は約１００ｎｍでよい。第１のゲート電極１１の厚みは、例えば、１００ｎｍであり、第２のゲート電極１２の厚みは、例えば、４０ｎｍである。
【００４２】
図９に示すように、次に、第１の実施形態と同様に、サイドウォール３０およびソース・ドレイン拡散層４０を形成する。半導体基板５の全面にニッケルを堆積する。このとき、ニッケル膜の膜厚は、約８ｎｍである。続いて、ランプアニールによって、ソース・ドレイン層４０の上部にソース・ドレインシリサイド層１０を形成する。このとき、第１および第２のゲート電極の上部もシリサイド化される。
【００４３】
次に、層間絶縁膜９２を半導体基板５の全面に堆積する。層間絶縁膜９２は、例えば、ＢＰＳＧである。続いて、ＣＭＰを用いて、層間絶縁膜９２を平坦化し、第１および第２のゲート電極の上面を露出させる。
【００４４】
次に、半導体基板５の全面にニッケル膜８０を堆積する。上述のとおり、第１および第２のゲート電極６１および６２の上部は或る程度シリサイド化されるので、ニッケル膜８０の厚みは、第１の実施形態におけるニッケル膜よりも薄くてよい。よって、ニッケル膜の膜厚は、約２０ｎｍでよい。続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図１０に示すように、第１のゲート電極６１は、逆細線効果によってフルシリサイド化される。第２のゲート電極６２は、膜厚が十分に薄いのでフルシリサイド化される。
【００４５】
第２の実施形態では、層間絶縁膜９２でソース・ドレイン層４０を被覆したまま、第１および第２のゲート電極６１および６２の上面を露出させることができる。よって、ソース・ドレインシリサイド層１０のシリサイド化工程と、第１および第２のゲート電極１１および１２のシリサイド化工程とを別工程で実行することができる。
【００４６】
第２の実施形態では、半導体領域９０によって第２のゲート電極１２の底面の位置を嵩上げし、これにより、第１および第２のゲート電極１１および１２の各上面の高さを等しくした。代替的に、第１の表面領域Ｒ１の半導体基板５をエッチングすることによって、第１のゲート電極１１の底面の位置を低下させてもよい。この手法を用いても、第１および第２のゲート電極１１および１２の各上面の高さを等しくすることができる。
【００４７】
さらに、これら手法を組合せて、半導体領域９０によって第２のゲート電極１２の底面を嵩上げし、尚且つ、第１のゲート電極１１の高さの位置を低下させてもよい。
【００４８】
（第３の実施形態）
図１１は、本発明に係る第３の実施形態に従った半導体装置３００の断面図である。第３の実施形態において、第２のゲート電極１２は、複数のサブゲート電極３０１と、電極間絶縁膜３０２とを含む。複数のサブゲート電極３０１は、第２のゲート絶縁膜上に並列に形成されている。電極間絶縁膜３０２は、隣り合うサブゲート電極３０１の間に設けられている。よって、サブゲート電極３０１および電極間絶縁膜３０２は、交互に設けられており、それによって、断面または上面においてストライプ状に見える。
【００４９】
第１のゲート電極１１のゲート長は、例えば、２０ｎｍである。第２のゲート電極１２のゲート長は、例えば、１２０ｎｍである。サブゲート電極３０１の幅は、例えば、２０ｎｍである。電極間絶縁膜３０２の幅は、例えば、５ｎｍである。第３の実施形態では、サブゲート電極３０１は５つ設けられており、電極間絶縁膜３０２はこれらのサブゲート電極３０１の間に４つ設けられている。第１のゲート電極１１および第２のゲート電極１２の高さは、両方とも、例えば、５０ｎｍである。
【００５０】
第３の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００５１】
第３の実施形態では、第１および第２のゲート電極１１および１２の両方において逆細線効果が生じる。従って、第２のゲート電極１２の厚みが第１のゲート電極１１の厚みと等しい場合であっても、第１および第２のゲート電極１１および１２の両方をフルシリサイド化することができる。
【００５２】
図１２から図１５は、第３の実施形態に従った半導体装置３００の製造方法の流れを示す断面フロー図である。図１２から図１５を参照して、半導体装置３００の製造方法を説明する。
【００５３】
図１２に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。このとき、ポリシリコン膜の堆積膜厚は、約５０ｎｍである。
【００５４】
図１３に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１のゲート電極６１およびサブゲート電極３５１が形成される。このとき、スリミング技術を用いて第１のゲート電極６１およびサブゲート電極３５１を微細加工し、これらの幅を約２０ｎｍにする。隣り合うサブゲート電極３５１の間隔は、５ｎｍである。このように、第１のゲート電極６１およびサブゲート電極３５１のそれぞれのチャネル長方向の幅を等しくすることによって、第１のゲート電極６１およびサブゲート電極３５１のエッチングが容易になる。
【００５５】
次に、絶縁材料３１を半導体基板５の全面に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図１４に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
【００５６】
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。次に、図１４に示すように、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍでよい。
【００５７】
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図１５に示すように、第１のゲート電極６１および複数のサブゲート電極３５１は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１およびサブゲート電極３０１を得ることができる。
【００５８】
このように、第３の実施形態では、第１および第２のゲート電極１１および１２はともに逆細線効果によってフルシリサイド化される。これにより、第１および第２のゲート電極１１および１２のそれぞれの厚みを等しくすることができる。その結果、第１および第２のゲート電極１１および１２の形成工程を共通化することができる。
【００５９】
尚、複数のサブゲート電極３０１は、パッド等によって電気的に接続されている。また、隣り合うサブゲート電極３０１の間隔は、約５ｎｍと非常に狭いので、ＭＩＳトランジスタ１０２の動作時にチャネルが途切れることは無い。
【００６０】
（第４の実施形態）
図１６は、本発明に係る第４の実施形態に従った半導体装置４００の断面図である。第４の実施形態において、第２のゲート電極１２は、隣り合うサブゲート電極３０１の間の第２のゲート絶縁膜上にシリサイド層４０１を有する。シリサイド層４０１は、例えば、ニッケルシリサイドである。シリサイド層４０１の厚みは、例えば、５ｎｍである。第４の実施形態の他の構成は、第３の実施形態の構成と同様でよい。
【００６１】
第４の実施形態において、シリサイド層４０１が第２のゲート絶縁膜５２の近傍に均一に形成されている。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。さらに第４の実施形態は、第３の実施形態と同様の効果を有する。
【００６２】
第４の実施形態の第１の製造方法は、第３の実施形態の製造方法とほぼ同様でよい。図１２から図１３において、ポリシリコン膜６０をエッチングすると、第１のゲート電極６１が形成された時点においては、サブゲート電極３５１間にポリシリコンがまだ残存する。第３の実施形態では、さらにエッチングを続行することによって、サブゲート電極３５１間のポリシリコンを除去する。しかし、第４の実施形態では、サブゲート電極３５１間にポリシリコンを残存させた状態でエッチングを停止する。さらに、この残存したポリシリコンをサブゲート電極３５１と同時にシリサイド化することによって、シリサイド層４０１を得ることができる。
【００６３】
図１７から図２０は、半導体装置４００の第２の製造方法の流れを示す断面フロー図である。図１７から図２０を参照して、半導体装置４００の第２の製造方法を説明する。
【００６４】
図１７に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２を形成する。次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１の表面領域をマスクし、第２の表面領域を露出させる。続いて、ＣＶＤによりシリサイド層４０１を約５ｎｍ堆積する。次に、ＬＰＣＶＤによりポリシリコン膜６０を堆積する。このとき、ポリシリコン膜の堆積膜厚は、約５０ｎｍである。その後、ポリシリコン膜６０の表面をＣＭＰで平坦化してもよい。
【００６５】
図１８に示すように、次に、第１のゲート電極６１およびサブゲート電極３５１を形成する。このとき、第１のゲート電極６１およびサブゲート電極３５１は、それぞれ個別の工程で形成される必要がある。これは、第１のゲート電極６１の厚みとサブゲート電極３５１の厚みが異なるため、それぞれのエッチング量が異なるからである。
【００６６】
例えば、まず、フォトリソグラフィ技術を用いて、第２の表面領域Ｒ２をマスクし、第１の表面領域Ｒ１を露出させる。第１のゲート絶縁膜５１をエンドポイントとしてＲＩＥを実行し、第１の表面領域Ｒ１のポリシリコン膜６０をエッチングする。これにより、第１のゲート電極６１が形成される。次に、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をマスクし、第２の表面領域Ｒ２を露出させる。次に、シリサイド層４０１をエンドポイントとしてＲＩＥを実行し、第２の表面領域Ｒ２のポリシリコン膜６０をエッチングする。これにより、サブゲート電極３５１が形成される。
【００６７】
次に、絶縁材料３１を半導体基板５の全面に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図１９に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
【００６８】
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍでよい。
【００６９】
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図２０に示すように、第１のゲート電極６１および複数のサブゲート電極３５１は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１およびサブゲート電極３０１を得ることができる。
【００７０】
このように、第３の実施形態では、第１および第２のゲート電極１１および１２はともに逆細線効果によってフルシリサイド化される。さらに、複数のサブゲート電極３０１は、シリサイド層４０１によって電気的に接続されている。
【００７１】
第２の製造方法によれば、第２のゲート電極１２内の複数のサブゲート電極３０１を第２のゲート絶縁膜５２上で確実に電気的に接続することができる。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。
【００７２】
（第５の実施形態）
図２１は、本発明に係る第５の実施形態に従った半導体装置５００の断面図である。第５の実施形態では、第２のゲート電極１２が２層構造を有し、さらに、第１のゲート電極１１の底面の位置が半導体領域５０２によって嵩上げされている。
【００７３】
第２のゲート電極１２の下部には、シリサイド層５０１が第２のゲート絶縁膜５２上に設けられている。第２のゲート電極１２の上部には、サブゲート電極３０１および電極間絶縁膜３０２が設けられている。サブゲート電極３０１がシリサイド層５０１上に設けられているので、サブゲート電極３０１および第１のゲート電極１１の各上面の高さを等しくするために、第１の表面領域Ｒ１の半導体基板５上に半導体領域５０２が設けられている。
【００７４】
半導体領域５０２の厚みは、シリサイド層５０１の厚みとほぼ等しい。これにより、第１のゲート電極１１の厚みはサブゲート電極３０１の厚みと等しくすることができる。その結果、第１のゲート電極１１およびサブゲート電極３０１は、同一工程において同時に形成することができる。
【００７５】
第５の実施形態の他の構成は、第４の実施形態の構成と同様でよい。第５の実施形態は、第４の実施形態と同様の効果を有する。
【００７６】
図２２から図２５は、半導体装置５００の製造方法の流れを示す断面フロー図である。図２２から図２５を参照して、半導体装置５００の製造方法を説明する。
【００７７】
図２２に示すように、まず、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１の表面領域をマスクし、第２の表面領域を露出させる。続いて、ＣＶＤによりシリサイド層４０１を約５ｎｍ堆積する。次に、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。ポリシリコン膜６０の表面が平坦でない場合には、ポリシリコン膜６０の表面をＣＭＰで平坦化する。
【００７８】
図２３に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１のゲート電極６１およびサブゲート電極３５１が形成される。このとき、第１のゲート絶縁膜５１が露出し、かつ、第２のゲート絶縁膜５２上にポリシリコンが残存しているときに、エッチングを停止する。これにより、第２のゲート絶縁膜５２上にポリシリコン層６３を残存させることができる。本実施形態の方法によれば、半導体基板５の表面からの高さが等しい第１のゲート電極６１およびサブゲート電極３５１を同時に形成することができる。
【００７９】
次に、絶縁材料３１を半導体基板５の表面全体に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図２４に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
【００８０】
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。
【００８１】
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図２５に示すように、第１のゲート電極６１、複数のサブゲート電極３５１およびポリシリコン層６３は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１、サブゲート電極３０１およびシリサイド層４０１を得ることができる。
【００８２】
第５の実施形態は、第１のゲート電極６１およびサブゲート電極３５１を同時に形成することができるとともに、第２のゲート電極１２内の複数のサブゲート電極３０１を第２のゲート絶縁膜５２上で確実に電気的に接続させることができる。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。
【００８３】
（第６の実施形態）
図２６は、本発明に係る第６の実施形態に従った半導体装置６００の断面図である。第６の実施形態では、絶縁粒子６０１が第２のゲート電極１２内に設けられている。また、第２のゲート電極１２の厚み（高さ）は、第１のゲート電極１１のそれと同じでよい。例えば、第１および第２のゲート電極１１および１２の厚みは、５０ｎｍである。第６の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００８４】
第２のゲート電極１２のゲート長が１００ｎｍであり、第２のゲート電極１２の厚みが５０ｎｍであるとすると、絶縁粒子６０１の直径は、５ｎｍ〜１０ｎｍである。絶縁粒子６０１は、例えば、シリコン酸化物からなる。
【００８５】
第２のゲート電極１２内に絶縁粒子６０１を設けることによって、第２のゲート電極１２の実質的な体積が小さくなる。これにより、第２のゲート電極１２において逆細線効果が促進される。従って、第１および第２のゲート電極１１および１２は、同時にフルシリサイド化することができる。さらに、第２のゲート電極１２の厚みは、第１のゲート電極１１の厚みと等しく比較的厚いので、ゲートとソース・ドレイン間の短絡現象に耐性がある。
【００８６】
図２７から図３０は、半導体装置６００の製造方法の流れを示す断面フロー図である。図２７から図３０を参照して、半導体装置６００の製造方法を説明する。
【００８７】
図２７に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をフォトレジスト１２０で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、第２の表面領域Ｒ２のポリシリコン膜６０に酸素をイオン注入する。このとき、第２のゲート絶縁膜５２にダメージを与えないように、酸素の注入エネルギーを比較的低くする必要がある。また、酸素イオンの加速電圧を制御して、第２のゲート絶縁膜５２に酸素イオンが均一に注入されるようにする。次に、約１０００℃で熱処理を行うことによって、絶縁粒子６０１が第２の表面領域Ｒ２のポリシリコン膜６０内に均一に形成される。
【００８８】
フォトレジスト１２０を除去した後に、ＲＩＥ法を用いて、ポリシリコン膜６０をエッチングする。これにより、図２８に示すように、第１のゲート電極６１および第２のゲート電極６２が同時に形成される。
【００８９】
図２９に示すように、次に、サイドウォール３０およびソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍである。続いて、４５０℃で６０秒間ランプアニールを実行する。第２のゲート電極６２は絶縁粒子６０１を含むので、第２のゲート電極６２の実質的な体積は小さくなる。これにより、図３０に示すように、第１のゲート電極６１だけでなく、第２のゲート電極６２も、逆細線効果によって同時にフルシリサイド化され得る。その結果、フルシリサイド化された第１および第２のゲート電極１１および１２を得ることができる。
【００９０】
（第７の実施形態）
図３１は、本発明に係る第７の実施形態に従った半導体装置７００の断面図である。第７の実施形態では、絶縁粒子６０１に代えて、空洞７０１が第２のゲート電極１２内に設けられている点で第６の実施形態と異なる。第７の実施形態の他の構成は、第６の実施形態の構成と同様でよい。
【００９１】
第２のゲート電極１２の密度は、空洞７０１を含むので、第１のゲート電極１１の密度の約半分である。第１のゲート電極１１の密度は、ニッケルシリサイドのバルクと等しく、例えば、４．５５×１０２０ｃｍ−３である。
【００９２】
図３２および図３３は、半導体装置７００の製造方法の流れを示す断面フロー図である。図３２および図３３を参照して、半導体装置７００の製造方法を説明する。
【００９３】
図３２に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をフォトレジスト１２０で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、ポリシリコン膜６０に対してポーラス・シリコン化プロセスを用いる。例えば、ポリシリコン膜６０をフッ化水素・過酸化水素混合液中に浸す。これにより、ポリシリコン膜６０がポーラス化され、空洞７０２が形成される。即ち、第２の表面領域Ｒ２のポリシリコン膜６０が多孔質化される。第２の表面領域Ｒ２のポリシリコン膜６０の密度は、第１の表面領域Ｒ１のポリシリコン膜６０の密度の半分程度にする。
【００９４】
フォトレジスト１２０を除去した後に、ＲＩＥ法を用いて、ポリシリコン膜６０をエッチングする。これにより、図３３に示すように、第１のゲート電極６１および第２のゲート電極６２が同時に形成される。
【００９５】
その後、第６の実施形態と同様に、サイドウォール３０およびソース・ドレイン層４０が形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積し、ランプアニールを実行する。第２のゲート電極６２は空洞７０１を含むので、第２のゲート電極６２の実質的な体積は小さくなる。これにより、第１のゲート電極６１だけでなく、第２のゲート電極６２も、逆細線効果によって同時にフルシリサイド化され得る。その結果、図３１に示すように、フルシリサイド化された第１および第２のゲート電極１１および１２を得ることができる。
【００９６】
一般に、ポリシリコンがシリサイド化されると膨張する。従って、シリサイド化後の第２のゲート電極１２内の空洞７０１は、実際には、シリサイド化前の第２のゲート電極６２内の空洞７０１よりも小さい。第７の実施形態は、第６の実施形態と同様の効果を有する。
【００９７】
（第８の実施形態）
図３４は、本発明に係る第８の実施形態に従った半導体装置８００の断面図である。第８の実施形態では、金属ソース・ドレイン層４５がソース・ドレイン拡散層の機能を兼ねている点で第１の実施形態と異なる。よって、半導体装置８００は、ソース・ドレイン拡散層４０を有しない。第８の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００９８】
第８の実施形態は、第１の実施形態をショットキーＭＩＳトランジスタに適用した形態である。ｎ型ショットキーＭＩＳトランジスタにおいて、金属ソース・ドレイン層４５は、例えば、エルビウム（Ｅｒ）を代表とする希土類金属、あるいは、それらの金属を含むシリサイドからなる。エルビウム（Ｅｒ）を代表とする希土類金属は、電子に対してショットキー障壁の高さが低いからである。これにより、ソース−ドレイン間の抵抗が低くなる。
【００９９】
ｐ型ショットキーＭＩＳトランジスタにおいて、金属ソース・ドレイン層４５は、例えば、プラチナ（Ｐｔ）を代表とする貴金属、あるいは、それらの金属を含むシリサイドからなる。貴金属シリサイドは、正孔に対してショットキー障壁の高さが低いからである。
【０１００】
また、第１および第２のゲート電極１１および１２を、金属ソース・ドレイン層４５と同じ希土類金属を含むシリサイドで形成する。これにより、第１および第２のゲート電極１１および１２の仕事関数は、現在広くゲート電極として採用されているn型ポリシリコンの仕事関数と同程度になる。その結果、現在の回路設計を大きく変更する必要が無くなる。
【０１０１】
（第９の実施形態）
図３５は、本発明に係る第９の実施形態に従った半導体装置９００の断面図である。第９の実施形態では、金属ソース・ドレイン層４５の周辺に高濃度層４７が設けられている点で第８の実施形態と異なる。高濃度層４７は、半導体装置９００が形成されているウェル拡散層または半導体基板５よりも不純物濃度が高い。また、高濃度層４７は、金属ソース・ドレイン層４５よりも薄い。高濃度層４７は、例えば、燐（Ｐ）、砒素（Ａｓ）またはボロン（Ｂ）を不純物として含む。本実施形態における望ましい形態としては、高濃度層４７は、不純物濃度が１０２０ｃｍ−３程度以上で、厚みが１０ｎｍ程度以下であることが望ましい。もしくは、高濃度層４７の不純物濃度が１０２０ｃｍ−３程度以上で、ゲート側壁３０の膜厚が１０ｎｍ程度以下であるようにしてもよい。また、第９の実施形態のその他の構成は、第８の実施形態の構成と同様でよいが、金属ソース−ドレイン層４５としてはコバルトシリサイド又はニッケルシリサイド等のミッドギャップメタルを用いることもできる。これは、高濃度層４７が、金属ソース・ドレイン層４５の周辺に設けられていることによって、ソース・ドレイン層と半導体基板５との間のショットキー障壁が小さくなるためである。
【０１０２】
金属ソース・ドレイン層４５を形成するには、あらかじめ不純物をイオンインプランテーションなどで浅く打ち込み、金属をスパッタしてシリサイド化する。これにより、金属ソース・ドレイン層４５の部分に存在していた不純物がシリサイド化の間に金属ソース・ドレイン層４５の周辺に偏析する。例えばこの不純物の偏析によって、高濃度層４７を形成することができる。
【０１０３】
第８および第９の実施形態は、第１から第７の実施形態のいずれにも適用することができる。
【０１０４】
以上の実施形態は、ＳＯＩを用いた完全空乏型トランジスタや、ＦｉＮＦＥＴに代表される３次元デバイスに適用することができる。特に、ＦｉＮＦＥＴなどの３次元デバイスでは、ゲート電極構造がさらに複雑になるので、これらの実施形態は有効である。
【０１０５】
（第１０の実施形態）
図３６は、本発明に係る第１０の実施形態に従った半導体装置１０００の断面図である。第１０の実施形態では、第１のゲート電極１１がＮｉ２Ｓｉからなる。また、第２のゲート電極１２の厚み（高さ）が第１のゲート電極１１と等しい。第２のゲート電極１２の厚みは、例えば、５０ｎｍである。第１０の実施形態のその他の構成は、第１の実施形態と同様でよい。
【０１０６】
ゲート長の長い第２のゲート電極１２をフルシリサイド化すると、ゲート長の短い第１のゲート電極１１は逆細線効果によりＮｉ２Ｓｉになる。
【０１０７】
仕事関数は、ニッケル成分が大きくなるのに従い大きくなる。よって、シリサイド化の工程において、ニッケル膜の膜厚を調節することによって仕事関数の制御が可能になる。例えば、５０ｎｍの第１および第２のゲート電極６１、６２上に５０ｎｍ以上のニッケル膜８０を堆積する。ニッケル膜８０の膜厚は、第１および第２のゲート電極６１、６２の厚み（高さ）と同等かそれ以上であることが好ましい。これにより、第２のゲート電極６２をＮｉＳｉ２にすることができ、第１のゲート電極６１をＮｉＳｉまたはＮｉ２Ｓｉにすることができるからである。
【０１０８】
（第１１の実施形態）
図３７は、本発明に係る第１１の実施形態に従った半導体装置１１００の断面図である。第１１の実施形態では、第１のゲート電極１１は、Ｎｉ２Ｓｉ層１５およびＮｉ（ＳｉＧｅ）層１６の２層構造を有する。また、第２のゲート電極１２の厚み（高さ）は第１のゲート電極１１と等しい。第２のゲート電極１２の厚みは、例えば、５０ｎｍである。第１１の実施形態のその他の構成は、第１の実施形態と同様でよい。
【０１０９】
第１１の実施形態では、第１のゲート電極１１のみに、ゲルマニウムを添加している。ゲルマニウムは、ポリシリコン層３１の代わりに多結晶ＳｉＧｅを用いるか、あるいは、ポリシリコン層３１にゲルマニウムをイオン注入すればよい。
【０１１０】
第１１の実施形態によれば、シリサイド形成工程でゲルマニウムが、第１のゲート電極１１内において、第１のゲート絶縁膜５１へ向かって濃縮される。これにより、Ｎｉ（ＳｉＧｅ）層１６が第１のゲート絶縁膜５１上に形成される。これにより、逆細線効果を抑制することができる。
【０１１１】
さらに、第１のゲート絶縁膜５１近傍におけるＮｉ（ＳｉＧｅ）層１６のゲルマニウム成分が６０％以上である場合、仕事関数は、ＮｉＳｉ（４．７ｅＶ）からＮｉＧｅ（５．２ｅＶ）の間で連続的に変化する。即ち、ゲルマニウム成分によるゲート電極の仕事関数が制御可能となる。
【０１１２】
以上の実施形態において、チャネル領域にシリコンを用いているが、ＳｉＧｅ、Ｇｅおよび歪Ｓｉ等のシリコンよりもキャリア移動度の大きい材料を用いてもよい。
【０１１３】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１４】
【図１】本発明に係る第１の実施形態に従った半導体装置１００の断面図。
【図２】半導体装置１００の製造方法の流れを示す断面フロー図。
【図３】図２に続く断面フロー図。
【図４】図３に続く断面フロー図。
【図５】図４に続く断面フロー図。
【図６】本発明に係る第２の実施形態に従った半導体装置２００の断面図。
【図７】第２の実施形態に従った半導体装置２００の製造方法の流れを示す断面フロー図。
【図８】図７に続く断面フロー図。
【図９】図８に続く断面フロー図。
【図１０】図９に続く断面フロー図。
【図１１】本発明に係る第３の実施形態に従った半導体装置３００の断面図。
【図１２】第３の実施形態に従った半導体装置３００の製造方法の流れを示す断面フロー図。
【図１３】図１２に続く断面フロー図。
【図１４】図１３に続く断面フロー図。
【図１５】図１４に続く断面フロー図。
【図１６】本発明に係る第４の実施形態に従った半導体装置４００の断面図。
【図１７】半導体装置４００の第２の製造方法の流れを示す断面フロー図。
【図１８】図１７に続く断面フロー図。
【図１９】図１８に続く断面フロー図。
【図２０】図１９に続く断面フロー図。
【図２１】本発明に係る第５の実施形態に従った半導体装置５００の断面図。
【図２２】半導体装置５００の製造方法の流れを示す断面フロー図。
【図２３】図２２に続く断面フロー図。
【図２４】図２３に続く断面フロー図。
【図２５】図２４に続く断面フロー図。
【図２６】本発明に係る第６の実施形態に従った半導体装置６００の断面図。
【図２７】半導体装置６００の製造方法の流れを示す断面フロー図。
【図２８】図２７に続く断面フロー図。
【図２９】図２８に続く断面フロー図。
【図３０】図２８に続く断面フロー図。
【図３１】本発明に係る第７の実施形態に従った半導体装置７００の断面図。
【図３２】半導体装置７００の製造方法の流れを示す断面フロー図。
【図３３】図３２に続く断面フロー図。
【図３４】本発明に係る第８の実施形態に従った半導体装置８００の断面図。
【図３５】本発明に係る第９の実施形態に従った半導体装置９００の断面図。
【図３６】本発明に係る第１０の実施形態に従った半導体装置１０００の断面図。
【図３７】本発明に係る第１１の実施形態に従った半導体装置１１００の断面図。
【符号の説明】
【０１１５】
１００ 半導体装置
１０１、１０２ ＭＩＳトランジスタ
５ 半導体基板
１０ ソース・ドレインシリサイド層
１１ 第１のゲート電極
１２ 第２のゲート電極
２０ ＳＴＩ
３０ サイドウォール
４０ ソース・ドレイン拡散層
５１ 第１のゲート絶縁膜
５２ 第２のゲート絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＩＳデバイスを高性能化するために、素子の微細化が進んでいる。素子の微細化に伴い、ゲート酸化膜が薄膜化されている。ゲート電極がポリシリコンからなる場合、ゲート酸化膜の薄膜化により、ゲート電極がスイッチング時に空乏化する問題が生じる。ゲート酸化膜が１ｎｍを下回ると、ゲート酸化膜の容量に対してゲート電極の空乏化容量は３０％に達してしまう。
【０００３】
この問題に対処するために、ポリシリコンからなるゲート電極に代えて、金属からなるゲート電極を用いる技術が提案されている。例えば、ゲート電極を完全にシリサイド化するＦＵＳＩ（Fully-Silicide Gate）技術がある（非特許文献１）。
【０００４】
しかし、様々なゲート長またはゲート幅を有するゲート電極が同一の半導体基板上に設けられている場合、総てのゲート電極をフルシリサイド化することは困難であることが知られている(非特許文献２)。ゲート長またはゲート幅の小さいゲート電極は、逆細線効果によりフルシリサイド化しやすいが、逆に、ゲート長またはゲート幅の大きいゲート電極は、フルシリサイド化し難いという傾向がある。特に、ニッケルは、ゲート電極とサイドウォールとの界面での拡散係数が速いので、ニッケルシリサイドを形成する際に、逆細線効果が顕著に生じる。フルシリサイド化されたゲート電極およびフルシリサイド化されていないゲート電極が同一チップ上にあると、半導体装置の動作がばらつくという問題が生じる。
【０００５】
各ゲート電極に適合したシリサイド工程を繰り返すことによって、ゲート長またはゲート幅の異なるゲート電極をフルシリサイド化することは可能である。しかし、このような手法は、製造プロセスを煩雑化し、製造期間を長期化させる。その結果、半導体装置がコスト高になる。
【非特許文献１】M. Kakumu et al., VLSI Tech. Dig. (1984), p. 30
【非特許文献２】J. Kedzierski et al., IEDM Tech. Dig. (2003))
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、異なるゲート長またはゲート幅を有するゲート電極をフルシリサイド化した半導体装置を提供する。さらに、ゲート長またはゲート幅に依存することなく、ゲート電極を簡単にフルシリサイド化する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極であって、ゲート長またはゲート幅が前記第１のゲート電極よりも大きく、なおかつ、厚みが前記第１のゲート電極よりも薄い第２のゲート電極とを備えている。
【０００８】
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成された複数のサブゲート電極を含み、ゲート長またはゲート幅が前記第１のゲート電極よりも大きい第２のゲート電極とを備え、前記複数のサブゲート電極がフルシリサイド化されている。
【０００９】
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成され、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きく、フルシリサイド化された第２のゲート電極と、前記第２のゲート電極内に含まれた粒子とを備えている。
【００１０】
本発明に係る実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
【００１１】
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域をエッチングし、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極の両側に形成されたソース・ドレイン拡散層またはシリサイド電極を層間絶縁膜で被覆し、
前記層間絶縁膜を研磨することによって前記第１のゲート電極の上面および前記第２のゲート電極の上面を露出させ、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備している。
【００１２】
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第１のゲート絶縁膜上のゲート電極材料をエッチングして第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上のゲート電極材料をエッチングして、前記第２のゲート絶縁膜上に並列する複数のサブゲート電極を含み、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
【００１３】
本発明に係るさらに他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第２のゲート絶縁膜上の前記ゲート電極材料に酸素を注入し、
前記ゲート電極材料を熱処理することによって、前記第２のゲート絶縁膜上の前記ゲート電極材料内に粒子を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
【発明の効果】
【００１４】
本発明による半導体装置は、異なるゲート長またはゲート幅を有しかつフルシリサイド化されたゲート電極を備えている。
【００１５】
本発明による半導体装置の製造方法は、ゲート長またはゲート幅に依存することなく、ゲート電極を簡単にフルシリサイド化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、ｐ型半導体の構成要素をｎ型半導体に代え、かつ、ｎ型半導体の構成要素をｐ型半導体に代えてもよい。
【００１７】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体装置１００の断面図である。図では、互いにゲート長の異なる２つのＭＩＳトランジスタ１０１および１０２が示されている。ＭＩＳトランジスタ１０１および１０２のゲート幅は等しいものとする。また、ＭＩＳトランジスタ１０１および１０２は、ｐ型トランジスタまたはｎ型トランジスタのいずれでもよい。第１の実施形態では、ゲート電極の厚みを制御することによって、ゲート長の異なる複数のゲート電極をフルシリサイド化する。
【００１８】
半導体装置１００は、半導体基板５と、ソース・ドレインシリサイド層１０と、ＳＴＩ（Shallow Trench Isolation）２０と、サイドウォール３０と、ソース・ドレイン拡散層４０と、第１のゲート絶縁膜５１と、第２のゲート絶縁膜５２と、第１のゲート電極１１と、第２のゲート電極１２とを備えている。
【００１９】
ＳＴＩ２０は、トランジスタ１０１とトランジスタ１０２との間を素子分離している。第１のゲート絶縁膜５１および第２のゲート絶縁膜５２は、半導体基板５の表面上に形成されている。第１のゲート電極１１は、第１のゲート絶縁膜５１上に形成されている。第２のゲート電極１２は、第２のゲート絶縁膜５２上に形成されている。
【００２０】
第２のゲート電極１２のゲート長は第１のゲート電極１１のゲート長よりも長く、かつ、第２のゲート電極１２のゲート幅は第１のゲート電極１１のゲート幅と等しい。従って、半導体基板５の表面上方から見た場合に、第２のゲート電極１２の表面積は、第１のゲート電極１１の表面積よりも大きい。換言すると、第２のゲート電極１２が半導体基板５の表面を占める面積は、第１のゲート電極１１のそれよりも大きい。また、第１のゲート電極１１の厚みは、第２のゲート電極１２の厚みよりも厚い。これは、第１のゲート電極１１の抵抗が第２のゲート電極１２の抵抗よりも著しく高くなることを防止するためである。
【００２１】
半導体基板５は、例えば、p型シリコン基板である。第１および第２のゲート絶縁膜５１および５２の膜厚は、例えば、２ｎｍ以下であることが好ましい。第１および第２のゲート絶縁膜５１および５２は、例えば、シリコン酸化膜でよい。第１および第２のゲート絶縁膜５１および５２は、シリコン酸化膜よりも誘電率が高い高誘電体絶縁膜でもよい。第１および第２のゲート絶縁膜５１および５２は、例えば、Ｓｉ３Ｎ４，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，Ｌａ２Ｏ５，ＣｅＯ２，ＺｒＯ２，ＨｆＯ２，ＳｒＴｉＯ３，Ｐｒ２Ｏ３等のいずれかでもよい。第１および第２のゲート絶縁膜５１および５２は、ＺｒシリケートやＨｆシリケートのようにシリコン酸化物に金属イオンを混合させた材料でもよく、これらの材料を組み合わせたものでもよい。第１および第２のゲート絶縁膜５１および５２は、ＨｆＳｉＯＮのように高誘電体絶縁膜に窒素を混合させた材料でもよい。高誘電体絶縁膜に窒素を混合させることにより、ゲート絶縁膜の耐熱性が向上するので、ゲート電極構造の製造が容易となる。
【００２２】
ゲート電極１１および１２は、例えば、ニッケルシリサイドからなる。第１のゲート電極１１のゲート長は約３０ｎｍであり、第２のゲート電極１２のゲート長は約１００ｎｍである。第１のゲート電極１１の膜厚（高さ）は、約５０ｎｍであり、第２のゲート電極１２の膜厚（高さ）は、約２０ｎｍである。
【００２３】
逆細線効果は、ゲート長が５０ｎｍ以下の場合に生じることが報告されている。従って、第１のゲート電極のゲート長は５０ｎｍよりも短く、第２のゲート電極のゲート長は５０ｎｍよりも長ければよい。
【００２４】
ソース・ドレイン層４０は、第１および第２のゲート電極１１および１２を挟むように形成されている。ソース・ドレイン層４０は、例えば、高濃度のｎ型半導体である。ニッケルシリサイド層１０は、ソース・ドレイン層４０の上部に形成されている。ニッケルシリサイド層１０は、ニッケルシリサイドからなり、ソース・ドレイン層４０とソース・ドレイン電極（図示せず）とを低抵抗で接続する。
【００２５】
サイドウォール３０は、第１のゲート電極１１および第２のゲート電極１２のそれぞれの側壁に隣接して形成されている。サイドウォール３０は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。
【００２６】
このように、本実施形態による半導体装置１００は、互いに異なるゲート長を有しており、尚且つ、フルシリサイド化された複数のゲート電極を備えている。
【００２７】
図２から図５は、第１の実施形態に従った半導体装置１００の製造方法の流れを示す断面フロー図である。図２から図５を参照して、半導体装置１００の製造方法を説明する。
【００２８】
図２に示すように、第１の表面領域Ｒ１および第２の表面領域Ｒ２を有する半導体基板５を準備する。次に、素子分離領域にトレンチを形成し、そのトレンチにシリコン酸化膜を充填する。これによりＳＴＩ２０が形成される。次に、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１を、例えば窒化珪素からなるハードマスク材７２で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、シリコン熱酸化膜およびポリシリコン膜を連続的に形成する。このとき、ポリシリコン膜の堆積膜厚は、約２０ｎｍである。続いて、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、第２のゲート絶縁膜５２および第２のゲート電極６２が形成される。このとき、スリミング技術を用いて第２のゲート電極６２を微細加工し、第２のゲート電極６２のゲート長を約１００ｎｍにする。その後、ハードマスク材７２を例えば熱燐酸などで除去する。
【００２９】
図３に示すように、次に、フォトリソグラフィ技術を用いて、第２の表面領域Ｒ２を、例えば窒化珪素からなるハードマスク材７１で被覆し、第１の表面領域Ｒ１のみを露出させる。続いて、第１のゲート絶縁膜５１および第１のゲート電極６１が、第２のゲート絶縁膜５２および第２のゲート電極６２と同様の工程を経て形成される。但し、第１のゲート電極６１を形成する際のポリシリコン膜の堆積膜厚は、約５０ｎｍである。また、第１のゲート電極６１のゲート長は約３０ｎｍにする。尚、この時点で、第１および第２のゲート電極は、シリサイドではなく、ポリシリコンからなる。よって、第１および第２のゲート電極の参照番号をそれぞれ６１および６２としている。その後、ハードマスク材７１を例えば熱燐酸を用いて除去する。
【００３０】
次に、図４に示すように、第１および第２のゲート電極６１および６２のそれぞれの側壁にサイドウォール３０を形成する。次に、ソース・ドレイン拡散層４０を形成する。ソース・ドレイン拡散層４０を形成するために、イオン注入またはプラズマドーピングを用いてよい。続いて、半導体基板５の全面にニッケルを堆積する。このとき、ニッケル膜の膜厚は、約１２ｎｍである。
【００３１】
第２のゲート電極６２のゲート長が逆細線効果を得られないほどに長い場合、第２のゲート電極６２をフルシリサイド化するために必要なニッケル膜の膜厚は、第２のゲート電極６２のポリシリコンの厚みの約０．５５倍以下である。即ち、ニッケル膜の膜厚は、第２のゲート電極６２のポリシリコンの厚みのほぼ半分以下でよい。従って、本実施形態では、ニッケル膜の膜厚は、約１２ｎｍでよい。
【００３２】
次に、４５０℃で６０秒間ランプアニールを実行する。このとき、図５に示すように、第１のゲート電極６１は、逆細線効果によってフルシリサイド化される。第２のゲート電極６２は、膜厚が十分に薄いのでフルシリサイド化される。このように、フルシリサイド化された第１および第２のゲート電極１１および１２が形成される。これと同時に、ソース・ドレインシリサイド層１０を形成してもよい。
【００３３】
アニール工程において、ニッケルは、第１のゲート電極６１とサイドウォール３０との界面を速やかに拡散する。それによって、第１のゲート電極６１は、その底部までフルシリサイド化される。この現象を“逆細線効果”という。
【００３４】
第１の実施形態は、同一半導体基板５上において、ゲート長の異なる複数のゲート電極を同一工程でフルシリサイド化することができる。
【００３５】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った半導体装置２００の断面図である。第２の実施形態において、ＭＩＳトランジスタ１０２は、半導体基板５上に形成された半導体領域９０に形成されている。従って、第２のゲート電極１２の底面は、第１のゲート電極１１の底面よりも半導体基板５の表面７から高い位置にある。これにより、第２のゲート電極１２の上面を第１のゲート電極１１の上面と同じ高さにし、尚且つ、第２のゲート電極１２の厚みを第１のゲート電極１１の厚みよりも薄くすることができる。第２の実施形態におけるその他の構成は、第１の実施形態の構成と同様でよい。
【００３６】
半導体領域９０は、例えば、シリコン単結晶からなる。半導体領域９０の厚みは、第１のゲート電極１１の厚みと第２のゲート電極１２の厚みとの差でよい。例えば、第１のゲート電極１１の厚みが１００ｎｍであり、第２のゲート電極１２の厚みが４０ｎｍであるとすると、半導体領域９０の厚みは６０ｎｍである。
【００３７】
第２のゲート電極１２の上面と第１のゲート電極１１の上面とを同じ高さにすることによって、半導体装置２００の製造においてＣＭＰ（Chemical-Mechanical Polishing）を容易に実行することができる。
【００３８】
図７から図１０は、第２の実施形態に従った半導体装置２００の製造方法の流れを示す断面フロー図である。図７から図１０を参照して、半導体装置２００の製造方法を説明する。
【００３９】
まず、フォトリソグラフィ技術およびシリコン単結晶の選択エピタキシャル成長法を用いて、図７に示すように、半導体基板５の第２の表面領域Ｒ２に半導体領域９０を形成する。半導体領域９０の厚みは、例えば、約６０ｎｍである。
【００４０】
次に、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、ＣＭＰを用いて、ポリシリコン膜６０の表面を平坦化する。これにより、第１および第２のゲート電極６１および６２の上面の高さを等しくすることができる。
【００４１】
図８に示すように、次に、ＲＩＥ法およびスリミング技術を用いて、第１のゲート電極６１および第２のゲート電極６２を形成する。第１のゲート電極６１のゲート長は約３０ｎｍでよい。第２のゲート電極６２のゲート長は約１００ｎｍでよい。第１のゲート電極１１の厚みは、例えば、１００ｎｍであり、第２のゲート電極１２の厚みは、例えば、４０ｎｍである。
【００４２】
図９に示すように、次に、第１の実施形態と同様に、サイドウォール３０およびソース・ドレイン拡散層４０を形成する。半導体基板５の全面にニッケルを堆積する。このとき、ニッケル膜の膜厚は、約８ｎｍである。続いて、ランプアニールによって、ソース・ドレイン層４０の上部にソース・ドレインシリサイド層１０を形成する。このとき、第１および第２のゲート電極の上部もシリサイド化される。
【００４３】
次に、層間絶縁膜９２を半導体基板５の全面に堆積する。層間絶縁膜９２は、例えば、ＢＰＳＧである。続いて、ＣＭＰを用いて、層間絶縁膜９２を平坦化し、第１および第２のゲート電極の上面を露出させる。
【００４４】
次に、半導体基板５の全面にニッケル膜８０を堆積する。上述のとおり、第１および第２のゲート電極６１および６２の上部は或る程度シリサイド化されるので、ニッケル膜８０の厚みは、第１の実施形態におけるニッケル膜よりも薄くてよい。よって、ニッケル膜の膜厚は、約２０ｎｍでよい。続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図１０に示すように、第１のゲート電極６１は、逆細線効果によってフルシリサイド化される。第２のゲート電極６２は、膜厚が十分に薄いのでフルシリサイド化される。
【００４５】
第２の実施形態では、層間絶縁膜９２でソース・ドレイン層４０を被覆したまま、第１および第２のゲート電極６１および６２の上面を露出させることができる。よって、ソース・ドレインシリサイド層１０のシリサイド化工程と、第１および第２のゲート電極１１および１２のシリサイド化工程とを別工程で実行することができる。
【００４６】
第２の実施形態では、半導体領域９０によって第２のゲート電極１２の底面の位置を嵩上げし、これにより、第１および第２のゲート電極１１および１２の各上面の高さを等しくした。代替的に、第１の表面領域Ｒ１の半導体基板５をエッチングすることによって、第１のゲート電極１１の底面の位置を低下させてもよい。この手法を用いても、第１および第２のゲート電極１１および１２の各上面の高さを等しくすることができる。
【００４７】
さらに、これら手法を組合せて、半導体領域９０によって第２のゲート電極１２の底面を嵩上げし、尚且つ、第１のゲート電極１１の高さの位置を低下させてもよい。
【００４８】
（第３の実施形態）
図１１は、本発明に係る第３の実施形態に従った半導体装置３００の断面図である。第３の実施形態において、第２のゲート電極１２は、複数のサブゲート電極３０１と、電極間絶縁膜３０２とを含む。複数のサブゲート電極３０１は、第２のゲート絶縁膜上に並列に形成されている。電極間絶縁膜３０２は、隣り合うサブゲート電極３０１の間に設けられている。よって、サブゲート電極３０１および電極間絶縁膜３０２は、交互に設けられており、それによって、断面または上面においてストライプ状に見える。
【００４９】
第１のゲート電極１１のゲート長は、例えば、２０ｎｍである。第２のゲート電極１２のゲート長は、例えば、１２０ｎｍである。サブゲート電極３０１の幅は、例えば、２０ｎｍである。電極間絶縁膜３０２の幅は、例えば、５ｎｍである。第３の実施形態では、サブゲート電極３０１は５つ設けられており、電極間絶縁膜３０２はこれらのサブゲート電極３０１の間に４つ設けられている。第１のゲート電極１１および第２のゲート電極１２の高さは、両方とも、例えば、５０ｎｍである。
【００５０】
第３の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００５１】
第３の実施形態では、第１および第２のゲート電極１１および１２の両方において逆細線効果が生じる。従って、第２のゲート電極１２の厚みが第１のゲート電極１１の厚みと等しい場合であっても、第１および第２のゲート電極１１および１２の両方をフルシリサイド化することができる。
【００５２】
図１２から図１５は、第３の実施形態に従った半導体装置３００の製造方法の流れを示す断面フロー図である。図１２から図１５を参照して、半導体装置３００の製造方法を説明する。
【００５３】
図１２に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。このとき、ポリシリコン膜の堆積膜厚は、約５０ｎｍである。
【００５４】
図１３に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１のゲート電極６１およびサブゲート電極３５１が形成される。このとき、スリミング技術を用いて第１のゲート電極６１およびサブゲート電極３５１を微細加工し、これらの幅を約２０ｎｍにする。隣り合うサブゲート電極３５１の間隔は、５ｎｍである。このように、第１のゲート電極６１およびサブゲート電極３５１のそれぞれのチャネル長方向の幅を等しくすることによって、第１のゲート電極６１およびサブゲート電極３５１のエッチングが容易になる。
【００５５】
次に、絶縁材料３１を半導体基板５の全面に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図１４に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
【００５６】
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。次に、図１４に示すように、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍでよい。
【００５７】
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図１５に示すように、第１のゲート電極６１および複数のサブゲート電極３５１は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１およびサブゲート電極３０１を得ることができる。
【００５８】
このように、第３の実施形態では、第１および第２のゲート電極１１および１２はともに逆細線効果によってフルシリサイド化される。これにより、第１および第２のゲート電極１１および１２のそれぞれの厚みを等しくすることができる。その結果、第１および第２のゲート電極１１および１２の形成工程を共通化することができる。
【００５９】
尚、複数のサブゲート電極３０１は、パッド等によって電気的に接続されている。また、隣り合うサブゲート電極３０１の間隔は、約５ｎｍと非常に狭いので、ＭＩＳトランジスタ１０２の動作時にチャネルが途切れることは無い。
【００６０】
（第４の実施形態）
図１６は、本発明に係る第４の実施形態に従った半導体装置４００の断面図である。第４の実施形態において、第２のゲート電極１２は、隣り合うサブゲート電極３０１の間の第２のゲート絶縁膜上にシリサイド層４０１を有する。シリサイド層４０１は、例えば、ニッケルシリサイドである。シリサイド層４０１の厚みは、例えば、５ｎｍである。第４の実施形態の他の構成は、第３の実施形態の構成と同様でよい。
【００６１】
第４の実施形態において、シリサイド層４０１が第２のゲート絶縁膜５２の近傍に均一に形成されている。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。さらに第４の実施形態は、第３の実施形態と同様の効果を有する。
【００６２】
第４の実施形態の第１の製造方法は、第３の実施形態の製造方法とほぼ同様でよい。図１２から図１３において、ポリシリコン膜６０をエッチングすると、第１のゲート電極６１が形成された時点においては、サブゲート電極３５１間にポリシリコンがまだ残存する。第３の実施形態では、さらにエッチングを続行することによって、サブゲート電極３５１間のポリシリコンを除去する。しかし、第４の実施形態では、サブゲート電極３５１間にポリシリコンを残存させた状態でエッチングを停止する。さらに、この残存したポリシリコンをサブゲート電極３５１と同時にシリサイド化することによって、シリサイド層４０１を得ることができる。
【００６３】
図１７から図２０は、半導体装置４００の第２の製造方法の流れを示す断面フロー図である。図１７から図２０を参照して、半導体装置４００の第２の製造方法を説明する。
【００６４】
図１７に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２を形成する。次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１の表面領域をマスクし、第２の表面領域を露出させる。続いて、ＣＶＤによりシリサイド層４０１を約５ｎｍ堆積する。次に、ＬＰＣＶＤによりポリシリコン膜６０を堆積する。このとき、ポリシリコン膜の堆積膜厚は、約５０ｎｍである。その後、ポリシリコン膜６０の表面をＣＭＰで平坦化してもよい。
【００６５】
図１８に示すように、次に、第１のゲート電極６１およびサブゲート電極３５１を形成する。このとき、第１のゲート電極６１およびサブゲート電極３５１は、それぞれ個別の工程で形成される必要がある。これは、第１のゲート電極６１の厚みとサブゲート電極３５１の厚みが異なるため、それぞれのエッチング量が異なるからである。
【００６６】
例えば、まず、フォトリソグラフィ技術を用いて、第２の表面領域Ｒ２をマスクし、第１の表面領域Ｒ１を露出させる。第１のゲート絶縁膜５１をエンドポイントとしてＲＩＥを実行し、第１の表面領域Ｒ１のポリシリコン膜６０をエッチングする。これにより、第１のゲート電極６１が形成される。次に、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をマスクし、第２の表面領域Ｒ２を露出させる。次に、シリサイド層４０１をエンドポイントとしてＲＩＥを実行し、第２の表面領域Ｒ２のポリシリコン膜６０をエッチングする。これにより、サブゲート電極３５１が形成される。
【００６７】
次に、絶縁材料３１を半導体基板５の全面に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図１９に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
【００６８】
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍでよい。
【００６９】
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図２０に示すように、第１のゲート電極６１および複数のサブゲート電極３５１は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１およびサブゲート電極３０１を得ることができる。
【００７０】
このように、第３の実施形態では、第１および第２のゲート電極１１および１２はともに逆細線効果によってフルシリサイド化される。さらに、複数のサブゲート電極３０１は、シリサイド層４０１によって電気的に接続されている。
【００７１】
第２の製造方法によれば、第２のゲート電極１２内の複数のサブゲート電極３０１を第２のゲート絶縁膜５２上で確実に電気的に接続することができる。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。
【００７２】
（第５の実施形態）
図２１は、本発明に係る第５の実施形態に従った半導体装置５００の断面図である。第５の実施形態では、第２のゲート電極１２が２層構造を有し、さらに、第１のゲート電極１１の底面の位置が半導体領域５０２によって嵩上げされている。
【００７３】
第２のゲート電極１２の下部には、シリサイド層５０１が第２のゲート絶縁膜５２上に設けられている。第２のゲート電極１２の上部には、サブゲート電極３０１および電極間絶縁膜３０２が設けられている。サブゲート電極３０１がシリサイド層５０１上に設けられているので、サブゲート電極３０１および第１のゲート電極１１の各上面の高さを等しくするために、第１の表面領域Ｒ１の半導体基板５上に半導体領域５０２が設けられている。
【００７４】
半導体領域５０２の厚みは、シリサイド層５０１の厚みとほぼ等しい。これにより、第１のゲート電極１１の厚みはサブゲート電極３０１の厚みと等しくすることができる。その結果、第１のゲート電極１１およびサブゲート電極３０１は、同一工程において同時に形成することができる。
【００７５】
第５の実施形態の他の構成は、第４の実施形態の構成と同様でよい。第５の実施形態は、第４の実施形態と同様の効果を有する。
【００７６】
図２２から図２５は、半導体装置５００の製造方法の流れを示す断面フロー図である。図２２から図２５を参照して、半導体装置５００の製造方法を説明する。
【００７７】
図２２に示すように、まず、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１の表面領域をマスクし、第２の表面領域を露出させる。続いて、ＣＶＤによりシリサイド層４０１を約５ｎｍ堆積する。次に、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。ポリシリコン膜６０の表面が平坦でない場合には、ポリシリコン膜６０の表面をＣＭＰで平坦化する。
【００７８】
図２３に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１のゲート電極６１およびサブゲート電極３５１が形成される。このとき、第１のゲート絶縁膜５１が露出し、かつ、第２のゲート絶縁膜５２上にポリシリコンが残存しているときに、エッチングを停止する。これにより、第２のゲート絶縁膜５２上にポリシリコン層６３を残存させることができる。本実施形態の方法によれば、半導体基板５の表面からの高さが等しい第１のゲート電極６１およびサブゲート電極３５１を同時に形成することができる。
【００７９】
次に、絶縁材料３１を半導体基板５の表面全体に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図２４に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
【００８０】
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。
【００８１】
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図２５に示すように、第１のゲート電極６１、複数のサブゲート電極３５１およびポリシリコン層６３は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１、サブゲート電極３０１およびシリサイド層４０１を得ることができる。
【００８２】
第５の実施形態は、第１のゲート電極６１およびサブゲート電極３５１を同時に形成することができるとともに、第２のゲート電極１２内の複数のサブゲート電極３０１を第２のゲート絶縁膜５２上で確実に電気的に接続させることができる。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。
【００８３】
（第６の実施形態）
図２６は、本発明に係る第６の実施形態に従った半導体装置６００の断面図である。第６の実施形態では、絶縁粒子６０１が第２のゲート電極１２内に設けられている。また、第２のゲート電極１２の厚み（高さ）は、第１のゲート電極１１のそれと同じでよい。例えば、第１および第２のゲート電極１１および１２の厚みは、５０ｎｍである。第６の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００８４】
第２のゲート電極１２のゲート長が１００ｎｍであり、第２のゲート電極１２の厚みが５０ｎｍであるとすると、絶縁粒子６０１の直径は、５ｎｍ〜１０ｎｍである。絶縁粒子６０１は、例えば、シリコン酸化物からなる。
【００８５】
第２のゲート電極１２内に絶縁粒子６０１を設けることによって、第２のゲート電極１２の実質的な体積が小さくなる。これにより、第２のゲート電極１２において逆細線効果が促進される。従って、第１および第２のゲート電極１１および１２は、同時にフルシリサイド化することができる。さらに、第２のゲート電極１２の厚みは、第１のゲート電極１１の厚みと等しく比較的厚いので、ゲートとソース・ドレイン間の短絡現象に耐性がある。
【００８６】
図２７から図３０は、半導体装置６００の製造方法の流れを示す断面フロー図である。図２７から図３０を参照して、半導体装置６００の製造方法を説明する。
【００８７】
図２７に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をフォトレジスト１２０で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、第２の表面領域Ｒ２のポリシリコン膜６０に酸素をイオン注入する。このとき、第２のゲート絶縁膜５２にダメージを与えないように、酸素の注入エネルギーを比較的低くする必要がある。また、酸素イオンの加速電圧を制御して、第２のゲート絶縁膜５２に酸素イオンが均一に注入されるようにする。次に、約１０００℃で熱処理を行うことによって、絶縁粒子６０１が第２の表面領域Ｒ２のポリシリコン膜６０内に均一に形成される。
【００８８】
フォトレジスト１２０を除去した後に、ＲＩＥ法を用いて、ポリシリコン膜６０をエッチングする。これにより、図２８に示すように、第１のゲート電極６１および第２のゲート電極６２が同時に形成される。
【００８９】
図２９に示すように、次に、サイドウォール３０およびソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍである。続いて、４５０℃で６０秒間ランプアニールを実行する。第２のゲート電極６２は絶縁粒子６０１を含むので、第２のゲート電極６２の実質的な体積は小さくなる。これにより、図３０に示すように、第１のゲート電極６１だけでなく、第２のゲート電極６２も、逆細線効果によって同時にフルシリサイド化され得る。その結果、フルシリサイド化された第１および第２のゲート電極１１および１２を得ることができる。
【００９０】
（第７の実施形態）
図３１は、本発明に係る第７の実施形態に従った半導体装置７００の断面図である。第７の実施形態では、絶縁粒子６０１に代えて、空洞７０１が第２のゲート電極１２内に設けられている点で第６の実施形態と異なる。第７の実施形態の他の構成は、第６の実施形態の構成と同様でよい。
【００９１】
第２のゲート電極１２の密度は、空洞７０１を含むので、第１のゲート電極１１の密度の約半分である。第１のゲート電極１１の密度は、ニッケルシリサイドのバルクと等しく、例えば、４．５５×１０２０ｃｍ−３である。
【００９２】
図３２および図３３は、半導体装置７００の製造方法の流れを示す断面フロー図である。図３２および図３３を参照して、半導体装置７００の製造方法を説明する。
【００９３】
図３２に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をフォトレジスト１２０で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、ポリシリコン膜６０に対してポーラス・シリコン化プロセスを用いる。例えば、ポリシリコン膜６０をフッ化水素・過酸化水素混合液中に浸す。これにより、ポリシリコン膜６０がポーラス化され、空洞７０２が形成される。即ち、第２の表面領域Ｒ２のポリシリコン膜６０が多孔質化される。第２の表面領域Ｒ２のポリシリコン膜６０の密度は、第１の表面領域Ｒ１のポリシリコン膜６０の密度の半分程度にする。
【００９４】
フォトレジスト１２０を除去した後に、ＲＩＥ法を用いて、ポリシリコン膜６０をエッチングする。これにより、図３３に示すように、第１のゲート電極６１および第２のゲート電極６２が同時に形成される。
【００９５】
その後、第６の実施形態と同様に、サイドウォール３０およびソース・ドレイン層４０が形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積し、ランプアニールを実行する。第２のゲート電極６２は空洞７０１を含むので、第２のゲート電極６２の実質的な体積は小さくなる。これにより、第１のゲート電極６１だけでなく、第２のゲート電極６２も、逆細線効果によって同時にフルシリサイド化され得る。その結果、図３１に示すように、フルシリサイド化された第１および第２のゲート電極１１および１２を得ることができる。
【００９６】
一般に、ポリシリコンがシリサイド化されると膨張する。従って、シリサイド化後の第２のゲート電極１２内の空洞７０１は、実際には、シリサイド化前の第２のゲート電極６２内の空洞７０１よりも小さい。第７の実施形態は、第６の実施形態と同様の効果を有する。
【００９７】
（第８の実施形態）
図３４は、本発明に係る第８の実施形態に従った半導体装置８００の断面図である。第８の実施形態では、金属ソース・ドレイン層４５がソース・ドレイン拡散層の機能を兼ねている点で第１の実施形態と異なる。よって、半導体装置８００は、ソース・ドレイン拡散層４０を有しない。第８の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００９８】
第８の実施形態は、第１の実施形態をショットキーＭＩＳトランジスタに適用した形態である。ｎ型ショットキーＭＩＳトランジスタにおいて、金属ソース・ドレイン層４５は、例えば、エルビウム（Ｅｒ）を代表とする希土類金属、あるいは、それらの金属を含むシリサイドからなる。エルビウム（Ｅｒ）を代表とする希土類金属は、電子に対してショットキー障壁の高さが低いからである。これにより、ソース−ドレイン間の抵抗が低くなる。
【００９９】
ｐ型ショットキーＭＩＳトランジスタにおいて、金属ソース・ドレイン層４５は、例えば、プラチナ（Ｐｔ）を代表とする貴金属、あるいは、それらの金属を含むシリサイドからなる。貴金属シリサイドは、正孔に対してショットキー障壁の高さが低いからである。
【０１００】
また、第１および第２のゲート電極１１および１２を、金属ソース・ドレイン層４５と同じ希土類金属を含むシリサイドで形成する。これにより、第１および第２のゲート電極１１および１２の仕事関数は、現在広くゲート電極として採用されているn型ポリシリコンの仕事関数と同程度になる。その結果、現在の回路設計を大きく変更する必要が無くなる。
【０１０１】
（第９の実施形態）
図３５は、本発明に係る第９の実施形態に従った半導体装置９００の断面図である。第９の実施形態では、金属ソース・ドレイン層４５の周辺に高濃度層４７が設けられている点で第８の実施形態と異なる。高濃度層４７は、半導体装置９００が形成されているウェル拡散層または半導体基板５よりも不純物濃度が高い。また、高濃度層４７は、金属ソース・ドレイン層４５よりも薄い。高濃度層４７は、例えば、燐（Ｐ）、砒素（Ａｓ）またはボロン（Ｂ）を不純物として含む。本実施形態における望ましい形態としては、高濃度層４７は、不純物濃度が１０２０ｃｍ−３程度以上で、厚みが１０ｎｍ程度以下であることが望ましい。もしくは、高濃度層４７の不純物濃度が１０２０ｃｍ−３程度以上で、ゲート側壁３０の膜厚が１０ｎｍ程度以下であるようにしてもよい。また、第９の実施形態のその他の構成は、第８の実施形態の構成と同様でよいが、金属ソース−ドレイン層４５としてはコバルトシリサイド又はニッケルシリサイド等のミッドギャップメタルを用いることもできる。これは、高濃度層４７が、金属ソース・ドレイン層４５の周辺に設けられていることによって、ソース・ドレイン層と半導体基板５との間のショットキー障壁が小さくなるためである。
【０１０２】
金属ソース・ドレイン層４５を形成するには、あらかじめ不純物をイオンインプランテーションなどで浅く打ち込み、金属をスパッタしてシリサイド化する。これにより、金属ソース・ドレイン層４５の部分に存在していた不純物がシリサイド化の間に金属ソース・ドレイン層４５の周辺に偏析する。例えばこの不純物の偏析によって、高濃度層４７を形成することができる。
【０１０３】
第８および第９の実施形態は、第１から第７の実施形態のいずれにも適用することができる。
【０１０４】
以上の実施形態は、ＳＯＩを用いた完全空乏型トランジスタや、ＦｉＮＦＥＴに代表される３次元デバイスに適用することができる。特に、ＦｉＮＦＥＴなどの３次元デバイスでは、ゲート電極構造がさらに複雑になるので、これらの実施形態は有効である。
【０１０５】
（第１０の実施形態）
図３６は、本発明に係る第１０の実施形態に従った半導体装置１０００の断面図である。第１０の実施形態では、第１のゲート電極１１がＮｉ２Ｓｉからなる。また、第２のゲート電極１２の厚み（高さ）が第１のゲート電極１１と等しい。第２のゲート電極１２の厚みは、例えば、５０ｎｍである。第１０の実施形態のその他の構成は、第１の実施形態と同様でよい。
【０１０６】
ゲート長の長い第２のゲート電極１２をフルシリサイド化すると、ゲート長の短い第１のゲート電極１１は逆細線効果によりＮｉ２Ｓｉになる。
【０１０７】
仕事関数は、ニッケル成分が大きくなるのに従い大きくなる。よって、シリサイド化の工程において、ニッケル膜の膜厚を調節することによって仕事関数の制御が可能になる。例えば、５０ｎｍの第１および第２のゲート電極６１、６２上に５０ｎｍ以上のニッケル膜８０を堆積する。ニッケル膜８０の膜厚は、第１および第２のゲート電極６１、６２の厚み（高さ）と同等かそれ以上であることが好ましい。これにより、第２のゲート電極６２をＮｉＳｉ２にすることができ、第１のゲート電極６１をＮｉＳｉまたはＮｉ２Ｓｉにすることができるからである。
【０１０８】
（第１１の実施形態）
図３７は、本発明に係る第１１の実施形態に従った半導体装置１１００の断面図である。第１１の実施形態では、第１のゲート電極１１は、Ｎｉ２Ｓｉ層１５およびＮｉ（ＳｉＧｅ）層１６の２層構造を有する。また、第２のゲート電極１２の厚み（高さ）は第１のゲート電極１１と等しい。第２のゲート電極１２の厚みは、例えば、５０ｎｍである。第１１の実施形態のその他の構成は、第１の実施形態と同様でよい。
【０１０９】
第１１の実施形態では、第１のゲート電極１１のみに、ゲルマニウムを添加している。ゲルマニウムは、ポリシリコン層３１の代わりに多結晶ＳｉＧｅを用いるか、あるいは、ポリシリコン層３１にゲルマニウムをイオン注入すればよい。
【０１１０】
第１１の実施形態によれば、シリサイド形成工程でゲルマニウムが、第１のゲート電極１１内において、第１のゲート絶縁膜５１へ向かって濃縮される。これにより、Ｎｉ（ＳｉＧｅ）層１６が第１のゲート絶縁膜５１上に形成される。これにより、逆細線効果を抑制することができる。
【０１１１】
さらに、第１のゲート絶縁膜５１近傍におけるＮｉ（ＳｉＧｅ）層１６のゲルマニウム成分が６０％以上である場合、仕事関数は、ＮｉＳｉ（４．７ｅＶ）からＮｉＧｅ（５．２ｅＶ）の間で連続的に変化する。即ち、ゲルマニウム成分によるゲート電極の仕事関数が制御可能となる。
【０１１２】
以上の実施形態において、チャネル領域にシリコンを用いているが、ＳｉＧｅ、Ｇｅおよび歪Ｓｉ等のシリコンよりもキャリア移動度の大きい材料を用いてもよい。
【０１１３】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１４】
【図１】本発明に係る第１の実施形態に従った半導体装置１００の断面図。
【図２】半導体装置１００の製造方法の流れを示す断面フロー図。
【図３】図２に続く断面フロー図。
【図４】図３に続く断面フロー図。
【図５】図４に続く断面フロー図。
【図６】本発明に係る第２の実施形態に従った半導体装置２００の断面図。
【図７】第２の実施形態に従った半導体装置２００の製造方法の流れを示す断面フロー図。
【図８】図７に続く断面フロー図。
【図９】図８に続く断面フロー図。
【図１０】図９に続く断面フロー図。
【図１１】本発明に係る第３の実施形態に従った半導体装置３００の断面図。
【図１２】第３の実施形態に従った半導体装置３００の製造方法の流れを示す断面フロー図。
【図１３】図１２に続く断面フロー図。
【図１４】図１３に続く断面フロー図。
【図１５】図１４に続く断面フロー図。
【図１６】本発明に係る第４の実施形態に従った半導体装置４００の断面図。
【図１７】半導体装置４００の第２の製造方法の流れを示す断面フロー図。
【図１８】図１７に続く断面フロー図。
【図１９】図１８に続く断面フロー図。
【図２０】図１９に続く断面フロー図。
【図２１】本発明に係る第５の実施形態に従った半導体装置５００の断面図。
【図２２】半導体装置５００の製造方法の流れを示す断面フロー図。
【図２３】図２２に続く断面フロー図。
【図２４】図２３に続く断面フロー図。
【図２５】図２４に続く断面フロー図。
【図２６】本発明に係る第６の実施形態に従った半導体装置６００の断面図。
【図２７】半導体装置６００の製造方法の流れを示す断面フロー図。
【図２８】図２７に続く断面フロー図。
【図２９】図２８に続く断面フロー図。
【図３０】図２８に続く断面フロー図。
【図３１】本発明に係る第７の実施形態に従った半導体装置７００の断面図。
【図３２】半導体装置７００の製造方法の流れを示す断面フロー図。
【図３３】図３２に続く断面フロー図。
【図３４】本発明に係る第８の実施形態に従った半導体装置８００の断面図。
【図３５】本発明に係る第９の実施形態に従った半導体装置９００の断面図。
【図３６】本発明に係る第１０の実施形態に従った半導体装置１０００の断面図。
【図３７】本発明に係る第１１の実施形態に従った半導体装置１１００の断面図。
【符号の説明】
【０１１５】
１００ 半導体装置
１０１、１０２ ＭＩＳトランジスタ
５ 半導体基板
１０ ソース・ドレインシリサイド層
１１ 第１のゲート電極
１２ 第２のゲート電極
２０ ＳＴＩ
３０ サイドウォール
４０ ソース・ドレイン拡散層
５１ 第１のゲート絶縁膜
５２ 第２のゲート絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極であって、ゲート長またはゲート幅が前記第１のゲート電極よりも大きく、なおかつ、厚みが前記第１のゲート電極よりも薄い第２のゲート電極とを備えた半導体装置。
【請求項２】
前記半導体基板の表面を基準として、前記第２のゲート電極の底面は、前記第１のゲート電極の底面よりも高い位置にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面を基準として、前記第２のゲート電極の上面は、前記第１のゲート電極の上面と等しい高さにあることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のゲート電極の底面から上面までの厚みは、前記第1のゲート電極の底面から上面までの厚みの半分以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のゲート電極のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のゲート電極のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
ソースまたはドレイン層として作用する金属層をさらに備えたことを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記金属層の周囲に設けられ、前記半導体基板または前記半導体基板に形成されたウェル層よりも不純物濃度の高い高濃度層をさらに備えたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成された複数のサブゲート電極を含み、ゲート長またはゲート幅が前記第１のゲート電極よりも大きい第２のゲート電極とを備え、
前記複数のサブゲート電極がフルシリサイド化されていることを特徴とする半導体装置。
【請求項９】
前記第１のゲート電極の底面から上面までの厚みは、前記サブゲート電極の底面から上面までの厚みと等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のゲート電極のゲート長またはゲート幅は、前記サブゲート電極のゲート長またはゲート幅と等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第２のゲート電極は、隣り合う前記サブゲート電極の間の前記第２のゲート絶縁膜上に設けられたシリサイド層をさらに含むことを特徴とする請求項８に記載の半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きく、フルシリサイド化された第２のゲート電極と、
前記第２のゲート電極内に含まれた粒子とを備えた半導体装置。
【請求項１３】
前記粒子は、絶縁材料または空洞からなることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第２のゲート電極のうちシリサイドの体積は、前記第１のゲート電極のシリサイドの体積と等しいことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第１のゲート電極は、Ｎｉ２Ｓｉからなり、
前記第２のゲート電極は、ＮｉＳｉからなることを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記第１のゲート電極はＮｉ２ＳｉおよびＮｉ（ＳｉＧｅ）の二層構造を有し、
前記第２のゲート電極はＮｉＳｉからなることを特徴とする請求項１２に記載の半導体装置。
【請求項１７】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
【請求項１８】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域をエッチングし、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極の両側に形成されたソース・ドレイン拡散層またはシリサイド電極を層間絶縁膜で被覆し、
前記層間絶縁膜を研磨することによって前記第１のゲート電極の上面および前記第２のゲート電極の上面を露出させ、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
【請求項１９】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第１のゲート絶縁膜上のゲート電極材料をエッチングして第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上のゲート電極材料をエッチングして、前記第２のゲート絶縁膜上に並列する複数のサブゲート電極を含み、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
【請求項２０】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第２のゲート絶縁膜上の前記ゲート電極材料に酸素を注入し、
前記ゲート電極材料を熱処理することによって、前記第２のゲート絶縁膜上の前記ゲート電極材料内に粒子を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極であって、ゲート長またはゲート幅が前記第１のゲート電極よりも大きく、なおかつ、厚みが前記第１のゲート電極よりも薄い第２のゲート電極とを備えた半導体装置。
【請求項２】
前記半導体基板の表面を基準として、前記第２のゲート電極の底面は、前記第１のゲート電極の底面よりも高い位置にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面を基準として、前記第２のゲート電極の上面は、前記第１のゲート電極の上面と等しい高さにあることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のゲート電極の底面から上面までの厚みは、前記第1のゲート電極の底面から上面までの厚みの半分以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のゲート電極のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のゲート電極のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
ソースまたはドレイン層として作用する金属層をさらに備えたことを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記金属層の周囲に設けられ、前記半導体基板または前記半導体基板に形成されたウェル層よりも不純物濃度の高い高濃度層をさらに備えたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成された複数のサブゲート電極を含み、ゲート長またはゲート幅が前記第１のゲート電極よりも大きい第２のゲート電極とを備え、
前記複数のサブゲート電極がフルシリサイド化されていることを特徴とする半導体装置。
【請求項９】
前記第１のゲート電極の底面から上面までの厚みは、前記サブゲート電極の底面から上面までの厚みと等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のゲート電極のゲート長またはゲート幅は、前記サブゲート電極のゲート長またはゲート幅と等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第２のゲート電極は、隣り合う前記サブゲート電極の間の前記第２のゲート絶縁膜上に設けられたシリサイド層をさらに含むことを特徴とする請求項８に記載の半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きく、フルシリサイド化された第２のゲート電極と、
前記第２のゲート電極内に含まれた粒子とを備えた半導体装置。
【請求項１３】
前記粒子は、絶縁材料または空洞からなることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第２のゲート電極のうちシリサイドの体積は、前記第１のゲート電極のシリサイドの体積と等しいことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第１のゲート電極は、Ｎｉ２Ｓｉからなり、
前記第２のゲート電極は、ＮｉＳｉからなることを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記第１のゲート電極はＮｉ２ＳｉおよびＮｉ（ＳｉＧｅ）の二層構造を有し、
前記第２のゲート電極はＮｉＳｉからなることを特徴とする請求項１２に記載の半導体装置。
【請求項１７】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
【請求項１８】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域をエッチングし、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極の両側に形成されたソース・ドレイン拡散層またはシリサイド電極を層間絶縁膜で被覆し、
前記層間絶縁膜を研磨することによって前記第１のゲート電極の上面および前記第２のゲート電極の上面を露出させ、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
【請求項１９】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第１のゲート絶縁膜上のゲート電極材料をエッチングして第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上のゲート電極材料をエッチングして、前記第２のゲート絶縁膜上に並列する複数のサブゲート電極を含み、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
【請求項２０】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第２のゲート絶縁膜上の前記ゲート電極材料に酸素を注入し、
前記ゲート電極材料を熱処理することによって、前記第２のゲート絶縁膜上の前記ゲート電極材料内に粒子を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２００６−２１０５５５（Ｐ２００６−２１０５５５Ａ）
【公開日】平成１８年８月１０日（２００６．８．１０）
【国際特許分類】
【出願番号】特願２００５−１９２９３（Ｐ２００５−１９２９３）
【出願日】平成１７年１月２７日（２００５．１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年８月１０日（２００６．８．１０）
【国際特許分類】
【出願日】平成１７年１月２７日（２００５．１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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