【課題】ドレイン・チャネル間の寄生容量の増加及びＤＩＢＬ効果によるサブスレッシュホールドリーク電流の増加を抑えつつ、高い駆動電流及び伝達コンダクタンス、サブスレッシュホールド特性の改善及び浮遊ボディ電位効果の抑制を実現することが可能な半導体装置及びその製造方法を提供する。
【解決手段】ＳＯＩ−ＭＯＳＦＥＴ１は、支持基板１１ａに形成された高濃度拡散領域１７ｃと、高濃度拡散領域１７ｃよりも深い支持基板１１ａ中に形成された高濃度拡散領域１７ｄと、高濃度拡散領域１７ｃ上に形成されたゲート電極１４と、高濃度拡散領域１７ｄ上のＳＯＩ層１１ｃに形成されたドレイン領域１５ｄと、ゲート電極１４下を挟んでドレイン領域１５ｄと反対側のＳＯＩ層１１ｃ中に形成されたソース領域１５ｓとを有する。 （もっと読む）

【課題】シリサイド層を有するトランジスタの製造安定性を向上させる。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５およびその側壁を覆うサイドウォール１０７を形成し、ゲート電極１０５の周囲のシリコン基板１０１に、ソース・ドレイン領域１０９を形成する。サイドウォール１０７が形成されたシリコン基板１０１の素子形成面全面に、Ｎｉ膜１１５を形成した後、シリコン基板１０１を加熱し、ソース・ドレイン領域１０９においてシリコン基板１０１とＮｉ膜１１５とを反応させる。その後、未反応のＮｉ膜１１５を除去し、ソース・ドレイン領域１０９の上部の領域にＮｉシリサイド層１１１を形成する。Ｎｉ膜１１５を形成する工程またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させる工程において、サイドウォール１０７上に、Ｎｉ膜１１５が途切れた断絶部１１７を形成する。 （もっと読む）

【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、銅配線の上に炭化シリコン層を形成する工程と、 前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、を含むことを特徴とする。 （もっと読む）

【課題】平坦性の高いパターンを形成可能とする。
【解決手段】基板Ｐに配線形成材料を含む液状体を塗布する工程と、塗布した液状体を焼成する工程とを有する。配線形成材料に対して不活性な雰囲気下で前記焼成を行う。 （もっと読む）

【課題】本発明は、画質を向上させることのできる薄膜トランジスタアレイの製造方法及びそれを用いる薄膜トランジスタアレイ基板に関する。
【解決手段】本発明の薄膜トランジスタアレイ基板の製造方法は、第２マスク工程でゲート電極と重畳する領域に、島状の活性層及びオーミック接触層を形成し、第２マスク工程とは異なる第３マスク工程でソース電極及びドレイン電極を形成する。従って、本発明のＴＦＴアレイ基板の活性層には、バックライトから照射される光をゲート電極が遮ることにより、光が照射されない。従って、ＴＦＴはＴＦＴアレイ基板の駆動とは関係ないチャンネルを形成しないことにより、ＴＦＴアレイ基板は画素電極に充電された画素電圧信号が漏洩される問題を除去することができる。 （もっと読む）

素子の耐圧性を改善するために、ゲートの周囲の電界を緩和する電界緩和機能を含むIII族窒化物電力半導体素子。 （もっと読む）

【課題】差動アンプの特性を向上させることができるＭＯＳ型トランジスタを有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上にゲート電極と、一対のソース領域と、一対のドレイン領域とを有するＭＯＳ型トランジスタを備え、ゲート電極が、十字状であり、一対のソース領域及び一対のドレイン領域は、それぞれ、ゲート電極の中心に対し対角状に配置され、一対のソース領域同士及び一対のドレイン領域同士は、電気的に接続されることを特徴とする。 （もっと読む）

【課題】ソース・ドレイン領域にシリサイド層が設けられたトランジスタの接合リーク電流を抑制する。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５を形成した後、シリコン基板１０１に絶縁膜を形成する。絶縁膜をエッチバックしてゲート電極１０５の側壁を覆うサイドウォール１０７を形成するとともに、サイドウォール１０７の側方のソース・ドレイン領域１０９が形成される領域において、シリコン基板１０１の素子形成面をエッチング除去し、素子形成面に略水平な掘り下げ面を形成する。その後、ゲート電極１０５の周囲のシリコン基板１０１に不純物をイオン注入し、ソース・ドレイン領域１０９を形成する。そして、ゲート電極１０５が設けられたシリコン基板１０１の素子形成面にＮｉ膜を形成し、Ｎｉ膜とシリコン基板１０１とを反応させて、Ｎｉシリサイド層１１１を形成する。 （もっと読む）

【課題】ゲート電極の劣化特性及び電流の漏れ現象を防止することのできる半導体装置を提供する。
【解決手段】半導体基板１００と、半導体基板１００上に高誘電性物質で形成されるゲート絶縁膜１２０と、ゲート絶縁膜１２０上にアルミニウム合金で形成されるバリア金属膜１３０と、バリア金属膜１３０上に形成されるゲート電極層１４０と、を含む。バリア金属膜１３０は、タンタルアルミニウム窒化膜又はチタンアルミニウム窒化膜で形成される。従って、バリア金属膜を耐酸化性の大きい物質で形成することで、酸素雰囲気の中で半導体装置の後続熱処理工程中のバリア金属膜の酸化を防止し、ゲート電極の劣化特性及び電流漏れ現象を防止することができる。 （もっと読む）

【課題】３マスク工程を通じて良好なパターンデザインを形成すると共に、段差の除去できる薄膜トランジスタ基板の製造方法を提供する。
【解決手段】本発明の薄膜トランジスタ基板の製造方法は、薄膜トランジスタ１４０が形成されたゲート絶縁膜１２５を覆う保護膜１５０上にコンタクトホール及び画素電極１６０が形成される領域をオープンさせるための第１フォトレジストパターンを形成する段階、第１フォトレジストパターンが形成された保護膜１５０上に透明導電膜を全面蒸着させた後、コンタクトホール及び画素電極１６０が形成される領域以外に形成された透明導電膜を露出させる第２フォトレジストパターンを形成する段階、第２フォトレジストパターンにより露出された透明導電膜をエッチング処理した後、保護膜１５０上に残留する第１及び第２フォトレジストパターンを除去して、保護膜１５０上にコンタクトホール及び画素電極１６０を形成する段階を含む。 （もっと読む）

【課題】 ゲート誘電体及び金属ゲート導体を有するｎ−ＦＥＴゲート・スタックと、ゲート誘電体層及びシリコン含有ゲート導体を有するｐ−ＦＥＴゲート・スタックとを含むＣＭＯＳ回路を提供する。
【解決手段】 本発明は、各々が少なくとも第１のゲート・スタック及び第２のゲート・スタックを含有する高性能相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。第１のゲート・スタックは、半導体基板内の第１のデバイス領域（例えば、ｎ−ＦＥＴデバイス領域のような）の上に配置され、少なくとも、下から上に、ゲート誘電体層、金属ゲート導体及びシリコン含有ゲート導体を含む。第２のゲート・スタックは、半導体基板内の第２のデバイス領域（例えば、ｐ−ＦＥＴデバイス領域のような）の上に配置され、少なくとも、下から上に、ゲート誘電体層及びシリコン含有ゲート導体を含む。第１のゲート・スタック及び第２のゲート・スタックは、本発明の種々の統合された方法で半導体基板の上に形成することができる。 （もっと読む）

【課題】プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ（ＴＦＴ）を提供する。
【解決手段】ダイオード又はＴＦＴを含む印刷又はパターニング構造（例えば、回路）、これらを製造する方法、並びに、これらの識別タグ及びセンサへの応用を開示する。相補型のダイオード対又はダイオード接続ＴＦＴを直列に含む印刷された構造は、印刷又はレーザ描画技術を用いて製造したダイオードの閾値電圧（Ｖ_ｔ）を安定化することができる。ＮＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｎ）とＰＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｐ）の間の分離を利用して、印刷又はレーザ描画のダイオードの順方向電圧降下の安定性を確立又は向上する。更なる応用は、参照電圧発生器、電圧クランプ回路、参照又は差動信号伝送ラインにおける電圧を制御する方法、並びにＲＦＩＤ及びＥＡＳタグ及びセンサに関する。 （もっと読む）

【課題】 複合キャップによりシリサイド形成を改善するためのエア・ブレーク
【解決手段】 シリサイド応力を調節するための構造体及び方法、具体的にはｎ−ＦＥＴ性能を最適化するようにｎ−ＦＥＴのゲート導体上に引張り応力含有シリサイド領域を造成する（４０２）ための構造体及び方法が開示される。より具体的には、ｎ−ＦＥＴ構造体の上に第１金属層−保護キャップ層−第２金属層スタックが形成される（４０３−４０６）。しかしながら、第２金属層の堆積（４０６）の前に、保護層を空気に曝す（４０５）。このエア・ブレークのステップは、保護キャップ層と第２金属層の間の付着性を変化させ、それゆえに、シリサイド形成中に第１金属層に付与される応力に影響を与える。その結果として、ｎ−ＦＥＴ性能に最適な引張り応力のより大きなシリサイドが生成される。さらに、この方法は、このような引張り応力含有シリサイド領域を、比較的薄い第１金属層−保護キャップ層−第２金属層スタック、より具体的には比較的薄い第２金属層を用いて形成することを可能にし、ゲート導体と側壁スペーサの間の接合部に蓄積される機械的エネルギーを最小にしてシリコン・ブリッジ形成を防止する。 （もっと読む）

【課題】コスト増を招くことなく配線を形成する。
【解決手段】複数層の膜４１、４７及び４２、４７が積層されてなる配線を基板Ｐに形成する。複数層の膜のうち、少なくとも二層の膜をそれぞれ液相法で塗布する工程と、少なくとも二層の膜を一括して焼成する工程とを有する。 （もっと読む）

【課題】配線に使われる多結晶シリコン層を形成する際に、アモルファスシリコン層が相変化して基板が変形する。この変形を、相変化時の機械的ストレスの発生を回避することにより軽減する方法を提供する。
【解決手段】基板１上のキャパシタ電極、ゲート電極などの導電層２の上に中間層としてアモルファス状の抗ストレス層３を設け、その上にアモルファスシリコン層４を形成する。この後、シリコン層の結晶化温度に加熱し、アモルファスシリコン層を相変化させ多結晶シリコン層にする。抗ストレス層の存在により結晶化時の機械的ストレスの発生が回避される。抗ストレス層は、別の加熱により相変化させ低抵抗化し、導電層と多結晶シリコン層は電気的に接続される。 （もっと読む）

【課題】本発明は、製造工程を単純化してマスク数を低減させることにより、生産性の向上を図る液晶表示装置用アレイ基板及びその製造方法を得ることを目的とする。
【解決手段】
本発明は、従来より少ないマスク工程を利用して液晶表示装置用アレイ基板を製造して工程を単純化して製造効率を向上させるだけでなく製造費用を大幅に節減する。又は、本発明による液晶表示装置用アレイ基板は、別途のアレイ基板保護膜を形成せずに、チャンネル保護膜形成時に酸化膜を形成して保護膜とすることで、不良を防止して画質を向上させるとともに、別途の装備と材料を要しないので材料費が節減される。 （もっと読む）

【課題】 高ｋの金属誘電体スタックからなるゲート電極構造により、ＣＭＯＳのゲートポリシリコンの空乏化を阻止する。
【解決手段】 本発明によると、ｎＦＥＴデバイス又はｐＦＥＴデバイスの少なくとも一方が、薄膜化されたＳｉ含有電極すなわちポリシリコン電極と、該Ｓｉ含有電極上の第１の金属とを有するゲート電極スタックを含み、他方のデバイスが、薄膜化されたＳｉ含有電極を有さず、少なくとも第１の金属ゲートを有するゲート電極スタックを含む、半導体構造が提供される。 （もっと読む）

【課題】ゲートの頂部が拡張された半導体トランジスタ（１００）およびそれを形成するための方法を提供する。
【解決手段】ゲートの頂部が拡張された半導体トランジスタ（１００）は、（ａ）チャネル領域ならびに第１および第２のソース／ドレイン領域（８４０および８５０）を含み、チャネル領域が、第１および第２のソース／ドレイン領域（８４０および８５０）の間に配置された半導体領域と、（ｂ）チャネル領域と直接物理的に接触しているゲート誘電体領域（４１１）と、（ｃ）頂部（５１２）および底部（５１５）を含むゲート電極領域（５１０）とを含む。底部（５１５）は、ゲート誘電体領域（４１１）と直接物理的に接触している。頂部（５１２）の第１の幅（５１７）は、底部（５１５）の第２の幅（５１６）より大きい。ゲート電極領域（５１０）は、ゲート誘電体領域（４１１）によってチャネル領域から電気的に絶縁されている。 （もっと読む）

【課題】特性に優れ、かつ、特性が大気中において経時的に劣化するのを防止し得る電子デバイス、かかる電子デバイスを製造する電子デバイスの製造方法、および、電子機器を提供すること。
【解決手段】薄膜トランジスタ１は、ソース電極２０ａおよびドレイン電極２０ｂと、ソース電極２０ａおよびドレイン電極２０ｂの表面に形成された有機膜６０と、ソース電極２０ａおよびドレイン電極２０ｂを覆い、かつ、有機膜６０と接触するように設けられた有機半導体層３０と、有機半導体層３０上に設けられたゲート絶縁層４０と、ゲート絶縁層４０上に設けられたゲート電極６０とを有する。有機膜６０は、好ましくは一般式：ＣＦ_３（ＣＦ_２）_ｍ（ＣＨ_２）_ｎＣＨ（ＣＨ_２ＳＨ）_２（ただし、ｍは１〜３５の整数を示し、ｎは２〜３３の整数を示す。）で表される非共役系有機化合物を、ソース電極２０ａおよびドレイン電極２０ｂの表面に結合させてなるものである。 （もっと読む）

【課題】ゲート電極としてＦＵＳＩゲート電極を用いた半導体装置において、同一導電型を有する各トランジスタの閾値電圧を調整する。
【解決手段】基板１００上に第１のゲート絶縁膜１０３Ａを介して形成された金属シリサイド膜よりなる第１のゲート電極１１５ａ（又は１１５ｂ）を有する第１導電型の第１のトランジスタ１１５Ａ（又は１１５Ｂ）と、基板１００上に第２のゲート絶縁膜１０３Ａを介して形成された金属シリサイド膜よりなる第２のゲート電極１１６ａ（又は１１６ｂ）を有する第１導電型の第２のトランジスタ１１６Ａ（又は１１６Ｂ）とを備え、第１のゲート電極１１５ａ（又は１１５ｂ）及び第２のゲート電極１１６ａ（又は１１６ｂ）の各々は、互いに異なるシリサイド組成比を有している。 （もっと読む）