メタルベーストランジスタを示す。該トランジスタは、第一電極２及び第二電極６と、該第一及び第二電極間の電流流れを制御するベース電極３とを備える。第一電極２を半導体材料から作製する。ベース電極は、第一電極を形成する半導体材料の上に堆積した金属層である。本発明によれば、第二電極は、ベース電極３と電気接触した半導体ナノワイヤにより形成される。
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犠牲マスキング構造（５０）を用いた半導体装置（１０）の製造方法を提供する。半導体デバイスは半導体基板（１２）から形成され、誘電材料からなる層（４０）は半導体基板（４０）および半導体デバイスの上に形成される。誘電材料からなる層（４０）は、半導体基板（１２）上に直接に形成される場合もあれば、中間層によって半導体基板（１２）から間隔があいている場合もある。側壁を有するポストまたは凸部（５０）が、誘電材料からなる層（４０）から形成される。好ましくは誘電材料からなる層（４０）とは異なる電気絶縁材料（５２）がポスト（５０）の側壁に隣接して形成される。電気絶縁材料（５２）は平坦化され、ポスト（５０）が除去されて、半導体デバイスの一部または中間層材料の一部を露出させ得る開口を形成する。導電性材料が開口に形成される。
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【課題】ナノメートルサイズの機能性構造体からなり、この機能性構造体を外部電極に接続する接続抵抗を小さく抑えることができ、かつ、様々な機能性構造体の構造設計に与える制約を最小限に抑えることのできる配線手段を備えた機能性デバイス及びその製造方法を提供すること。
【解決手段】絶縁層２が形成された基板１に、例えば１〜２μｍの間隙を有する電極３と４が形成されているものとする。これらの電極上及び電極間に金属性のカーボンナノチューブを分散させた液を被着させた後、電極間に交流電圧を印加して、電極間を架橋するようにカーボンナノチューブを配置する。次に、やや大きい電圧を印加してカーボンナノチューブに欠除部８を形成し、カーボンナノチューブ６及び７に区分する。欠除部８に面したカーボンナノチューブ６及び７の開口部において、機能性構造体９の被内包部９ａ及び９ｅをそれぞれカーボンナノチューブ６及び７に内包させる。 （もっと読む）

【課題】 ヘテロ接合半導体素子と別の半導体素子とが同一基板上に集積され、かつ、この別の半導体素子の電極取り出し構造が改良された半導体装置及びその製造方法を提供すること。
【解決手段】 前記別の半導体素子の一例である抵抗素子２０を構成する抵抗層１１を、イオン注入法または不純物拡散法によって半絶縁性基板１内に形成する。次に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、そしてエミッタキャップ層６の構成材料層を、基板１の全面にエピタキシャル成長法によって形成する。次に、これらの一部をメサ構造に加工して、ＨＢＴ１０を形成する。一方、抵抗素子２０の素子電極１４、１５を高い位置で取り出すための導電層１２、１３を、サブコレクタ層２の構成材料層４２のパターニングによって形成し、素子電極１４、１５をこの上に形成する。次に、ＢＣＢなどの平坦化膜３０を形成し、これを介して配線３１、３２を形成する。 （もっと読む）

本発明は、シリコンからなる基板（１１）および半導体本体（１２）を有し、この半導体本体（１２）は、トランジスタ（Ｔ）を有する能動領域（Ａ）および該能動領域（Ａ）を囲む受動領域（Ｐ）を具え、前記半導体本体（１２）の表面から埋め込まれた金属材料からなる第１導電領域（２）に接続している金属材料からなる第２導電領域（１）が設けられ、これによって、前記第２導電領域（１）が、前記半導体本体（１２）の表面で電気的に接続可能とされる半導体デバイス（１０）に関するものである。本発明によれば、前記第２導電領域（１）は、前記半導体本体（１２）の能動領域（Ａ）の場所で作られる。このような方法で、非常に低い埋込抵抗は、前記周囲のシリコンとは完全に異なる結晶特性を有する金属材料を用いて、前記半導体本体（１２）の能動領域（Ａ）の中で局所的に生成されることができる。これは、本発明に従う方法を用いることによって可能となる。そのような埋込低抵抗は、バイポーラトランジスタおよびＭＯＳトランジスタの双方にとって多くの利点を提案する。
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【課題】 幅の異なる領域を有するパターン形成領域に機能液を配置するに際し、形成される膜パターン間での膜厚さを無くした、バンク構造体、膜パターン形成方法、デバイス、電気光学装置、及び電子機器を提供する。
【解決手段】 機能液が配置され流動するパターン形成領域Ｐをバンク３４により区画するバンク構造１である。パターン形成領域Ｐは、第一のパターン形成領域５６と、第一のパターン形成領域５６に連続し、かつ第一のパターン形成領域５６より幅が広い第二のパターン形成領域５５とからなり、第二のパターン形成領域５５には、第二のパターン形成領域５５を仕切って機能液の流動方向を規制する仕切りバンク３４ａが少なくとも一つ設けられ、仕切りバンク３４ａによって規制された機能液の流動方向と略直交する方向の仕切り幅Ｈが、第一のパターン形成領域５６の幅Ｈ２の±２０％以内に形成されてなる。 （もっと読む）

【課題】 良好な高周波信号の分離特性を有する半導体装置を提供する。
【解決手段】 半導体素子がそれぞれ形成された複数の素子領域１と、２つの素子領域１を分離する素子分離領域２とを備え、素子領域１及び素子分離領域２は、半導体基板３の表面側に形成され、素子分離領域２は、電位が固定された金属層５と、半導体基板３の表面から深さ方向に延び、金属層５を覆う絶縁層６とを有し、金属層５は、深さ方向に向けて絶縁層６から突出している。 （もっと読む）

本発明は、高周波バイポーラトランジスタ（１）に関し、この高周波バイポーラトランジスタ（１）は、少なくとも、エミッタ接続領域（３）に隣接するエミッタ接点（２）を１つと、ベース接続領域（５）に隣接するベース接点（４）と、コレクタ接続領域（７）に隣接するコレクタ接点（６）とを有する。コレクタ接続領域として埋込層（７）が設けられ、この埋込層が、コレクタ接点（６）を、コレクタゾーン（１４）に連結する。本発明は、このような（１５）高周波バイポーラトランジスタ（１）の製造方法にも関する。本発明の特徴は、埋込層（７）上に、シリサイド領域（８）が設けられ、このシリサイド領域が、低い抵抗で、コレクタ接点（６）をコレクタゾーン（１４）に接続することである。
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【課題】 ＨＢＴとＦＥＴを１チップに集積化する際、ＨＢＴのエミッタキャップ層をＦＥＴのチャネル層としており、ＦＥＴのピンチオフ性が悪く相互インダクタンスｇｍが低い。また、複数回のイオン注入、アニール、ベースペデスタルの形成、さらには２回のエピタキシャル成長を行うなど製造工程が複雑であった。
【解決手段】 ＨＢＴのエミッタ層とＦＥＴのチャネル層を、同一のｎ型ＩｎＧａＰ層とする。また、ＨＢＴのベース層であるｐ＋型ＧａＡｓ層を、ＦＥＴのｐ型バッファ層として利用する。これにより、ＦＥＴのピンチオフ性が良好となり相互インダクタンスｇｍを高めることができる。またエピタキシャル成長が１回で、イオン注入、アニール工程も不要のため製造工程も簡素化でき、ウエハコストも低減できる。 （もっと読む）

【課題】性能を向上する新規なバイポーラデバイスを提供する。
【解決手段】本発明は、バイポーラデバイス30を開示する。エミッタ33が半導体基板に形成される。コレクタ34が、エミッタ33から横方向に空間を置いて基板に設けられる。ゲート端子38は基板上に形成され、エミッタ33とコレクタ34間の空間を規定する。外部ベース35は、エミッタ33またはコレクタ34の何れか一方から所定の距離を隔てて、基板上に形成される。外部ベース35は、エミッタ33またはコレクタ34の何れか一方から所定の距離を有して基板上に形成され、基板に設けた分離構造31で周囲を囲まれた穴によって活性領域32を規定し、この活性領域32に、ベース35，エミッタ33，コレクタ34およびゲート端子38が配置される。 （もっと読む）

【課題】 積層方向における電極位置の高低差を緩和或いは解消し易く、製造工程の増加や生産性の低下を抑え易く、電気的特性の悪化を招かない構造を有するヘテロ接合半導体装置及びその製造方法を提供すること。
【解決手段】 サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順に基板上に積層されてなるＨＢＴにおいて、
ベース層１４と同レベル位置のベース層構成材料層１４ａ上、コレクタ層１３と同レ ベル位置のコレクタ層構成材料層１３ａ上、コレクタ層１３の途中レベル位置のコレク タ層構成材料層１３ａ上、又は、エミッタ層１５又はエミッタキャップ層１６と同レベ ル位置のエミッタ層構成材料層１５ａ上又はエミッタキャップ層構成材料層１６ａ上に コレクタ電極７が形成され、
このコレクタ電極７とサブコレクタ層１２とが、オーミックアロイ法によって形成さ れた導電領域２１を介して電気的に接続されていること
を特徴とする、ＨＢＴ１０ａ。 （もっと読む）

本発明は、基板（１１）及び半導体本体（２）から成る半導体装置（１０）であって、半導体本体（２）は、電界効果トランジスタが形成されるシリコンの帯状の半導体領域（３、３Ａ、３Ｂ）を有し、第１導電型のソース領域（４）と、第１導電型と反対の第２導電型のチャネル領域（３３）と、第１導電型のドレイン領域（５）とが連続して配置されており、続いて、帯状の半導体領域（３、３Ａ、３Ｂ）の縦方向に示されるように、ゲート絶縁体（６）を具えたチャネル領域（３３）が設けられ、第１接続領域（７Ａ）を設けた第１ゲート電極（７）が、帯状の半導体領域（３、３Ａ、３Ｂ）の第１垂直側部にあり、第２接続領域（８Ａ）を設けた第２ゲート電極（８）が、帯状の半導体領域（３、３Ａ、３Ｂ）の第１垂直側部とは反対の第２垂直側部にある半導体装置デバイスに関する。本発明によれば、第１及び第２ゲート電極（７、８）は、接続領域（７Ａ、８Ａ）の幅を超える帯状の半導体領域（３、３Ａ、３Ｂ）の両側の空間を完全に満たす。好適な実施例において、ゲート電極（７、８）は、各々帯状の半導体領域（３、３Ａ、３Ｂ）の横側に接している。本発明による半導体装置（１０）は、非常にコンパクトで４５ｎｍ未満の範囲に適しており、製造が容易である。
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【課題】ＣＭＯＳ工程に統合されることができる高利得を有するバイポーラ接合トランジスタ及びその形成方法を提供する。
【解決手段】ＣＭＯＳ工程に統合されることができる本発明のバイポーラ接合トランジスタ形成方法は、ＣＭＯＳ工程でマスク工程及びイオン注入工程を追加することによってベース領域を形成する。これによって、ベース領域のドーピングレベル及び幅を高周波回路に最適の状態で調節することができるので、高利得の高周波回路に適するバイポーラ接合トランジスタを形成することができる。 （もっと読む）

【課題】簡単な工程で絶縁膜、半導体膜、導電膜等の膜パターンを有する基板を作製する方法、さらには、低コストで、スループットや歩留まりの高い半導体装置の作製方法を提供する。
【解決手段】基板１０１上に第１の膜１０２を形成する工程と、前記第１の膜１０２上にマスク材料を含有する溶液を吐出して前記第１の膜１０２上にマスク１０３を形成する工程と、前記マスク１０３を用いて前記第１の膜１０２をパターニングして前記基板１０１上に塗れ性の低い領域１０４と塗れ性の高い領域１０５を形成する工程と、前記マスク１０３を除去する工程と、前記塗れ性の低い領域１０４に挟まれた前記塗れ性の高い領域１０５に、絶縁膜、半導体膜又は導電膜材料を含有する溶液１０６を吐出して絶縁膜、半導体膜又は導電膜のパターンを形成する工程とを有する。 （もっと読む）

【課題】メッキ膜厚のウェハ面内均一性を向上させる。
【解決手段】本発明の例に関わる半導体装置は、メタル配線を用いた多層配線構造を有する半導体集積回路が形成され、各々が独立したチップになる複数のチップ領域１１と、メタル配線を用いた多層配線構造を有し、複数のチップ領域の各々を取り囲む複数のチップリング１２とを備え、複数のチップリング１２は、互いに電気的に接続される。 （もっと読む）

本発明は、バイポーラ・トランジスタ装置（１０）の製造に関し、この装置内に、絶縁層（１３）内のウィンドウ内に存在し絶縁層（１３）を覆って横方向に延びる多結晶シリコン領域（１４）を用いて、エミッタが形成される。シリコン領域（１４）、並びに、絶縁領域（１３）及びシリコン領域（１４）のスタックに隣接する別のシリコン領域（１２）が、この構造を覆って堆積される金属層（１６）によってシリサイド化される。形成されるシリサイド（１７）のブリッジを回避する手段がスタックの側面に形成される。本発明によれば、形成されるシリサイドのブリッジを回避するための手段は、シリコン領域（１４）の上面とスタックの側面の表面に沿った他のシリコン領域（１２）の上面との間の間隔が、絶縁層（１３）と半導体層（１４）の厚さの合計よりも大きく形成されるように、スタックの側面が構築されることを備える。スタック側面の正又は負の傾斜によって増大された通路によりシリサイドのブリッジが回避される。好ましい実施形態は、スタックの側面がどのように構築されるかに関する。
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