半導体装置及びその製造方法

【課題】メッキ膜厚のウェハ面内均一性を向上させる。
【解決手段】本発明の例に関わる半導体装置は、メタル配線を用いた多層配線構造を有する半導体集積回路が形成され、各々が独立したチップになる複数のチップ領域１１と、メタル配線を用いた多層配線構造を有し、複数のチップ領域の各々を取り囲む複数のチップリング１２とを備え、複数のチップリング１２は、互いに電気的に接続される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジックＬＳＩ(Logical Large Scale Integrated Circuit)、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)に代表されるメモリＬＳＩ、並びに、バイポーラトランジスタ(Bipolar Transistor)から構成されるＬＳＩなどの半導体装置に関する。
【背景技術】
【０００２】
近年、配線の微細化及び多層化に伴い、配線層の低抵抗化を目的に、配線材料として銅（Ｃｕ）を用いることが多くなっている。銅配線の形成方法としては、通常、微細パターンの形成に有利な電解メッキ法が用いられる。
【０００３】
電解メッキ法では、例えば、図２０に示すように、ウェハ１０の周辺部に接触する端子２２からその内部の複数のチップ領域１１に電流を供給し、銅を成膜する際の種となるシード層としてのシード銅(Seed-Cu)上に銅を析出させる、という手法を採用する。シード銅は、メッキ時における電流供給パスとしても機能するため、メッキ前に、予めウェハ上の全面にスパッタ法により形成される。
【０００４】
しかし、最近では、配線の微細化がさらに進行し、シード銅自体の厚さが５０ｎｍ以下と非常に薄膜化してきている。このため、図２１に示すように、バリアメタル１８上のシード銅１９の抵抗値が増大し、ウェハ中央部では、その周辺部に比べて、電圧降下量が大きい。結果として、シード銅１９上に析出させる銅の厚さ（メッキ膜厚）のばらつきについても、大きくなる。
【０００５】
ところで、シード銅上に析出させる銅の厚さのばらつきを抑える技術として、ウェハ中央部に新たに電流供給源を設ける手法や、メッキ液の抵抗分布をウェハ面内でコントロールする手法などが提案されている。
【０００６】
しかし、前者は、ウェハ上にダストをもたらす原因になるし、後者は、メッキ液やメッキ装置の改造を行なわなければならない。
【特許文献１】特開２０００−２７７４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、シード層の厚さに関係なく、かつ、ダストの原因や、メッキ液及びメッキ装置の改造などなしに、メッキ膜厚のウェハ面内均一性を大幅に向上できる半導体装置の構造を提案することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の例に関わる半導体装置は、メタル配線を用いた多層配線構造を有する半導体集積回路が形成され、各々が独立したチップになる複数のチップ領域と、前記メタル配線を用いた多層配線構造を有し、前記複数のチップ領域の各々を取り囲む複数のチップリングとを備え、前記複数のチップリングは、互いに電気的に接続される。
【発明の効果】
【０００９】
本発明の例によれば、チップリングがメッキ時の電流供給経路として機能するため、シード層の厚さに関係なく、かつ、ダストの原因や、メッキ液及びメッキ装置の改造などなしに、メッキ膜厚のウェハ面内均一性を大幅に向上できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１１】
１．概要
ウェハ周辺部からメタルメッキのための電流を供給する場合において、メッキ膜厚のウェハ面内均一性を向上させるためには、ウェハ中央部における電圧降下量を小さくすればよい。しかし、ウェハ中央部に新たな電流供給源を設けたり、メッキ液の抵抗分布をウェハ面内でコントロールする手法では、ダストの発生や、メッキ液及びメッキ装置の改造などの問題が生じる。
【００１２】
そこで、本発明の例では、ウェハ中央部における電圧降下量を小さくし、メッキ膜厚のウェハ面内均一性を向上させるために、メッキ時の電流供給パスとして、メタルメッキの下地となる薄いシード層に加えて、チップ（デバイス）領域の周囲に普通に設けられるチップリング（ガードリング、ビアリングとも呼ばれる）を使用する。
【００１３】
チップリングは、通常、チップ領域をダイシング時のダメージから保護することを目的に設けられるため、その構造は、チップ領域をメタルで取り囲んだリング形状を有している。しかし、チップリングの目的は、あくまでチップ領域の保護にあるため、その名のごとく、一つのリングとして閉じており、複数のチップリングが相互に電気的に接続されるということはない。
【００１４】
これに対し、本発明の例では、このチップリングにメッキ時の電流供給パスとしての機能を持たせる、といった新たな目的を付加しているため、複数のチップリングは、相互に電気的に接続された構造を持つ。
【００１５】
このような構造によれば、仮に、シード層が薄くなっても、メタルメッキに必要となる電流は、ウェハの周囲からウェハ内に張り巡らされたチップリングを経由して複数のチップ領域にまんべんなく供給されることになるため、シード層の厚さに関係なく、ウェハ面内に均一な厚さのメッキ層を形成することができる。
【００１６】
尚、本発明の例では、メッキ膜厚のウェハ面内均一性の向上、という目的をデバイス構造により実現している。つまり、多層配線を形成するときに使用するマスクのパターンの一部を変えるだけで、当初の目的を実現できる。このように、メッキ液及びメッキ装置の改造などなく、パターンの一部を変えることにより、ＬＳＩのプロセス能力の向上に貢献できる。
【００１７】
２．実施の形態
以下、最良と思われる実施の形態について説明する。
【００１８】
(1) 第１実施の形態
図１は、第１実施の形態に関わる半導体装置の概要を示している。図２は、図１の一部分を拡大した図である。
【００１９】
これらの図は、ウェハ１０上の複数のチップ（デバイス）領域１１と、ウェハ１０上に張り巡らされたチップリング１２と、複数のチップ領域１１を分離する領域としてのダイシングライン（ギザギザの線で示す）との位置関係を示している。
【００２０】
本例では、チップリング１２は、相互に電気的に接続され、全体としては、ウェハ１０上に格子状にレイアウトされる。格子状のチップリング１２の格子間には、チップ領域１１が配置される。
【００２１】
メッキ時に電流を供給する端子２２は、ウェハ１０の周辺部のみに接触することになるが、電流は、ウェハ１０上に格子状に張り巡らされたチップリング１２を経由して、全てのチップ領域１１にまんべんなく行きわたる。
【００２２】
このような構成によれば、銅メッキの下地となるシード層としての高抵抗のシード銅に代えて、主として、低抵抗のチップリングを用いて、全てのチップ領域の近傍まで電流を供給することができるため、ウェハ中央部における電圧降下量が小さくなり、シード銅の厚さに関係なく、銅メッキを均一にウェハ面内に形成できる。
【００２３】
図３は、図２の領域Ａを示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。
【００２４】
チップ（デバイス）領域には、多層配線構造の半導体集積回路（ＬＳＩ）が形成される。チップリングは、チップ領域の周囲に形成され、チップ領域内の配線と同様に、多層配線構造を有する。ダイシングラインは、チップリングにオーバーラップし、かつ、ダイシングラインの幅は、チップリングの幅よりも狭くなっている。
【００２５】
この構造では、ダイシング時、チップリングに沿って、チップリング自体を切断することになるため、ダイシングにより切り出されたチップの縁（側面）の全体にチップリングが露出する。
【００２６】
図４のデバイス構造は、銅メッキを行なう前の状態を示している。
【００２７】
下層配線は、バリアメタル１４と銅層１６から構成される。尚、１５は、銅層１６を電解メッキ法により形成するときの下地となるシード銅である。
【００２８】
絶縁層１７Ｂには、凹部（配線溝、コンタクトホールなど）２０，２１が形成される。絶縁層１７Ｂの表面及び凹部の全体を覆うように、スパッタ法によりバリアメタル１８及びシード銅１９が形成される。
【００２９】
この後、電解メッキ法によりシード銅１９上に銅層を析出させることになるが、この時、例えば、図５及び図６に示すように、電流は、低抵抗のチップリング、即ち、銅層１６を経由して、ウェハ上の全てのチップ領域の近傍まで供給される。このため、ウェハの中央部における電圧降下量が小さくなる。
【００３０】
従って、図７に示すように、電解メッキ法により銅層２４を形成すると、銅層２４は、ウェハ上の位置にほぼ関係なく、ウェハ上に均一の厚さで形成される。この後、例えば、ＣＭＰ法により銅層２４を研磨し、銅層２４を絶縁層１７Ｂの凹部２０，２１内のみに残存させる。
【００３１】
尚、バリアメタル及びシード銅は、スパッタ法の他、例えば、ＣＶＤ（Chemical Vapor Deposition）法や、ＡＬＤ(Atomic Layer Deposition)法などで形成することもできる。
【００３２】
このように、本例によれば、チップリングのパターンを格子状とすることにより、銅メッキ時に、ウェハの周辺部から複数のチップ領域に、チップリングを経由して、均一に電流を供給することができるため、メッキ膜のウェハ面内均一性を向上できる。
【００３３】
(2) 第２実施の形態
図８は、第２実施の形態に関わる半導体装置の概要を示している。図９は、図８の一部分を拡大した図である。
【００３４】
本例は、チップリングとダイシングラインとがオーバーラップする領域を極力する少なくすることを目的に、第１実施の形態に関わるデバイス構造を改良した改良例に関する。本例では、チップリングがダイシングラインとオーバーラップする領域を、チップリングが形成される全領域の１０％未満にできる構造を提案する。
【００３５】
チップリング１２は、第１実施の形態と同様に、全体としては、ウェハ１０上に格子状にレイアウトされる。格子状のチップリング１２の格子間には、チップ領域１１が配置される。但し、チップリング１２は、ダイシングラインを避けて配置されるため、ダイシングラインの内側においてチップ領域１１を取り囲む構造を有する。
【００３６】
従って、チップリング１２は、チップリング１２同士を相互に電気的に接続するチップ領域の角部においてのみ、ダイシングラインとオーバーラップする。
【００３７】
ここで、メッキ時に電流を供給する端子２２は、ウェハ１０の周辺部のみに接触することになるが、電流は、ウェハ１０上に格子状に張り巡らされたチップリング１２を経由して、全てのチップ領域１１にまんべんなく行きわたる。
【００３８】
このような構成によれば、高抵抗のシード銅に代えて、主として、低抵抗のチップリングを用いて、全てのチップ領域の近傍まで電流を供給することができるため、ウェハ中央部における電圧降下量が小さくなり、シード銅の厚さに関係なく、銅メッキを均一にウェハ面内に形成できる。
【００３９】
また、チップリングは、ダイシングラインを避けて配置されるため、ダイシング時における銅の飛散を抑えることができ、これによるＬＳＩチップの汚染などを回避できる。
【００４０】
図１０は、図９の領域Ｂを示している。図１１は、図１０のＸＩ−ＸＩ線に沿う断面図である。
【００４１】
チップ（デバイス）領域には、多層配線構造の半導体集積回路（ＬＳＩ）が形成される。チップリングは、チップ領域の周囲に形成され、チップ領域内の配線と同様に、多層配線構造を有する。チップリングは、ダイシングラインを避けて配置されるため、ダイシングラインの内側においてチップ領域を取り囲む構造を有する。
【００４２】
この構造では、チップリングを避けてダイシングを行なうことになるため、ダイシングにより切り出されたチップの縁（側面）にチップリングの全体が露出することはない。但し、後述するように、四角形状のチップの角部においては、チップリングの一部が部分的に露出する。
【００４３】
図１１のデバイス構造は、銅メッキを行なう前の状態を示している。
【００４４】
下層配線は、バリアメタル１４と銅層１６から構成される。尚、１５は、銅層１６を電解メッキ法により形成するときの下地となるシード銅である。
【００４５】
絶縁層１７Ｂには、凹部（配線溝、コンタクトホールなど）２０，２１が形成される。絶縁層１７Ｂの表面及び凹部の全体を覆うように、スパッタ法によりバリアメタル１８及びシード銅１９が形成される。
【００４６】
この後、電解メッキ法によりシード銅１９上に銅層を析出させることになるが、この時、例えば、図１２に示すように、電流は、低抵抗のチップリング、即ち、銅層１６を経由して、ウェハ上の全てのチップ領域の近傍まで供給される。このため、ウェハの中央部における電圧降下量が小さくなる。
【００４７】
従って、図１３に示すように、電解メッキ法により銅層２４を形成すると、銅層２４は、ウェハ上の位置にほぼ関係なく、ウェハ上に均一の厚さで形成される。この後、例えば、ＣＭＰ法により銅層２４を研磨し、銅層２４を絶縁層１７Ｂの凹部２０，２１内のみに残存させる。
【００４８】
尚、バリアメタル及びシード銅は、スパッタ法に限られず、例えば、ＣＶＤ法や、ＡＬＤ法などで形成することもできる。
【００４９】
このように、本例においても、チップリングのパターンを格子状とすることにより、銅メッキ時に、ウェハの周辺部から複数のチップ領域に、チップリングを経由して、均一に電流を供給することができるため、メッキ膜のウェハ面内均一性を向上できる。
【００５０】
しかも、本例では、チップリングとダイシングラインとのオーバーラップ領域をチップリングが形成される全領域の１０％未満に設定できるため、ダイシング時の銅の飛散によるチップの汚染などを回避できる。
【００５１】
３．ウェハから切り出されたＬＳＩチップの外観例
本発明の例は、チップリングを、銅メッキ時の電流供給経路として用いた点にあるので、その特徴は、主として、ウェハ時のデバイス構造にある。但し、本発明の例によれば、ウェハから切り出されたＬＳＩチップの外観についても、通常のチップとは異なる特徴が表れることになるので、以下、それについて説明する。
【００５２】
図１４は、本発明の例に関わるＬＳＩチップの外観例１を示している。
このＬＳＩチップ２３Ａは、上述の第１実施の形態に関わるデバイス構造を採用した場合に関する。この例では、チップリング１２は、ＬＳＩチップ２３Ａの縁（側面）の全体に露出することになる。
【００５３】
図１５は、本発明の例に関わるＬＳＩチップの外観例２を示している。
このＬＳＩチップ２３Ｂは、上述の第２実施の形態に関わるデバイス構造を採用した場合に関する。この例では、チップリング１２は、ＬＳＩチップ２３Ｂの側面の角部に部分的に露出する。１つの角部においてチップリングが露出する場所は２箇所あるため、ＬＳＩチップ２３Ｂ全体では、チップリングが露出する場所は、合計８箇所となる。
【００５４】
図１６乃至図１９は、本発明の例に関わるＬＳＩチップの外観例３〜６を示している。
これらのＬＳＩチップ２３Ｃ〜２３Ｆは、上述の第２実施の形態に関わるデバイス構造を採用した場合に関するため、チップリング１２は、図１５の例と同様に、ＬＳＩチップ２３Ａの側面の角部に部分的に露出する。
【００５５】
上述の第２実施の形態では、チップリングを格子状にレイアウトするため、チップリング同士を電気的に接続する必要があるが、その接続の仕方には、様々な方法が考えられる。つまり、その接続方法を変えることにより、最終的に形成されるチップの外観にも差異が生じる。
【００５６】
図１６及び図１７の例では、チップリング１２は、ＬＳＩチップ２３Ｃ，２３Ｄの４つの側面のうちの２つの側面に露出する。但し、チップリング１２が露出する部分は、ＬＳＩチップ２３Ｃ，２３Ｄの角部である。
【００５７】
図１８及び図１９の例は、チップリング１２がＬＳＩチップ２３Ｃ，２３Ｄの全ての角部に露出していなくてもよいことを示す。この例では、チップリング１２は、ＬＳＩチップ２３Ｃ，２３Ｄの４つの角部のうちの２つに露出する。
【００５８】
尚、ＬＳＩチップの外観例において、チップリングが露出する部分は、ＬＳＩチップの角部に限られず、ＬＳＩチップの側面に部分的に露出していれば、どの位置にあっても構わない。
【００５９】
以上のように、本発明の例を適用した場合、ウェハから切り出されたＬＳＩチップの外観例には、様々な形態が考えられるが、ＬＳＩチップの側面にチップリングが部分的に露出する、という特徴は、いずれの場合にも当てはまる。
【００６０】
４．その他
上述の実施の形態では、配線材料として銅を用いる例について説明したが、本発明の例は、当然に、銅以外の他のメタル材料により配線を形成する場合にも適用できる。
【００６１】
本発明の例は、ロジックＬＳＩ、ＤＲＡＭ、ＳＲＡＭを含むメモリＬＳＩ、バイポーラトランジスタから構成されるＬＳＩなど、様々なＬＳＩに適用可能である。
【００６２】
本発明の例によれば、シード層の厚さに関係なく、メッキ膜厚のウェハ面内均一性を大幅に向上できる。
【００６３】
尚、本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６４】
【図１】第１実施の形態に関わる半導体装置を示す平面図。
【図２】図１の一部を拡大した図。
【図３】図２の領域Ａを示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】銅メッキ時の様子を示す図。
【図６】銅メッキ時の様子を示す図。
【図７】銅メッキ終了後の様子を示す図。
【図８】第２実施の形態に関わる半導体装置を示す平面図。
【図９】図８の一部を拡大した図。
【図１０】図９の領域Ｂを示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。
【図１２】銅メッキ時の様子を示す図。
【図１３】銅メッキ終了後の様子を示す図。
【図１４】本発明の例に関わるＬＳＩチップの外観例を示す図。
【図１５】本発明の例に関わるＬＳＩチップの外観例を示す図。
【図１６】本発明の例に関わるＬＳＩチップの外観例を示す図。
【図１７】本発明の例に関わるＬＳＩチップの外観例を示す図。
【図１８】本発明の例に関わるＬＳＩチップの外観例を示す図。
【図１９】本発明の例に関わるＬＳＩチップの外観例を示す図。
【図２０】従来の半導体装置を示す平面図。
【図２１】銅メッキ時の様子を示す図。
【符号の説明】
【００６５】
１１：チップ領域、１２：チップリング、１３，１７Ａ，１７Ｂ：絶縁層、１４，１８：バリアメタル、１５，１９：シード銅、１６，２４：銅層、２０，２１：凹部、２２：電流供給端子、２３Ａ〜２３Ｆ：ＬＳＩチップ。

【特許請求の範囲】
【請求項１】
メタル配線を用いた多層配線構造を有する半導体集積回路が形成され、各々が独立したチップになる複数のチップ領域と、前記メタル配線を用いた多層配線構造を有し、前記複数のチップ領域の各々を取り囲む複数のチップリングとを具備し、前記複数のチップリングは、互いに電気的に接続されることを特徴とする半導体装置。
【請求項２】
前記複数のチップリングがダイシングラインとオーバーラップする領域は、前記複数のチップリングが形成される全領域の１０％未満であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のチップリングは、全体として格子状を有していることを特徴とする請求項１記載の半導体装置。
【請求項４】
四角形状を有するＬＳＩチップにおいて、前記ＬＳＩチップ内には、メタル配線を用いた多層配線構造を有する半導体集積回路が形成されるチップ領域と、前記メタル配線を用いた多層配線構造を有し、前記チップ領域を取り囲むチップリングとが配置され、前記チップリングは、前記ＬＳＩチップの側面に部分的に露出していることを特徴とするＬＳＩチップ。
【請求項５】
電解メッキ法により、各々が独立したチップになる複数のチップ領域内にメタルからなる第１配線層を形成すると同時に、前記複数のチップ領域の各々を取り囲み、互いに電気的に接続される前記メタルからなる複数のチップリングを形成し、
この後、前記電解メッキ法により、前記複数のチップ領域内の前記第１配線層上に前記メタルからなる第２配線層を形成するとき、前記複数のチップ領域の各々に前記複数のチップリングを経由して電流を供給することを特徴とする半導体装置の製造方法。

【図１】