【課題】ウエハの表面および裏面の両方からコンタクトする。
【解決手段】ウエハに形成された電子デバイスを試験する試験装置であって、ウエハが載置される弾性層と、弾性層上に設けられウエハの裏面に形成された電極パットに電気的に接続される複数の凸部とを有するステージと、ウエハをステージ上に固定する固定部材と、を備え、弾性層は、ウエハが固定部材により固定された場合に、複数の凸部のそれぞれを沈み込ませて、複数の凸部の周囲の面がウエハの裏面に接触する試験装置を提供する。 （もっと読む）

【課題】半導体層の不純物濃度およびプロファイルを正確に制御することを可能とする不純物濃度プロファイルの測定方法、その方法に用いられるウェーハ、および、それを用いた半導体装置の製造方法を提供する。
【解決手段】基板１０と、前記基板１０の主面上に設けられた半導体層１２，１７であって、前記主面上において互いに面積の異なる複数の第１領域１７ａ，１７ｂに形成された第１の部分と、前記主面上で前記第１領域１７ａ，１７ｂを取り囲む第２領域１７ｃに形成され前記第１の部分とは異なる構造を有する第２の部分と、を有する半導体層１２，１７と、を有するウェーハを用いる。そして、前記半導体層のうちの複数の前記第１の部分の表面から深さ方向の不純物濃度プロファイルを測定し、前記第１の部分の面積に依存する前記不純物濃度プロファイルの変化を求める。 （もっと読む）

【課題】小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供する。
【解決手段】各グループＧ_Nにおいて、全ての入力端子ＩＮが共通のドレインソース線ＤＳＬに接続されている。各グループＧ_Nにおいて、全ての出力端子ＯＵＴが入力端子ＩＮに非接続のドレインソース線ＤＳＬに、他の出力端子ＯＵＴと非共有で接続されている。さらに、一のグループＧ_Nにおける共通のドレインソース線ＤＳＬと、他のグループＧ_Nにおける共通のドレインソース線ＤＳＬとが互いに異なっている。 （もっと読む）

【課題】半導体ウェハから得られる複数のメインチップにおいて、メインチップ毎のＯＮ電圧のバラツキを低減することが可能な半導体装置の製造方法を提供する。
【解決手段】ＩＧＢＴ素子１と、小面積のトランジスタ２とが表面に形成された半導体ウェハ１０を準備する。半導体ウェハ１０の表面全体に電子線等を照射する。ＩＧＢＴ素子１およびトランジスタ２の中に再結合中心を形成する。測定装置１５によりトランジスタ２のＯＮ電圧を測定しつつ、ＩＧＢＴ素子１およびトランジスタ２において規定されたライフタイムを所定のアニール処理を施すことにより回復させる。ライフタイムが回復しているとき、制御装置１６は、ＩＧＢＴ素子１のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、測定されたトランジスタ２のＯＮ電圧に基づいてアニール処理におけるアニール処理量を制御する。 （もっと読む）

【課題】長期信頼性を保障することができる半導体装置の試験方法を提供すること。
【解決手段】ゲート絶縁膜を介してゲート電極が埋め込まれてなる第１トレンチと、第１絶縁膜を介して、ゲート電極に非接続の埋設電極が埋め込まれてなる第２トレンチと、を有する半導体装置において、埋設電極を、両側を第１トレンチと第２トレンチとに挟まれるチャネル領域の表面のみに導電接続する。半導体装置のターンオフゲート抵抗およびターンオフ電流の一方または両方を、ターンオフ時に埋設電極とチャネル領域との間に所望の電位差が発生するように設定して、ターンオフスイッチング試験を行う。それによって、半導体装置をターンオフさせたときに埋設電極とチャネル領域との間に所望の電位差が発生し、埋設電極とチャネル領域との間の第１絶縁膜に電圧ストレスがかかるので、第１絶縁膜の絶縁特性を評価することができる。 （もっと読む）

本発明は、電力端子（２．１，２．２）と、該電力端子から電気的に絶縁されている、制御電圧（Ｕ２）を印加するための制御端子（２．０）とを有する半導体構成素子（２）、並びに、半導体構成素子の電気的な特性を測定するために制御端子に接触接続するための制御端子コンタクト面（３）を有する電気的な回路装置（１，１ａ，１ｂ，３１，５１，６１，７１）に関する。接続装置（６，３２）、特にアンチヒューズ又は回路ユニットが設けられている。接続装置を介して制御端子を直列ユニット（４；３４；７８，７４）と電気的に接続可能であり、接続装置を、制御端子が直列ユニットと電気的に接続されていない非導通状態から、制御端子が直列ユニットと電気的に接続されている導通状態に移行可能である。アンチヒューズを半導体構成素子に集積することができる。
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【課題】半導体装置の評価方法、半導体装置の製造方法、及びプローブにおいて、不良の原因を再現すること。
【解決手段】
素子Rを備えた半導体装置５０の絶縁膜上に導電性塗膜４０を塗布する工程と、導電性塗膜４０にプローブ１０３を接触させ、半導体装置５０が備えるシリコン基板１０とプローブ１０３との間に電位差Vを与える工程と、電位差Vが与えられた状態で、素子Rの電気的特性を評価する工程とを有する半導体装置の評価方法による。 （もっと読む）

【課題】ウェハチェック時に探針の押し付け力によって裏面電極に傷がつくのを防ぐこと。
【解決手段】ウェハチェック時に、チップの表面電極に対する探針４２の押し付け力の合計を、５０ｇｆ以下にする。それによって、ウェハチェックステージ４１の上にある異物４３などによってコレクタ電極３５にできる傷３６が、コレクタ電極３５を貫通するのを防ぐ。 （もっと読む）

【課題】サブミクロンプロセスに用いる高精度モデルを確立するための、各ばらつきパラメータの多量測定が可能となる多量測定回路を提供する。
【解決手段】１０ペア〜２０ペアの半導体素子を所定の配置で形成して、１つの小アレイ１０を構成する。この小アレイ１０を格子状に複数配置して、１つのユニット２０を構成する。そして、このユニット２０をさらに格子状に複数配置して、大アレイ３０を構成する。小アレイ１０に含まれる各半導体素子は、制御回路４０で制御されるスイッチに接続されている。制御回路４０は、大アレイ３０のいずれか２辺に配置されている。そして、大アレイ３０及び制御回路４０の外側に複数のパッド５０が配置されて、多量測定回路１が構成される。 （もっと読む）

【課題】 基板上の素子領域の配置に基づいて形成された断面構造用評価素子群を有し、該基板のへき開面から断面構造用評価素子群を露出させて観察することで素子領域の断面構造の解析を容易に行うことができる半導体装置を提供する。
【解決手段】 本発明にかかる半導体装置１０は、基板１１上に、半導体素子が配列された素子領域１２と、半導体素子と同じ構成を有し、素子領域１２の所望の断面を評価するための断面構造評価用素子群１３とを有し、断面構造評価用素子群は、所望の断面Ｓが基板１１のへき開の断面と平行になる側に傾斜した状態で形成されている。 （もっと読む）

【課題】 省スペース化を図りつつ、実デバイスの実際の段差の影響が配線幅に反映されたテストエレメントグループを形成する。
【解決手段】 特性評価用テストエレメントグループを形成するアクティブ領域Ｒ１を半導体基板１に設け、アクティブ領域Ｒ１には、ゲート絶縁膜３を介してゲート電極４を形成するとともに、ＬＤＤ層６ａ、６ｂをそれぞれ介してソース／ドレイン層７ａ、７ｂを形成することにより、特性評価用テストエレメントグループに電界効果型トランジスタを形成し、電界効果型トランジスタが形成された特性評価用テストエレメントグループ上に、層間絶縁膜８の段差にかかるように配置された線幅検出用配線層９ｃを形成する。 （もっと読む）

【課題】 半導体素子のＲＢＳＯＡ耐量試験のスループットを向上し、かつ不良素子の発見のためのコストを低下できる半導体素子の試験方法を提供する。
【解決手段】 試験対象半導体素子のサンプルから、ＲＢＳＯＡ耐量を保証するＲＢＳＯＡ耐量試験の代替として行うアバランシェ耐量試験の合否判断の規格値を決定する。決定された規格値をアバランシェ耐量試験の合否判断の規格値として行ったウエーハ上の試験対象半導体素子のアバランシェ耐量試験の合否判断結果を、その試験対象半導体素子のＲＢＳＯＡ耐量の試験での合否判断結果とする。ウエーハテスタにより試験可能なアバランシェ耐量試験を、ウエーハテスタによる試験が困難なＲＢＳＯＡ耐量試験の代替として行い、従来、モジュール状態組立後に行っていたＲＢＳＯＡ耐量試験をチップ状態で実施可能とした。 （もっと読む）

【課題】 異なる方向に配置された素子の特性検査を効率よく行えるようにする。
【解決手段】 ＴＥＧ１ａ、１ｂが形成されたウェハＷをステージＳＴ上に固定し、ＬＳＩテスタＴＳは、ＴＥＧ１ｂのパッド３ｂにプローブＰを触針させながら、プローブＰを介して電気信号の入出力を行うことにより、ＴＥＧ１ｂの特性検査を行った後、ウェハＷをステージＳＴ上に固定したままステージＳＴを水平面上で９０度だけ回転させ、ＴＥＧ１ａのパッド３ａにプローブＰを触針させながら、プローブＰを介して電気信号の入出力を行うことにより、ＴＥＧ１ａの特性検査を行う。 （もっと読む）

【課題】薄膜半導体の剥離転写技術を用いた半導体装置の製造において、転写用基板上に形成された複数の転写薄膜回路の良不良を転写前に予め検査することを可能とした薄膜半導体装置の製造方法を提供する。
【解決手段】本発明の転写元基板は、基板１００と、この基板上に剥離層１０１を介して形成された転写対象となる複数の薄膜回路１０２と、上記基板上に形成された、回路動作を検査する検査回路１１〜１３と、各薄膜回路１０２と上記検査回路１１〜１３とを接続する配線と、を備える。 （もっと読む）