半導体装置の製造方法
【課題】半導体ウェハから得られる複数のメインチップにおいて、メインチップ毎のＯＮ電圧のバラツキを低減することが可能な半導体装置の製造方法を提供する。
【解決手段】ＩＧＢＴ素子１と、小面積のトランジスタ２とが表面に形成された半導体ウェハ１０を準備する。半導体ウェハ１０の表面全体に電子線等を照射する。ＩＧＢＴ素子１およびトランジスタ２の中に再結合中心を形成する。測定装置１５によりトランジスタ２のＯＮ電圧を測定しつつ、ＩＧＢＴ素子１およびトランジスタ２において規定されたライフタイムを所定のアニール処理を施すことにより回復させる。ライフタイムが回復しているとき、制御装置１６は、ＩＧＢＴ素子１のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、測定されたトランジスタ２のＯＮ電圧に基づいてアニール処理におけるアニール処理量を制御する。
【解決手段】ＩＧＢＴ素子１と、小面積のトランジスタ２とが表面に形成された半導体ウェハ１０を準備する。半導体ウェハ１０の表面全体に電子線等を照射する。ＩＧＢＴ素子１およびトランジスタ２の中に再結合中心を形成する。測定装置１５によりトランジスタ２のＯＮ電圧を測定しつつ、ＩＧＢＴ素子１およびトランジスタ２において規定されたライフタイムを所定のアニール処理を施すことにより回復させる。ライフタイムが回復しているとき、制御装置１６は、ＩＧＢＴ素子１のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、測定されたトランジスタ２のＯＮ電圧に基づいてアニール処理におけるアニール処理量を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ライフタイムを制御する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
特開昭６２−５５９６４号公報（特許文献１）は、半導体ウェハ上においてパワートランジスタのメインチップから独立した位置に、電流増幅率測定用のトランジスタを配置する態様を開示している。同公報によると、電流増幅率測定用のトランジスタを使用することにより、半導体ウェハから得られた複数のメインチップの中から、電流増幅率のバラツキの大きいものを選別することができるとされている。
【０００３】
特開２００６−３５２１０１号公報（特許文献２）は、半導体領域に元来含まれているとともに半導体ウェハ毎に異なっている不純物濃度を、実質的に均一化する方法を開示している。当該方法においては、半導体領域に多量の不純物が導入される。元来含まれていた不純物の半導体領域毎のバラツキと、形成される複合欠陥（再結合中心）のバラツキとが実質的に無視可能となる。同公報によると、所定の特性を備えた半導体装置を安定的に得ることができるとされている。
【０００４】
特開２０００−２００７９２号公報（特許文献３）は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に対して数ＭｅＶ（Mega electron Volt）の電子線を照射することにより、ＩＧＢＴのライフタイムを短くするという技術を開示している。同公報は、電子線の照射によりゲート酸化膜およびゲート酸化膜（チャネル領域界面）が受けた照射損傷は、照射後に行うアニール処理により回復されることも開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６２−５５９６４号公報
【特許文献２】特開２００６−３５２１０１号公報
【特許文献３】特開２０００−２００７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体ウェハから得られるＩＧＢＴ素子などの複数のメインチップにおいて、個々のメインチップのＯＮ電圧にバラツキが生じる場合がある。
【０００７】
本発明は、半導体ウェハから得られる複数のメインチップにおいて、メインチップ毎のＯＮ電圧のバラツキを低減することが可能な半導体装置の製造方法を提供すること目的とする。
【課題を解決するための手段】
【０００８】
本発明のある局面に基づく半導体装置の製造方法は、次の各工程を備えている。まず、所定のＯＮ電圧を有する複数の第１半導体素子と、他の所定のＯＮ電圧を有し上記第１半導体素子よりも面積の小さい複数の第２半導体素子とが表面に形成された半導体ウェハを準備する。
【０００９】
次に、上記半導体ウェハの上記表面の全体に対して所定の放射線または所定のイオンを照射することによって、上記第１半導体素子および上記第２半導体素子の中に再結合中心を形成する。上記第２半導体素子の上記ＯＮ電圧を測定するとともに、上記再結合中心が形成されることによって上記第１半導体素子および上記第２半導体素子において規定されたライフタイムを、上記半導体ウェハに対して所定のアニール処理を施すことにより回復させる。
【００１０】
上記アニール処理におけるアニール処理量は、上記第１半導体素子の上記ライフタイムが回復しているとき、上記第１半導体素子のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、測定された上記第２半導体素子の上記ＯＮ電圧に基づいて制御される。
【００１１】
本発明の他の局面に基づく半導体装置の製造方法は、次の各工程を備えている。まず、所定のＯＮ電圧を有する複数の第１半導体素子と、他の所定のＯＮ電圧を有し上記第１半導体素子よりも面積の小さい第２半導体素子とが表面に形成された半導体ウェハを準備する。
【００１２】
次に、上記半導体ウェハの上記表面の全体に対して所定の放射線または所定のイオンを照射することによって、上記第１半導体素子および上記第２半導体素子の中に再結合中心を形成する。複数の上記第１半導体素子において上記再結合中心が形成されることによって規定されたライフタイムを、上記半導体ウェハに対してプリヒート処理を施すことにより回復させる。上記第２半導体素子の上記ＯＮ電圧を測定する。上記ライフタイムを、複数の上記第１半導体素子に対して所定のアニール処理を施すことにより回復させる。
【００１３】
上記アニール処理におけるアニール処理量は、上記第１半導体素子がそれぞれ所定のＯＮ電圧となるように、測定された上記第２半導体素子の上記ＯＮ電圧に基づいて制御される。
【発明の効果】
【００１４】
本発明によれば、半導体ウェハから得られる複数のメインチップにおいて、メインチップ毎のＯＮ電圧のバラツキを低減することが可能な半導体装置の製造方法を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１における半導体装置の製造方法の各ステップを示す図である。
【図２】実施の形態１における半導体装置の製造方法の第１ステップを示す平面図である。
【図３】実施の形態１における半導体装置の製造方法の第２ステップを示す断面図である。
【図４】実施の形態１における半導体装置の製造方法の第３ステップを示す平面図である。
【図５】図４におけるＶ線に囲まれる領域を示す拡大平面図である。
【図６】図５におけるＶＩ−ＶＩ線に関する矢視断面図である。
【図７】ＯＮ電圧ＶＣＥと、アニール処理時間Ｔとの関係を示す図である。
【図８】実施の形態１における半導体装置の製造方法の第４ステップを示す平面図である。
【図９】図８におけるＩＸ−ＩＸ線に関する矢視断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第５ステップを示す平面図である。
【図１１】実施の形態１における半導体装置の製造方法の第６ステップを示す拡大平面図である。
【図１２】図１１におけるＸＩＩ−ＸＩＩ線に関する矢視断面図である。
【図１３】実施の形態１における半導体装置の製造方法の第７ステップを示す図である。
【図１４】実施の形態１の第１変形例を示す平面図である。
【図１５】図１４におけるＸＶ線に囲まれる領域を示す拡大平面図である。
【図１６】実施の形態１の第２変形例を示す平面図である。
【図１７】図１６におけるＸＶＩＩ−ＸＶＩＩ線に関する矢視断面図である。
【図１８】図１７におけるＸＶＩＩＩ線に囲まれる領域を示す拡大断面図である。
【図１９】実施の形態２における半導体装置の製造方法の各ステップを示す図である。
【図２０】実施の形態２における半導体装置の製造方法の第１ステップを示す平面図である。
【図２１】実施の形態２における半導体装置の製造方法の第２ステップを示す断面図である。
【図２２】実施の形態２における半導体装置の製造方法の第３ステップを示す断面図である。
【図２３】実施の形態２における半導体装置の製造方法の第４ステップを示す平面図である。
【図２４】図２３におけるＸＸＩＶ線に囲まれる領域を示す拡大平面図である。
【図２５】図２４におけるＸＸＶ−ＸＸＶ線に関する矢視断面図である。
【図２６】実施の形態２における半導体装置の製造方法の第５ステップを示す断面図である。
【発明を実施するための形態】
【００１６】
本発明に基づいた各実施の形態における半導体装置の製造方法について、以下、図面を参照しながら説明する。各実施の形態の説明において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。各実施の形態の説明において、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。
【００１７】
［実施の形態１］
図１〜図１３を参照して、本実施の形態における半導体装置の製造方法について説明する。図１を参照して、本実施の形態における半導体装置の製造方法は、ステップＳＡ１〜ＳＡ７（それぞれ、第１ステップ〜第７ステップとも称する）を備えている。以下、ステップＳＡ１〜ＳＡ７について順に説明する。
【００１８】
（ステップＳＡ１）
図２を参照して、ステップＳＡ１においては、所定の処理（プロセス）が完了した半導体ウェハ１０が準備される。半導体ウェハ１０の表面には、複数のＩＧＢＴ素子１（第１半導体素子）と、４つのトランジスタ２（第２半導体素子）とが形成されている。
【００１９】
複数のＩＧＢＴ素子１は、メインチップとして形成されている。４つのトランジスタ２は、セルモニタとして形成されている。各トランジスタ２は、複数のＩＧＢＴ素子１が形成されている領域の四隅に形成されている。各トランジスタ２は、複数のＩＧＢＴ素子１が形成されている領域とは独立した位置に形成されている。トランジスタ２の面積は、ＩＧＢＴ素子１の面積よりも小さい。トランジスタ２の面積は、たとえばＩＧＢＴ素子１の面積の約１／１０００である。
【００２０】
（ステップＳＡ２）
図３を参照して、ステップＳＡ２においては、半導体ウェハ１０の表面の全体に対して、所定の照射量を有する電子線４が照射される。所定の照射量とは、たとえば約０．５〜約１．０ＭｅＶの加速電圧、約５〜１５×１０１４／ｃｍ２のドーズ量である。ＩＧＢＴ素子１およびトランジスタ２を構成している基板（シリコン等）に歪（欠陥とも称される）が発生する。この歪が、少数キャリア（ｐ型半導体材料においては電子、ｎ型半導体材料においては正孔）の再結合中心となる。
【００２１】
再結合中心を形成するためには、放射線としてα線、γ線、Ｘ線、または中性子線（ニュートロン）等が照射されてもよい。再結合中心を形成するためには、イオン（プロトン）として、Ｈｅ＋またはＡｒ＋等が照射されてもよい。
【００２２】
再結合中心において、少数キャリアが捕獲（再結合）される。再結合中心の密度および分布を調整することにより、少数キャリアの寿命が伸縮する（ライフタイム制御）。再結合中心の密度および分布を調整することにより、ＩＧＢＴ素子１およびトランジスタ２の各ＯＮ抵抗も増減する。電子線４の照射により、たとえば少数キャリアのライフタイムは約５〜約１０ｎｓに低下する。
【００２３】
（ステップＳＡ３）
図４を参照して、ステップＳＡ３においては、トランジスタ２のＯＮ電圧が測定される。図４においては、１つのトランジスタ２のＯＮ電圧を測定するという態様を示している。好適には、プローブピン（詳細は次述する）を４つ準備して、四隅のトランジスタ２に対して同時にＯＮ電圧を測定するとよい。
【００２４】
図５を参照して、トランジスタ２のゲート２Ｇ（ベース）に、ゲート端子５Ｇが接地される。トランジスタ２のエミッタ２Ｅに、エミッタ端子５Ｅが接地される。ゲート端子５Ｇおよびエミッタ端子５Ｅは、細径のプローブピンにて構成される。なお、図５は、図４におけるＶ線に囲まれる領域を示す拡大平面図である。
【００２５】
図６を参照して、半導体ウェハ１０の裏面電極１１（トランジスタ２のコレクタ）に、コレクタ端子５Ｃが接地される。各端子５Ｇ，５Ｅ，５Ｃは、測定装置１５に接続されている。トランジスタ２のＯＮ電圧を測定するとき、エミッタ端子５Ｅとゲート端子５Ｇとの間には、ＩＧＢＴ素子１の定格電流に比べて低い電流が通電される。
【００２６】
詳細な動作については次述されるが、裏面電極１１はヒータ１２を内蔵している。ヒータ１２は、電源１４および制御装置１６に接続されている。裏面電極１１には、温度センサ１３が取り付けられている。温度センサ１３も、制御装置１６に接続されている。
【００２７】
半導体ウェハ１０上に形成される複数のＩＧＢＴ素子１の特性には、所定の方向に向かうように一定の傾向が存在する。よって、四隅に形成されたトランジスタ２のＯＮ電圧の測定結果から、ＩＧＢＴ素子１におけるＯＮ電圧の分布状況を算出することができる。
【００２８】
ＩＧＢＴ素子１の定格電流およびＩＧＢＴ素子１の電流密度に応じて、トランジスタ２に通電する電流を設定することにより、ＩＧＢＴ素子１におけるＯＮ電圧を等価的に算出することも可能となる。たとえば、トランジスタ２の面積がＩＧＢＴ素子１の面積の１／１０００であるとする。ＩＧＢＴ素子１の定格電流が１００Ａである場合、トランジスタ２に通電する電流を０．１Ａとすることにより、ＩＧＢＴ素子１におけるＯＮ電圧およびその分布状況を、高い精度で算出することができる。
【００２９】
トランジスタ２のＯＮ電圧、およびトランジスタ２のＯＮ電圧に基づき算出されたＩＧＢＴ素子１のＯＮ電圧ならびにその分布状況は、制御装置１６に入力される。制御装置１６は、これらの情報をモニタリングすると同時に、ヒータ１２を駆動させる。ヒータ１２の駆動により、半導体ウェハ１０に対して所定のアニール処理（たとえば温度３００℃以上）が施される。
【００３０】
ＩＧＢＴ素子１およびトランジスタ２のライフタイムが回復（安定）する。ＩＧＢＴ素子１のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、制御装置１６は、トランジスタ２のＯＮ電圧に基づいて、アニール処理におけるアニール処理量を制御する。アニール処理量は、温度と時間とに依存する。
【００３１】
図７を参照して、アニール処理時間Ｔが長くなるほど、（ライフタイムの回復量が増加することにより）ＯＮ電圧ＶＣＥは低くなる。図６を再び参照して、制御装置１６は、アニール処理量を制御するために、半導体ウェハ１０に対するアニール処理時間を増減させるとよい。制御装置１６は、アニール処理量を制御するために、裏面電極１１の温度を温度センサ１３により測定しつつ、裏面電極１１の温度をヒータ１２により昇降させてもよい。制御装置１６は、アニール処理量を制御するために、アニール処理時間を増減することと裏面電極１１の温度の昇降させることとの両方を実施してもよい。
【００３２】
ライフタイムの回復処理は、半導体ウェハ１０の面内全体に対して回復処理を施す場合と、半導体ウェハ１０の所望の領域のみに対して回復処理を施する場合とで異なる。図６においては、半導体ウェハ１０の全面にわたって上記の回復処理を施す態様を模式的に例示している。半導体ウェハ１０の所望の領域のみに対して回復処理を施す場合には、レーザアニールなどを用いることにより、局所的にアニール処理を施すことができる。
【００３３】
ＩＧＢＴ素子１のＯＮ電圧が、所望のＯＮ電圧に対して乖離している場合、半導体ウェハ１０の面内全体に対して回復処理を施すとよい。ＩＧＢＴ素子１のＯＮ電圧の分布状況にバラツキがある場合、半導体ウェハ１０の所望の領域のみに対して回復処理を施すとよい。ライフタイムが相対的に低い領域に対してアニール処理量を増加させることで、複数のＩＧＢＴ素子１における各ＯＮ電圧のバラツキを低減することが可能となる。
【００３４】
（ステップＳＡ４）
図８を参照して、ステップＳＡ４においては、ＩＧＢＴ素子１に対してプローブテストが実施される。ＩＧＢＴ素子１のゲート１Ｇに、ゲート端子６Ｇが接地される。ＩＧＢＴ素子１のエミッタ１Ｅに、エミッタ端子６Ｅが接地される。ゲート端子６Ｇおよびエミッタ端子６Ｅは、細径のプローブピンにて構成される。
【００３５】
図９を参照して、半導体ウェハ１０の裏面電極１１（ＩＧＢＴ素子１のコレクタ）に、コレクタ端子６Ｃが接地される。各端子６Ｇ，６Ｅ，６Ｃは、所定の測定装置（図示せず）に接続されている。
【００３６】
当該プローブテストにおいては、上述のステップＳＡ３と同様に、エミッタ端子６Ｅとゲート端子６Ｇとの間には、ＩＧＢＴ素子１の定格電流に比べて低い電流が通電される。当該プローブテストにおいては、低電流時におけるＩＧＢＴ素子１のＯＮ電圧、ゲートショート、耐圧、閾値電圧などの各特性が測定される。
【００３７】
個々のＩＧＢＴ素子１に対して、測定された各特性が所定の条件を満足しているか否か（たとえば規格値内か否か）が判断される。当該判断に基づいて、半導体ウェハ１０の表面に形成された各ＩＧＢＴ素子１が、良品である否かが判断される。所定の条件を満足していないＩＧＢＴ素子１には、機械的または電気的にマーキングが施されるとよい。マーキングにより、所定の条件を満足していないＩＧＢＴ素子１を、後工程で容易に分離することができる。
【００３８】
（ステップＳＡ５〜ＳＡ７）
図１０を参照して、ステップＳＡ５においては、半導体ウェハ１０が所定のスクライブラインに沿ってダイシングされる。個々のＩＧＢＴ素子１（メインチップ）が得られる。
【００３９】
図１１を参照して、ステップＳＡ６においては、個々のＩＧＢＴ素子１に対してプローブテストが実施される。ＩＧＢＴ素子１のゲート１Ｇに、ゲート端子７Ｇが接地される。ＩＧＢＴ素子１のエミッタ１Ｅに、複数のエミッタ端子７Ｅが接地される。ゲート端子７Ｇおよびエミッタ端子７Ｅは、太径のプローブピンにて構成される。
【００４０】
図１２を参照して、半導体ウェハ１０の裏面電極１１（ＩＧＢＴ素子１のコレクタ）に、コレクタ端子７Ｃが接地される。各端子７Ｇ，７Ｅ，７Ｃは、所定の測定装置（図示せず）に接続されている。
【００４１】
当該プローブテストにおいては、エミッタ端子７Ｅとゲート端子７Ｇとの間には、ＩＧＢＴ素子１の定格相当の電流が通電される。当該プローブテストにおいては、ＩＧＢＴ素子１のＯＮ電圧、ゲートショート、耐圧、閾値電圧などの各特性が測定される。
【００４２】
個々のＩＧＢＴ素子１に対して、測定された各特性が所定の条件を満足しているか否か（たとえば規格値内か否か）が判断される。当該判断に基づいて、各ＩＧＢＴ素子１が良品である否かが判断される。
【００４３】
図１３を参照して、ステップＳＡ７においては、良品と判断された個々のＩＧＢＴ素子１が、定格電流時におけるＯＮ電圧ＶＣＥの大きさに応じて分類される（たとえば、クラスＡ〜クラスＥ）。各クラスＡ〜Ｅのそれぞれにおいて、数量ＮのＩＧＢＴ素子１が得られる。
【００４４】
（作用・効果）
単体のスイッチング素子（たとえばＩＧＢＴ素子１）を使用して、インバータなどの三相モータを構成する場合、ＩＧＢＴ素子１が並列に接続される。並列接続されたＩＧＢＴ素子１の出力は合成され、当該出力は三相モータとしての駆動力に変化する。並列接続されたＩＧＢＴ素子１が高い出力効率を実現するためには、個々のＩＧＢＴ素子１のＯＮ電圧が揃っている必要がある。
【００４５】
本実施の形態における半導体装置の製造方法によれば、ステップＳＡ３において（図１および図４〜図６参照）、ＩＧＢＴ素子１のＯＮ電圧およびＯＮ電圧の分布状況がモニタリングされる。同時に、ＩＧＢＴ素子１およびトランジスタ２のライフタイム回復処理が施される。
【００４６】
モニタリングとライフタイム回復処理とがリアルタイムで連動するように実施される。モニタリング結果に基づきライフタイム回復処理が施され、そのライフタイム回復処理の結果がモニタリングされ、ふたたびライフタイム回復処理にそのモニタリング結果が反映される。この処理が繰り返されることにより、複数のＩＧＢＴ素子１に対して、高い精度で所望のＯＮ電圧を得ることができる。
【００４７】
図１３に示すように、本実施の形態においては、半導体ウェハ１０から得られる複数のＩＧＢＴ素子１の各ＯＮ電圧が、すべてクラスＣとして規定されるＯＮ電圧ＶＣＥの範囲内となっている。本実施の形態によれば、高い精度でＯＮ電圧のバラツキを低減することが可能となる。
【００４８】
加えて、ＯＮ電圧の測定と、ライフタイム回復処理が同時に行なわれるため、半導体装置の製造方法としての工数を削減できるという効果も得ることができる。
【００４９】
なお、本実施の形態における半導体ウェハ１０の表面には複数のＩＧＢＴ素子１と、４つのトランジスタ２とが形成されているが、この構成に限られない。半導体ウェハの表面には、メインチップおよびセルモニタとして、他のスイッチング素子（ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、バイポーラトランジスタ、またはサイリスタ等）が形成されていてもよい。メインチップとして形成されるスイッチング素子と、セルモニタとして形成されるスイッチング素子とは、同一の構造であってもよく、異なる構造であってもよい。
【００５０】
［実施の形態１の第１変形例］
図２を参照して、上述の実施の形態１における半導体ウェハ１０の表面には、複数のＩＧＢＴ素子１と、４つのトランジスタ２とが形成されているが、この構成に限られない。
【００５１】
図１４を参照して、半導体ウェハ１０ａのように、トランジスタ２ａはＩＧＢＴ素子１ａと一体的に配置されていてもよい。１つのＩＧＢＴ素子１ａに対して、１つのトランジスタ２ａが形成されている。図１５を参照して、トランジスタ２ａ（ゲート２Ｇ（ベース）およびエミッタ２Ｅ）は、ＩＧＢＴ素子１ａのエミッタ１Ｅ上に形成されている。なお、図１５は、図１４におけるＸＶ線に囲まれる領域を示す拡大平面図である。
【００５２】
上述の実施の形態１におけるステップＳＡ３と同様にして、各トランジスタ２ａのＯＮ電圧が測定される。測定結果から、各ＩＧＢＴ素子１ａにおけるＯＮ電圧、および各ＩＧＢＴ素子１ａにおけるＯＮ電圧の分布状況をより高い精度で算出することができる。アニール処理量がより高い精度で制御されることにより、複数のＩＧＢＴ素子１ａに対して、より高い精度で所望のＯＮ電圧を得ることができる。
【００５３】
［実施の形態１の第２変形例］
図２を参照して、上述の実施の形態１における半導体ウェハ１０の表面には、ＩＧＢＴ素子１とトランジスタ２とが形成されているが、この構成に限られない。
【００５４】
図１６を参照して、半導体ウェハ１０ｂのように、メインチップとしてダイオード１ｂと、セルモニタとしてダイオード２ｂとが形成されていてもよい。ダイオード２ｂの面積は、ダイオード１ｂの面積よりも小さい。ダイオード２ｂの面積は、たとえばダイオード１ｂの面積の約１／１０００である。
【００５５】
図１７および図１８を参照して、ダイオード２ｂは、ｐ型領域２ｂ１と、ｎ−型領域２ｂ２と、ｎ＋型領域２ｂ３とから構成されている。
【００５６】
ダイオード２ｂのｐ型領域２ｂ１にアノード端子８Ａが接地される。半導体ウェハ１０の裏面電極１１（ダイオード２ｂのカソード）に、カソード端子８Ｋ（図１７参照）が接地される。各端子８Ａ，８Ｋは、所定の測定装置（図示せず）に接続されている。
【００５７】
ダイオード２ｂのＯＮ電圧（順方向電圧Ｖｆ）が測定される。測定結果に基づいて、ダイオード１ｂのＯＮ電圧（順方向電圧Ｖｆ）および分布状況がモニタリングされる。同時に、ダイオード１ｂおよびダイオード２ｂに対して所定のアニール処理が施される。結果として、上述の実施の形態１と同様に、複数のダイオード１ｂに対して、高い精度で所望のＯＮ電圧（順方向電圧Ｖｆ）を得ることができる。
【００５８】
［実施の形態２］
図１９〜図２６を参照して、本実施の形態における半導体装置の製造方法について説明する。図１９を参照して、本実施の形態における半導体装置の製造方法は、ステップＳＢ１〜ＳＢ９（それぞれ、第１ステップ〜第９ステップとも称する）を備えている。以下、ステップＳＢ１〜ＳＢ９について順に説明する。
【００５９】
（ステップＳＢ１〜ＳＢ２）
図２０を参照して、ステップＳＢ１においては、上述の実施の形態１におけるステップＳＡ１と同様に、所定の処理（プロセス）が完了した半導体ウェハ１０が準備される。半導体ウェハ１０の表面には、複数のＩＧＢＴ素子１（第１半導体素子）と、４つのトランジスタ２（第２半導体素子）とが形成されている。
【００６０】
図２１を参照して、ステップＳＢ２においては、上述の実施の形態１におけるステップＳＡ２と同様に、半導体ウェハ１０の表面の全体に対して、所定の照射量を有する電子線４が照射される。ＩＧＢＴ素子１およびトランジスタ２を構成している基板に歪が発生する。この歪が、少数キャリアの再結合中心となる。
【００６１】
（ステップＳＢ３）
図２２を参照して、ステップＳＢ３においては、半導体ウェハ１０に対してアニール炉２１を使用して所定のプリヒート処理を施す。処理温度はたとえば約３００℃である。処理時間はたとえば約２０分である。図２２に示すように、アニール炉２１内の基台２２に、複数の半導体ウェハ１０を固定して、複数の半導体ウェハ１０に対して一度にプリヒート処理を施してもよい。プリヒート処理により、ＩＧＢＴ素子１およびトランジスタ２のライフタイムが回復（安定）する。
【００６２】
（ステップＳＢ４）
図２３を参照して、ステップＳＢ４においては、トランジスタ２のＯＮ電圧が測定される。図２３においては、１つのトランジスタ２のＯＮ電圧を測定するという態様を示している。好適には、プローブピン（詳細は次述する）を４つ準備して、四隅のトランジスタ２に対して同時にＯＮ電圧を測定するとよい。
【００６３】
図２４を参照して、トランジスタ２のゲート２Ｇ（ベース）に、ゲート端子５Ｇが接地される。トランジスタ２のエミッタ２Ｅに、エミッタ端子５Ｅが接地される。ゲート端子５Ｇおよびエミッタ端子５Ｅは、細径のプローブピンにて構成される。なお、図２４は、図２３におけるＸＸＩＶ線に囲まれる領域を示す拡大平面図である。
【００６４】
図２５を参照して、半導体ウェハ１０の裏面電極１１（トランジスタ２のコレクタ）に、コレクタ端子５Ｃが接地される。各端子５Ｇ，５Ｅ，５Ｃは、測定装置１５に接続されている。トランジスタ２のＯＮ電圧を測定するとき、エミッタ端子５Ｅとゲート端子５Ｇとの間には、ＩＧＢＴ素子１の定格電流に比べて低い電流が通電される。
【００６５】
半導体ウェハ１０上に形成される複数のＩＧＢＴ素子１の特性には、所定の方向に向かうように一定の傾向が存在する。よって、四隅に形成されたトランジスタ２のＯＮ電圧の測定結果から、ＩＧＢＴ素子１におけるＯＮ電圧の分布状況を算出することができる。
【００６６】
ＩＧＢＴ素子１の定格電流およびＩＧＢＴ素子１の電流密度に応じて、トランジスタ２に通電する電流を設定することにより、ＩＧＢＴ素子１におけるＯＮ電圧を等価的に算出することも可能となる。たとえば、トランジスタ２の面積がＩＧＢＴ素子１の面積の１／１０００であるとする。ＩＧＢＴ素子１の定格電流が１００Ａである場合、トランジスタ２に通電する電流を０．１Ａとすることにより、ＩＧＢＴ素子１におけるＯＮ電圧およびその分布状況を、高い精度で算出することができる。
【００６７】
（ステップＳＢ５）
図２６を参照して、ステップＳＢ５においては、半導体ウェハ１０に対してアニール炉２１を使用して所定のアニール処理（たとえば温度３００℃以上）を施す。図２６に示すように、アニール炉２１内の基台２２に複数の半導体ウェハ１０を固定して、複数の半導体ウェハ１０に対して一度にアニール処理を施してもよい。
【００６８】
当該アニール処理により、ＩＧＢＴ素子１およびトランジスタ２のライフタイムが回復（安定）する。ＩＧＢＴ素子１のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、ステップＳＢ４で測定したトランジスタ２のＯＮ電圧に基づいて、アニール処理におけるアニール処理量を制御する。アニール処理量は、温度と時間とに依存する。
【００６９】
アニール処理量を制御するために、半導体ウェハ１０に対するアニール処理時間を増減させてもよいし、アニール温度を昇降させてもよいし、これらの両方であってもよい。
【００７０】
ライフタイムの回復処理は、半導体ウェハ１０の面内全体に対して回復処理を施す場合と、半導体ウェハ１０の所望の領域のみに対して回復処理を施する場合とで異なる。図２６においては、半導体ウェハ１０の全面にわたって上記の回復処理を施す態様を例示している。半導体ウェハ１０の所望の領域のみに対して回復処理を施す場合には、レーザアニールなどを用いることにより、局所的にアニール処理を施すことが可能である。
【００７１】
ＩＧＢＴ素子１のＯＮ電圧が、所望のＯＮ電圧に対して乖離している場合、半導体ウェハ１０の面内全体に対して回復処理を施すとよい。ＩＧＢＴ素子１のＯＮ電圧の分布状況にバラツキがある場合、半導体ウェハ１０の所望の領域のみに対して回復処理を施すとよい。ライフタイムが相対的に低い領域に対してアニール処理量を増加させることで、複数のＩＧＢＴ素子１における各ＯＮ電圧のバラツキを低減することが可能となる。
【００７２】
（ステップＳＢ６〜ＳＢ９）
図１９を再び参照して、ステップＳＢ６においては、上述の実施の形態１におけるステップＳＡ４（図８および図９参照）と同様に、ＩＧＢＴ素子１に対してプローブテスト（低電流）が実施される。
【００７３】
ステップＳＢ７においては、上述の実施の形態１におけるステップＳＡ５（図１０参照）と同様に、半導体ウェハ１０が所定のスクライブラインに沿ってダイシングされる。個々のＩＧＢＴ素子１が得られる。
【００７４】
ステップＳＢ８においては、上述の実施の形態１におけるステップＳＡ６（図１１および図１２参照）と同様に、個々のＩＧＢＴ素子１に対してプローブテストが実施される。個々のＩＧＢＴ素子１に対して、各特性が所定の条件を満足しているか否か（たとえば規格値内か否か）が判断される。
【００７５】
ステップＳＢ９においては、上述の実施の形態１におけるステップＳＡ７（図１３参照）と同様に、良品と判断された個々のＩＧＢＴ素子１が、定格電流時におけるＯＮ電圧ＶＣＥの大きさに応じて分類される（たとえば、クラスＡ〜クラスＥ）。各クラスＡ〜Ｅのそれぞれにおいて、数量ＮのＩＧＢＴ素子１が得られる。
【００７６】
（作用・効果）
本実施の形態における半導体装置の製造方法によれば、ステップＳＢ３において（図２２参照）、半導体ウェハ１０に対して所定のプリヒート処理が施される。プリヒート処理により、ＩＧＢＴ素子１およびトランジスタ２のライフタイムが回復（安定）する。ステップＳＢ４においてトランジスタ２のＯＮ電圧を測定するとき、より高い精度の測定結果を得ることが可能となる。
【００７７】
ステップＳＢ５においてより高い精度の測定結果に基づいてアニール処理を施すことにより、複数のＩＧＢＴ素子１に対してより精度の高いライフタイム回復処理を施すことが可能となる。結果として、高い精度で所望のＯＮ電圧を得ることができる。半導体ウェハ１０から得られる複数のＩＧＢＴ素子１に対して、高い精度でバラツキを低減することが可能となる。
【００７８】
以上、本発明に基づいた各実施の形態における半導体装置の製造方法について説明したが、今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。
【００７９】
たとえば、実施の形態１と実施の形態２とを組み合わせることが可能である。実施の形態１と実施の形態２とを組み合わせる場合、実施の形態２におけるステップＳＢ３（プリヒート処理）は、実施の形態１におけるステップＳＡ２（電子線照射）と実施の形態１におけるステップＳＡ３（モニタリングしながらライフタイム回復処理）との間において実施されるとよい。
【００８０】
したがって、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８１】
１，１ａ ＩＧＢＴ素子、１ｂ，２ｂ ダイオード、１Ｅ，２Ｅ エミッタ、１Ｇ，２Ｇ ゲート、２，２ａ トランジスタ、２ｂ１，２ｂ２，２ｂ３ 領域、４ 電子線、５Ｃ，６Ｃ，７Ｃ コレクタ端子、５Ｅ，６Ｅ，７Ｅ エミッタ端子、５Ｇ，６Ｇ，７Ｇ ゲート端子、８Ａ アノード端子、８Ｋ カソード端子、１０，１０ａ，１０ｂ 半導体ウェハ、１１ 裏面電極、１２ ヒータ、１３ 温度センサ、１４ 電源、１５ 測定装置、１６ 制御装置、２１ アニール炉、２２ 基台、Ｎ 数量、ＳＡ１〜ＳＡ７，ＳＢ１〜ＳＢ９ ステップ、Ｔ アニール処理時間、ＶＣＥ ＯＮ電圧。
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ライフタイムを制御する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
特開昭６２−５５９６４号公報（特許文献１）は、半導体ウェハ上においてパワートランジスタのメインチップから独立した位置に、電流増幅率測定用のトランジスタを配置する態様を開示している。同公報によると、電流増幅率測定用のトランジスタを使用することにより、半導体ウェハから得られた複数のメインチップの中から、電流増幅率のバラツキの大きいものを選別することができるとされている。
【０００３】
特開２００６−３５２１０１号公報（特許文献２）は、半導体領域に元来含まれているとともに半導体ウェハ毎に異なっている不純物濃度を、実質的に均一化する方法を開示している。当該方法においては、半導体領域に多量の不純物が導入される。元来含まれていた不純物の半導体領域毎のバラツキと、形成される複合欠陥（再結合中心）のバラツキとが実質的に無視可能となる。同公報によると、所定の特性を備えた半導体装置を安定的に得ることができるとされている。
【０００４】
特開２０００−２００７９２号公報（特許文献３）は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に対して数ＭｅＶ（Mega electron Volt）の電子線を照射することにより、ＩＧＢＴのライフタイムを短くするという技術を開示している。同公報は、電子線の照射によりゲート酸化膜およびゲート酸化膜（チャネル領域界面）が受けた照射損傷は、照射後に行うアニール処理により回復されることも開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６２−５５９６４号公報
【特許文献２】特開２００６−３５２１０１号公報
【特許文献３】特開２０００−２００７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体ウェハから得られるＩＧＢＴ素子などの複数のメインチップにおいて、個々のメインチップのＯＮ電圧にバラツキが生じる場合がある。
【０００７】
本発明は、半導体ウェハから得られる複数のメインチップにおいて、メインチップ毎のＯＮ電圧のバラツキを低減することが可能な半導体装置の製造方法を提供すること目的とする。
【課題を解決するための手段】
【０００８】
本発明のある局面に基づく半導体装置の製造方法は、次の各工程を備えている。まず、所定のＯＮ電圧を有する複数の第１半導体素子と、他の所定のＯＮ電圧を有し上記第１半導体素子よりも面積の小さい複数の第２半導体素子とが表面に形成された半導体ウェハを準備する。
【０００９】
次に、上記半導体ウェハの上記表面の全体に対して所定の放射線または所定のイオンを照射することによって、上記第１半導体素子および上記第２半導体素子の中に再結合中心を形成する。上記第２半導体素子の上記ＯＮ電圧を測定するとともに、上記再結合中心が形成されることによって上記第１半導体素子および上記第２半導体素子において規定されたライフタイムを、上記半導体ウェハに対して所定のアニール処理を施すことにより回復させる。
【００１０】
上記アニール処理におけるアニール処理量は、上記第１半導体素子の上記ライフタイムが回復しているとき、上記第１半導体素子のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、測定された上記第２半導体素子の上記ＯＮ電圧に基づいて制御される。
【００１１】
本発明の他の局面に基づく半導体装置の製造方法は、次の各工程を備えている。まず、所定のＯＮ電圧を有する複数の第１半導体素子と、他の所定のＯＮ電圧を有し上記第１半導体素子よりも面積の小さい第２半導体素子とが表面に形成された半導体ウェハを準備する。
【００１２】
次に、上記半導体ウェハの上記表面の全体に対して所定の放射線または所定のイオンを照射することによって、上記第１半導体素子および上記第２半導体素子の中に再結合中心を形成する。複数の上記第１半導体素子において上記再結合中心が形成されることによって規定されたライフタイムを、上記半導体ウェハに対してプリヒート処理を施すことにより回復させる。上記第２半導体素子の上記ＯＮ電圧を測定する。上記ライフタイムを、複数の上記第１半導体素子に対して所定のアニール処理を施すことにより回復させる。
【００１３】
上記アニール処理におけるアニール処理量は、上記第１半導体素子がそれぞれ所定のＯＮ電圧となるように、測定された上記第２半導体素子の上記ＯＮ電圧に基づいて制御される。
【発明の効果】
【００１４】
本発明によれば、半導体ウェハから得られる複数のメインチップにおいて、メインチップ毎のＯＮ電圧のバラツキを低減することが可能な半導体装置の製造方法を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１における半導体装置の製造方法の各ステップを示す図である。
【図２】実施の形態１における半導体装置の製造方法の第１ステップを示す平面図である。
【図３】実施の形態１における半導体装置の製造方法の第２ステップを示す断面図である。
【図４】実施の形態１における半導体装置の製造方法の第３ステップを示す平面図である。
【図５】図４におけるＶ線に囲まれる領域を示す拡大平面図である。
【図６】図５におけるＶＩ−ＶＩ線に関する矢視断面図である。
【図７】ＯＮ電圧ＶＣＥと、アニール処理時間Ｔとの関係を示す図である。
【図８】実施の形態１における半導体装置の製造方法の第４ステップを示す平面図である。
【図９】図８におけるＩＸ−ＩＸ線に関する矢視断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第５ステップを示す平面図である。
【図１１】実施の形態１における半導体装置の製造方法の第６ステップを示す拡大平面図である。
【図１２】図１１におけるＸＩＩ−ＸＩＩ線に関する矢視断面図である。
【図１３】実施の形態１における半導体装置の製造方法の第７ステップを示す図である。
【図１４】実施の形態１の第１変形例を示す平面図である。
【図１５】図１４におけるＸＶ線に囲まれる領域を示す拡大平面図である。
【図１６】実施の形態１の第２変形例を示す平面図である。
【図１７】図１６におけるＸＶＩＩ−ＸＶＩＩ線に関する矢視断面図である。
【図１８】図１７におけるＸＶＩＩＩ線に囲まれる領域を示す拡大断面図である。
【図１９】実施の形態２における半導体装置の製造方法の各ステップを示す図である。
【図２０】実施の形態２における半導体装置の製造方法の第１ステップを示す平面図である。
【図２１】実施の形態２における半導体装置の製造方法の第２ステップを示す断面図である。
【図２２】実施の形態２における半導体装置の製造方法の第３ステップを示す断面図である。
【図２３】実施の形態２における半導体装置の製造方法の第４ステップを示す平面図である。
【図２４】図２３におけるＸＸＩＶ線に囲まれる領域を示す拡大平面図である。
【図２５】図２４におけるＸＸＶ−ＸＸＶ線に関する矢視断面図である。
【図２６】実施の形態２における半導体装置の製造方法の第５ステップを示す断面図である。
【発明を実施するための形態】
【００１６】
本発明に基づいた各実施の形態における半導体装置の製造方法について、以下、図面を参照しながら説明する。各実施の形態の説明において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。各実施の形態の説明において、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。
【００１７】
［実施の形態１］
図１〜図１３を参照して、本実施の形態における半導体装置の製造方法について説明する。図１を参照して、本実施の形態における半導体装置の製造方法は、ステップＳＡ１〜ＳＡ７（それぞれ、第１ステップ〜第７ステップとも称する）を備えている。以下、ステップＳＡ１〜ＳＡ７について順に説明する。
【００１８】
（ステップＳＡ１）
図２を参照して、ステップＳＡ１においては、所定の処理（プロセス）が完了した半導体ウェハ１０が準備される。半導体ウェハ１０の表面には、複数のＩＧＢＴ素子１（第１半導体素子）と、４つのトランジスタ２（第２半導体素子）とが形成されている。
【００１９】
複数のＩＧＢＴ素子１は、メインチップとして形成されている。４つのトランジスタ２は、セルモニタとして形成されている。各トランジスタ２は、複数のＩＧＢＴ素子１が形成されている領域の四隅に形成されている。各トランジスタ２は、複数のＩＧＢＴ素子１が形成されている領域とは独立した位置に形成されている。トランジスタ２の面積は、ＩＧＢＴ素子１の面積よりも小さい。トランジスタ２の面積は、たとえばＩＧＢＴ素子１の面積の約１／１０００である。
【００２０】
（ステップＳＡ２）
図３を参照して、ステップＳＡ２においては、半導体ウェハ１０の表面の全体に対して、所定の照射量を有する電子線４が照射される。所定の照射量とは、たとえば約０．５〜約１．０ＭｅＶの加速電圧、約５〜１５×１０１４／ｃｍ２のドーズ量である。ＩＧＢＴ素子１およびトランジスタ２を構成している基板（シリコン等）に歪（欠陥とも称される）が発生する。この歪が、少数キャリア（ｐ型半導体材料においては電子、ｎ型半導体材料においては正孔）の再結合中心となる。
【００２１】
再結合中心を形成するためには、放射線としてα線、γ線、Ｘ線、または中性子線（ニュートロン）等が照射されてもよい。再結合中心を形成するためには、イオン（プロトン）として、Ｈｅ＋またはＡｒ＋等が照射されてもよい。
【００２２】
再結合中心において、少数キャリアが捕獲（再結合）される。再結合中心の密度および分布を調整することにより、少数キャリアの寿命が伸縮する（ライフタイム制御）。再結合中心の密度および分布を調整することにより、ＩＧＢＴ素子１およびトランジスタ２の各ＯＮ抵抗も増減する。電子線４の照射により、たとえば少数キャリアのライフタイムは約５〜約１０ｎｓに低下する。
【００２３】
（ステップＳＡ３）
図４を参照して、ステップＳＡ３においては、トランジスタ２のＯＮ電圧が測定される。図４においては、１つのトランジスタ２のＯＮ電圧を測定するという態様を示している。好適には、プローブピン（詳細は次述する）を４つ準備して、四隅のトランジスタ２に対して同時にＯＮ電圧を測定するとよい。
【００２４】
図５を参照して、トランジスタ２のゲート２Ｇ（ベース）に、ゲート端子５Ｇが接地される。トランジスタ２のエミッタ２Ｅに、エミッタ端子５Ｅが接地される。ゲート端子５Ｇおよびエミッタ端子５Ｅは、細径のプローブピンにて構成される。なお、図５は、図４におけるＶ線に囲まれる領域を示す拡大平面図である。
【００２５】
図６を参照して、半導体ウェハ１０の裏面電極１１（トランジスタ２のコレクタ）に、コレクタ端子５Ｃが接地される。各端子５Ｇ，５Ｅ，５Ｃは、測定装置１５に接続されている。トランジスタ２のＯＮ電圧を測定するとき、エミッタ端子５Ｅとゲート端子５Ｇとの間には、ＩＧＢＴ素子１の定格電流に比べて低い電流が通電される。
【００２６】
詳細な動作については次述されるが、裏面電極１１はヒータ１２を内蔵している。ヒータ１２は、電源１４および制御装置１６に接続されている。裏面電極１１には、温度センサ１３が取り付けられている。温度センサ１３も、制御装置１６に接続されている。
【００２７】
半導体ウェハ１０上に形成される複数のＩＧＢＴ素子１の特性には、所定の方向に向かうように一定の傾向が存在する。よって、四隅に形成されたトランジスタ２のＯＮ電圧の測定結果から、ＩＧＢＴ素子１におけるＯＮ電圧の分布状況を算出することができる。
【００２８】
ＩＧＢＴ素子１の定格電流およびＩＧＢＴ素子１の電流密度に応じて、トランジスタ２に通電する電流を設定することにより、ＩＧＢＴ素子１におけるＯＮ電圧を等価的に算出することも可能となる。たとえば、トランジスタ２の面積がＩＧＢＴ素子１の面積の１／１０００であるとする。ＩＧＢＴ素子１の定格電流が１００Ａである場合、トランジスタ２に通電する電流を０．１Ａとすることにより、ＩＧＢＴ素子１におけるＯＮ電圧およびその分布状況を、高い精度で算出することができる。
【００２９】
トランジスタ２のＯＮ電圧、およびトランジスタ２のＯＮ電圧に基づき算出されたＩＧＢＴ素子１のＯＮ電圧ならびにその分布状況は、制御装置１６に入力される。制御装置１６は、これらの情報をモニタリングすると同時に、ヒータ１２を駆動させる。ヒータ１２の駆動により、半導体ウェハ１０に対して所定のアニール処理（たとえば温度３００℃以上）が施される。
【００３０】
ＩＧＢＴ素子１およびトランジスタ２のライフタイムが回復（安定）する。ＩＧＢＴ素子１のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、制御装置１６は、トランジスタ２のＯＮ電圧に基づいて、アニール処理におけるアニール処理量を制御する。アニール処理量は、温度と時間とに依存する。
【００３１】
図７を参照して、アニール処理時間Ｔが長くなるほど、（ライフタイムの回復量が増加することにより）ＯＮ電圧ＶＣＥは低くなる。図６を再び参照して、制御装置１６は、アニール処理量を制御するために、半導体ウェハ１０に対するアニール処理時間を増減させるとよい。制御装置１６は、アニール処理量を制御するために、裏面電極１１の温度を温度センサ１３により測定しつつ、裏面電極１１の温度をヒータ１２により昇降させてもよい。制御装置１６は、アニール処理量を制御するために、アニール処理時間を増減することと裏面電極１１の温度の昇降させることとの両方を実施してもよい。
【００３２】
ライフタイムの回復処理は、半導体ウェハ１０の面内全体に対して回復処理を施す場合と、半導体ウェハ１０の所望の領域のみに対して回復処理を施する場合とで異なる。図６においては、半導体ウェハ１０の全面にわたって上記の回復処理を施す態様を模式的に例示している。半導体ウェハ１０の所望の領域のみに対して回復処理を施す場合には、レーザアニールなどを用いることにより、局所的にアニール処理を施すことができる。
【００３３】
ＩＧＢＴ素子１のＯＮ電圧が、所望のＯＮ電圧に対して乖離している場合、半導体ウェハ１０の面内全体に対して回復処理を施すとよい。ＩＧＢＴ素子１のＯＮ電圧の分布状況にバラツキがある場合、半導体ウェハ１０の所望の領域のみに対して回復処理を施すとよい。ライフタイムが相対的に低い領域に対してアニール処理量を増加させることで、複数のＩＧＢＴ素子１における各ＯＮ電圧のバラツキを低減することが可能となる。
【００３４】
（ステップＳＡ４）
図８を参照して、ステップＳＡ４においては、ＩＧＢＴ素子１に対してプローブテストが実施される。ＩＧＢＴ素子１のゲート１Ｇに、ゲート端子６Ｇが接地される。ＩＧＢＴ素子１のエミッタ１Ｅに、エミッタ端子６Ｅが接地される。ゲート端子６Ｇおよびエミッタ端子６Ｅは、細径のプローブピンにて構成される。
【００３５】
図９を参照して、半導体ウェハ１０の裏面電極１１（ＩＧＢＴ素子１のコレクタ）に、コレクタ端子６Ｃが接地される。各端子６Ｇ，６Ｅ，６Ｃは、所定の測定装置（図示せず）に接続されている。
【００３６】
当該プローブテストにおいては、上述のステップＳＡ３と同様に、エミッタ端子６Ｅとゲート端子６Ｇとの間には、ＩＧＢＴ素子１の定格電流に比べて低い電流が通電される。当該プローブテストにおいては、低電流時におけるＩＧＢＴ素子１のＯＮ電圧、ゲートショート、耐圧、閾値電圧などの各特性が測定される。
【００３７】
個々のＩＧＢＴ素子１に対して、測定された各特性が所定の条件を満足しているか否か（たとえば規格値内か否か）が判断される。当該判断に基づいて、半導体ウェハ１０の表面に形成された各ＩＧＢＴ素子１が、良品である否かが判断される。所定の条件を満足していないＩＧＢＴ素子１には、機械的または電気的にマーキングが施されるとよい。マーキングにより、所定の条件を満足していないＩＧＢＴ素子１を、後工程で容易に分離することができる。
【００３８】
（ステップＳＡ５〜ＳＡ７）
図１０を参照して、ステップＳＡ５においては、半導体ウェハ１０が所定のスクライブラインに沿ってダイシングされる。個々のＩＧＢＴ素子１（メインチップ）が得られる。
【００３９】
図１１を参照して、ステップＳＡ６においては、個々のＩＧＢＴ素子１に対してプローブテストが実施される。ＩＧＢＴ素子１のゲート１Ｇに、ゲート端子７Ｇが接地される。ＩＧＢＴ素子１のエミッタ１Ｅに、複数のエミッタ端子７Ｅが接地される。ゲート端子７Ｇおよびエミッタ端子７Ｅは、太径のプローブピンにて構成される。
【００４０】
図１２を参照して、半導体ウェハ１０の裏面電極１１（ＩＧＢＴ素子１のコレクタ）に、コレクタ端子７Ｃが接地される。各端子７Ｇ，７Ｅ，７Ｃは、所定の測定装置（図示せず）に接続されている。
【００４１】
当該プローブテストにおいては、エミッタ端子７Ｅとゲート端子７Ｇとの間には、ＩＧＢＴ素子１の定格相当の電流が通電される。当該プローブテストにおいては、ＩＧＢＴ素子１のＯＮ電圧、ゲートショート、耐圧、閾値電圧などの各特性が測定される。
【００４２】
個々のＩＧＢＴ素子１に対して、測定された各特性が所定の条件を満足しているか否か（たとえば規格値内か否か）が判断される。当該判断に基づいて、各ＩＧＢＴ素子１が良品である否かが判断される。
【００４３】
図１３を参照して、ステップＳＡ７においては、良品と判断された個々のＩＧＢＴ素子１が、定格電流時におけるＯＮ電圧ＶＣＥの大きさに応じて分類される（たとえば、クラスＡ〜クラスＥ）。各クラスＡ〜Ｅのそれぞれにおいて、数量ＮのＩＧＢＴ素子１が得られる。
【００４４】
（作用・効果）
単体のスイッチング素子（たとえばＩＧＢＴ素子１）を使用して、インバータなどの三相モータを構成する場合、ＩＧＢＴ素子１が並列に接続される。並列接続されたＩＧＢＴ素子１の出力は合成され、当該出力は三相モータとしての駆動力に変化する。並列接続されたＩＧＢＴ素子１が高い出力効率を実現するためには、個々のＩＧＢＴ素子１のＯＮ電圧が揃っている必要がある。
【００４５】
本実施の形態における半導体装置の製造方法によれば、ステップＳＡ３において（図１および図４〜図６参照）、ＩＧＢＴ素子１のＯＮ電圧およびＯＮ電圧の分布状況がモニタリングされる。同時に、ＩＧＢＴ素子１およびトランジスタ２のライフタイム回復処理が施される。
【００４６】
モニタリングとライフタイム回復処理とがリアルタイムで連動するように実施される。モニタリング結果に基づきライフタイム回復処理が施され、そのライフタイム回復処理の結果がモニタリングされ、ふたたびライフタイム回復処理にそのモニタリング結果が反映される。この処理が繰り返されることにより、複数のＩＧＢＴ素子１に対して、高い精度で所望のＯＮ電圧を得ることができる。
【００４７】
図１３に示すように、本実施の形態においては、半導体ウェハ１０から得られる複数のＩＧＢＴ素子１の各ＯＮ電圧が、すべてクラスＣとして規定されるＯＮ電圧ＶＣＥの範囲内となっている。本実施の形態によれば、高い精度でＯＮ電圧のバラツキを低減することが可能となる。
【００４８】
加えて、ＯＮ電圧の測定と、ライフタイム回復処理が同時に行なわれるため、半導体装置の製造方法としての工数を削減できるという効果も得ることができる。
【００４９】
なお、本実施の形態における半導体ウェハ１０の表面には複数のＩＧＢＴ素子１と、４つのトランジスタ２とが形成されているが、この構成に限られない。半導体ウェハの表面には、メインチップおよびセルモニタとして、他のスイッチング素子（ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、バイポーラトランジスタ、またはサイリスタ等）が形成されていてもよい。メインチップとして形成されるスイッチング素子と、セルモニタとして形成されるスイッチング素子とは、同一の構造であってもよく、異なる構造であってもよい。
【００５０】
［実施の形態１の第１変形例］
図２を参照して、上述の実施の形態１における半導体ウェハ１０の表面には、複数のＩＧＢＴ素子１と、４つのトランジスタ２とが形成されているが、この構成に限られない。
【００５１】
図１４を参照して、半導体ウェハ１０ａのように、トランジスタ２ａはＩＧＢＴ素子１ａと一体的に配置されていてもよい。１つのＩＧＢＴ素子１ａに対して、１つのトランジスタ２ａが形成されている。図１５を参照して、トランジスタ２ａ（ゲート２Ｇ（ベース）およびエミッタ２Ｅ）は、ＩＧＢＴ素子１ａのエミッタ１Ｅ上に形成されている。なお、図１５は、図１４におけるＸＶ線に囲まれる領域を示す拡大平面図である。
【００５２】
上述の実施の形態１におけるステップＳＡ３と同様にして、各トランジスタ２ａのＯＮ電圧が測定される。測定結果から、各ＩＧＢＴ素子１ａにおけるＯＮ電圧、および各ＩＧＢＴ素子１ａにおけるＯＮ電圧の分布状況をより高い精度で算出することができる。アニール処理量がより高い精度で制御されることにより、複数のＩＧＢＴ素子１ａに対して、より高い精度で所望のＯＮ電圧を得ることができる。
【００５３】
［実施の形態１の第２変形例］
図２を参照して、上述の実施の形態１における半導体ウェハ１０の表面には、ＩＧＢＴ素子１とトランジスタ２とが形成されているが、この構成に限られない。
【００５４】
図１６を参照して、半導体ウェハ１０ｂのように、メインチップとしてダイオード１ｂと、セルモニタとしてダイオード２ｂとが形成されていてもよい。ダイオード２ｂの面積は、ダイオード１ｂの面積よりも小さい。ダイオード２ｂの面積は、たとえばダイオード１ｂの面積の約１／１０００である。
【００５５】
図１７および図１８を参照して、ダイオード２ｂは、ｐ型領域２ｂ１と、ｎ−型領域２ｂ２と、ｎ＋型領域２ｂ３とから構成されている。
【００５６】
ダイオード２ｂのｐ型領域２ｂ１にアノード端子８Ａが接地される。半導体ウェハ１０の裏面電極１１（ダイオード２ｂのカソード）に、カソード端子８Ｋ（図１７参照）が接地される。各端子８Ａ，８Ｋは、所定の測定装置（図示せず）に接続されている。
【００５７】
ダイオード２ｂのＯＮ電圧（順方向電圧Ｖｆ）が測定される。測定結果に基づいて、ダイオード１ｂのＯＮ電圧（順方向電圧Ｖｆ）および分布状況がモニタリングされる。同時に、ダイオード１ｂおよびダイオード２ｂに対して所定のアニール処理が施される。結果として、上述の実施の形態１と同様に、複数のダイオード１ｂに対して、高い精度で所望のＯＮ電圧（順方向電圧Ｖｆ）を得ることができる。
【００５８】
［実施の形態２］
図１９〜図２６を参照して、本実施の形態における半導体装置の製造方法について説明する。図１９を参照して、本実施の形態における半導体装置の製造方法は、ステップＳＢ１〜ＳＢ９（それぞれ、第１ステップ〜第９ステップとも称する）を備えている。以下、ステップＳＢ１〜ＳＢ９について順に説明する。
【００５９】
（ステップＳＢ１〜ＳＢ２）
図２０を参照して、ステップＳＢ１においては、上述の実施の形態１におけるステップＳＡ１と同様に、所定の処理（プロセス）が完了した半導体ウェハ１０が準備される。半導体ウェハ１０の表面には、複数のＩＧＢＴ素子１（第１半導体素子）と、４つのトランジスタ２（第２半導体素子）とが形成されている。
【００６０】
図２１を参照して、ステップＳＢ２においては、上述の実施の形態１におけるステップＳＡ２と同様に、半導体ウェハ１０の表面の全体に対して、所定の照射量を有する電子線４が照射される。ＩＧＢＴ素子１およびトランジスタ２を構成している基板に歪が発生する。この歪が、少数キャリアの再結合中心となる。
【００６１】
（ステップＳＢ３）
図２２を参照して、ステップＳＢ３においては、半導体ウェハ１０に対してアニール炉２１を使用して所定のプリヒート処理を施す。処理温度はたとえば約３００℃である。処理時間はたとえば約２０分である。図２２に示すように、アニール炉２１内の基台２２に、複数の半導体ウェハ１０を固定して、複数の半導体ウェハ１０に対して一度にプリヒート処理を施してもよい。プリヒート処理により、ＩＧＢＴ素子１およびトランジスタ２のライフタイムが回復（安定）する。
【００６２】
（ステップＳＢ４）
図２３を参照して、ステップＳＢ４においては、トランジスタ２のＯＮ電圧が測定される。図２３においては、１つのトランジスタ２のＯＮ電圧を測定するという態様を示している。好適には、プローブピン（詳細は次述する）を４つ準備して、四隅のトランジスタ２に対して同時にＯＮ電圧を測定するとよい。
【００６３】
図２４を参照して、トランジスタ２のゲート２Ｇ（ベース）に、ゲート端子５Ｇが接地される。トランジスタ２のエミッタ２Ｅに、エミッタ端子５Ｅが接地される。ゲート端子５Ｇおよびエミッタ端子５Ｅは、細径のプローブピンにて構成される。なお、図２４は、図２３におけるＸＸＩＶ線に囲まれる領域を示す拡大平面図である。
【００６４】
図２５を参照して、半導体ウェハ１０の裏面電極１１（トランジスタ２のコレクタ）に、コレクタ端子５Ｃが接地される。各端子５Ｇ，５Ｅ，５Ｃは、測定装置１５に接続されている。トランジスタ２のＯＮ電圧を測定するとき、エミッタ端子５Ｅとゲート端子５Ｇとの間には、ＩＧＢＴ素子１の定格電流に比べて低い電流が通電される。
【００６５】
半導体ウェハ１０上に形成される複数のＩＧＢＴ素子１の特性には、所定の方向に向かうように一定の傾向が存在する。よって、四隅に形成されたトランジスタ２のＯＮ電圧の測定結果から、ＩＧＢＴ素子１におけるＯＮ電圧の分布状況を算出することができる。
【００６６】
ＩＧＢＴ素子１の定格電流およびＩＧＢＴ素子１の電流密度に応じて、トランジスタ２に通電する電流を設定することにより、ＩＧＢＴ素子１におけるＯＮ電圧を等価的に算出することも可能となる。たとえば、トランジスタ２の面積がＩＧＢＴ素子１の面積の１／１０００であるとする。ＩＧＢＴ素子１の定格電流が１００Ａである場合、トランジスタ２に通電する電流を０．１Ａとすることにより、ＩＧＢＴ素子１におけるＯＮ電圧およびその分布状況を、高い精度で算出することができる。
【００６７】
（ステップＳＢ５）
図２６を参照して、ステップＳＢ５においては、半導体ウェハ１０に対してアニール炉２１を使用して所定のアニール処理（たとえば温度３００℃以上）を施す。図２６に示すように、アニール炉２１内の基台２２に複数の半導体ウェハ１０を固定して、複数の半導体ウェハ１０に対して一度にアニール処理を施してもよい。
【００６８】
当該アニール処理により、ＩＧＢＴ素子１およびトランジスタ２のライフタイムが回復（安定）する。ＩＧＢＴ素子１のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、ステップＳＢ４で測定したトランジスタ２のＯＮ電圧に基づいて、アニール処理におけるアニール処理量を制御する。アニール処理量は、温度と時間とに依存する。
【００６９】
アニール処理量を制御するために、半導体ウェハ１０に対するアニール処理時間を増減させてもよいし、アニール温度を昇降させてもよいし、これらの両方であってもよい。
【００７０】
ライフタイムの回復処理は、半導体ウェハ１０の面内全体に対して回復処理を施す場合と、半導体ウェハ１０の所望の領域のみに対して回復処理を施する場合とで異なる。図２６においては、半導体ウェハ１０の全面にわたって上記の回復処理を施す態様を例示している。半導体ウェハ１０の所望の領域のみに対して回復処理を施す場合には、レーザアニールなどを用いることにより、局所的にアニール処理を施すことが可能である。
【００７１】
ＩＧＢＴ素子１のＯＮ電圧が、所望のＯＮ電圧に対して乖離している場合、半導体ウェハ１０の面内全体に対して回復処理を施すとよい。ＩＧＢＴ素子１のＯＮ電圧の分布状況にバラツキがある場合、半導体ウェハ１０の所望の領域のみに対して回復処理を施すとよい。ライフタイムが相対的に低い領域に対してアニール処理量を増加させることで、複数のＩＧＢＴ素子１における各ＯＮ電圧のバラツキを低減することが可能となる。
【００７２】
（ステップＳＢ６〜ＳＢ９）
図１９を再び参照して、ステップＳＢ６においては、上述の実施の形態１におけるステップＳＡ４（図８および図９参照）と同様に、ＩＧＢＴ素子１に対してプローブテスト（低電流）が実施される。
【００７３】
ステップＳＢ７においては、上述の実施の形態１におけるステップＳＡ５（図１０参照）と同様に、半導体ウェハ１０が所定のスクライブラインに沿ってダイシングされる。個々のＩＧＢＴ素子１が得られる。
【００７４】
ステップＳＢ８においては、上述の実施の形態１におけるステップＳＡ６（図１１および図１２参照）と同様に、個々のＩＧＢＴ素子１に対してプローブテストが実施される。個々のＩＧＢＴ素子１に対して、各特性が所定の条件を満足しているか否か（たとえば規格値内か否か）が判断される。
【００７５】
ステップＳＢ９においては、上述の実施の形態１におけるステップＳＡ７（図１３参照）と同様に、良品と判断された個々のＩＧＢＴ素子１が、定格電流時におけるＯＮ電圧ＶＣＥの大きさに応じて分類される（たとえば、クラスＡ〜クラスＥ）。各クラスＡ〜Ｅのそれぞれにおいて、数量ＮのＩＧＢＴ素子１が得られる。
【００７６】
（作用・効果）
本実施の形態における半導体装置の製造方法によれば、ステップＳＢ３において（図２２参照）、半導体ウェハ１０に対して所定のプリヒート処理が施される。プリヒート処理により、ＩＧＢＴ素子１およびトランジスタ２のライフタイムが回復（安定）する。ステップＳＢ４においてトランジスタ２のＯＮ電圧を測定するとき、より高い精度の測定結果を得ることが可能となる。
【００７７】
ステップＳＢ５においてより高い精度の測定結果に基づいてアニール処理を施すことにより、複数のＩＧＢＴ素子１に対してより精度の高いライフタイム回復処理を施すことが可能となる。結果として、高い精度で所望のＯＮ電圧を得ることができる。半導体ウェハ１０から得られる複数のＩＧＢＴ素子１に対して、高い精度でバラツキを低減することが可能となる。
【００７８】
以上、本発明に基づいた各実施の形態における半導体装置の製造方法について説明したが、今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。
【００７９】
たとえば、実施の形態１と実施の形態２とを組み合わせることが可能である。実施の形態１と実施の形態２とを組み合わせる場合、実施の形態２におけるステップＳＢ３（プリヒート処理）は、実施の形態１におけるステップＳＡ２（電子線照射）と実施の形態１におけるステップＳＡ３（モニタリングしながらライフタイム回復処理）との間において実施されるとよい。
【００８０】
したがって、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８１】
１，１ａ ＩＧＢＴ素子、１ｂ，２ｂ ダイオード、１Ｅ，２Ｅ エミッタ、１Ｇ，２Ｇ ゲート、２，２ａ トランジスタ、２ｂ１，２ｂ２，２ｂ３ 領域、４ 電子線、５Ｃ，６Ｃ，７Ｃ コレクタ端子、５Ｅ，６Ｅ，７Ｅ エミッタ端子、５Ｇ，６Ｇ，７Ｇ ゲート端子、８Ａ アノード端子、８Ｋ カソード端子、１０，１０ａ，１０ｂ 半導体ウェハ、１１ 裏面電極、１２ ヒータ、１３ 温度センサ、１４ 電源、１５ 測定装置、１６ 制御装置、２１ アニール炉、２２ 基台、Ｎ 数量、ＳＡ１〜ＳＡ７，ＳＢ１〜ＳＢ９ ステップ、Ｔ アニール処理時間、ＶＣＥ ＯＮ電圧。
【特許請求の範囲】
【請求項１】
所定のＯＮ電圧を有する複数の第１半導体素子と、他の所定のＯＮ電圧を有し前記第１半導体素子よりも面積の小さい複数の第２半導体素子とが表面に形成された半導体ウェハを準備する工程と、
前記半導体ウェハの前記表面の全体に対して所定の放射線または所定のイオンを照射することによって、前記第１半導体素子および前記第２半導体素子の中に再結合中心を形成する工程と、
前記第２半導体素子の前記ＯＮ電圧を測定するとともに、前記再結合中心が形成されることによって前記第１半導体素子および前記第２半導体素子において規定されたライフタイムを、前記半導体ウェハに対して所定のアニール処理を施すことにより回復させる工程と、
を備え、
前記アニール処理におけるアニール処理量は、前記第１半導体素子の前記ライフタイムが回復しているとき、前記第１半導体素子のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、測定された前記第２半導体素子の前記ＯＮ電圧に基づいて制御される、
半導体装置の製造方法。
【請求項２】
所定のＯＮ電圧を有する複数の第１半導体素子と、他の所定のＯＮ電圧を有し前記第１半導体素子よりも面積の小さい第２半導体素子とが表面に形成された半導体ウェハを準備する工程と、
前記半導体ウェハの前記表面の全体に対して所定の放射線または所定のイオンを照射することによって、前記第１半導体素子および前記第２半導体素子の中に再結合中心を形成する工程と、
複数の前記第１半導体素子において前記再結合中心が形成されることによって規定されたライフタイムを、前記半導体ウェハに対してプリヒート処理を施すことにより回復させる工程と、
前記第２半導体素子の前記ＯＮ電圧を測定する工程と、
前記ライフタイムを、複数の前記第１半導体素子に対して所定のアニール処理を施すことにより回復させる工程と、
を備え、
前記アニール処理におけるアニール処理量は、前記第１半導体素子がそれぞれ所定のＯＮ電圧となるように、測定された前記第２半導体素子の前記ＯＮ電圧に基づいて制御される、
半導体装置の製造方法。
【請求項１】
所定のＯＮ電圧を有する複数の第１半導体素子と、他の所定のＯＮ電圧を有し前記第１半導体素子よりも面積の小さい複数の第２半導体素子とが表面に形成された半導体ウェハを準備する工程と、
前記半導体ウェハの前記表面の全体に対して所定の放射線または所定のイオンを照射することによって、前記第１半導体素子および前記第２半導体素子の中に再結合中心を形成する工程と、
前記第２半導体素子の前記ＯＮ電圧を測定するとともに、前記再結合中心が形成されることによって前記第１半導体素子および前記第２半導体素子において規定されたライフタイムを、前記半導体ウェハに対して所定のアニール処理を施すことにより回復させる工程と、
を備え、
前記アニール処理におけるアニール処理量は、前記第１半導体素子の前記ライフタイムが回復しているとき、前記第１半導体素子のＯＮ電圧がそれぞれ所定のＯＮ電圧となるように、測定された前記第２半導体素子の前記ＯＮ電圧に基づいて制御される、
半導体装置の製造方法。
【請求項２】
所定のＯＮ電圧を有する複数の第１半導体素子と、他の所定のＯＮ電圧を有し前記第１半導体素子よりも面積の小さい第２半導体素子とが表面に形成された半導体ウェハを準備する工程と、
前記半導体ウェハの前記表面の全体に対して所定の放射線または所定のイオンを照射することによって、前記第１半導体素子および前記第２半導体素子の中に再結合中心を形成する工程と、
複数の前記第１半導体素子において前記再結合中心が形成されることによって規定されたライフタイムを、前記半導体ウェハに対してプリヒート処理を施すことにより回復させる工程と、
前記第２半導体素子の前記ＯＮ電圧を測定する工程と、
前記ライフタイムを、複数の前記第１半導体素子に対して所定のアニール処理を施すことにより回復させる工程と、
を備え、
前記アニール処理におけるアニール処理量は、前記第１半導体素子がそれぞれ所定のＯＮ電圧となるように、測定された前記第２半導体素子の前記ＯＮ電圧に基づいて制御される、
半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１１−２１６７６４（Ｐ２０１１−２１６７６４Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−８５０６８（Ｐ２０１０−８５０６８）
【出願日】平成２２年４月１日（２０１０．４．１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２２年４月１日（２０１０．４．１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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