半導体装置の試験方法
【課題】長期信頼性を保障することができる半導体装置の試験方法を提供すること。
【解決手段】ゲート絶縁膜を介してゲート電極が埋め込まれてなる第1トレンチと、第1絶縁膜を介して、ゲート電極に非接続の埋設電極が埋め込まれてなる第2トレンチと、を有する半導体装置において、埋設電極を、両側を第1トレンチと第2トレンチとに挟まれるチャネル領域の表面のみに導電接続する。半導体装置のターンオフゲート抵抗およびターンオフ電流の一方または両方を、ターンオフ時に埋設電極とチャネル領域との間に所望の電位差が発生するように設定して、ターンオフスイッチング試験を行う。それによって、半導体装置をターンオフさせたときに埋設電極とチャネル領域との間に所望の電位差が発生し、埋設電極とチャネル領域との間の第1絶縁膜に電圧ストレスがかかるので、第1絶縁膜の絶縁特性を評価することができる。
【解決手段】ゲート絶縁膜を介してゲート電極が埋め込まれてなる第1トレンチと、第1絶縁膜を介して、ゲート電極に非接続の埋設電極が埋め込まれてなる第2トレンチと、を有する半導体装置において、埋設電極を、両側を第1トレンチと第2トレンチとに挟まれるチャネル領域の表面のみに導電接続する。半導体装置のターンオフゲート抵抗およびターンオフ電流の一方または両方を、ターンオフ時に埋設電極とチャネル領域との間に所望の電位差が発生するように設定して、ターンオフスイッチング試験を行う。それによって、半導体装置をターンオフさせたときに埋設電極とチャネル領域との間に所望の電位差が発生し、埋設電極とチャネル領域との間の第1絶縁膜に電圧ストレスがかかるので、第1絶縁膜の絶縁特性を評価することができる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置の試験方法に関する。
【背景技術】
【0002】
パワー半導体デバイスの中で、IGBT(Insulated Gate Bipolar Transistor、絶縁ゲート型バイポーラトランジスタ)は、MOS(Metal Oxide Semiconductor)ゲートであり、電圧駆動ゆえの制御性の簡便さおよびバイポーラ動作ゆえの飽和電圧の低さから、その適用範囲を広げている。パワー半導体デバイスにおいては、発生損失が小さいことが望ましく、さらなる低飽和電圧化、低スイッチング損失化が進展している。近年では、電磁ノイズ低減に対する要求も大きくなっており、特にターンオン時のソフトスイッチング化が重要となっている。
【0003】
トレンチ型IGBTの構成について、図4を用いて説明する。図4は、シリコン基板表面におけるパターンがストライプ状のトレンチゲート構成を有するnチャネル型IGBTを、シリコン基板面に垂直な方向であって、トレンチゲート構成のストライプ状パターン部分を横切る方向に切断した断面図である。この図において、低濃度のn型ベース層1の一方の主面にp型で高濃度のp型コレクタ層2が形成されている。n型ベース層1の他方の主面にp型チャネル層3aが形成されている。このp型チャネル層3aの表面層に選択的にn+型エミッタ領域4が形成されている。なお、本明細書においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nに付す+は、それが付されていない層や領域よりも高不純物濃度であることを意味する。
【0004】
また、n+型エミッタ領域4側の主面からp型チャネル層3aを貫通してn型ベース層1に達する第1トレンチ5aおよび第2トレンチ5bが形成されている。第1トレンチ5aは、n+型エミッタ領域4に接している。第1トレンチ5a内には、ゲート絶縁膜6aを介して導電性ポリシリコンからなるゲート電極7aが形成されている。第2トレンチ5bは、n+型エミッタ領域4に接していない。第2トレンチ5b内には、絶縁膜6bを介して埋設電極7bが形成されている。
【0005】
p型チャネル層3aは、第1トレンチ5aおよび第2トレンチ5bによって、複数の領域に分割されている。p型チャネル層3aの第1の領域(以下、第1p型チャネル領域3bとする)は、第1トレンチ5aと第1トレンチ5aとに挟まれている。p型チャネル層3aの第2の領域(以下、第2p型チャネル領域3cとする)は、第1トレンチ5aと第2トレンチ5bとに挟まれている。p型チャネル層3aの第3の領域(以下、第3p型チャネル領域3dとする)は、第2トレンチ5bと第2トレンチ5bとに挟まれている。
【0006】
埋設電極7bおよびゲート電極7aの上には、これらを覆うように層間絶縁膜8が形成されている。層間絶縁膜8の上には、金属膜からなるエミッタ電極10が設けられている。エミッタ電極10は、n+型エミッタ領域4と第1p型チャネル領域3bとに電気的に接続している。第2p型チャネル領域3c、第3p型チャネル領域3dおよび埋設電極7bの電位は孤立した状態(フローティング状態)にある。
【0007】
多くの場合、トレンチ型IGBTには、ラッチアップ耐量の向上を図るために第1p型チャネル領域3bの一部に高濃度のp型ボディ領域9が設けられる。また、n型ベース層1とp型コレクタ層2との間に中濃度のn型領域11が設けられる場合もある。さらに、シリコン基板の最上部にパシベーション膜としてチッ化シリコン膜やアモルファスシリコン膜あるいはポリイミド膜が形成されることがあるが、図4では省略されている。また、p型コレクタ層2の表面には、金属膜からなるコレクタ電極12が設けられている。
【0008】
このような埋設電極を備えたトレンチ型IGBTにおいて、高い素子耐圧とソフトスイッチング特性を得るために、埋設電極7bが前記第2p型チャネル領域3cに電気的に接続された構成のものが知られている(例えば、特許文献1参照。)。また、トレンチ絶縁ゲート型半導体装置を製造する際に、トレンチ形成不良を、ウエハ段階で行う静特性試験により検出する試験方法が知られている。この試験方法は、n型ソース領域を有するp型ベース領域(p型チャネル領域)にのみ接触する試験用の第1の電極と、n型ソース領域のないp型ベース領域(p型チャネル領域)にのみ電気的に接続する試験用の第2の電極と、を互いに絶縁された状態で形成し、第1の電極と第2の電極との間の電気的特性を調べる(例えば、特許文献2参照。)。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2009−206479号公報
【特許文献2】特開2005−150426号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
トレンチ型IGBTにおいては、ゲート電極とエミッタ電極との間に、ゲート絶縁膜の破壊電圧程度の電圧を印加することによって、ゲート絶縁膜の絶縁特性を評価することができる。従って、ゲート絶縁膜の長期信頼性を保障することができる。しかしながら、上述した従来の試験方法では、通常のゲート、エミッタおよびコレクタの3端子を用いて埋設電極の周囲の絶縁膜を評価することは困難である。埋設電極の周囲の絶縁膜を評価するために、埋設電極やフローティングのp型ベース領域(p型チャネル領域)に電圧を印加するための電極を設けることが考えられる。しかし、その場合には、埋設電極やフローティングのp型ベース領域(p型チャネル領域)は不活性領域であり、通電に寄与しないため、レイアウトとして好ましくない。従って、実際には、埋設電極の周囲にある絶縁膜の絶縁特性を評価することができないため、長期信頼性を保障することができない、という問題点がある。
【0011】
この発明は、上述した従来技術による問題点を解消するため、長期信頼性を保障することができる半導体装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置の試験方法は、第1導電型半導体基板の一方の主表面に第2導電型チャネル層が形成され、該第2導電型チャネル層内の表面層に第1導電型半導体領域が選択的に形成され、前記第2導電型チャネル層の表面から前記第1導電型半導体基板に達する複数のトレンチが形成され、該トレンチが、ゲート絶縁膜を介してゲート電極が埋め込まれてなる第1トレンチと、第1絶縁膜を介して、前記ゲート電極に非接続の埋設電極が埋め込まれてなる第2トレンチと、に分けられ、前記第2導電型チャネル層が、前記第1トレンチのみに隣接する第1チャネル領域と、前記第2トレンチに隣接する第2チャネル領域と、に分けられ、前記埋設電極が、両側を前記第1トレンチと前記第2トレンチとに挟まれる前記第2チャネル領域の表面のみに導電接続されており、前記第1トレンチの側壁に接する前記第1導電型半導体領域および前記第1チャネル領域に共通に電気的に接続する電極が、前記ゲート電極、前記埋設電極および前記第2チャネル領域から絶縁されてなる絶縁ゲート型半導体装置に対する試験方法において、前記半導体装置のゲート抵抗値および電流値の一方または両方を、前記半導体装置のターンオフ時に前記埋設電極と前記第2チャネル領域との間に所望の電位差を発生させ得るように設定し、前記半導体装置をターンオフさせることにより、前記埋設電極と前記第2チャネル領域との間に所望の電位差を発生させて前記第1絶縁膜の絶縁特性を評価することを特徴とする。
【0013】
この請求項1の発明によれば、ターンオフ時のゲート抵抗値や電流値が調節されることによって、ターンオフスイッチング時に埋設電極と第2チャネル領域との間に所望の電位差が発生するので、ターンオフスイッチング試験を行うことによって、埋設電極と第2チャネル領域との間の第1絶縁膜の絶縁特性を評価することができる。
【0014】
また、請求項2の発明にかかる半導体装置の試験方法は、請求項1に記載の発明において、前記半導体装置は、前記第1導電型半導体基板の他方の主表面に形成された第2導電型半導体層と、該第2導電型半導体層に電気的に接続する電極と、を備える絶縁ゲート型バイポーラトランジスタであることを特徴とする。
【0015】
この請求項2の発明によれば、埋設電極を有する絶縁ゲート型バイポーラトランジスタに対して、埋設電極と第2チャネル領域との間の第1絶縁膜の絶縁特性を評価することができる。
【0016】
また、請求項3の発明にかかる半導体装置の試験方法は、請求項2に記載の発明において、前記半導体装置は、前記第1導電型半導体基板における第1導電型の半導体層と前記第2導電型半導体層との間に、前記第1導電型の半導体層よりも高濃度のフィールドストップ層を備えることを特徴とする。
【0017】
この請求項3の発明によれば、埋設電極を有するフィールドストップ型の絶縁ゲート型バイポーラトランジスタに対して、埋設電極と第2チャネル領域との間の第1絶縁膜の絶縁特性を評価することができる。
【0018】
また、請求項4の発明にかかる半導体装置の試験方法は、請求項1に記載の発明において、前記半導体装置は、前記第1導電型半導体基板の他方の主表面に導電接続された電極、または前記第1導電型半導体基板の他方の主表面に形成された、前記第1導電型半導体基板よりも高濃度の第1導電型半導体層に電気的に接続する電極、を備える絶縁ゲート型トランジスタであることを特徴とする。
【0019】
この請求項4の発明によれば、埋設電極を有する絶縁ゲート型トランジスタに対して、埋設電極と第2チャネル領域との間の第1絶縁膜の絶縁特性を評価することができる。
【発明の効果】
【0020】
本発明にかかる半導体装置の試験方法によれば、埋設電極を有する絶縁ゲート型半導体装置の長期信頼性を保障することができるという効果を奏する。
【図面の簡単な説明】
【0021】
【図1】実施の形態にかかる半導体装置の要部の構成を示す断面図である。
【図2】実施の形態にかかる半導体装置のターンオフ波形の概略を示す特性図である。
【図3】ターンオフゲート抵抗と埋設電極−第3p型チャネル領域間電位差とターンオフ電流との関係を示す特性図である。
【図4】従来のトレンチ型IGBTの構成を示す断面図である。
【発明を実施するための形態】
【0022】
以下に添付図面を参照して、この発明にかかる半導体装置の試験方法の好適な実施の形態を詳細に説明する。
【0023】
・半導体装置の構成
図1は、実施の形態にかかる半導体装置の要部の構成を示す断面図である。ここでは、シリコン基板表面におけるパターンがストライプ状のトレンチゲート構成を有するnチャネル型IGBTを例にして説明する。図1には、IGBTを、シリコン基板面に垂直な方向であって、トレンチゲート構成のストライプ状パターン部分を横切る方向に切断した断面の構成が示されている。図1に示すように、n型半導体基板21aの一方の主表面には、p型チャネル層23aが形成されている。n型半導体基板21aにおいて、n型の半導体層は低濃度のn型ベース層21bである。p型チャネル層23a内の表面層には、n+型エミッタ領域24となるn型半導体領域が選択的に形成されている。
【0024】
p型チャネル層23aの表面からは、p型チャネル層23aを貫通してn型ベース層21bに達する第1トレンチ25aおよび第2トレンチ25bが形成されている。第1トレンチ25aは、n+型エミッタ領域24に接している。第1トレンチ25a内には、ゲート絶縁膜26aを介して例えば導電性ポリシリコンからなるゲート電極27aが形成されている。第2トレンチ25bは、n+型エミッタ領域24に接していない。第2トレンチ25b内には、第1絶縁膜26bを介して埋設電極27bが形成されている。埋設電極27bは、ゲート電極27aに電気的に接続されていない。
【0025】
p型チャネル層23aは、第1トレンチ25aおよび第2トレンチ25bによって、第1p型チャネル領域23bと第2p型チャネル領域23cと第3p型チャネル領域23dとに分割されている。第1p型チャネル領域23bは、第1トレンチ25aと第1トレンチ25aとに挟まれている。図1において、第1p型チャネル領域23bを挟む一対の第1トレンチ25aのうちの一方は省略されている。第2p型チャネル領域23cは、第1トレンチ25aと第2トレンチ25bとに挟まれている。第3p型チャネル領域23dは、第2トレンチ25bと第2トレンチ25bとに挟まれている。
【0026】
埋設電極27bは、第2p型チャネル領域23cの表面のみに導電接続されている。例えば、第2p型チャネル領域23cの表面には例えば金属膜でできた電極41が接触している。埋設電極27bは、配線42を介して、第2p型チャネル領域23cの表面の電極41に電気的に接続されている。エミッタ電極30は、n+型エミッタ領域24および第1p型チャネル領域23bに電気的に接続されている。第1p型チャネル領域23bには、例えば高濃度のp型ボディ領域29が選択的に設けられている。この場合、エミッタ電極30は、p型ボディ領域29の表面およびn+型エミッタ領域24の表面に共通に接触している。p型ボディ領域29が設けられていることによって、ラッチアップ耐量が向上する。なお、p型ボディ領域29が設けられていなくてもよい。エミッタ電極30は、図示省略した層間絶縁膜により、ゲート電極27a、埋設電極27bおよび第2p型チャネル領域23cから絶縁されている。
【0027】
図示省略したが、n型ベース層21bの他方の主面には、p型で高濃度のp型コレクタ層が形成されている。p型コレクタ層の表面には、例えば金属膜でできたコレクタ電極(図示省略)が設けられている。また、例えばフィールドストップ型のIGBTでは、p型コレクタ層(図示省略)とn型ベース層21bとの間に中濃度のn型フィールドストップ層が設けられる。例えばパンチスルー型のIGBTでは、p型コレクタ層(図示省略)とn型ベース層21bとの間にn型バッファ層が設けられる。例えばノンパンチスルー型のIGBTでは、p型コレクタ層(図示省略)とn型ベース層21bとの間に、フィールドストップ層やバッファ層は設けられない。
【0028】
また、半導体装置がnチャネル型のMOSトランジスタである場合には、n型ベース層21bの他方の主面には、p型コレクタ層が設けられないが、p型コレクタ層の代わりに、n型でn型ベース層21bよりも高濃度のn型半導体層が形成される。MOSトランジスタの場合、n型ベース層21bの他方の主面に導電接続するか、または高濃度のn型半導体層に電気的に接続する電極が設けられる。つまり、n型ベース層21bの他方の主面側の構成は問わない。図1において、シリコン基板の最上部には、パシベーション膜としてチッ化シリコン膜やアモルファスシリコン膜あるいはポリイミド膜が形成されることがある。図1では、パシベーション膜は省略されている。
【0029】
・半導体装置の試験方法
実施の形態にかかる半導体装置の試験方法においては、実施の形態にかかる半導体装置を用いてターンオフスイッチング試験が実施される。図2は、実施の形態にかかる半導体装置のターンオフ波形の概略を示す特性図である。図2において、左の縦軸はコレクタ電圧およびコレクタ電流であり、右の縦軸はゲート電圧および第3p型チャネル領域の電圧である。横軸は時間である。VGEはゲート電圧であり、VCEはコレクタ電圧であり、ICはコレクタ電流である。
【0030】
図2に示すように、ターンオフの際には、コレクタ電流ICが遮断される。そして、コレクタ電圧VCEが上昇する。それによって、図2において「埋設電極−第3p型チャネル領域間電位差」として矢印で指し示すように、埋設電極27bと第3p型チャネル領域23dとの間に電位差が発生する。発生した電位差は、埋設電極27bと第3p型チャネル領域23dとを絶縁している第1絶縁膜26bにかかることになる。つまり、埋設電極27bを第2p型チャネル領域23cの表面に電気的に接続してターンオフスイッチング試験を行うことによって、第1絶縁膜26bに電圧を容易にかけることができる。
【0031】
図3は、ターンオフ時のターンオフゲート抵抗と埋設電極−第3p型チャネル領域間電位差とターンオフ電流との関係を示す特性図である。図3において、縦軸は埋設電極−第3p型チャネル領域間電位差であり、横軸はターンオフ電流である。ターンオフゲート抵抗を変化させることによって、ターンオフスピードを変化させることができる。図3に示すように、ターンオフ電流が大きくなるに連れて埋設電極−第3p型チャネル領域間電位差が大きくなる。また、ターンオフ電流が同じでも、ターンオフゲート抵抗が小さくなるほど、埋設電極−第3p型チャネル領域間電位差が大きくなる。
【0032】
従って、ターンオフゲート抵抗およびターンオフ電流の大きさを調節することにより、埋設電極27bと第3p型チャネル領域23dとの間の第1絶縁膜26bに所望の電位差(埋設電極−第3p型チャネル領域間電位差)からなる電圧ストレスをかけることができる。所望の電位差は、例えばインバーター装置などにおける実使用電圧に基づいて想定されるスクリーニング条件から導かれる。
【0033】
なお、図2に示すターンオフ波形は、1回の電流遮断に関わる波形であるが、ターンオフスイッチング試験を所定回数繰り返してもよい。そうすることによって、埋設電極27bと第3p型チャネル領域23dとの間の第1絶縁膜26bにより強い電圧ストレスをかけることができる。
【0034】
実施の形態によれば、ターンオフスイッチング試験によって埋設電極27bと第3p型チャネル領域23dとの間に所望の電位差を発生させることができるので、埋設電極27bと第3p型チャネル領域23dとの間の第1絶縁膜26bの絶縁特性を評価することができる。従って、第1絶縁膜26bについて、長期信頼性における保障を行うことができる。その場合に、第1絶縁膜26bの絶縁特性を評価するための専用の測定端子を新たに設ける必要がない。つまり、半導体装置の構造を変える必要がない。これらの効果は、フィールドストップ型のIGBT、パンチスルー型のIGBT、ノンパンチスルー型のIGBTおよびMOSトランジスタなどの絶縁ゲート型の半導体装置であって、埋設電極を有する半導体装置において、同様に得られる。
【0035】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。また、実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
【産業上の利用可能性】
【0036】
以上のように、本発明にかかる半導体装置の試験方法は、トレンチ型IGBTの試験に有用であり、特に、トレンチ内の埋設電極の周囲に形成された絶縁膜の絶縁特性を評価する試験に適している。
【符号の説明】
【0037】
21a 第1導電型半導体基板
23a 第2導電型チャネル層
23b 第1チャネル領域
23c 第2チャネル領域
23d 第3チャネル領域
24 第1導電型半導体領域
25a 第1トレンチ
25b 第2トレンチ
26a ゲート絶縁膜
26b 第1絶縁膜
27a ゲート電極
27b 埋設電極
30 電極
【技術分野】
【0001】
この発明は、半導体装置の試験方法に関する。
【背景技術】
【0002】
パワー半導体デバイスの中で、IGBT(Insulated Gate Bipolar Transistor、絶縁ゲート型バイポーラトランジスタ)は、MOS(Metal Oxide Semiconductor)ゲートであり、電圧駆動ゆえの制御性の簡便さおよびバイポーラ動作ゆえの飽和電圧の低さから、その適用範囲を広げている。パワー半導体デバイスにおいては、発生損失が小さいことが望ましく、さらなる低飽和電圧化、低スイッチング損失化が進展している。近年では、電磁ノイズ低減に対する要求も大きくなっており、特にターンオン時のソフトスイッチング化が重要となっている。
【0003】
トレンチ型IGBTの構成について、図4を用いて説明する。図4は、シリコン基板表面におけるパターンがストライプ状のトレンチゲート構成を有するnチャネル型IGBTを、シリコン基板面に垂直な方向であって、トレンチゲート構成のストライプ状パターン部分を横切る方向に切断した断面図である。この図において、低濃度のn型ベース層1の一方の主面にp型で高濃度のp型コレクタ層2が形成されている。n型ベース層1の他方の主面にp型チャネル層3aが形成されている。このp型チャネル層3aの表面層に選択的にn+型エミッタ領域4が形成されている。なお、本明細書においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nに付す+は、それが付されていない層や領域よりも高不純物濃度であることを意味する。
【0004】
また、n+型エミッタ領域4側の主面からp型チャネル層3aを貫通してn型ベース層1に達する第1トレンチ5aおよび第2トレンチ5bが形成されている。第1トレンチ5aは、n+型エミッタ領域4に接している。第1トレンチ5a内には、ゲート絶縁膜6aを介して導電性ポリシリコンからなるゲート電極7aが形成されている。第2トレンチ5bは、n+型エミッタ領域4に接していない。第2トレンチ5b内には、絶縁膜6bを介して埋設電極7bが形成されている。
【0005】
p型チャネル層3aは、第1トレンチ5aおよび第2トレンチ5bによって、複数の領域に分割されている。p型チャネル層3aの第1の領域(以下、第1p型チャネル領域3bとする)は、第1トレンチ5aと第1トレンチ5aとに挟まれている。p型チャネル層3aの第2の領域(以下、第2p型チャネル領域3cとする)は、第1トレンチ5aと第2トレンチ5bとに挟まれている。p型チャネル層3aの第3の領域(以下、第3p型チャネル領域3dとする)は、第2トレンチ5bと第2トレンチ5bとに挟まれている。
【0006】
埋設電極7bおよびゲート電極7aの上には、これらを覆うように層間絶縁膜8が形成されている。層間絶縁膜8の上には、金属膜からなるエミッタ電極10が設けられている。エミッタ電極10は、n+型エミッタ領域4と第1p型チャネル領域3bとに電気的に接続している。第2p型チャネル領域3c、第3p型チャネル領域3dおよび埋設電極7bの電位は孤立した状態(フローティング状態)にある。
【0007】
多くの場合、トレンチ型IGBTには、ラッチアップ耐量の向上を図るために第1p型チャネル領域3bの一部に高濃度のp型ボディ領域9が設けられる。また、n型ベース層1とp型コレクタ層2との間に中濃度のn型領域11が設けられる場合もある。さらに、シリコン基板の最上部にパシベーション膜としてチッ化シリコン膜やアモルファスシリコン膜あるいはポリイミド膜が形成されることがあるが、図4では省略されている。また、p型コレクタ層2の表面には、金属膜からなるコレクタ電極12が設けられている。
【0008】
このような埋設電極を備えたトレンチ型IGBTにおいて、高い素子耐圧とソフトスイッチング特性を得るために、埋設電極7bが前記第2p型チャネル領域3cに電気的に接続された構成のものが知られている(例えば、特許文献1参照。)。また、トレンチ絶縁ゲート型半導体装置を製造する際に、トレンチ形成不良を、ウエハ段階で行う静特性試験により検出する試験方法が知られている。この試験方法は、n型ソース領域を有するp型ベース領域(p型チャネル領域)にのみ接触する試験用の第1の電極と、n型ソース領域のないp型ベース領域(p型チャネル領域)にのみ電気的に接続する試験用の第2の電極と、を互いに絶縁された状態で形成し、第1の電極と第2の電極との間の電気的特性を調べる(例えば、特許文献2参照。)。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2009−206479号公報
【特許文献2】特開2005−150426号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
トレンチ型IGBTにおいては、ゲート電極とエミッタ電極との間に、ゲート絶縁膜の破壊電圧程度の電圧を印加することによって、ゲート絶縁膜の絶縁特性を評価することができる。従って、ゲート絶縁膜の長期信頼性を保障することができる。しかしながら、上述した従来の試験方法では、通常のゲート、エミッタおよびコレクタの3端子を用いて埋設電極の周囲の絶縁膜を評価することは困難である。埋設電極の周囲の絶縁膜を評価するために、埋設電極やフローティングのp型ベース領域(p型チャネル領域)に電圧を印加するための電極を設けることが考えられる。しかし、その場合には、埋設電極やフローティングのp型ベース領域(p型チャネル領域)は不活性領域であり、通電に寄与しないため、レイアウトとして好ましくない。従って、実際には、埋設電極の周囲にある絶縁膜の絶縁特性を評価することができないため、長期信頼性を保障することができない、という問題点がある。
【0011】
この発明は、上述した従来技術による問題点を解消するため、長期信頼性を保障することができる半導体装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置の試験方法は、第1導電型半導体基板の一方の主表面に第2導電型チャネル層が形成され、該第2導電型チャネル層内の表面層に第1導電型半導体領域が選択的に形成され、前記第2導電型チャネル層の表面から前記第1導電型半導体基板に達する複数のトレンチが形成され、該トレンチが、ゲート絶縁膜を介してゲート電極が埋め込まれてなる第1トレンチと、第1絶縁膜を介して、前記ゲート電極に非接続の埋設電極が埋め込まれてなる第2トレンチと、に分けられ、前記第2導電型チャネル層が、前記第1トレンチのみに隣接する第1チャネル領域と、前記第2トレンチに隣接する第2チャネル領域と、に分けられ、前記埋設電極が、両側を前記第1トレンチと前記第2トレンチとに挟まれる前記第2チャネル領域の表面のみに導電接続されており、前記第1トレンチの側壁に接する前記第1導電型半導体領域および前記第1チャネル領域に共通に電気的に接続する電極が、前記ゲート電極、前記埋設電極および前記第2チャネル領域から絶縁されてなる絶縁ゲート型半導体装置に対する試験方法において、前記半導体装置のゲート抵抗値および電流値の一方または両方を、前記半導体装置のターンオフ時に前記埋設電極と前記第2チャネル領域との間に所望の電位差を発生させ得るように設定し、前記半導体装置をターンオフさせることにより、前記埋設電極と前記第2チャネル領域との間に所望の電位差を発生させて前記第1絶縁膜の絶縁特性を評価することを特徴とする。
【0013】
この請求項1の発明によれば、ターンオフ時のゲート抵抗値や電流値が調節されることによって、ターンオフスイッチング時に埋設電極と第2チャネル領域との間に所望の電位差が発生するので、ターンオフスイッチング試験を行うことによって、埋設電極と第2チャネル領域との間の第1絶縁膜の絶縁特性を評価することができる。
【0014】
また、請求項2の発明にかかる半導体装置の試験方法は、請求項1に記載の発明において、前記半導体装置は、前記第1導電型半導体基板の他方の主表面に形成された第2導電型半導体層と、該第2導電型半導体層に電気的に接続する電極と、を備える絶縁ゲート型バイポーラトランジスタであることを特徴とする。
【0015】
この請求項2の発明によれば、埋設電極を有する絶縁ゲート型バイポーラトランジスタに対して、埋設電極と第2チャネル領域との間の第1絶縁膜の絶縁特性を評価することができる。
【0016】
また、請求項3の発明にかかる半導体装置の試験方法は、請求項2に記載の発明において、前記半導体装置は、前記第1導電型半導体基板における第1導電型の半導体層と前記第2導電型半導体層との間に、前記第1導電型の半導体層よりも高濃度のフィールドストップ層を備えることを特徴とする。
【0017】
この請求項3の発明によれば、埋設電極を有するフィールドストップ型の絶縁ゲート型バイポーラトランジスタに対して、埋設電極と第2チャネル領域との間の第1絶縁膜の絶縁特性を評価することができる。
【0018】
また、請求項4の発明にかかる半導体装置の試験方法は、請求項1に記載の発明において、前記半導体装置は、前記第1導電型半導体基板の他方の主表面に導電接続された電極、または前記第1導電型半導体基板の他方の主表面に形成された、前記第1導電型半導体基板よりも高濃度の第1導電型半導体層に電気的に接続する電極、を備える絶縁ゲート型トランジスタであることを特徴とする。
【0019】
この請求項4の発明によれば、埋設電極を有する絶縁ゲート型トランジスタに対して、埋設電極と第2チャネル領域との間の第1絶縁膜の絶縁特性を評価することができる。
【発明の効果】
【0020】
本発明にかかる半導体装置の試験方法によれば、埋設電極を有する絶縁ゲート型半導体装置の長期信頼性を保障することができるという効果を奏する。
【図面の簡単な説明】
【0021】
【図1】実施の形態にかかる半導体装置の要部の構成を示す断面図である。
【図2】実施の形態にかかる半導体装置のターンオフ波形の概略を示す特性図である。
【図3】ターンオフゲート抵抗と埋設電極−第3p型チャネル領域間電位差とターンオフ電流との関係を示す特性図である。
【図4】従来のトレンチ型IGBTの構成を示す断面図である。
【発明を実施するための形態】
【0022】
以下に添付図面を参照して、この発明にかかる半導体装置の試験方法の好適な実施の形態を詳細に説明する。
【0023】
・半導体装置の構成
図1は、実施の形態にかかる半導体装置の要部の構成を示す断面図である。ここでは、シリコン基板表面におけるパターンがストライプ状のトレンチゲート構成を有するnチャネル型IGBTを例にして説明する。図1には、IGBTを、シリコン基板面に垂直な方向であって、トレンチゲート構成のストライプ状パターン部分を横切る方向に切断した断面の構成が示されている。図1に示すように、n型半導体基板21aの一方の主表面には、p型チャネル層23aが形成されている。n型半導体基板21aにおいて、n型の半導体層は低濃度のn型ベース層21bである。p型チャネル層23a内の表面層には、n+型エミッタ領域24となるn型半導体領域が選択的に形成されている。
【0024】
p型チャネル層23aの表面からは、p型チャネル層23aを貫通してn型ベース層21bに達する第1トレンチ25aおよび第2トレンチ25bが形成されている。第1トレンチ25aは、n+型エミッタ領域24に接している。第1トレンチ25a内には、ゲート絶縁膜26aを介して例えば導電性ポリシリコンからなるゲート電極27aが形成されている。第2トレンチ25bは、n+型エミッタ領域24に接していない。第2トレンチ25b内には、第1絶縁膜26bを介して埋設電極27bが形成されている。埋設電極27bは、ゲート電極27aに電気的に接続されていない。
【0025】
p型チャネル層23aは、第1トレンチ25aおよび第2トレンチ25bによって、第1p型チャネル領域23bと第2p型チャネル領域23cと第3p型チャネル領域23dとに分割されている。第1p型チャネル領域23bは、第1トレンチ25aと第1トレンチ25aとに挟まれている。図1において、第1p型チャネル領域23bを挟む一対の第1トレンチ25aのうちの一方は省略されている。第2p型チャネル領域23cは、第1トレンチ25aと第2トレンチ25bとに挟まれている。第3p型チャネル領域23dは、第2トレンチ25bと第2トレンチ25bとに挟まれている。
【0026】
埋設電極27bは、第2p型チャネル領域23cの表面のみに導電接続されている。例えば、第2p型チャネル領域23cの表面には例えば金属膜でできた電極41が接触している。埋設電極27bは、配線42を介して、第2p型チャネル領域23cの表面の電極41に電気的に接続されている。エミッタ電極30は、n+型エミッタ領域24および第1p型チャネル領域23bに電気的に接続されている。第1p型チャネル領域23bには、例えば高濃度のp型ボディ領域29が選択的に設けられている。この場合、エミッタ電極30は、p型ボディ領域29の表面およびn+型エミッタ領域24の表面に共通に接触している。p型ボディ領域29が設けられていることによって、ラッチアップ耐量が向上する。なお、p型ボディ領域29が設けられていなくてもよい。エミッタ電極30は、図示省略した層間絶縁膜により、ゲート電極27a、埋設電極27bおよび第2p型チャネル領域23cから絶縁されている。
【0027】
図示省略したが、n型ベース層21bの他方の主面には、p型で高濃度のp型コレクタ層が形成されている。p型コレクタ層の表面には、例えば金属膜でできたコレクタ電極(図示省略)が設けられている。また、例えばフィールドストップ型のIGBTでは、p型コレクタ層(図示省略)とn型ベース層21bとの間に中濃度のn型フィールドストップ層が設けられる。例えばパンチスルー型のIGBTでは、p型コレクタ層(図示省略)とn型ベース層21bとの間にn型バッファ層が設けられる。例えばノンパンチスルー型のIGBTでは、p型コレクタ層(図示省略)とn型ベース層21bとの間に、フィールドストップ層やバッファ層は設けられない。
【0028】
また、半導体装置がnチャネル型のMOSトランジスタである場合には、n型ベース層21bの他方の主面には、p型コレクタ層が設けられないが、p型コレクタ層の代わりに、n型でn型ベース層21bよりも高濃度のn型半導体層が形成される。MOSトランジスタの場合、n型ベース層21bの他方の主面に導電接続するか、または高濃度のn型半導体層に電気的に接続する電極が設けられる。つまり、n型ベース層21bの他方の主面側の構成は問わない。図1において、シリコン基板の最上部には、パシベーション膜としてチッ化シリコン膜やアモルファスシリコン膜あるいはポリイミド膜が形成されることがある。図1では、パシベーション膜は省略されている。
【0029】
・半導体装置の試験方法
実施の形態にかかる半導体装置の試験方法においては、実施の形態にかかる半導体装置を用いてターンオフスイッチング試験が実施される。図2は、実施の形態にかかる半導体装置のターンオフ波形の概略を示す特性図である。図2において、左の縦軸はコレクタ電圧およびコレクタ電流であり、右の縦軸はゲート電圧および第3p型チャネル領域の電圧である。横軸は時間である。VGEはゲート電圧であり、VCEはコレクタ電圧であり、ICはコレクタ電流である。
【0030】
図2に示すように、ターンオフの際には、コレクタ電流ICが遮断される。そして、コレクタ電圧VCEが上昇する。それによって、図2において「埋設電極−第3p型チャネル領域間電位差」として矢印で指し示すように、埋設電極27bと第3p型チャネル領域23dとの間に電位差が発生する。発生した電位差は、埋設電極27bと第3p型チャネル領域23dとを絶縁している第1絶縁膜26bにかかることになる。つまり、埋設電極27bを第2p型チャネル領域23cの表面に電気的に接続してターンオフスイッチング試験を行うことによって、第1絶縁膜26bに電圧を容易にかけることができる。
【0031】
図3は、ターンオフ時のターンオフゲート抵抗と埋設電極−第3p型チャネル領域間電位差とターンオフ電流との関係を示す特性図である。図3において、縦軸は埋設電極−第3p型チャネル領域間電位差であり、横軸はターンオフ電流である。ターンオフゲート抵抗を変化させることによって、ターンオフスピードを変化させることができる。図3に示すように、ターンオフ電流が大きくなるに連れて埋設電極−第3p型チャネル領域間電位差が大きくなる。また、ターンオフ電流が同じでも、ターンオフゲート抵抗が小さくなるほど、埋設電極−第3p型チャネル領域間電位差が大きくなる。
【0032】
従って、ターンオフゲート抵抗およびターンオフ電流の大きさを調節することにより、埋設電極27bと第3p型チャネル領域23dとの間の第1絶縁膜26bに所望の電位差(埋設電極−第3p型チャネル領域間電位差)からなる電圧ストレスをかけることができる。所望の電位差は、例えばインバーター装置などにおける実使用電圧に基づいて想定されるスクリーニング条件から導かれる。
【0033】
なお、図2に示すターンオフ波形は、1回の電流遮断に関わる波形であるが、ターンオフスイッチング試験を所定回数繰り返してもよい。そうすることによって、埋設電極27bと第3p型チャネル領域23dとの間の第1絶縁膜26bにより強い電圧ストレスをかけることができる。
【0034】
実施の形態によれば、ターンオフスイッチング試験によって埋設電極27bと第3p型チャネル領域23dとの間に所望の電位差を発生させることができるので、埋設電極27bと第3p型チャネル領域23dとの間の第1絶縁膜26bの絶縁特性を評価することができる。従って、第1絶縁膜26bについて、長期信頼性における保障を行うことができる。その場合に、第1絶縁膜26bの絶縁特性を評価するための専用の測定端子を新たに設ける必要がない。つまり、半導体装置の構造を変える必要がない。これらの効果は、フィールドストップ型のIGBT、パンチスルー型のIGBT、ノンパンチスルー型のIGBTおよびMOSトランジスタなどの絶縁ゲート型の半導体装置であって、埋設電極を有する半導体装置において、同様に得られる。
【0035】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。また、実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
【産業上の利用可能性】
【0036】
以上のように、本発明にかかる半導体装置の試験方法は、トレンチ型IGBTの試験に有用であり、特に、トレンチ内の埋設電極の周囲に形成された絶縁膜の絶縁特性を評価する試験に適している。
【符号の説明】
【0037】
21a 第1導電型半導体基板
23a 第2導電型チャネル層
23b 第1チャネル領域
23c 第2チャネル領域
23d 第3チャネル領域
24 第1導電型半導体領域
25a 第1トレンチ
25b 第2トレンチ
26a ゲート絶縁膜
26b 第1絶縁膜
27a ゲート電極
27b 埋設電極
30 電極
【特許請求の範囲】
【請求項1】
第1導電型半導体基板の一方の主表面に第2導電型チャネル層が形成され、該第2導電型チャネル層内の表面層に第1導電型半導体領域が選択的に形成され、前記第2導電型チャネル層の表面から前記第1導電型半導体基板に達する複数のトレンチが形成され、該トレンチが、ゲート絶縁膜を介してゲート電極が埋め込まれてなる第1トレンチと、第1絶縁膜を介して、前記ゲート電極に非接続の埋設電極が埋め込まれてなる第2トレンチと、に分けられ、前記第2導電型チャネル層が、前記第1トレンチのみに隣接する第1チャネル領域と、前記第2トレンチに隣接する第2チャネル領域と、に分けられ、前記埋設電極が、両側を前記第1トレンチと前記第2トレンチとに挟まれる前記第2チャネル領域の表面のみに導電接続されており、前記第1トレンチの側壁に接する前記第1導電型半導体領域および前記第1チャネル領域に共通に電気的に接続する電極が、前記ゲート電極、前記埋設電極および前記第2チャネル領域から絶縁されてなる絶縁ゲート型半導体装置に対する試験方法において、
前記半導体装置のゲート抵抗値および電流値の一方または両方を、前記半導体装置のターンオフ時に前記埋設電極と前記第2チャネル領域との間に所望の電位差を発生させ得るように設定し、前記半導体装置をターンオフさせることにより、前記埋設電極と前記第2チャネル領域との間に所望の電位差を発生させて前記第1絶縁膜の絶縁特性を評価することを特徴とする半導体装置の試験方法。
【請求項2】
前記半導体装置は、前記第1導電型半導体基板の他方の主表面に形成された第2導電型半導体層と、該第2導電型半導体層に電気的に接続する電極と、を備える絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項1に記載の半導体装置の試験方法。
【請求項3】
前記半導体装置は、前記第1導電型半導体基板における第1導電型の半導体層と前記第2導電型半導体層との間に、前記第1導電型の半導体層よりも高濃度のフィールドストップ層を備えることを特徴とする請求項2に記載の半導体装置の試験方法。
【請求項4】
前記半導体装置は、前記第1導電型半導体基板の他方の主表面に導電接続された電極、または前記第1導電型半導体基板の他方の主表面に形成された、前記第1導電型半導体基板よりも高濃度の第1導電型半導体層に電気的に接続する電極、を備える絶縁ゲート型トランジスタであることを特徴とする請求項1に記載の半導体装置の試験方法。
【請求項1】
第1導電型半導体基板の一方の主表面に第2導電型チャネル層が形成され、該第2導電型チャネル層内の表面層に第1導電型半導体領域が選択的に形成され、前記第2導電型チャネル層の表面から前記第1導電型半導体基板に達する複数のトレンチが形成され、該トレンチが、ゲート絶縁膜を介してゲート電極が埋め込まれてなる第1トレンチと、第1絶縁膜を介して、前記ゲート電極に非接続の埋設電極が埋め込まれてなる第2トレンチと、に分けられ、前記第2導電型チャネル層が、前記第1トレンチのみに隣接する第1チャネル領域と、前記第2トレンチに隣接する第2チャネル領域と、に分けられ、前記埋設電極が、両側を前記第1トレンチと前記第2トレンチとに挟まれる前記第2チャネル領域の表面のみに導電接続されており、前記第1トレンチの側壁に接する前記第1導電型半導体領域および前記第1チャネル領域に共通に電気的に接続する電極が、前記ゲート電極、前記埋設電極および前記第2チャネル領域から絶縁されてなる絶縁ゲート型半導体装置に対する試験方法において、
前記半導体装置のゲート抵抗値および電流値の一方または両方を、前記半導体装置のターンオフ時に前記埋設電極と前記第2チャネル領域との間に所望の電位差を発生させ得るように設定し、前記半導体装置をターンオフさせることにより、前記埋設電極と前記第2チャネル領域との間に所望の電位差を発生させて前記第1絶縁膜の絶縁特性を評価することを特徴とする半導体装置の試験方法。
【請求項2】
前記半導体装置は、前記第1導電型半導体基板の他方の主表面に形成された第2導電型半導体層と、該第2導電型半導体層に電気的に接続する電極と、を備える絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項1に記載の半導体装置の試験方法。
【請求項3】
前記半導体装置は、前記第1導電型半導体基板における第1導電型の半導体層と前記第2導電型半導体層との間に、前記第1導電型の半導体層よりも高濃度のフィールドストップ層を備えることを特徴とする請求項2に記載の半導体装置の試験方法。
【請求項4】
前記半導体装置は、前記第1導電型半導体基板の他方の主表面に導電接続された電極、または前記第1導電型半導体基板の他方の主表面に形成された、前記第1導電型半導体基板よりも高濃度の第1導電型半導体層に電気的に接続する電極、を備える絶縁ゲート型トランジスタであることを特徴とする請求項1に記載の半導体装置の試験方法。
【図1】
【図2】
【図3】
【図4】
【図2】
【図3】
【図4】
【公開番号】特開2011−134911(P2011−134911A)
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願番号】特願2009−293375(P2009−293375)
【出願日】平成21年12月24日(2009.12.24)
【出願人】(000005234)富士電機株式会社 (3,146)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願日】平成21年12月24日(2009.12.24)
【出願人】(000005234)富士電機株式会社 (3,146)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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