テストエレメントグループおよび半導体装置
【課題】小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供する。
【解決手段】各グループGNにおいて、全ての入力端子INが共通のドレインソース線DSLに接続されている。各グループGNにおいて、全ての出力端子OUTが入力端子INに非接続のドレインソース線DSLに、他の出力端子OUTと非共有で接続されている。さらに、一のグループGNにおける共通のドレインソース線DSLと、他のグループGNにおける共通のドレインソース線DSLとが互いに異なっている。
【解決手段】各グループGNにおいて、全ての入力端子INが共通のドレインソース線DSLに接続されている。各グループGNにおいて、全ての出力端子OUTが入力端子INに非接続のドレインソース線DSLに、他の出力端子OUTと非共有で接続されている。さらに、一のグループGNにおける共通のドレインソース線DSLと、他のグループGNにおける共通のドレインソース線DSLとが互いに異なっている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多数の素子が結線されたテストエレメントグループ(Test Element Group : TEG)およびそれを半導体基板上に備えた半導体装置に関する。
【背景技術】
【0002】
近年、素子の微細化に伴い、素子特性のレイアウト依存性が顕著化し、加えて、ウェハ内の素子特性のバラツキが増大しており、これらが回路製造時の課題となっている。例えば、MOSFETの閾値電圧や電流電圧特性等のレイアウト依存性およびウェハ面内バラツキが、半導体装置の信頼性、および製造時の歩留まりに大きく影響している。
【0003】
半導体装置の信頼性、製造時の歩留まりを向上させる方法として、例えば、製造ラインにおける素子特性のレイアウト依存性および素子特性のバラツキを予め把握し、それらを許容した回路設計が一般に行われている。また、半導体装置の製造ラインにおいて、素子特性のレイアウト依存性および特性バラつきをモニターするとともに、それらの数値を管理することは、半導体装置の歩留まりを安定化することに繋がる。
【0004】
従来、素子特性のレイアウト依存性や素子特性のバラツキを測定する方法として、ウェハ内に複数のTEGを設け、各TEGに含まれる単体素子の特性を評価する方法が知られている。TEGには、半導体装置で使用される実動作素子と同様の素子が搭載されているので、TEGを評価することで、半導体装置内の実動作素子の特性のレイアウト依存性や特性バラツキを推定することができる。ただし、世代が進むごとに、レイアウトが複雑化し、回路設計に必要な素子特性のデータが大量となっており、それに応じて、評価が必要な素子数も大量となってきている。
【0005】
そのため、1個または数個の素子が評価可能な複数のTEGを半導体チップ内に搭載する従来の評価方法では、必要とするTEGを半導体チップ内に搭載するための面積が非常に大きくなってしまう。そこで、近年では、図12に示したように、大量の素子(図中のD(1,1),D(1,2),…,D(1,n),D(2,1),D(2,2),…,D(2,n),…)をマトリックスに配置して素子の搭載密度を向上させ、大量の素子の特性を小規模のTEG面積で取得する方法が提案されている(例えば、特許文献1)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−103946号公報
【特許文献2】特開平11−84420号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、特許文献1に記載の方法では、例えば、1行に含まれる全ての素子(D(1,1),D(1,2),…,D(1,n))のドレインが共通のドレイン線DLに接続されている。そのため、1つの素子D(1,1)を測定する際に、素子D(1,1)に流れる電流と、その他の全ての素子(D(1,2),…,D(1,n))のオフリーク電流(トランジスタが完全にオフできずにドレイン-ソース間に流れる電流)との合成電流が、ドレイン線DLに検出されてしまう。従って、オフリーク電流が、測定対象の素子D(1,1)に流れる電流との関係で無視できない程大きい場合には、測定対象の素子D(1,1)の素子特性を正確に測定できないという問題があった。
【0008】
そこで、上記の方法に代わる方法として、例えば、特許文献2に記載されているX−Yアドレス方式を応用することが考えられる。具体的には、1行に含まれる全ての素子(D(1,1),D(1,2),…,D(1,n))のドレインを互いに別個のドレイン線DLに接続し、さらに、1列に含まれる全ての素子(D(1,1),D(2,2),…)のドレインを共通のドレイン線DLに接続する方法が考えられる。これにより、確かに、1つの素子D(1,1)を測定する際に、素子D(1,1)に流れる電流と、その他の全ての素子(D(1,2),…,D(1,n),D(2,1),D(2,2),…,D(2,n),…)のオフリーク電流とが互いに合成されることがないので、測定対象の素子D(1,1)の素子特性を正確に測定することができる。
【0009】
ところが、そのようにした場合には、ドレイン線DLおよびソース線SLの合計本数が膨大となり、それに伴って、これらに接続するパッド電極の数(PAD数)も膨大となる。従って、TEGに搭載する素子の数が多くなるにつれて、TEGの面積が非常に大きくなってしまうという問題がある。
【0010】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0011】
本発明の第1のテストエレメントグループは、1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含む複数の評価用セルを備えたものである。このテストエレメントグループは、さらに、複数の評価用セルの選択端子に電気的に接続された複数の選択線と、複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第1信号線とを備えている。ここで、複数の評価用セルのうち複数の第1評価用セルからなる第1グループにおいて、全ての第1評価用セルの入力端子が複数の第1信号線のうち1つの信号線である第2信号線に共通に電気的に接続されている。さらに、第1グループにおいて、全ての第1評価用セルの出力端子が複数の第1信号線のうち第2信号線以外の複数の第3信号線のうちの1つの信号線に、他の第1評価用セルと非共有で電気的に接続されている。また、複数の評価用セルのうち第1評価用セルとは異なる1または複数の第2評価用セルからなる第2グループにおいて、全ての第2評価用セルの入力端子が複数の第3信号線のうち1つの信号線である第4信号線に共通に電気的に接続されている。さらに、第2グループにおいて、全ての第2評価用セルの出力端子が複数の第3信号線のうち第4信号線以外の1つの信号線に、他の第2評価用セルと非共有で電気的に接続されている。
【0012】
本発明の第1の半導体装置は、半導体基板上に第1のテストエレメントグループを備えたものである。
【0013】
本発明の第1のテストエレメントグループおよび第1の半導体装置では、第1グループおよび第2グループの各グループにおいて、全ての入力端子が共通の信号線に接続され、全ての出力端子が入力端子に非接続の信号線に他の出力端子と非共有で接続されている。さらに、一のグループにおける共通の信号線と、他のグループにおける共通の信号線とが互いに異なっている。これにより、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【0014】
本発明の第2のテストエレメントグループは、1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含むΣ[k=1,n−1]k個の評価用セルを備えたものである。このテストエレメントグループは、さらに、複数の評価用セルの選択端子に電気的に接続されたΣ[k=1,n−1]k本の選択線と、複数の評価用セルの入力端子または出力端子に電気的に接続されたn本の第1信号線とを備えている。ここで、Σ[k=1,n−1]k個の評価用セルは、n−1個のグループのいずれかに分類されている。各グループに含まれる評価用セルの数Nは、グループごとに互いに異なるとともに、1つからn−1つの範囲内となっている。各グループに割り当てられる第1信号線の数は、N+1となっている。各グループに含まれる全ての入力端子は、n本の第1信号線のうち他のグループに含まれる入力端子と非接続の第1信号線に共通に電気的に接続されている。各グループに含まれる全ての出力端子は、n本の第1信号線のうち自身のグループに含まれる入力端子と非接続の第1信号線に非共有で電気的に接続されている。
【0015】
本発明の第2の半導体装置は、半導体基板上に第2のテストエレメントグループを備えたものである。
【0016】
本発明の第2のテストエレメントグループおよび第2の半導体装置では、各グループにおいて、全ての入力端子が共通の信号線に接続され、全ての出力端子が入力端子に非接続の信号線に他の出力端子と非共有で接続されている。さらに、一のグループにおける共通の信号線と、他のグループにおける共通の信号線とが互いに異なっている。これにより、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【発明の効果】
【0017】
本発明の第1および第2のテストエレメントグループならびにおよび第1および第2の半導体装置によれば、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくするようにしたので、小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の第1の実施の形態に係る半導体装置の一例を表す回路図である。
【図2】図1のテストエレメントグループに搭載された評価用セルの一具体例を表す回路図である。
【図3】図1のテストエレメントグループの一例を表す回路図である。
【図4】図1の選択回路の一例を表す回路図である。
【図5】図1の半導体装置と比較例に係る半導体装置との効果を比較するための図である。
【図6】図1のテストエレメントグループの一変形例を表す回路図である。
【図7】図1のテストエレメントグループの他の変形例を表す回路図である。
【図8】本発明の第2の実施の形態に係る半導体装置の一例を表す回路図である。
【図9】図8のテストエレメントグループに搭載された評価用セルの一具体例を表す回路図である。
【図10】図1、図8の半導体装置の一変形例を表す回路図である。
【図11】図10の選択回路の一例を表す回路図である。
【図12】従来の半導体装置の一例を表す回路図である。
【図13】従来の半導体装置の他の例を表す回路図である。
【発明を実施するための形態】
【0019】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(図1〜図7)
評価用セルが3端子素子からなる例
2.第2の実施の形態(図8、図9)
評価用セルが4端子素子からなる例
3.変形例(図10、図11)
信号線に選択回路が設けられている例
4.従来技術の説明(図12、図13)
【0020】
<第1の実施の形態>
[構成]
図1は、本発明の第1の実施の形態に係る半導体装置1の全体構成の一例を表したものである。半導体装置1は、半導体基板(図示せず)上に、テストエレメントグループ10と、選択回路20とを備えたものである。
【0021】
(テストエレメントグループ10)
テストエレメントグループ10は、実装評価用の多数の素子が2次元配置されるとともに、結線されたものである。テストエレメントグループ10は、例えば、図1に示したように、Σ[k=1,n−1]k個の素子(D(1,1),D(1,2),…,D(1,n−1),D(2,1),…,D(2,n−2),…,D(n−2,1),D(n−2,2),D(n−1,1))を備えている。nは3以上の正数である。また、Σ[k=1,n−1]kは、1+2+3+……+n−1を意味している。以下では、テストエレメントグループ10に含まれる素子の総称として、素子D(図示せず)を用いるものとする。なお、素子Dが本発明の「評価用セル」の一具体例に相当する。
【0022】
テストエレメントグループ10に含まれるΣ[k=1,n−1]k個の素子Dは、n−1個のグループ(G1 ,G2,…,Gn-2,Gn-1)のいずれかに分類されている。以下では、グループの総称として、グループGN(Nは1以上、n−1以下の正数)を用いるものとする。グループGNは、N個の素子Dを含んでいる。例えば、グループG1は1個の素子Dを含んでおり、グループG2は2個の素子Dを含んでいる。また、例えば、グループGn-2はn−2個の素子Dを含んでおり、グループGn-1はn−1個の素子Dを含んでいる。つまり、各グループGNに含まれる素子Dの数Nは、グループGNごとに互いに異なるとともに、1つからn−1つの範囲内となっている。
【0023】
素子Dは、例えば、図1に示したように、3端子の素子であり、例えば、図2に示したように、単一のトランジスタTrを含んで構成されている。トランジスタTrは、例えば、電界効果トランジスタ、静電誘導型トランジスタ、またはバイポーラトランジスタである。素子Dは、1つの選択端子Sと、1つの入力端子INと、1つの出力端子OUTとを有している。選択端子SはトランジスタTrのゲートに接続されており、入力端子INはトランジスタTrのドレインまたはソースに接続されており、出力端子OUTはトランジスタTrのドレインおよびソースのうち入力端子INに未接続の端子に接続されている。
【0024】
テストエレメントグループ10は、さらに、複数のドレインソース線DSL(図示せず)と、複数のゲート線GLとを備えている。以下では、各ドレインソース線の総称として、上述のドレインソース線DSLを用いるものとする。なお、ゲート線GLが本発明の「選択線」の一具体例に相当し、ドレインソース線DSLが本発明の「第1信号線」、「第2信号線」、「第3信号線」、「第4信号線」の一具体例に相当する。
【0025】
テストエレメントグループ10は、例えば、図1に示したように、n本のドレインソース線(DSL1,DSL2,DSL3,…,DSLn-2,DSLn-1,DSLn)と、Σ[k=1,n−1]k個のゲート線GLとを備えている。各ゲート線GLは、素子Dの選択端子Sに1本ずつ電気的に接続されている。各ドレインソース線DSLは、素子Dの入力端子INまたは出力端子OUTに電気的に接続されている。
【0026】
各グループGNに割り当てられるドレインソース線DSLの数は、N+1となっている。例えば、グループG1には2本のドレインソース線DSLが割り当てられ、グループG2には3本のドレインソース線DSLが割り当てられる。また、例えば、グループGn-2にはn−1本のドレインソース線DSLが割り当てられ、グループGn-1はn本のドレインソース線DSLが割り当てられる。つまり、各グループGNに割り当てられるドレインソース線DSLの数は、グループGNごとに互いに異なるとともに、2本からn本の範囲内となっている。
【0027】
各グループGNに含まれる全ての入力端子INは、n本のドレインソース線DSLのうち他のグループGNに含まれる入力端子INと非接続のドレインソース線DSLに共通に電気的に接続されている。例えば、グループG1に含まれる1つの入力端子INは、他のグループGN(G2〜Gn-1)に含まれる入力端子INと非接続のドレインソース線DSLnに電気的に接続されている。また、例えば、グループG2に含まれる2つの入力端子INは、他のグループGN(G1、G3〜Gn-1)に含まれる入力端子INと非接続の1本のドレインソース線DSLn-2に共通に電気的に接続されている。また、例えば、グループGn-2に含まれるn−2個の入力端子INは、他のグループGN(G1〜Gn-3、Gn-1)に含まれる入力端子INと非接続の1本のドレインソース線DSL2に共通に電気的に接続されている。また、例えば、グループGn-1に含まれるn−1個の入力端子INは、他のグループGN(G1〜Gn-2)に含まれる入力端子INと非接続の1本のドレインソース線DSL1に共通に電気的に接続されている。
【0028】
各グループGNに含まれる全ての出力端子OUTは、n本のドレインソース線DSLのうち自身のグループに含まれる入力端子INと非接続のドレインソース線DSLに非共有で(1本ずつ)電気的に接続されている。例えば、グループG1に含まれる1つの出力端子OUTは、自身のグループG1に含まれる入力端子INと非接続のドレインソース線DSLnに電気的に接続されている。また、例えば、グループG2に含まれる2つの出力端子OUTは、自身のグループG2に含まれる2つの入力端子INと非接続の2本のドレインソース線DSLn-1,DSLnに非共有で(1本ずつ)電気的に接続されている。また、例えば、グループGn-2に含まれるn−2個の出力端子OUTは、自身のグループGn-2に含まれるn−2個の入力端子INと非接続のn−2本のドレインソース線DSL3〜DSLnに非共有で(1本ずつ)電気的に接続されている。また、例えば、グループGn-1に含まれるn−1個の出力端子OUTは、自身のグループGn-1に含まれるn−1個の入力端子INと非接続のn−1本のドレインソース線DSL2〜DSLnに非共有で(1本ずつ)電気的に接続されている。
【0029】
テストエレメントグループ10に含まれる全てのグループGNのうち2つのグループGN(グループGX1,グループGX2)(図示せず)に着目すると、テストエレメントグループ10内の結線は、次のように説明することができる。
【0030】
複数の素子Dの中から任意に選択された複数の素子D(第1評価用セル)からなるグループGX1(第1グループ)において、全ての素子Dの入力端子INが複数のドレインソース線DSL(第1信号線)のうちの1つのドレインソース線DSL(第2信号線)に共通に電気的に接続されている。さらに、グループGX1において、全ての素子Dの出力端子OUTが複数のドレインソース線DSL(第1信号線)のうちドレインソース線DSL(第2信号線)以外の複数のドレインソース線DSL(第3信号線)のうちの1つのドレインソース線DSLに、他の素子D(第1評価用セル)と非共有で電気的に接続されている。
【0031】
また、複数の素子Dのうち、グループGX1に含まれる素子Dとは異なる1または複数の素子D(第2評価用セル)からなるグループGX2(第2グループ)において、全ての素子Dの入力端子INが複数のドレインソース線DSL(第3信号線)のうちの1つのドレインソース線DSL(第4信号線)に共通に電気的に接続されている。さらに、グループGX2において、全ての素子Dの出力端子OUTが複数のドレインソース線DSL(第3信号線)のうちドレインソース線DSL(第4信号線)以外の1つのドレインソース線DSLに、他の素子D(第2評価用セル)と非共有で電気的に接続されている。
【0032】
図3は、テストエレメントグループ10に、Σ[k=1,4]k個の素子Dと、5本のドレインソース線DSLと、Σ[k=1,4]k個のゲート線GLとが設けられている場合の、テストエレメントグループ10内のレイアウトの一例を表したものである。この場合には、テストエレメントグループ10内に4つのグループGNが設けられており、グループG4に4個の素子Dが、グループG3に3個の素子Dが、グループG2に2個の素子Dが、グループG1に1個の素子Dがそれぞれ分類されている。また、グループG4の4つの入力端子INの共通線がドレインソース線DSL1となっており、グループG3の3つの入力端子INの共通線がドレインソース線DSL2となっている。さらに、グループG2の2つの入力端子INの共通線がドレインソース線DSL3となっており、グループG1の1の入力端子INがドレインソース線DSL1に接続されている。また、グループG4の4つの出力端子OUTがドレインソース線DSL2〜DSL5に非共有で(1本ずつ)接続されており、グループG3の3つの出力端子OUTがドレインソース線DSL3〜DSL5に非共有で(1本ずつ)接続されている。さらに、グループG2の2つの出力端子OUTがドレインソース線DSL4,DSL5に非共有で(1本ずつ)接続されており、グループG1の1つの出力端子OUTがドレインソース線DSL5に接続されている。
【0033】
(選択回路20)
選択回路20は、テストエレメントグループ10内の1つの素子Dを選択するものである。選択回路20は、例えば、図1に示したように、デコーダ回路21およびスイッチ回路22を備えている。
【0034】
スイッチ回路22は、例えば、図4に示したように、素子Dごとにスイッチ素子22Aを備えている。スイッチ素子22Aは、デコーダ回路21から入力された制御信号に応じて、パッドPs1に入力されている選択ゲート電圧(オン電圧)およびパッドPs2に入力されている非選択ゲート電圧(オフ電圧)のいずれかを素子Dの選択端子Sに出力するようになっている。スイッチ素子22Aは、例えば、デコーダ回路21から選択信号が入力されると、選択ゲート電圧を素子Dの選択端子Sに出力し、デコーダ回路21から非選択信号が入力されると、非選択ゲート電圧を素子Dの選択端子Sに出力するようになっている。
【0035】
デコーダ回路21は、例えば、図4に示したように、スイッチ素子22Aごとにデコード素子21Aを備えている。デコード素子21Aは、例えば、パッドPd1,Pd2に入力されたゲート選択信号に基づいて、制御信号として選択信号もしくは非選択信号をスイッチ素子22Aに出力するようになっている。なお、図4には、2つのパッドPd1,Pd2が記載されているが、これは、2ビットで全てのスイッチ素子22Aを選択することが可能な場合(スイッチ素子22Aが4つの場合)に限定されるものである。従って、2ビットでは全てのスイッチ素子22Aを選択することができない場合には、全てのスイッチ素子22Aを選択することができるだけのパッド数が必要となる。
【0036】
[動作]
次に、図3を参照して、本実施の形態の半導体装置1の動作の一例について説明する。
【0037】
まず、半導体装置1を評価する評価装置(図示せず)からデコーダ回路21に対してゲート選択信号が入力される。すると、例えば、素子D(1,1)に対応するスイッチ素子22Aから、素子D(1,1)の選択端子Sに対して選択ゲート電圧(オン電圧)が出力される。このとき、評価装置(図示せず)からパッドPt1〜Pt5に対して、評価用の信号が入力される。具体的には、選択ゲート電圧が入力された素子D(1,1)の入力端子INが接続されたパッドPt1に対して正のバイアス電圧が印加される。さらに、選択ゲート電圧が入力された素子D(1,1)の出力端子OUTが接続されたパッドPt2に対して、パッドPt2の電圧よりも低いバイアス電圧が印加される。例えば、パッドPt2に対しては、0ボルトが印加される。また、素子D(1,1)の入力端子INおよび出力端子OUTとは非接続のパッドPt3〜Pt5に対しては、例えば、0ボルトが印加される。なお、このときに、パッドPt3〜Pt5が、電気的にフローティングとなっていてもよい。
【0038】
これにより、選択ゲート電圧が入力された素子D(1,1)がアクティブとなり(例えばトランジスタTrがオンし)、素子D(1,1)を介してパッドPt1からパッドPt2へ電流I1が流れる。このとき、アクティブとなっていない他の素子(D(1,2),D(1,2),…,D(1,n−1),D(2,1),…,D(2,n−2),…,D(n−2,1),D(n−2,2),D(n−1,1))を介した電流は、パッドPt2で検出される電流I1には加算されない。従って、評価装置は、パッドPt2で検出される電流I1に基づいて、測定対象の素子D(1,1)の素子特性を正確に測定することができる。
【0039】
同様にして、例えば、素子D(2,1)が選択され、素子D(2,1)の入力端子INが接続されたパッドPt2に対して正のバイアス電圧が印加され、素子D(2,1)の出力端子OUTが接続されたパッドPt3に対して、パッドPt3の電圧よりも低いバイアス電圧が印加された場合には、素子D(2,1)がアクティブとなり、素子D(2,1)を介してパッドPt2からパッドPt3へ電流I2が流れる。このとき、アクティブとなっていない他の素子(D(1,1),D(1,2),D(1,2),…,D(1,n−1),…,D(2,n−2),…,D(n−2,1),D(n−2,2),D(n−1,1))を介した電流は、パッドPt3で検出される電流I2には加算されない。従って、評価装置は、パッドPt3で検出される電流I2に基づいて、測定対象の素子D(2,1)の素子特性を正確に測定することができる。
【0040】
[効果]
ところで、本実施の形態の半導体装置1では、各グループGNにおいて、全ての入力端子INが共通のドレインソース線DSLに接続されている。これにより、テストエレメントグループ10のドレインソース線DSLの数を、素子Dの数(Σ[k=1,n−1]k)よりも大幅に少ないn本に抑えることができる。その結果、ドレインソース線DSLに接続されたパッドPt1〜Ptnの数もn本に抑えることができるので、半導体装置1の面積をX−Yアドレス方式のものよりも大幅に小さくすることができる。
【0041】
また、本実施の形態では、各グループGNにおいて、全ての出力端子OUTが入力端子INに非接続のドレインソース線DSLに、他の出力端子OUTと非共有で接続されている。さらに、一のグループGNにおける共通のドレインソース線DSLと、他のグループGNにおける共通のドレインソース線DSLとが互いに異なっている。これにより、ドレインソース線DSLを共通化しつつ、測定対象の素子Dを流れる電流と非測定対象の素子Dを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【0042】
以上のことから、本実施の形態では、小さな面積でより多くの素子Dを搭載することができ、さらに、素子特性を精度良く測定することができる。
【0043】
[実施例]
次に、ドレインソース線DSLの本数を2本から50本の範囲で変えたときの本実施の形態の半導体装置1の優位性について、比較例に係る半導体装置と対比しつつ説明する。
【0044】
図5は、ドレインソース線DSLの本数を2本から50本の範囲で変えたときの、本実施の形態の半導体装置1および比較例に係る半導体装置のレイアウトの相違についてまとめたものである。ここで、比較例に係る半導体装置と言っているのは、具体的には、図13に記載のX−Yアドレス方式のテストエレメントグループ200を含んで構成されたものを指している。
【0045】
図5中の「最大DUT数」とは、テストエレメントグループ内に搭載できる素子数の最大値を指している。「選択回路PAD数」とは、テストエレメントグループ内に最大DUT数の素子を搭載したときに、各素子を選択可能な選択回路を構成したときに、必要となるPAD数の最小値を指している。「全PAD数」とは、ドレインソース線に接続されるパッドの総数と、選択回路に接続されるパッドの総数との和を指している。「最大DUT数/全PAD数」とは、1パッドあたりの素子の数を指している。「最大DUT数/全PAD数」が大きい場合には、1パッドあたり、より多くの素子を搭載することができることを意味する。「DUT数差分」とは、本実施の形態の半導体装置1に搭載された素子数から、比較例に係る半導体装置に搭載された素子数を減じることにより得られた値を指している。「PAD数差分」とは、本実施の形態の半導体装置1に搭載されたパッド数から、比較例に係る半導体装置に搭載されたパッド数を減じることにより得られた値を指している。
【0046】
図5の「DUT数差分」から、ドレインソース線DSLの本数が同数の場合に、本実施の形態の半導体装置1は、比較例に係る半導体装置よりも、より多くの素子を搭載することができることわかる。また、図5の「最大DUT数/全PAD数」から、本実施の形態の半導体装置1は、比較例に係る半導体装置よりも、1パッドあたり、より多くの素子を搭載することができることがわかる。
【0047】
[第1の実施の形態の変形例]
上記実施の形態では、グループGNごとに割り当てられた素子Dの数が、グループナンバー(サフィックスに相当するN)の増加とともに、1つずつ増加するようになっていたが、そのようになっていなくてもよい。例えば、図6に示したように、グループG3において、1つの素子Dが欠落していたり、グループG4において、1つの素子Dが欠落していたりしていてもよい。
【0048】
また、上記実施の形態では、グループGNの数が、n−1個となっていたが、それよりも少なくてもよい。例えば、図7に示したように、1つのグループ(グループG3)が欠落していてもよい。
【0049】
<第2の実施の形態>
[構成]
図8は、本発明の第2の実施の形態に係る半導体装置2の全体構成の一例を表したものである。半導体装置2は、上記実施の形態の半導体装置1と同様、半導体基板(図示せず)上に、テストエレメントグループ10と、選択回路20とを備えたものである。半導体装置2は、素子Dとして4端子の素子がテストエレメントグループ10内に搭載されている点で、上記実施の形態の半導体装置1の構成と相違する。そこで、以下では、上記実施の形態の半導体装置1との相違点について主に説明し、上記実施の形態の半導体装置1との共通点についての説明を適宜省略するものとする。
【0050】
上述したように、本実施の形態では、素子Dとして4端子の素子がエレメントグループ10内に搭載されている。そのような素子Dとしては、例えば、図9に示したように、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサの単位画素セルが挙げられる。このとき、素子Dは、2つの選択端子S,S2と、1つの入力端子INと、1つの出力端子OUTとを備えている。
【0051】
イメージセンサの単位画素セルには、例えば、図9に示したように、3つのトランジスタTr1〜Tr3と、1つのフォトダイオードPDが設けられている。トランジスタTr1のゲートが選択端子Sに接続されており、トランジスタTr1のドレインまたはソースと、直列接続された2つのトランジスタTr2,Tr3のうちの一方のトランジスタTr2のドレインまたはソースとが入力端子INに接続されている。さらに、トランジスタTr3のゲートが2つ目の選択端子S2に接続されており、トランジスタTr3のドレインまたはソースが出力端子OUTに接続されている。
【0052】
本実施の形態では、スイッチ回路22は、1つの素子Dに対して2つのゲート線GL,GL2を備えている。ゲート線GLが選択端子Sに接続されており、ゲート線GL2が選択端子S2に接続されている。デコーダ回路21は、1つのスイッチ回路22に対して1つのデコーダ回路21が割り当てられている。
【0053】
[動作]
次に、本実施の形態の半導体装置2の動作の一例について説明する。
【0054】
まず、半導体装置2を評価する評価装置(図示せず)からデコーダ回路21に対してゲート選択信号が入力される。すると、例えば、素子D(1,1)に対応するスイッチ素子22Aから、素子D(1,1)の選択端子Sに対して2つの選択ゲート電圧(オン電圧)が別個に出力される。このとき、評価装置(図示せず)からパッドPt1〜Pt5に対して、評価用の信号が入力される。具体的には、選択ゲート電圧が入力された素子D(1,1)の入力端子INが接続されたパッドPt1に対して正のバイアス電圧が印加される。さらに、選択ゲート電圧が入力された素子D(1,1)の出力端子OUTが接続されたパッドPt2に対して、パッドPt2の電圧よりも低いバイアス電圧が印加される。例えば、パッドPt2に対しては、0ボルトが印加される。また、素子D(1,1)の入力端子INおよび出力端子OUTとは非接続のパッドPt3〜Pt5に対しては、例えば、0ボルトが印加される。なお、このときに、パッドPt3〜Pt5が、電気的にフローティングとなっていてもよい。
【0055】
これにより、選択ゲート電圧が入力された素子D(1,1)がアクティブとなり(例えばトランジスタTr2,Tr3がオンし)、素子D(1,1)を介してパッドPt1からパッドPt2へ電流I1が流れる。このとき、アクティブとなっていない他の素子(D(1,2),D(1,2),…,D(1,n−1),D(2,1),…,D(2,n−2),…,D(n−2,1),D(n−2,2),D(n−1,1))を介した電流は、パッドPt2で検出される電流I1には加算されない。従って、評価装置は、パッドPt2で検出される電流I1に基づいて、測定対象の素子D(1,1)の素子特性を正確に測定することができる。
【0056】
[効果]
ところで、本実施の形態の半導体装置2では、各グループGNにおいて、全ての入力端子INが共通のドレインソース線DSLに接続されている。これにより、テストエレメントグループ10のドレインソース線DSLの数を、素子Dの数(Σ[k=1,n−1]k)よりも大幅に少ないn本に抑えることができる。その結果、ドレインソース線DSLに接続されたパッドPt1〜Ptnの数もn本に抑えることができるので、半導体装置1の面積をX−Yアドレス方式のものよりも大幅に小さくすることができる。
【0057】
また、本実施の形態では、各グループGNにおいて、全ての出力端子OUTが入力端子INに非接続のドレインソース線DSLに、他の出力端子OUTと非共有で接続されている。さらに、一のグループGNにおける共通のドレインソース線DSLと、他のグループGNにおける共通のドレインソース線DSLとが互いに異なっている。これにより、ドレインソース線DSLを共通化しつつ、測定対象の素子Dを流れる電流と非測定対象の素子Dを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【0058】
以上のことから、本実施の形態では、小さな面積でより多くの素子Dを搭載することができ、さらに、素子特性を精度良く測定することができる。
【0059】
<変形例>
上記の第1および第2の実施の形態において、ドレインソース線DSLに選択回路が設けられていてもよい。例えば、図10に示したように、ドレインソース線DSLに選択回路30が設けられている。この選択回路30は、例えば、デコーダ回路31およびスイッチ回路32を備えている。
【0060】
スイッチ回路32は、例えば、図11に示したように、16個のスイッチ素子SW1〜SW16がケルビンセンス接続された回路構成となっている。ここで、ケルビンセンス接続とは、16個のスイッチ素子SW1〜SW16の寄生抵抗による電圧降下の影響を受けずに素子DのI−V測定を行う方法であり、各ドレインソース線DSLを、センス線とフォース線に分岐させた構成にした結線方法である。なお、図11において、スイッチ素子SW1〜SW4、SW9〜SW12の部分がセンス線に相当し、スイッチ素子SW5〜SW8、SW13〜SW16の部分がフォース線に相当する。
【0061】
デコーダ回路31は、例えば、図11に示したように、スイッチ回路32内のスイッチSW1〜SW8の制御を行うデコーダ回路31Aと、スイッチ回路32内のスイッチSW9〜SW16の制御を行うデコーダ回路31Bとを備えている。なお、デコーダ回路31は、例えば、スイッチ回路32内のスイッチSW1〜SW16の制御を行う1つのデコーダ回路によって構成されていてもよい。
【0062】
本変形例では、例えば、スイッチ素子SW1,SW5をオンさせ、スイッチ素子SW2〜SW4、SW6〜SW8をオフさせる。さらに、スイッチ素子SW9,SW13をオンさせ、スイッチ素子SW10〜SW12、SW14〜SW16をオフさせる。これにより、スイッチ素子SW5に接続されたパッドPb1がドレインソース線DSL1に接続され、スイッチ素子SW1に接続されたパッドPb3がドレインソース線DSL1に接続される。さらに、スイッチ素子SW13に接続されたパッドPb2がドレインソース線DSL2に接続され、スイッチ素子SW9に接続されたパッドPb4がドレインソース線DSL2に接続される。このとき、パッドPb1に正のバイアス電圧が印加され、パッドPb2に、パッドPb1に印加された電圧よりも低いバイアス電圧(例えば0ボルト)が印加される。このときに、素子D(1,1)が選択されていた場合には、素子D(1,1)を介して、パッドPb1からパッドPb2に電流が流れる。このとき、スイッチ素子SW1に接続されたパッドPb3およびスイッチ素子SW9に接続されたパッドPb4には、電圧計が接続されており、インビーダンスが無限大となっているので、スイッチ素子SW1,SW9には電流が流れず、スイッチ素子SW1,SW9によって電圧降下は起こらない。従って、この場合でも、素子特性を精度良く測定することができる。
【0063】
なお、スイッチ素子SW5〜SW8、SW13〜SW16における電圧降下が無視できる場合には、スイッチ素子SW1〜SW4、SW9〜SW12を省略し、パッドPb1とパッドPb2との電位差を測定することにより、素子特性を評価するようにしてもよい。
【符号の説明】
【0064】
1,2…半導体装置、10,100,200…テストエレメントグループ、20,30…選択回路、21、31,31A,31B…デコーダ回路、21A…デコード素子、22,32…スイッチ回路,22A…スイッチ素子。
【技術分野】
【0001】
本発明は、多数の素子が結線されたテストエレメントグループ(Test Element Group : TEG)およびそれを半導体基板上に備えた半導体装置に関する。
【背景技術】
【0002】
近年、素子の微細化に伴い、素子特性のレイアウト依存性が顕著化し、加えて、ウェハ内の素子特性のバラツキが増大しており、これらが回路製造時の課題となっている。例えば、MOSFETの閾値電圧や電流電圧特性等のレイアウト依存性およびウェハ面内バラツキが、半導体装置の信頼性、および製造時の歩留まりに大きく影響している。
【0003】
半導体装置の信頼性、製造時の歩留まりを向上させる方法として、例えば、製造ラインにおける素子特性のレイアウト依存性および素子特性のバラツキを予め把握し、それらを許容した回路設計が一般に行われている。また、半導体装置の製造ラインにおいて、素子特性のレイアウト依存性および特性バラつきをモニターするとともに、それらの数値を管理することは、半導体装置の歩留まりを安定化することに繋がる。
【0004】
従来、素子特性のレイアウト依存性や素子特性のバラツキを測定する方法として、ウェハ内に複数のTEGを設け、各TEGに含まれる単体素子の特性を評価する方法が知られている。TEGには、半導体装置で使用される実動作素子と同様の素子が搭載されているので、TEGを評価することで、半導体装置内の実動作素子の特性のレイアウト依存性や特性バラツキを推定することができる。ただし、世代が進むごとに、レイアウトが複雑化し、回路設計に必要な素子特性のデータが大量となっており、それに応じて、評価が必要な素子数も大量となってきている。
【0005】
そのため、1個または数個の素子が評価可能な複数のTEGを半導体チップ内に搭載する従来の評価方法では、必要とするTEGを半導体チップ内に搭載するための面積が非常に大きくなってしまう。そこで、近年では、図12に示したように、大量の素子(図中のD(1,1),D(1,2),…,D(1,n),D(2,1),D(2,2),…,D(2,n),…)をマトリックスに配置して素子の搭載密度を向上させ、大量の素子の特性を小規模のTEG面積で取得する方法が提案されている(例えば、特許文献1)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−103946号公報
【特許文献2】特開平11−84420号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、特許文献1に記載の方法では、例えば、1行に含まれる全ての素子(D(1,1),D(1,2),…,D(1,n))のドレインが共通のドレイン線DLに接続されている。そのため、1つの素子D(1,1)を測定する際に、素子D(1,1)に流れる電流と、その他の全ての素子(D(1,2),…,D(1,n))のオフリーク電流(トランジスタが完全にオフできずにドレイン-ソース間に流れる電流)との合成電流が、ドレイン線DLに検出されてしまう。従って、オフリーク電流が、測定対象の素子D(1,1)に流れる電流との関係で無視できない程大きい場合には、測定対象の素子D(1,1)の素子特性を正確に測定できないという問題があった。
【0008】
そこで、上記の方法に代わる方法として、例えば、特許文献2に記載されているX−Yアドレス方式を応用することが考えられる。具体的には、1行に含まれる全ての素子(D(1,1),D(1,2),…,D(1,n))のドレインを互いに別個のドレイン線DLに接続し、さらに、1列に含まれる全ての素子(D(1,1),D(2,2),…)のドレインを共通のドレイン線DLに接続する方法が考えられる。これにより、確かに、1つの素子D(1,1)を測定する際に、素子D(1,1)に流れる電流と、その他の全ての素子(D(1,2),…,D(1,n),D(2,1),D(2,2),…,D(2,n),…)のオフリーク電流とが互いに合成されることがないので、測定対象の素子D(1,1)の素子特性を正確に測定することができる。
【0009】
ところが、そのようにした場合には、ドレイン線DLおよびソース線SLの合計本数が膨大となり、それに伴って、これらに接続するパッド電極の数(PAD数)も膨大となる。従って、TEGに搭載する素子の数が多くなるにつれて、TEGの面積が非常に大きくなってしまうという問題がある。
【0010】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0011】
本発明の第1のテストエレメントグループは、1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含む複数の評価用セルを備えたものである。このテストエレメントグループは、さらに、複数の評価用セルの選択端子に電気的に接続された複数の選択線と、複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第1信号線とを備えている。ここで、複数の評価用セルのうち複数の第1評価用セルからなる第1グループにおいて、全ての第1評価用セルの入力端子が複数の第1信号線のうち1つの信号線である第2信号線に共通に電気的に接続されている。さらに、第1グループにおいて、全ての第1評価用セルの出力端子が複数の第1信号線のうち第2信号線以外の複数の第3信号線のうちの1つの信号線に、他の第1評価用セルと非共有で電気的に接続されている。また、複数の評価用セルのうち第1評価用セルとは異なる1または複数の第2評価用セルからなる第2グループにおいて、全ての第2評価用セルの入力端子が複数の第3信号線のうち1つの信号線である第4信号線に共通に電気的に接続されている。さらに、第2グループにおいて、全ての第2評価用セルの出力端子が複数の第3信号線のうち第4信号線以外の1つの信号線に、他の第2評価用セルと非共有で電気的に接続されている。
【0012】
本発明の第1の半導体装置は、半導体基板上に第1のテストエレメントグループを備えたものである。
【0013】
本発明の第1のテストエレメントグループおよび第1の半導体装置では、第1グループおよび第2グループの各グループにおいて、全ての入力端子が共通の信号線に接続され、全ての出力端子が入力端子に非接続の信号線に他の出力端子と非共有で接続されている。さらに、一のグループにおける共通の信号線と、他のグループにおける共通の信号線とが互いに異なっている。これにより、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【0014】
本発明の第2のテストエレメントグループは、1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含むΣ[k=1,n−1]k個の評価用セルを備えたものである。このテストエレメントグループは、さらに、複数の評価用セルの選択端子に電気的に接続されたΣ[k=1,n−1]k本の選択線と、複数の評価用セルの入力端子または出力端子に電気的に接続されたn本の第1信号線とを備えている。ここで、Σ[k=1,n−1]k個の評価用セルは、n−1個のグループのいずれかに分類されている。各グループに含まれる評価用セルの数Nは、グループごとに互いに異なるとともに、1つからn−1つの範囲内となっている。各グループに割り当てられる第1信号線の数は、N+1となっている。各グループに含まれる全ての入力端子は、n本の第1信号線のうち他のグループに含まれる入力端子と非接続の第1信号線に共通に電気的に接続されている。各グループに含まれる全ての出力端子は、n本の第1信号線のうち自身のグループに含まれる入力端子と非接続の第1信号線に非共有で電気的に接続されている。
【0015】
本発明の第2の半導体装置は、半導体基板上に第2のテストエレメントグループを備えたものである。
【0016】
本発明の第2のテストエレメントグループおよび第2の半導体装置では、各グループにおいて、全ての入力端子が共通の信号線に接続され、全ての出力端子が入力端子に非接続の信号線に他の出力端子と非共有で接続されている。さらに、一のグループにおける共通の信号線と、他のグループにおける共通の信号線とが互いに異なっている。これにより、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【発明の効果】
【0017】
本発明の第1および第2のテストエレメントグループならびにおよび第1および第2の半導体装置によれば、信号線を共通化しつつ、測定対象の評価用セルを流れる電流と非測定対象の評価用セルを流れるオフリーク電流とが互いに合成される虞をなくするようにしたので、小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の第1の実施の形態に係る半導体装置の一例を表す回路図である。
【図2】図1のテストエレメントグループに搭載された評価用セルの一具体例を表す回路図である。
【図3】図1のテストエレメントグループの一例を表す回路図である。
【図4】図1の選択回路の一例を表す回路図である。
【図5】図1の半導体装置と比較例に係る半導体装置との効果を比較するための図である。
【図6】図1のテストエレメントグループの一変形例を表す回路図である。
【図7】図1のテストエレメントグループの他の変形例を表す回路図である。
【図8】本発明の第2の実施の形態に係る半導体装置の一例を表す回路図である。
【図9】図8のテストエレメントグループに搭載された評価用セルの一具体例を表す回路図である。
【図10】図1、図8の半導体装置の一変形例を表す回路図である。
【図11】図10の選択回路の一例を表す回路図である。
【図12】従来の半導体装置の一例を表す回路図である。
【図13】従来の半導体装置の他の例を表す回路図である。
【発明を実施するための形態】
【0019】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(図1〜図7)
評価用セルが3端子素子からなる例
2.第2の実施の形態(図8、図9)
評価用セルが4端子素子からなる例
3.変形例(図10、図11)
信号線に選択回路が設けられている例
4.従来技術の説明(図12、図13)
【0020】
<第1の実施の形態>
[構成]
図1は、本発明の第1の実施の形態に係る半導体装置1の全体構成の一例を表したものである。半導体装置1は、半導体基板(図示せず)上に、テストエレメントグループ10と、選択回路20とを備えたものである。
【0021】
(テストエレメントグループ10)
テストエレメントグループ10は、実装評価用の多数の素子が2次元配置されるとともに、結線されたものである。テストエレメントグループ10は、例えば、図1に示したように、Σ[k=1,n−1]k個の素子(D(1,1),D(1,2),…,D(1,n−1),D(2,1),…,D(2,n−2),…,D(n−2,1),D(n−2,2),D(n−1,1))を備えている。nは3以上の正数である。また、Σ[k=1,n−1]kは、1+2+3+……+n−1を意味している。以下では、テストエレメントグループ10に含まれる素子の総称として、素子D(図示せず)を用いるものとする。なお、素子Dが本発明の「評価用セル」の一具体例に相当する。
【0022】
テストエレメントグループ10に含まれるΣ[k=1,n−1]k個の素子Dは、n−1個のグループ(G1 ,G2,…,Gn-2,Gn-1)のいずれかに分類されている。以下では、グループの総称として、グループGN(Nは1以上、n−1以下の正数)を用いるものとする。グループGNは、N個の素子Dを含んでいる。例えば、グループG1は1個の素子Dを含んでおり、グループG2は2個の素子Dを含んでいる。また、例えば、グループGn-2はn−2個の素子Dを含んでおり、グループGn-1はn−1個の素子Dを含んでいる。つまり、各グループGNに含まれる素子Dの数Nは、グループGNごとに互いに異なるとともに、1つからn−1つの範囲内となっている。
【0023】
素子Dは、例えば、図1に示したように、3端子の素子であり、例えば、図2に示したように、単一のトランジスタTrを含んで構成されている。トランジスタTrは、例えば、電界効果トランジスタ、静電誘導型トランジスタ、またはバイポーラトランジスタである。素子Dは、1つの選択端子Sと、1つの入力端子INと、1つの出力端子OUTとを有している。選択端子SはトランジスタTrのゲートに接続されており、入力端子INはトランジスタTrのドレインまたはソースに接続されており、出力端子OUTはトランジスタTrのドレインおよびソースのうち入力端子INに未接続の端子に接続されている。
【0024】
テストエレメントグループ10は、さらに、複数のドレインソース線DSL(図示せず)と、複数のゲート線GLとを備えている。以下では、各ドレインソース線の総称として、上述のドレインソース線DSLを用いるものとする。なお、ゲート線GLが本発明の「選択線」の一具体例に相当し、ドレインソース線DSLが本発明の「第1信号線」、「第2信号線」、「第3信号線」、「第4信号線」の一具体例に相当する。
【0025】
テストエレメントグループ10は、例えば、図1に示したように、n本のドレインソース線(DSL1,DSL2,DSL3,…,DSLn-2,DSLn-1,DSLn)と、Σ[k=1,n−1]k個のゲート線GLとを備えている。各ゲート線GLは、素子Dの選択端子Sに1本ずつ電気的に接続されている。各ドレインソース線DSLは、素子Dの入力端子INまたは出力端子OUTに電気的に接続されている。
【0026】
各グループGNに割り当てられるドレインソース線DSLの数は、N+1となっている。例えば、グループG1には2本のドレインソース線DSLが割り当てられ、グループG2には3本のドレインソース線DSLが割り当てられる。また、例えば、グループGn-2にはn−1本のドレインソース線DSLが割り当てられ、グループGn-1はn本のドレインソース線DSLが割り当てられる。つまり、各グループGNに割り当てられるドレインソース線DSLの数は、グループGNごとに互いに異なるとともに、2本からn本の範囲内となっている。
【0027】
各グループGNに含まれる全ての入力端子INは、n本のドレインソース線DSLのうち他のグループGNに含まれる入力端子INと非接続のドレインソース線DSLに共通に電気的に接続されている。例えば、グループG1に含まれる1つの入力端子INは、他のグループGN(G2〜Gn-1)に含まれる入力端子INと非接続のドレインソース線DSLnに電気的に接続されている。また、例えば、グループG2に含まれる2つの入力端子INは、他のグループGN(G1、G3〜Gn-1)に含まれる入力端子INと非接続の1本のドレインソース線DSLn-2に共通に電気的に接続されている。また、例えば、グループGn-2に含まれるn−2個の入力端子INは、他のグループGN(G1〜Gn-3、Gn-1)に含まれる入力端子INと非接続の1本のドレインソース線DSL2に共通に電気的に接続されている。また、例えば、グループGn-1に含まれるn−1個の入力端子INは、他のグループGN(G1〜Gn-2)に含まれる入力端子INと非接続の1本のドレインソース線DSL1に共通に電気的に接続されている。
【0028】
各グループGNに含まれる全ての出力端子OUTは、n本のドレインソース線DSLのうち自身のグループに含まれる入力端子INと非接続のドレインソース線DSLに非共有で(1本ずつ)電気的に接続されている。例えば、グループG1に含まれる1つの出力端子OUTは、自身のグループG1に含まれる入力端子INと非接続のドレインソース線DSLnに電気的に接続されている。また、例えば、グループG2に含まれる2つの出力端子OUTは、自身のグループG2に含まれる2つの入力端子INと非接続の2本のドレインソース線DSLn-1,DSLnに非共有で(1本ずつ)電気的に接続されている。また、例えば、グループGn-2に含まれるn−2個の出力端子OUTは、自身のグループGn-2に含まれるn−2個の入力端子INと非接続のn−2本のドレインソース線DSL3〜DSLnに非共有で(1本ずつ)電気的に接続されている。また、例えば、グループGn-1に含まれるn−1個の出力端子OUTは、自身のグループGn-1に含まれるn−1個の入力端子INと非接続のn−1本のドレインソース線DSL2〜DSLnに非共有で(1本ずつ)電気的に接続されている。
【0029】
テストエレメントグループ10に含まれる全てのグループGNのうち2つのグループGN(グループGX1,グループGX2)(図示せず)に着目すると、テストエレメントグループ10内の結線は、次のように説明することができる。
【0030】
複数の素子Dの中から任意に選択された複数の素子D(第1評価用セル)からなるグループGX1(第1グループ)において、全ての素子Dの入力端子INが複数のドレインソース線DSL(第1信号線)のうちの1つのドレインソース線DSL(第2信号線)に共通に電気的に接続されている。さらに、グループGX1において、全ての素子Dの出力端子OUTが複数のドレインソース線DSL(第1信号線)のうちドレインソース線DSL(第2信号線)以外の複数のドレインソース線DSL(第3信号線)のうちの1つのドレインソース線DSLに、他の素子D(第1評価用セル)と非共有で電気的に接続されている。
【0031】
また、複数の素子Dのうち、グループGX1に含まれる素子Dとは異なる1または複数の素子D(第2評価用セル)からなるグループGX2(第2グループ)において、全ての素子Dの入力端子INが複数のドレインソース線DSL(第3信号線)のうちの1つのドレインソース線DSL(第4信号線)に共通に電気的に接続されている。さらに、グループGX2において、全ての素子Dの出力端子OUTが複数のドレインソース線DSL(第3信号線)のうちドレインソース線DSL(第4信号線)以外の1つのドレインソース線DSLに、他の素子D(第2評価用セル)と非共有で電気的に接続されている。
【0032】
図3は、テストエレメントグループ10に、Σ[k=1,4]k個の素子Dと、5本のドレインソース線DSLと、Σ[k=1,4]k個のゲート線GLとが設けられている場合の、テストエレメントグループ10内のレイアウトの一例を表したものである。この場合には、テストエレメントグループ10内に4つのグループGNが設けられており、グループG4に4個の素子Dが、グループG3に3個の素子Dが、グループG2に2個の素子Dが、グループG1に1個の素子Dがそれぞれ分類されている。また、グループG4の4つの入力端子INの共通線がドレインソース線DSL1となっており、グループG3の3つの入力端子INの共通線がドレインソース線DSL2となっている。さらに、グループG2の2つの入力端子INの共通線がドレインソース線DSL3となっており、グループG1の1の入力端子INがドレインソース線DSL1に接続されている。また、グループG4の4つの出力端子OUTがドレインソース線DSL2〜DSL5に非共有で(1本ずつ)接続されており、グループG3の3つの出力端子OUTがドレインソース線DSL3〜DSL5に非共有で(1本ずつ)接続されている。さらに、グループG2の2つの出力端子OUTがドレインソース線DSL4,DSL5に非共有で(1本ずつ)接続されており、グループG1の1つの出力端子OUTがドレインソース線DSL5に接続されている。
【0033】
(選択回路20)
選択回路20は、テストエレメントグループ10内の1つの素子Dを選択するものである。選択回路20は、例えば、図1に示したように、デコーダ回路21およびスイッチ回路22を備えている。
【0034】
スイッチ回路22は、例えば、図4に示したように、素子Dごとにスイッチ素子22Aを備えている。スイッチ素子22Aは、デコーダ回路21から入力された制御信号に応じて、パッドPs1に入力されている選択ゲート電圧(オン電圧)およびパッドPs2に入力されている非選択ゲート電圧(オフ電圧)のいずれかを素子Dの選択端子Sに出力するようになっている。スイッチ素子22Aは、例えば、デコーダ回路21から選択信号が入力されると、選択ゲート電圧を素子Dの選択端子Sに出力し、デコーダ回路21から非選択信号が入力されると、非選択ゲート電圧を素子Dの選択端子Sに出力するようになっている。
【0035】
デコーダ回路21は、例えば、図4に示したように、スイッチ素子22Aごとにデコード素子21Aを備えている。デコード素子21Aは、例えば、パッドPd1,Pd2に入力されたゲート選択信号に基づいて、制御信号として選択信号もしくは非選択信号をスイッチ素子22Aに出力するようになっている。なお、図4には、2つのパッドPd1,Pd2が記載されているが、これは、2ビットで全てのスイッチ素子22Aを選択することが可能な場合(スイッチ素子22Aが4つの場合)に限定されるものである。従って、2ビットでは全てのスイッチ素子22Aを選択することができない場合には、全てのスイッチ素子22Aを選択することができるだけのパッド数が必要となる。
【0036】
[動作]
次に、図3を参照して、本実施の形態の半導体装置1の動作の一例について説明する。
【0037】
まず、半導体装置1を評価する評価装置(図示せず)からデコーダ回路21に対してゲート選択信号が入力される。すると、例えば、素子D(1,1)に対応するスイッチ素子22Aから、素子D(1,1)の選択端子Sに対して選択ゲート電圧(オン電圧)が出力される。このとき、評価装置(図示せず)からパッドPt1〜Pt5に対して、評価用の信号が入力される。具体的には、選択ゲート電圧が入力された素子D(1,1)の入力端子INが接続されたパッドPt1に対して正のバイアス電圧が印加される。さらに、選択ゲート電圧が入力された素子D(1,1)の出力端子OUTが接続されたパッドPt2に対して、パッドPt2の電圧よりも低いバイアス電圧が印加される。例えば、パッドPt2に対しては、0ボルトが印加される。また、素子D(1,1)の入力端子INおよび出力端子OUTとは非接続のパッドPt3〜Pt5に対しては、例えば、0ボルトが印加される。なお、このときに、パッドPt3〜Pt5が、電気的にフローティングとなっていてもよい。
【0038】
これにより、選択ゲート電圧が入力された素子D(1,1)がアクティブとなり(例えばトランジスタTrがオンし)、素子D(1,1)を介してパッドPt1からパッドPt2へ電流I1が流れる。このとき、アクティブとなっていない他の素子(D(1,2),D(1,2),…,D(1,n−1),D(2,1),…,D(2,n−2),…,D(n−2,1),D(n−2,2),D(n−1,1))を介した電流は、パッドPt2で検出される電流I1には加算されない。従って、評価装置は、パッドPt2で検出される電流I1に基づいて、測定対象の素子D(1,1)の素子特性を正確に測定することができる。
【0039】
同様にして、例えば、素子D(2,1)が選択され、素子D(2,1)の入力端子INが接続されたパッドPt2に対して正のバイアス電圧が印加され、素子D(2,1)の出力端子OUTが接続されたパッドPt3に対して、パッドPt3の電圧よりも低いバイアス電圧が印加された場合には、素子D(2,1)がアクティブとなり、素子D(2,1)を介してパッドPt2からパッドPt3へ電流I2が流れる。このとき、アクティブとなっていない他の素子(D(1,1),D(1,2),D(1,2),…,D(1,n−1),…,D(2,n−2),…,D(n−2,1),D(n−2,2),D(n−1,1))を介した電流は、パッドPt3で検出される電流I2には加算されない。従って、評価装置は、パッドPt3で検出される電流I2に基づいて、測定対象の素子D(2,1)の素子特性を正確に測定することができる。
【0040】
[効果]
ところで、本実施の形態の半導体装置1では、各グループGNにおいて、全ての入力端子INが共通のドレインソース線DSLに接続されている。これにより、テストエレメントグループ10のドレインソース線DSLの数を、素子Dの数(Σ[k=1,n−1]k)よりも大幅に少ないn本に抑えることができる。その結果、ドレインソース線DSLに接続されたパッドPt1〜Ptnの数もn本に抑えることができるので、半導体装置1の面積をX−Yアドレス方式のものよりも大幅に小さくすることができる。
【0041】
また、本実施の形態では、各グループGNにおいて、全ての出力端子OUTが入力端子INに非接続のドレインソース線DSLに、他の出力端子OUTと非共有で接続されている。さらに、一のグループGNにおける共通のドレインソース線DSLと、他のグループGNにおける共通のドレインソース線DSLとが互いに異なっている。これにより、ドレインソース線DSLを共通化しつつ、測定対象の素子Dを流れる電流と非測定対象の素子Dを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【0042】
以上のことから、本実施の形態では、小さな面積でより多くの素子Dを搭載することができ、さらに、素子特性を精度良く測定することができる。
【0043】
[実施例]
次に、ドレインソース線DSLの本数を2本から50本の範囲で変えたときの本実施の形態の半導体装置1の優位性について、比較例に係る半導体装置と対比しつつ説明する。
【0044】
図5は、ドレインソース線DSLの本数を2本から50本の範囲で変えたときの、本実施の形態の半導体装置1および比較例に係る半導体装置のレイアウトの相違についてまとめたものである。ここで、比較例に係る半導体装置と言っているのは、具体的には、図13に記載のX−Yアドレス方式のテストエレメントグループ200を含んで構成されたものを指している。
【0045】
図5中の「最大DUT数」とは、テストエレメントグループ内に搭載できる素子数の最大値を指している。「選択回路PAD数」とは、テストエレメントグループ内に最大DUT数の素子を搭載したときに、各素子を選択可能な選択回路を構成したときに、必要となるPAD数の最小値を指している。「全PAD数」とは、ドレインソース線に接続されるパッドの総数と、選択回路に接続されるパッドの総数との和を指している。「最大DUT数/全PAD数」とは、1パッドあたりの素子の数を指している。「最大DUT数/全PAD数」が大きい場合には、1パッドあたり、より多くの素子を搭載することができることを意味する。「DUT数差分」とは、本実施の形態の半導体装置1に搭載された素子数から、比較例に係る半導体装置に搭載された素子数を減じることにより得られた値を指している。「PAD数差分」とは、本実施の形態の半導体装置1に搭載されたパッド数から、比較例に係る半導体装置に搭載されたパッド数を減じることにより得られた値を指している。
【0046】
図5の「DUT数差分」から、ドレインソース線DSLの本数が同数の場合に、本実施の形態の半導体装置1は、比較例に係る半導体装置よりも、より多くの素子を搭載することができることわかる。また、図5の「最大DUT数/全PAD数」から、本実施の形態の半導体装置1は、比較例に係る半導体装置よりも、1パッドあたり、より多くの素子を搭載することができることがわかる。
【0047】
[第1の実施の形態の変形例]
上記実施の形態では、グループGNごとに割り当てられた素子Dの数が、グループナンバー(サフィックスに相当するN)の増加とともに、1つずつ増加するようになっていたが、そのようになっていなくてもよい。例えば、図6に示したように、グループG3において、1つの素子Dが欠落していたり、グループG4において、1つの素子Dが欠落していたりしていてもよい。
【0048】
また、上記実施の形態では、グループGNの数が、n−1個となっていたが、それよりも少なくてもよい。例えば、図7に示したように、1つのグループ(グループG3)が欠落していてもよい。
【0049】
<第2の実施の形態>
[構成]
図8は、本発明の第2の実施の形態に係る半導体装置2の全体構成の一例を表したものである。半導体装置2は、上記実施の形態の半導体装置1と同様、半導体基板(図示せず)上に、テストエレメントグループ10と、選択回路20とを備えたものである。半導体装置2は、素子Dとして4端子の素子がテストエレメントグループ10内に搭載されている点で、上記実施の形態の半導体装置1の構成と相違する。そこで、以下では、上記実施の形態の半導体装置1との相違点について主に説明し、上記実施の形態の半導体装置1との共通点についての説明を適宜省略するものとする。
【0050】
上述したように、本実施の形態では、素子Dとして4端子の素子がエレメントグループ10内に搭載されている。そのような素子Dとしては、例えば、図9に示したように、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサの単位画素セルが挙げられる。このとき、素子Dは、2つの選択端子S,S2と、1つの入力端子INと、1つの出力端子OUTとを備えている。
【0051】
イメージセンサの単位画素セルには、例えば、図9に示したように、3つのトランジスタTr1〜Tr3と、1つのフォトダイオードPDが設けられている。トランジスタTr1のゲートが選択端子Sに接続されており、トランジスタTr1のドレインまたはソースと、直列接続された2つのトランジスタTr2,Tr3のうちの一方のトランジスタTr2のドレインまたはソースとが入力端子INに接続されている。さらに、トランジスタTr3のゲートが2つ目の選択端子S2に接続されており、トランジスタTr3のドレインまたはソースが出力端子OUTに接続されている。
【0052】
本実施の形態では、スイッチ回路22は、1つの素子Dに対して2つのゲート線GL,GL2を備えている。ゲート線GLが選択端子Sに接続されており、ゲート線GL2が選択端子S2に接続されている。デコーダ回路21は、1つのスイッチ回路22に対して1つのデコーダ回路21が割り当てられている。
【0053】
[動作]
次に、本実施の形態の半導体装置2の動作の一例について説明する。
【0054】
まず、半導体装置2を評価する評価装置(図示せず)からデコーダ回路21に対してゲート選択信号が入力される。すると、例えば、素子D(1,1)に対応するスイッチ素子22Aから、素子D(1,1)の選択端子Sに対して2つの選択ゲート電圧(オン電圧)が別個に出力される。このとき、評価装置(図示せず)からパッドPt1〜Pt5に対して、評価用の信号が入力される。具体的には、選択ゲート電圧が入力された素子D(1,1)の入力端子INが接続されたパッドPt1に対して正のバイアス電圧が印加される。さらに、選択ゲート電圧が入力された素子D(1,1)の出力端子OUTが接続されたパッドPt2に対して、パッドPt2の電圧よりも低いバイアス電圧が印加される。例えば、パッドPt2に対しては、0ボルトが印加される。また、素子D(1,1)の入力端子INおよび出力端子OUTとは非接続のパッドPt3〜Pt5に対しては、例えば、0ボルトが印加される。なお、このときに、パッドPt3〜Pt5が、電気的にフローティングとなっていてもよい。
【0055】
これにより、選択ゲート電圧が入力された素子D(1,1)がアクティブとなり(例えばトランジスタTr2,Tr3がオンし)、素子D(1,1)を介してパッドPt1からパッドPt2へ電流I1が流れる。このとき、アクティブとなっていない他の素子(D(1,2),D(1,2),…,D(1,n−1),D(2,1),…,D(2,n−2),…,D(n−2,1),D(n−2,2),D(n−1,1))を介した電流は、パッドPt2で検出される電流I1には加算されない。従って、評価装置は、パッドPt2で検出される電流I1に基づいて、測定対象の素子D(1,1)の素子特性を正確に測定することができる。
【0056】
[効果]
ところで、本実施の形態の半導体装置2では、各グループGNにおいて、全ての入力端子INが共通のドレインソース線DSLに接続されている。これにより、テストエレメントグループ10のドレインソース線DSLの数を、素子Dの数(Σ[k=1,n−1]k)よりも大幅に少ないn本に抑えることができる。その結果、ドレインソース線DSLに接続されたパッドPt1〜Ptnの数もn本に抑えることができるので、半導体装置1の面積をX−Yアドレス方式のものよりも大幅に小さくすることができる。
【0057】
また、本実施の形態では、各グループGNにおいて、全ての出力端子OUTが入力端子INに非接続のドレインソース線DSLに、他の出力端子OUTと非共有で接続されている。さらに、一のグループGNにおける共通のドレインソース線DSLと、他のグループGNにおける共通のドレインソース線DSLとが互いに異なっている。これにより、ドレインソース線DSLを共通化しつつ、測定対象の素子Dを流れる電流と非測定対象の素子Dを流れるオフリーク電流とが互いに合成される虞をなくすることができる。
【0058】
以上のことから、本実施の形態では、小さな面積でより多くの素子Dを搭載することができ、さらに、素子特性を精度良く測定することができる。
【0059】
<変形例>
上記の第1および第2の実施の形態において、ドレインソース線DSLに選択回路が設けられていてもよい。例えば、図10に示したように、ドレインソース線DSLに選択回路30が設けられている。この選択回路30は、例えば、デコーダ回路31およびスイッチ回路32を備えている。
【0060】
スイッチ回路32は、例えば、図11に示したように、16個のスイッチ素子SW1〜SW16がケルビンセンス接続された回路構成となっている。ここで、ケルビンセンス接続とは、16個のスイッチ素子SW1〜SW16の寄生抵抗による電圧降下の影響を受けずに素子DのI−V測定を行う方法であり、各ドレインソース線DSLを、センス線とフォース線に分岐させた構成にした結線方法である。なお、図11において、スイッチ素子SW1〜SW4、SW9〜SW12の部分がセンス線に相当し、スイッチ素子SW5〜SW8、SW13〜SW16の部分がフォース線に相当する。
【0061】
デコーダ回路31は、例えば、図11に示したように、スイッチ回路32内のスイッチSW1〜SW8の制御を行うデコーダ回路31Aと、スイッチ回路32内のスイッチSW9〜SW16の制御を行うデコーダ回路31Bとを備えている。なお、デコーダ回路31は、例えば、スイッチ回路32内のスイッチSW1〜SW16の制御を行う1つのデコーダ回路によって構成されていてもよい。
【0062】
本変形例では、例えば、スイッチ素子SW1,SW5をオンさせ、スイッチ素子SW2〜SW4、SW6〜SW8をオフさせる。さらに、スイッチ素子SW9,SW13をオンさせ、スイッチ素子SW10〜SW12、SW14〜SW16をオフさせる。これにより、スイッチ素子SW5に接続されたパッドPb1がドレインソース線DSL1に接続され、スイッチ素子SW1に接続されたパッドPb3がドレインソース線DSL1に接続される。さらに、スイッチ素子SW13に接続されたパッドPb2がドレインソース線DSL2に接続され、スイッチ素子SW9に接続されたパッドPb4がドレインソース線DSL2に接続される。このとき、パッドPb1に正のバイアス電圧が印加され、パッドPb2に、パッドPb1に印加された電圧よりも低いバイアス電圧(例えば0ボルト)が印加される。このときに、素子D(1,1)が選択されていた場合には、素子D(1,1)を介して、パッドPb1からパッドPb2に電流が流れる。このとき、スイッチ素子SW1に接続されたパッドPb3およびスイッチ素子SW9に接続されたパッドPb4には、電圧計が接続されており、インビーダンスが無限大となっているので、スイッチ素子SW1,SW9には電流が流れず、スイッチ素子SW1,SW9によって電圧降下は起こらない。従って、この場合でも、素子特性を精度良く測定することができる。
【0063】
なお、スイッチ素子SW5〜SW8、SW13〜SW16における電圧降下が無視できる場合には、スイッチ素子SW1〜SW4、SW9〜SW12を省略し、パッドPb1とパッドPb2との電位差を測定することにより、素子特性を評価するようにしてもよい。
【符号の説明】
【0064】
1,2…半導体装置、10,100,200…テストエレメントグループ、20,30…選択回路、21、31,31A,31B…デコーダ回路、21A…デコード素子、22,32…スイッチ回路,22A…スイッチ素子。
【特許請求の範囲】
【請求項1】
1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含む複数の評価用セルと、
前記複数の評価用セルの選択端子に電気的に接続された複数の選択線と、
前記複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第1信号線と
を備え、
前記複数の評価用セルのうち複数の第1評価用セルからなる第1グループにおいて、全ての第1評価用セルの入力端子が前記複数の第1信号線のうち1つの信号線である第2信号線に共通に電気的に接続されるとともに、全ての第1評価用セルの出力端子が前記複数の第1信号線のうち前記第2信号線以外の複数の第3信号線のうちの1つの信号線に、他の第1評価用セルと非共有で電気的に接続され、
前記複数の評価用セルのうち前記第1評価用セルとは異なる1または複数の第2評価用セルからなる第2グループにおいて、全ての第2評価用セルの入力端子が前記複数の第3信号線のうち1つの信号線である第4信号線に共通に電気的に接続されるとともに、全ての第2評価用セルの出力端子が前記複数の第3信号線のうち前記第4信号線以外の1つの信号線に、他の第2評価用セルと非共有で電気的に接続されている
テストエレメントグループ。
【請求項2】
前記評価用セルは、1または複数の電界効果トランジスタ、1または複数の静電誘導型トランジスタ、1または複数のバイポーラトランジスタ、または、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサの単位画素セルである
請求項1に記載のテストエレメントグループ。
【請求項3】
1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含むΣ[k=1,n−1]k個の評価用セルと、
前記評価用セルの選択端子に電気的に接続されたΣ[k=1,n−1]k本の選択線と、
前記評価用セルの入力端子または出力端子に電気的に接続されたn本の第1信号線と
を備え、
前記Σ[k=1,n−1]k個の評価用セルは、n−1個のグループのいずれかに分類され、
各グループに含まれる評価用セルの数Nは、グループごとに互いに異なるとともに、1つからn−1つの範囲内であり、
各グループに割り当てられる第1信号線の数は、N+1であり、
各グループに含まれる全ての入力端子が、n本の第1信号線のうち他のグループに含まれる入力端子と非接続の第1信号線に共通に電気的に接続され、
各グループに含まれる全ての出力端子が、n本の第1信号線のうち自身のグループに含まれる入力端子と非接続の第1信号線に非共有で電気的に接続されている
テストエレメントグループ。
【請求項4】
半導体基板上に、
1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含む複数の評価用セルと、
前記複数の評価用セルの選択端子に電気的に接続された複数の選択線と、
前記複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第1信号線と
を備え、
前記複数の評価用セルのうち複数の第1評価用セルからなる第1グループにおいて、全ての第1評価用セルの入力端子が前記複数の第1信号線のうち1つの信号線である第2信号線に共通に電気的に接続されるとともに、全ての第1評価用セルの出力端子が前記複数の第1信号線のうち前記第2信号線以外の複数の第3信号線のうちの1つの信号線に、他の第1評価用セルと非共有で電気的に接続され、
前記複数の評価用セルのうち前記第1評価用セルとは異なる1または複数の第2評価用セルからなる第2グループにおいて、全ての第2評価用セルの入力端子が前記複数の第3信号線のうち1つの信号線である第4信号線に共通に電気的に接続されるとともに、全ての第2評価用セルの出力端子が前記複数の第3信号線のうち前記第4信号線以外の1つの信号線に、他の第2評価用セルと非共有で電気的に接続されている
半導体装置。
【請求項5】
前記複数の選択線の中から1または複数の選択線を選択する第1選択回路を備えた
請求項4に記載の半導体装置。
【請求項6】
前記複数の第1信号線の中から1または複数の第1信号線を選択する第2選択回路を備えた
請求項4または請求項5に記載の半導体装置。
【請求項7】
半導体基板上に、
1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含むΣ[k=1,n−1]k個の評価用セルと、
前記評価用セルの選択端子に電気的に接続されたΣ[k=1,n−1]k本の選択線と、
前記評価用セルの入力端子または出力端子に電気的に接続されたn本の第1信号線と
を備え、
前記Σ[k=1,n−1]k個の評価用セルは、n−1個のグループのいずれかに分類され、
各グループに含まれる評価用セルの数Nは、グループごとに互いに異なるとともに、1つからn−1つの範囲内であり、
各グループに割り当てられる第1信号線の数は、N+1であり、
各グループに含まれる全ての入力端子が、n本の第1信号線のうち他のグループに含まれる入力端子と非接続の第1信号線に共通に電気的に接続され、
各グループに含まれる全ての出力端子が、n本の第1信号線のうち自身のグループに含まれる入力端子と非接続の第1信号線に非共有で電気的に接続されている
半導体装置。
【請求項1】
1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含む複数の評価用セルと、
前記複数の評価用セルの選択端子に電気的に接続された複数の選択線と、
前記複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第1信号線と
を備え、
前記複数の評価用セルのうち複数の第1評価用セルからなる第1グループにおいて、全ての第1評価用セルの入力端子が前記複数の第1信号線のうち1つの信号線である第2信号線に共通に電気的に接続されるとともに、全ての第1評価用セルの出力端子が前記複数の第1信号線のうち前記第2信号線以外の複数の第3信号線のうちの1つの信号線に、他の第1評価用セルと非共有で電気的に接続され、
前記複数の評価用セルのうち前記第1評価用セルとは異なる1または複数の第2評価用セルからなる第2グループにおいて、全ての第2評価用セルの入力端子が前記複数の第3信号線のうち1つの信号線である第4信号線に共通に電気的に接続されるとともに、全ての第2評価用セルの出力端子が前記複数の第3信号線のうち前記第4信号線以外の1つの信号線に、他の第2評価用セルと非共有で電気的に接続されている
テストエレメントグループ。
【請求項2】
前記評価用セルは、1または複数の電界効果トランジスタ、1または複数の静電誘導型トランジスタ、1または複数のバイポーラトランジスタ、または、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサの単位画素セルである
請求項1に記載のテストエレメントグループ。
【請求項3】
1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含むΣ[k=1,n−1]k個の評価用セルと、
前記評価用セルの選択端子に電気的に接続されたΣ[k=1,n−1]k本の選択線と、
前記評価用セルの入力端子または出力端子に電気的に接続されたn本の第1信号線と
を備え、
前記Σ[k=1,n−1]k個の評価用セルは、n−1個のグループのいずれかに分類され、
各グループに含まれる評価用セルの数Nは、グループごとに互いに異なるとともに、1つからn−1つの範囲内であり、
各グループに割り当てられる第1信号線の数は、N+1であり、
各グループに含まれる全ての入力端子が、n本の第1信号線のうち他のグループに含まれる入力端子と非接続の第1信号線に共通に電気的に接続され、
各グループに含まれる全ての出力端子が、n本の第1信号線のうち自身のグループに含まれる入力端子と非接続の第1信号線に非共有で電気的に接続されている
テストエレメントグループ。
【請求項4】
半導体基板上に、
1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含む複数の評価用セルと、
前記複数の評価用セルの選択端子に電気的に接続された複数の選択線と、
前記複数の評価用セルの入力端子または出力端子に電気的に接続された複数の第1信号線と
を備え、
前記複数の評価用セルのうち複数の第1評価用セルからなる第1グループにおいて、全ての第1評価用セルの入力端子が前記複数の第1信号線のうち1つの信号線である第2信号線に共通に電気的に接続されるとともに、全ての第1評価用セルの出力端子が前記複数の第1信号線のうち前記第2信号線以外の複数の第3信号線のうちの1つの信号線に、他の第1評価用セルと非共有で電気的に接続され、
前記複数の評価用セルのうち前記第1評価用セルとは異なる1または複数の第2評価用セルからなる第2グループにおいて、全ての第2評価用セルの入力端子が前記複数の第3信号線のうち1つの信号線である第4信号線に共通に電気的に接続されるとともに、全ての第2評価用セルの出力端子が前記複数の第3信号線のうち前記第4信号線以外の1つの信号線に、他の第2評価用セルと非共有で電気的に接続されている
半導体装置。
【請求項5】
前記複数の選択線の中から1または複数の選択線を選択する第1選択回路を備えた
請求項4に記載の半導体装置。
【請求項6】
前記複数の第1信号線の中から1または複数の第1信号線を選択する第2選択回路を備えた
請求項4または請求項5に記載の半導体装置。
【請求項7】
半導体基板上に、
1または複数のトランジスタを含むとともに、1または複数の選択端子と、1つの入力端子と、1つの出力端子とを含むΣ[k=1,n−1]k個の評価用セルと、
前記評価用セルの選択端子に電気的に接続されたΣ[k=1,n−1]k本の選択線と、
前記評価用セルの入力端子または出力端子に電気的に接続されたn本の第1信号線と
を備え、
前記Σ[k=1,n−1]k個の評価用セルは、n−1個のグループのいずれかに分類され、
各グループに含まれる評価用セルの数Nは、グループごとに互いに異なるとともに、1つからn−1つの範囲内であり、
各グループに割り当てられる第1信号線の数は、N+1であり、
各グループに含まれる全ての入力端子が、n本の第1信号線のうち他のグループに含まれる入力端子と非接続の第1信号線に共通に電気的に接続され、
各グループに含まれる全ての出力端子が、n本の第1信号線のうち自身のグループに含まれる入力端子と非接続の第1信号線に非共有で電気的に接続されている
半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−222547(P2011−222547A)
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願番号】特願2010−86312(P2010−86312)
【出願日】平成22年4月2日(2010.4.2)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願日】平成22年4月2日(2010.4.2)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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