集積回路装置（３００）は、基板（３０１）と、当該基板（３０８）上に形成されたＭＲＡＭアーキテクチャ（３１４）とを備える。ＭＲＡＭアーキテクチャ（３１４）は、基板（３０１）に形成されたＭＲＡＭ回路（３１８）と、当該ＭＲＡＭ回路（３１８）に結合され且つその上に形成されたＭＲＡＭセル（３１６）とを含む。その上、受動デバイス（３２０）が、ＭＲＡＭセル（３１６）と一緒に形成される。受動デバイス（３２０）は、１又はそれより多い抵抗及び１又はそれより多いキャパシタであることができる。ＭＲＡＭアーキテクチャ（３１４）と受動デバイス（３２０）との同時製作は、基板（４０４，５０４）の能動型回路ブロックの上での使用可能な物理的スペースの効率的で且つコスト的に実効性のある使用を促進し、その結果３次元の集積化をもたらす。
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【課題】 データ転送線の複数のＴＭＲを接続した場合にも大きな読み出し信号を得ることができ、高速動作と高密度化を実現する。
【解決手段】 第１の磁性体と第２の磁性体との間に非磁性体絶縁膜が形成された複数のメモリセルと、複数のメモリセルの第１の磁性体に電気的に共通に接続されたデータ転送線１４とを具備した磁気記憶装置において、電流端子の一端がデータ転送線１４に接続され、しきい値がＶthであるトランジスタ２８１と、このトランジスタ２８１の制御入力端子に電圧Ｖcを供給する電圧ノードとを具備し、メモリセルからのデータ読み出し時において、トランジスタ２８１の電流端子の他端の電圧はＶc−Ｖthより高い。 （もっと読む）

【課題】 データ転送線の複数のＴＭＲを接続した場合にも大きな読み出し信号を得ることができ、高速動作と高密度化を実現する。
【解決手段】 第１の磁性体２５１と第２の磁性体２５３との間に非磁性体絶縁膜２５２が形成された複数のメモリセルと、複数のメモリセルの第１の磁性体２５１に電気的に共通に接続されたデータ転送線とを具備した磁気記憶装置において、複数のメモリセルは、データ転送線と複数のデータ選択線とが交差する位置に形成され、非磁性体絶縁膜２５２の平均膜厚よりも、非磁性体絶縁膜２５２の片面に形成された凹凸の曲率半径が小さくなるように形成されている。 （もっと読む）

磁気メモリを提供するための方法及びシステム。本方法及びシステムは、複数の磁気記憶セル、複数のワードライン及び複数のビットラインを設けることを含む。複数の磁気記憶セルの各々は、複数の磁気素子及び少なくとも１つの選択トランジスタを含む。各磁気素子は、該磁気素子を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能である。各磁気素子は、第１端及び第２端を有する。各磁気素子の第１端には、少なくとも１つの選択トランジスタが接続される。複数のワードラインは、複数の選択トランジスタに結合され、複数の選択トランジスタの一部を選択的にイネーブル状態にする。
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【課題】各抵抗メモリが完全に絶縁され、かつ自己整合するクロスポイント型抵抗メモリアレイを実現する。
【解決手段】本発明は、第１シリコン基板に第１Ｐ^＋層および第１Ｎ^＋埋込層を形成する工程３４と、第１下部電極、犠牲材料層、第１ハードマスクを堆積する工程４０と、第１ハードマスクを、第１パターンにパターンニングし、第１ハードマスク、犠牲材料層及び第１下部電極をエッチングし、第１Ｎ^＋埋込層をオーバーエッチングする工程４８と、第１絶縁層を堆積する工程５０と、第１ハードマスクを、第２パターンになるようにパターニングし、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、及び第１Ｎ^＋埋込層をエッチングし、第１シリコン基板をオーバーエッチングする工程５６と、第２絶縁層を堆積する工程５８と、残存第１ハードマスク及び犠牲材料層をエッチングする工程と、第１抵抗材料層を堆積する工程と、第１上部電極を堆積しエッチングする工程とを含む。 （もっと読む）

【解決手段】 メモリラインドライバのノンバイナリグループ用のデコーディング回路が開示されている。或る実施形態では、バイナリデコーダと、ノンバイナリ演算を実行するための回路と、を備えている集積回路であって、ノンバイナリ演算の結果がバイナリデコーダへ入力として提供される、集積回路が開示されている。他の実施形態では、複数のアレイラインを備えているメモリアレイと、２の整数乗ではないアレイラインドライバ回路と、アレイラインドライバ回路の１つを選択するように構成されている制御回路と、を備えている集積回路が開示されている。この制御回路は、バイナリデコーダと、ノンバイナリ演算を実行する前置デコーダ部分と、を備えている。ここで説明する概念は、単独で或いは組み合わせて使用することができる。 （もっと読む）

３次元メモリアレイを有する集積回路は、所与の数のメモリ面のための準備はあるが（図１５）、マスクを省略し、省略されるメモリ面に関連する処理ステップを省略することによって、他のメモリ面または装置の残りの部分のための他の製作マスクのいずれをも変えることなく、またアレイの読出しまたは読出し／書込みパスにルーチングまたは他の構成の変更を要することなく、より少ない数のメモリ面を含むように製作され得る。ある層選択回路を選択的にイネーブルするための制御回路は、実現されたメモリ層のそれぞれのアレイ線を、実現されるメモリ面の数にかかわらず、各それぞれのＩ／Ｏバス線に結合するよう構成可能であって、層選択回路はそのように適切に配置される。
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シングルチップは、基板と、少なくとも１つの磁気抵抗メモリ層とを有する。基板は、下地メモリ及び制御回路を有する。磁気抵抗メモリ層は、基板上に位置し、制御回路により制御された複数の磁気抵抗ランダムアクセスメモリセルを有する。 （もっと読む）

磁気ランダムアクセスメモリ（「ＭＲＡＭ」）装置（２００）は、スピントランスファ反射モード手法を用いて選択的に書込が行われる。ＭＲＡＭアレイにおいて指定されたＭＲＡＭセルの選択性は、スピントランスファ切替電流の、ＭＲＡＭセルの偏極素子（２０４）の磁化と自由磁気素子（２０８）の磁化間の相対角度への依存により達成される。偏極素子は、電流、たとえば、ディジット線電流（２２６）の印加に応じて変更可能な変動磁化を有する。偏極素子の磁化が自然なデフォルト方位の場合、ＭＲＡＭセル内のデータが保持される。偏極素子の磁化が切り替えられる場合、比較的低い書込電流（２２４）に応じてＭＲＡＭセル内のデータを書き込むことができる。
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本発明は、熱アシスト方式で書き込まれる磁気メモリに関し、本磁気メモリにおいてはメモリ点（４０）の各々が磁気トンネル接合から構成されており、メモリの、トンネル接合を形成する層の平面に平行な断面が円形又はほぼ円形である。前記トンネル接合は、少なくとも、磁化方向が固定のトラップ層（４４）、磁化方向が可変の自由層（４２）、及び自由層（４２）とトラップ層（４４）の間に配置された絶縁層（４３）を備える。本発明によれば、自由層（４２）は、接触により磁気的に結合された少なくとも１つの軟質磁性層と１つのトラップ層とから形成され、読み込みメモリ又は休止メモリの動作温度は自由層及びトラップ層それぞれのブロック温度より低く選択される。
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複数のビットを記憶可能な磁気素子を提供するための方法及びシステムを開示する。本方法及びシステムには、第１固定層、第１非磁性層、第１自由層、接続層、第２固定層、第２非磁性層及び第２自由層を設ける段階が含まれる。第１固定層は、強磁性体であり、第１方向に固定された第１固定層磁化を有する。第１非磁性層は、第１固定層と第１自由層との間にある。第１自由層は、強磁性体であり、第１自由層磁化を有する。第２固定層は、強磁性体であり、第２方向に固定された第２固定層磁化を有する。接続層は、第２固定層と第１自由層との間にある。第２非磁性層は、第２固定層と第２自由層との間にある。第２自由層は、強磁性体であり、第２自由層磁化を有する。磁気素子は、書き込み電流が磁気素子を通過する際のスピン転移により第１自由層磁化及び第２自由層磁化が方向を変更可能となるように構成される。
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垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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磁気エレクトロニクス情報デバイス（１２）は、２つの多層構造（２４，２６）及び該２つの多層構造の間に配置されたスペーサ層（２８）を備えている。各多層構造は、２つの磁気副層（３８，４０及び４４，４６）と、該２つの磁気副層の間に配置されたスペーサ層（４２，４８）とを有している。２つの磁気副層の間に配置されたスペーサ層は、飽和領域によって定量化される反強磁性交換結合を提供する。２つの多層構造の間に配置されたスペーサ層は、前記第１飽和領域よりも小さい他の飽和領域によって定量化される第２反強磁性交換結合を提供する。
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本発明は、クロスポイントと１Ｔ‐１セルとの双方の設計に基づくある種の利点を導入するためのメモリ技術及びメモリアレイに関する新規な変更に関する。これらの設計のある特徴を組み合わせることにより、１Ｔ‐１セル設計における読出し時間の高速化及び信号対雑音比の増大と、クロスポイント設計における高記録密度化との双方が達成される。そのために、単一のアクセストランジスタ１６を用いて、“Ｚ”軸方向に配置された複数のメモリアレイ層で垂直方向に互いに上下に積み重ねうる多重メモリセルを読出すようにする。
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