不揮発性メモリセルにアクセスするための半導体装置が提供される。いくつかの実施形態においては、半導体装置は、ソース、ドレインおよびウェルを含む半導体層の縦型スタックを有する。半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間の電流の流れを発生させる。
（もっと読む）

【課題】同じ構成の記憶素子を用いて、ＲＯＭとＲＡＭとを共に実現することができるメモリを提供する。
【解決手段】磁化Ｍ１の向きが反転可能な磁化自由層１８と、絶縁体からなるトンネルバリア層１７と、磁化自由層１８に対してトンネルバリア層１７を介して配置され、磁化Ｍ１４，Ｍ１６の向きが固定された磁化固定層１３とを含む、トンネル磁気抵抗効果素子から構成された記憶素子１を複数個含み、記憶素子１の磁化自由層１８の磁化Ｍ１の向きによって情報が記録される、ランダムアクセスメモリ領域と、記憶素子１のトンネルバリア層１７の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含むメモリを構成する。 （もっと読む）

不揮発性メモリセル（１３０）および関連する使用方法が開示される。さまざまな実施形態に従えば、メモリセルは、第１の制御ライン（１３８）と第２の制御ライン（１４１Ａ）との間に直列に接続された、スイッチングデバイス（１３２）および抵抗検知素子（resistive sense element：ＲＳＥ）（１１０）を含む。第１の制御ラインには可変電圧が供給され、第２の制御ラインは固定基準電圧に維持される。ＲＳＥの第１の抵抗状態は、第１の制御ラインの可変電圧を第２の制御ラインの固定基準電圧よりも低くして、スイッチングデバイスに本体−ドレイン（body-drain）電流を流すことによってプログラムされる。ＲＳＥの異なる第２の抵抗状態は、第１の制御ラインの可変電圧を固定基準電圧よりも高くして、スイッチングデバイスにドレイン−ソース電流を流すことによってプログラムされる。
（もっと読む）

【課題】本発明は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 （もっと読む）

【課題】スピン注入型磁性記憶素子からなる記憶素子アレイを製造するに当たり、隣接する記憶素子であるＴＭＲ膜間の距離を縮めることで、記憶素子の面積を低減できる製造プロセスおよび構造を提供する。
【解決手段】加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２間の距離をＬ１とし、側壁スペーサＳＷＬ、ＳＷＲとなる酸化シリコン膜の膜厚をＴＳＷとし、製造プロセスにおける最小加工寸法を１Ｆとした際に、Ｌ１＞ＴＳＷ×２、かつＬ１−２×ＴＳＷ＜１Ｆとなるように各寸法を設計する。この条件下で加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２および側壁スペーサＳＷＬ、ＳＷＲをマスクとしてＴＭＲ膜を異方的にドライエッチングしてＴＭＲ膜を分断し、ＴＭＲ膜に寸法１Ｆ未満の隙間ＳＰＣを形成する。 （もっと読む）

【課題】正確に書込データを選択メモリセルに書込むことのできる磁気メモリ装置を提供する。
【解決手段】メモリセルに書込み電流を伝達する書込電流線（ＢＬ０、ＢＬ１）と平行にかつ異なる配線層に、制御信号を転送する分割構造の制御信号線（２１０ｌ、２１１ａ
、２１１ｂ）を配置する。電流ドライブ回路が各書込み電流線に対応して配置されて、制御信号線上の制御信号と書込データとに従って対応の書込電流線に電流を流す。 （もっと読む）

【課題】抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１１のＮウェル抵抗素子形成領域にＳＴＩ１２を形成する。次に、Ｐ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、ドナー拡散領域２１を形成する。次に、Ｎウェル抵抗素子形成領域及びＰ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、Ｎウェル抵抗素子形成領域におけるＳＴＩ１２の直下域にＮ型ウェル１４を形成すると共に、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２０を形成する。ドナー拡散領域２１及び２０は重ね合わせられて、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９が形成される。このとき、Ｎ型ウェル１４及びドナー拡散領域２０を形成するための不純物注入量を、ドナー拡散領域２１を形成するための不純物注入量よりも少なくする。 （もっと読む）

【課題】超高密度の新規な磁気記録装置を提供する。
【解決手段】磁気記録装置は、絶縁体層と強磁性体層との周期構造体からなる薄片をその強磁性体層のエッジ同士が対向するように少なくとも２枚、その間に厚さが０．２ｎｍ以上１０ｎｍ以下のトンネル絶縁体層をはさんで重ねた構造を含む。トンネル絶縁体層としては例えばＡｌ₂ Ｏ₃ 膜、強磁性体層としては例えばＣｏ膜を用いる。絶縁体層および強磁性体層は、典型的にはストリップ状またはリボン状である。 （もっと読む）

【課題】高集積化が容易な積層メモリ素子を提供する。
【解決手段】本願発明の積層メモリ素子は、基板と、基板上に互いに積層された、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、該複数のメモリグループのうち、複数の隣接した２つのメモリグループ間に介在する複数のＸデコーダ層と、前記複数の隣接した２つのメモリグループ間に、複数のＸデコーダ層と交互に介在される複数のＹデコーダ層と、を具備する積層メモリ素子である。 （もっと読む）

【課題】 熱支援書き込み手順および低減された書き込み磁界を備えた磁気メモリを提供する。
【解決手段】 高温閾値で調整可能な第１の磁化を有する強磁性記憶層、固定された第２の磁化方向を有する強磁性基準層、ならびに絶縁層であって、強磁性記憶層と基準層との間に配置された絶縁層から形成された磁気トンネル接合部と、ワード線を介して、前記磁気トンネル接合部に電気的に接続され、かつ制御可能な選択トランジスタと、前記磁気トンネル接合部に電気的に接続された電流線と、を含む、熱支援切り替え（ＴＡＳ）書き込み手順を備えた磁気ランダムアクセスメモリ（ＭＲＡＭ）セルであって、強磁性記憶層の結晶磁気異方性が、強磁性基準層の結晶磁気異方性とほぼ直角であることを特徴とする磁気ランダムアクセスメモリ（ＭＲＡＭ）セル。本発明のＴＡＳ−ＭＲＡＭセルは、従来のＴＡＳ−ＭＲＡＭセルの中で用いられる磁界より小さな磁界で書き込むことができ、電力消費が低い。 （もっと読む）

メモリユニット（２００）であって、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタ（２１０）と、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタ（２２０）と、メモリユニットの第３の層において第１のメモリ領域に広がる第１の抵抗センスメモリ（ＲＳＭ）セル（２３０）と、メモリユニットの第３の層において、第２のメモリ領域に広がる第２のＲＳＭセル（２５０）とを含む。第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合される。第２の層は第１の層と第３の層との間にある。第１のトランジスタおよび第２のトランジスタは、トランジスタ重畳領域を有する。第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。
（もっと読む）

【課題】集積度を高めることが容易な３次元積層された多層構造メモリ素子を提供する。
【解決手段】本積層メモリ素子は、基板と、基板上に相互積層され、複数の群に分割された複数のメモリ層と、各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配された複数のインターデコーダと、複数のインターデコーダと電気的に接続され、複数のインターデコーダの間に配された少なくとも一つのプレデコーダと、を備えることを特徴とする。 （もっと読む）

熱的前処理を用いてスピン注入磁化反転型ランダムアクセスメモリ（ＳＴＲＡＭ）メモリセルなどの不揮発性メモリセル（１２０）にデータを書込むための方法（１８０）および装置（１０６）。いくつかの実施形態では、論理状態は、第１のブロックアドレスと関連付けられる未処理不揮発性第１のメモリセルに書込まれる（１８４）。熱的前処理は、第１のブロックアドレス（１８６）選択に応答して選択される第２のブロックアドレスと関連付けられる不揮発性第２のメモリセルに同時に適用される（１８８）ため、記録ブロックアドレスは、不揮発性第１のメモリセルの書込動作に引続く書込動作で選択される可能性が比較的高いブロックのアドレスである。
（もっと読む）

【課題】内部回路の動作パラメータなどの設定を行うデータを長期にわたって安定に供給する。
【解決手段】第１の動作モード（ＰＲＯＭ）時には、不揮発性メモリセルに対し非破壊的に書換え可能な態様でデータを書込み、第２の動作モード（ＯＴＰ）時には不揮発性メモリセルに対し、破壊的に書換え不可能な態様でデータを書込む。この不揮発性メモリセルは、記憶素子として、可変磁気抵抗素子を有し、可変磁気抵抗素子の抵抗値に応じて情報を不揮発的に記憶する。 （もっと読む）

【課題】配線間の抵抗値を低減させる、クロスポイント型メモリセルを積層した多層構造の半導体記憶装置を提供する。
【解決手段】半導体基板１と、互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有する１または複数のセルアレイ層ＭＡと、セルアレイ層ＭＡよりも下層の第１配線層Ｍ１に形成された第３の配線１１と、セルアレイ層ＭＡよりも上層の第２配線層Ｍ２に形成された第４の配線１２と、第３の配線１１及び第４の配線１４を接続する積層方向に延びるコンタクト１４１〜１４４とを有する。第１配線層Ｍ１と第２配線層Ｍ２の間には、冗長配線層が形成される。冗長配線層には冗長配線１３１〜１３３が形成され、第３の配線１１と冗長配線１３１〜１３３との間及び第４の配線１２と冗長配線１３１〜１３３との間は、複数のコンタクト１４１〜１４４により接続される。 （もっと読む）

【課題】情報保存装置及びその動作方法を提供する。
【解決手段】情報保存装置及びその動作方法に係り、該情報保存装置は、バッファトラック及びこれに連結された複数の保存トラックを含む磁性構造体；磁性構造体に備わった書込み／読取りユニット；バッファトラック、複数の保存トラック及び書込み／読取りユニットにそれぞれ連結された複数のスイッチング素子を含む。該バッファトラックと複数の保存トラックとに連結されたスイッチング素子は、同じ信号ラインに連結されうる。該磁性構造体と書込み／読取りユニットとのうち、少なくとも一つに電流を印加するための回路部がさらに備わりうる。 （もっと読む）

【課題】可変抵抗素子の特性バラツキを低減することで、動作マージンを大きくすることが可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、メモリ領域に配置され、かつ抵抗値の変化に応じてデータを記憶し、かつ第１の配線ＳＬに一端が電気的に接続され、第２の配線に他端が電気的に接続された複数の可変抵抗素子２３と、メモリ領域に配置され、かつ可変抵抗素子２３と同じ材料からなり、かつ電気的に絶縁された複数のダミー素子２８とを含む。ＭＴＪ素子２３及びダミー素子２８を合わせた素子アレイは、格子状の密集パターンを有している。すなわち、ＭＴＪ積層膜を加工する際のレジストパターンを格子状の密集パターンによって形成する。そして、このレジストパターンを用いてＭＴＪ積層膜を加工することで、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイを格子状の密集パターンに配置する。 （もっと読む）

【課題】 小型のセルを有し、大きな双方向電流を供給可能な抵抗変化型メモリ装置を提供する。
【解決手段】 抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。各メモリセルの第１ノードと、このメモリセルの抵抗変化素子の他端である第２ノードとは別々のビット線と接続される。メモリセルの１つである第１メモリセルの第１ノードと、第１メモリセルと第２軸に沿った第１方向側で隣接するメモリセルの第１ノードとは、同じビット線と接続される。第１メモリセルの第２ノードと、第１メモリセルと第２軸に沿った第２方向側で隣接するメモリセルの第２ノードとは、同じビット線と接続される。 （もっと読む）

【課題】スピン注入型の磁気ランダムアクセスメモリに関し、より小さいサイズのメモリセル選択トランジスタで効率的な書き込みが可能な磁気ランダムアクセスメモリを提供する。
【解決手段】ビット線２４、接続導体層２５及びＭＴＪ素子３０が形成された層間絶縁膜２２上には、層間絶縁膜２６が形成されている。層間絶縁膜２６には、接続導体層２５に接続されたプラグ２７と、ＭＴＪ素子３０に接続されたプラグ２８とが埋め込まれている。層間絶縁膜２６上には、プラグ２７とプラグ２８とを電気的に接続する局所内部配線２９が形成されている。これにより、ＭＴＪ素子３０のフリー層側は、プラグ２８、局所内部配線２９、プラグ２７、接続導体層２５、プラグ２３、接続導体層２１、及びプラグ１９を介して、ｎ型ドレイン領域１６に電気的に接続されている。 （もっと読む）

【課題】スピンＲＡＭ、スピントルク発振器などに適用できるクラスターを提案する。
【解決手段】本発明の例に係わるクラスターは、磁性発振素子としての第一磁気抵抗効果素子MTJ１と、メモリセルとしての第二磁気抵抗効果素子MTJ２とを備える。第一及び第二磁気抵抗効果素子MTJ１，MTJ２は、磁化方向が可変の磁気フリー層１１−１，１１−２、磁化方向が不変の磁気ピンド層１２−１，１２−２、及び、これらの間に配置されるスペーサー層１３−１，１３−２を基本構造とする。第一磁気抵抗効果素子MTJ１の磁気フリー層１１−１は、第一磁気抵抗効果素子MTJ１に発振閾値電流よりも大きい電流を流したときに、第二磁気抵抗効果素子MTJ２の磁気フリー層１１−２と磁気ピンド層１２−２との残留磁化の磁化方向に依存した周波数で磁化振動する。 （もっと読む）